TW202114352A - 用於小數重對準的鎖相迴路電路 - Google Patents

用於小數重對準的鎖相迴路電路 Download PDF

Info

Publication number
TW202114352A
TW202114352A TW109103392A TW109103392A TW202114352A TW 202114352 A TW202114352 A TW 202114352A TW 109103392 A TW109103392 A TW 109103392A TW 109103392 A TW109103392 A TW 109103392A TW 202114352 A TW202114352 A TW 202114352A
Authority
TW
Taiwan
Prior art keywords
frequency
realignment
phase
clock
tuning word
Prior art date
Application number
TW109103392A
Other languages
English (en)
Inventor
蔡宗憲
沈瑞濱
張智賢
謝正祥
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202114352A publication Critical patent/TW202114352A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

本文揭示了用於小數重對準的鎖相迴路電路。回饋除法器基於控制振盪器頻率產生回饋除法時鐘信號。Δ-Σ調變器耦合到該回饋除法器，並產生除法比給該回饋除法器。累積相位調節器耦合到該Δ-Σ調變器，並且（i）判斷頻率調諧字與除法比之間的差值，以及（ii）產生粗調諧字和細調諧字。數位時間轉換器耦合到該累積相位調節器，並且基於參考時鐘頻率、粗調諧字和細調諧字來產生第一時鐘頻率。重對準脈衝產生器耦合到該數位時間轉換器並且基於第一時鐘頻率來產生重對準時鐘，該第一時鐘頻率的週期與控制振盪器頻率的週期相同。

Description

用於小數重對準的鎖相迴路電路
本案是關於一種鎖相迴路（phase-locked loop，PLL）電路，特別是一種關於小數重對準的鎖相迴路電路。
鎖相迴路是電子電路，所述電子電路產生具有與輸入信號有關的相位的輸出信號。鎖相迴路用於許多不同的應用中，諸如無線電、電信和其他處理包含雜訊的信號的電子應用。例如，鎖相迴路可用於產生信號、使信號穩定、對信號進行解調、對信號進行濾波，或在信號經過嘈雜的通訊通道後恢復所述信號。兩種類型的鎖相迴路操作模式包括小數N和整數N。小數N模式產生的輸出信號的頻率為參考頻率的小數部分。整數N模式產生的輸出信號的頻率為參考頻率的倍數。重對準是一種可以改善鎖相迴路的相位雜訊效能的技術。
傳統的重對準方式僅限於整數N操作。此類重對準使用根據鎖相迴路參考時鐘產生的重對準時鐘。因為使用了鎖相迴路參考時鐘，所以重對準時鐘的週期與參考時鐘相同。將傳統的重對準技術用於小數N模式會導致鎖定行為。然而，當鎖相迴路在小數N模式下操作時，參考時鐘與振盪器時鐘的比率為小數而不是整數。若在小數N模式下強制重對準時鐘將信號注入振盪器，則在重對準操作期間鎖相迴路的相位雜訊將被損壞。
本案的一實施例是一種用於小數重對準的鎖相迴路電路，包括回饋除法器、Δ-∑調變器、累積相位調節器、數位時間轉換器、重對準脈衝產生器。回饋除法器用以基於控制振盪器頻率來產生回饋除法時鐘信號。Δ-Σ調變器產生除法比以提供給回饋除法器。累積相位調節器耦合到Δ-Σ調變器，並且用以（i）判斷頻率調諧字（FCW）與除法比之間的差值，以及（ii）產生粗調諧字和細調諧字。數位時間轉換器耦合到累積相位調節器，並且用以基於參考時鐘頻率、粗調諧字和細調諧字來產生第一時鐘頻率。重對準脈衝產生器耦合到數位時間轉換器，並且用以基於第一時鐘頻率來產生重對準時鐘，第一時鐘頻率的週期與控制振盪器頻率的週期相同。
以下揭露內容提供了用於實施所提供標的不同特徵的許多不同實施例或實例。以下描述了部件和佈置的特定實例以簡化本揭露內容。當然，該等僅僅是實例，而並且意欲為限制性的。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複參考數字及/或字母。該重複是為了簡單和清楚的目的，並且本身並不表示所論述的各種實施例及/或配置之間的關係。
傳統上，使用以小數N模式工作的鎖相迴路，振盪器的相位跟蹤參考時鐘，但由於鎖相迴路的有限帶寬，該相位無法與參考時鐘完美對準。此外，傳統的重對準僅在整數N模式下操作，因為重對準時鐘的來源來自參考時鐘。若強制重對準時鐘將信號注入振盪器，則振盪器的週期會失真，此會影響鎖相迴路的效能。如本文中詳細描述的，可以產生具有與參考時鐘產生的回饋除法時鐘相同週期的新的重對準時鐘RL_P。 該重對準時鐘RL_P在小數N模式期間使用。重對準時鐘RL_P使用從回饋除法時鐘複製的週期。該新的重對準時鐘RL_P與振盪器時鐘的比率為整數，此可在小數N模式期間提供改善的鎖相迴路相位雜訊。
第1圖圖示根據本案的一實施例的示例性鎖相迴路100。鎖相迴路100包括重對準脈衝產生器110、數位時間轉換器（digital-to-time converter，DTC）120、延遲鎖相迴路（delayed-locked loop，DLL）130、振盪器140、數位相位控制器（digital phase controller，DPC）150和相位頻率偵測器（phase frequency detector，PFD）160。延遲鎖相迴路130和數位相位控制器150一起可以使用參考信號FREF作為源，而產生新的時鐘頻率FREF_AJ，該新的時鐘頻率為回饋除法時鐘信號FBK的週期的複製。將時鐘頻率提供給重對準脈衝產生器110以產生重對準脈衝信號RL_P，所述重對準脈衝信號的週期與振盪器140的控制振盪器頻率CKV的週期對準。延遲鎖相迴路130用於找到數位時間轉換器120的延遲單元的振盪器140的週期，如在第5圖中更詳細描述的。如第5圖中所述，數位時間轉換器120的延遲單元從延遲鎖相迴路130複製以用於遠程式控制，因此當振盪器140的週期改變時，利用延遲鎖相迴路130來修改數位時間轉換器120中的延遲單元的延遲時間。
在小數N模式的鎖相迴路操作期間，數位相位控制器150提供多個回饋除法時鐘信號FBK，該等回饋除法時鐘信號平均後產生小數信號。振盪器140和參考信號FREF的週期比是整數，但是振盪器140和參考時鐘FREF的週期比是小數。數位相位控制器150識別並累積頻率調諧字/頻率控制字（frequency tuning word/ frequency control word，FCW）與數位相位控制器150內的信號之間的差異。數位相位控制器150產生受控字到數位時間轉換器120。數位時間轉換器120基於來自數位相位控制器150的受控字來調節參考時鐘的週期FREF。
第2圖圖示根據本案的一實施例的示例性鎖相迴路200。數位相位控制器150包括回饋除法器152、Δ-Σ調變器（delta-sigma modulator，DSM）154、累積相位調節器（accumulating phase adjuster）156，以及加法器158。DSM154接收具有整數分量FCW_INT和小數分量FCW_FRAC的外部頻率控制字FCW。在小數N模式期間，Δ-Σ調變器154向回饋除法器152提供不同的除法比，以產生平均小數回饋除法時鐘信號FBK。振盪器140和參考時鐘FREF的週期比是整數，但是振盪器140和參考時鐘FREF的週期比是小數。累積相位調節器156識別並累積Δ-Σ調變器154的FCW（例如，FCW_INT和FCW_FRAC）與除法比之間的差值。調諧字由累積相位調節器156產生，並提供給數位時間轉換器120。數位時間轉換器120基於來自累積相位調節器156的調諧字COAR和FINE來調節參考時鐘的週期FREF。
藉由振盪器140的控制振盪器頻率CKV來驅動回饋除法器152。利用控制振盪器頻率CKV，回饋除法器152產生回饋除法時鐘信號FBK。Δ-Σ調變器154由回饋除法時鐘信號FBK驅動，並接收頻率控制字FCW的小數部分（例如，FCW_FRAC），以產生4個不同位凖的信號（例如，+2、+1、0、-1）。將來自Δ-Σ調變器154的輸出與FCW的整數部分FCW_INT的組合（例如，DIV_FROM_DSM）作為輸入提供給回饋除法器152和累積相位調節器156。回饋除法時鐘信號FBK的週期由Δ-Σ調變器154的輸出脈衝和頻率控制字的整數部分FCW_INT（例如DIV_FROM_DSM）控制。回饋除法器152基於Δ-Σ調變器154的輸出產生不同頻率的回饋除法時鐘信號FBK。累積相位調節器156接收多個輸入，包括回饋除法時鐘信號FBK、頻率控制字FCW_INT和FCW_FRAC，以及DIV_FROM_DSM，並將粗調諧字COAR和細調諧字FINE提供給數位時間轉換器120。數位時間轉換器120由鎖相迴路200（未圖示）的參考時鐘提供的參考頻率FREF驅動。數位時間轉換器120亦從延遲鎖相迴路130接收遠程設置字、DLL代碼、和調諧字IDLL_調諧。延遲鎖相迴路130是偽DLL，其可以提供具有短延遲序列的精確相位偏差以覆蓋寬範圍的間隔。延遲鎖相迴路130的輸入的相位偏差是鎖定之後的可編程潛時（例如，控制振盪器頻率CKV的週期）。延遲鎖相迴路130的操作頻率與參考時鐘FREF相同。粗調諧字COAR和細調諧字FINE亦提供給數位時間轉換器120。數位時間轉換器120包括在第5圖中描述的延遲單元，使用調諧字COAR和FINE對該延遲單元進行編程，使得延遲單元的延遲時間與振盪器140的週期相同。粗調諧字COAR用於選擇各延遲級的輸出。細調諧字FINE用於從延遲級中選擇小數延遲時間。數位時間轉換器120產生新的時鐘信號，例如FREF_AJ。該新時鐘信號具有與鎖相迴路200的參考時鐘（未圖示）相同的質量，並且亦具有與回饋除法時鐘信號FBK相同的週期。重對準脈衝產生器110將新時鐘信號FREF_AJ轉換為新的重對準時鐘信號RL_P，所述新的重對準時鐘信號具有用於振盪器140的窄脈衝寬度。 延遲鎖相迴路130亦由參考信號FREF驅動，並由頻率控制字FCW_INT和FCW_FRAC控制，以找到與振盪器140的週期相同的延遲時間。
第3圖圖示了根據本案的一實施例的示例性累積相位調節器300。累積相位調節器300的特性由以下等式表徵：
Figure 02_image001
(1) 其中n代表時間，ACC是累積相位調節器300的輸出，DIV_FROM_DSM是Δ-Σ調變器154和FCW_INT的組合輸出，並且頻率調諧字FCW是頻率調諧字的整數部分FCW_INT和小數部分FCW_FRAC的組合。累積相位調節器300包括小數減法塊310、累加器（塊）320、符號至非符號塊330、解碼器塊340、復位塊350和上溢/下溢偵測器360。小數減法塊310標識DIV_FROM_DSM與FCW之間的差異，並將該差異提供給累加器320。小數減法塊310將純整數DIV提供給累加器塊320。累加器塊320收集鎖相迴路200的每個操作週期的時序。
小數減法塊310包括除法器311，乘法器312、313，加法器314和減法器315。除法器311僅在系統啟動時操作，接收頻率調諧字的小數分量FCW_FRAC。將除法器311的輸出提供給加法器314，該加法器314獲得復位塊350的輸出的十倍。來自加法器314的輸出與由數位相位控制器150的加法器158提供的DIV_FROM_DSM的數十倍組合。
在回饋除法時鐘信號FBK的上升沿產生DIV_FROM_DSM，並且由回饋除法時鐘信號FBK的下降沿來驅動累加器320。為了在回饋除法時鐘信號FBK的下一個上升沿之前將調諧字提供給數位時間轉換器120，符號至非符號塊330在累加器320與解碼器340之間。換言之，累加器320在下一個上升沿之前向數位時間轉換器120提供足夠的建立時間。若數位時間轉換器120中存在負時間延遲，則數位時間轉換器120的中間級代表累加器320的輸出的零位。例如，數位時間轉換器120包括總共十六（16）個級，其中中間級是八（8）。數位時間轉換器120的第八級表示時間延遲「0」，第七級表示時間延遲「-1」，並且第九級表示時間延遲「1」。解碼器340分析符號至非符號塊330的輸出。符號至非符號塊330包括加法器部件332，該加法器部件接收為+80的恆定調整以及來自累加器320的帶符號的累加器信號ACC。恆定調整被傳送到調諧字，更特別地，商「8」被傳送到粗調諧字COAR，並且隨後餘數「0」由解碼器塊340傳送到細調諧字FINE。換言之，恆定調整+80的十位數代表數位時間轉換器120的粗調諧字COAR，而個位數代表數位時間轉換器120的細調諧字FINE。解碼器塊340包括除法器和二元溫度計。解碼器塊340翻譯提供給數位時間轉換器120的調諧字。
第4圖圖示根據本案的一實施例的示例性保護電路400。保護電路400包括復位塊350和上溢/下溢偵測器360。該保護電路400預防並考慮到了累加器320的上溢或下溢的發生。累加器320的上溢和下溢是不可避免的。然而，由於邊緣未對準，此類情況可引起過渡邊緣處不可預測的抖動和/或頻率跳變。更特別地，當發生上溢或下溢時，累加器320向數位時間轉換器120提供不正確的調諧字。不正確的調諧字可導致重對準時鐘信號RL_P與控制振盪器頻率CKV之間的對準失敗。此類失敗在第9A圖中圖示和論述。復位塊350偵測上溢和下溢，並藉由將「預設代碼」設置到累加器320中來解決此類事件，以確保過渡時的相位對準。
上溢/下溢偵測器360在取樣之前接收累加器320的信號，並且若發生上溢或下溢，則將信號發送到復位塊350和累加器320。在第4圖中使用「+」加法器解決了下溢，並且在第4圖中使用「-」減法器解決了上溢。上溢/下溢偵測器360向邏輯閘402（例如，OR閘）提供兩個信號輸出（例如，下溢信號UD和上溢信號OV）。若存在上溢或下溢，則邏輯閘401將觸發累加器320中的多工器322的操作。多工器322接收帶符號的差值信號DIF(符號)和帶符號的累加信號ACC(符號)的組合。帶符號的差值信號可以用以下表達式表示：
Figure 02_image004
(2)
復位塊350向累加器320注入「預設代碼」以替換累加器320的現有數字。該「預設代碼」將重對準時鐘信號RL_P與控制振盪器頻率CKV對準，如第9B圖所示和更詳細描述的。「預設代碼」操作的特徵在於以下等式：
Figure 02_image008
(3) 如等式3中所示，「預設代碼」導致參考時鐘週期FREF與振盪器140的控制振盪器頻率CKV的週期的整數之間的差值。例如，若參考時鐘頻率FREF為約250MHz並且振盪器140的控制振盪器頻率CKV為約14.8GHz，則參考時鐘週期FREF為振盪器140的約59.2個週期。若振盪器140的控制振盪器頻率CKV的整數是60，則使用等式（3）計算的「預設代碼」為約88（例如，600-592+80）。若發生下溢，則在累加器320中將正的「預設代碼」與存在的累加數字累加。替代地，若發生上溢，則由累加器320累加負的「預設代碼」。
第5圖圖示根據本案的一實施例的示例性DTC500。基於由累積相位調節器156提供的數位受控或調諧字COAR和FINE，根據參考時鐘FREF來修整重對準時鐘的週期RP_L。 修整量包括整數分量和小數分量。DTC500包括延遲序列510、時鐘多工器520，以及相位內插器530。DTC500中的時鐘多工器520和相位內插器530一起的組合是小數偏差選擇器。延遲序列510包括多個延遲元件511（例如，單元0 、單元1 、…單元4 、單元n ）。延遲元件511的潛時被編程為控制振盪器頻率CKV的週期（例如，約67.56ps）。例如，在具有十六（16）個延遲元件511的實施例中，延遲序列510覆蓋約1081ps的範圍。延遲序列的單位是從延遲鎖相迴路130的延遲元件複製的。延遲序列510的級數由系統判斷。每個延遲元件511的輸入和輸出被打包為時鐘多工器520的輸入。例如，單元0 的輸入和輸出被打包為對0 ，並被提供為時鐘多工器520的第一輸入。每個延遲元件511的潛時與振盪器140的控制振盪器頻率CKV相同。因此，時鐘多工器520選擇振盪器140的控制振盪器頻率CKV的週期的整數倍。時鐘多工器520的對輸出（例如，對_選擇）連接到相位內插器530的輸入。相位內插器530判斷對_選擇的小數偏差，如第10圖中更詳細描述的。
第6A圖圖示了參考時鐘信號FREF與第2圖的用於週期調整的回饋除法時鐘信號FBK之間的示例性相位關係。在小數N模式下，Δ-Σ調變器154產生除法字DIV_FROM_DSM，並將該等除法字提供給回饋除法器152。平均而言，經過多個循環後，DIV_FROM_DSM會產生小數。例如，第6A圖圖示了表示隨時間（例如，y軸）發生的三個操作循環（例如，第1循環610，第2循環620，和第3循環630）的曲線600。每個循環內最左邊的條表示參考時鐘信號FREF，並且每個週期內最右邊的條表示來自回饋除法器152的回饋除法時鐘信號FBK。在每個操作循環之間隨著時間的推移，信號會累積。例如，在第6A圖所示的示例性情況下，在第1循環610期間，參考時鐘頻率FREF為約250MHz，週期為約4ns，此等同於約14.8GHz或59.2CKV（例如，控制振盪器的頻率CKV的59.2倍）。在第1循環610期間，回饋除法時鐘信號FBK和參考時鐘頻率FREF的週期為約60CKV（例如，控制振盪器頻率CKV的59.2倍），週期分別為約4.054ns和4ns。為了在參考時鐘信號FREF與回饋除法時鐘信號FBK之間對準頻率，參考頻率FREF需要增加約0.8CKV，並且週期延長約54ps（例如，累積時序）。將約+0.8CKV的累積時序存儲在累積相位調節器156中並應用於後續循環（例如，累積615、625）。在第2循環期間，參考頻率FREF的累積時間為8ns（例如，來自第1循環610的4ns，和來自第2循環620的4ns），並且累積週期為約118.4CKV。然而，對於回饋除法時鐘信號FBK，週期為約56CKV。為了使參考頻率FREF和回饋除法時鐘信號FBK對準，需要將回饋除法時鐘信號FBK的週期減少約2.4CKV。將該減少存儲在累積相位調節器156中，並應用於後續循環。然而，「-2.4ckv」是藉由除法比減去頻率控制字FCW和由累加器320產生的先前累加信號ACC而產生的。在第3循環期間，參考頻率FREF的累積時間為12ns（例如，來自第1循環610的4ns，來自第2循環620的4ns，來自第3循環630的4ns），並且累積週期為約177.6CKV。然而，利用回饋除法時鐘信號FBK，週期保持為約56CKV。為了使參考頻率FREF和回饋除法時鐘信號FBK對準，需要將回饋除法時鐘信號FBK的週期減少約5.6CKV。將該減少存儲在累積相位調節器156中，並應用於後續循環。將來自累加器320的ACC數字轉換成DTC代碼，以產生用於振盪器重對準的新的重對準時鐘RL_P。
第6B圖圖示了在第6A圖中描述的操作期間，參考時鐘信號FREF和回饋除法時鐘信號FBK中的控制振盪器頻率CKV的示例性時序圖650。時序圖650的x軸表示時間，並且y軸表示第2圖至第3圖中描述的各種信號。如第6B圖中所示，當施加在第6A圖中描述的校正時，回饋除法時鐘信號FBK被修改。在第2循環期間，回饋除法時鐘信號FBK最初滯後於參考時鐘信號FREF。第4圖和等式（2）中描述的帶符號的差值信號DIF(符號)表示參考時鐘信號FREF與回饋除法時鐘信號FBK的週期之間的差值。
重對準時鐘RL_P是可調諧信號，該可調諧信號可以復制回饋除法時鐘信號FBK的週期，此為重對準時鐘提供了控制振盪器頻率CKV的整數倍，而不會扭曲CKV的週期。第7圖圖示根據本案的一實施例，第2圖的鎖相迴路200的示例性時序圖700。時序圖700的x軸表示時間，y軸表示鎖相迴路200的各種信號。如第2圖所示，數位時間轉換器120產生新的時鐘信號FREF_AJ，該新的時鐘信號用於即時調整參考信號FREF的相位。時鐘信號週期FREF_AJ是與回饋除法時鐘信號FBK複製的。將在第6A圖至第6B圖中詳細描述的累加信號ACC加到新的時鐘信號FREF_AJ。例如，如操作710所註釋，來自數位時間轉換器120的時鐘信號FREF_AJ偏移了約0.8CKV的ACC週期（例如，第1循環610的參考信號FREF與回饋除法時鐘信號FBK之間的週期差值）。例如，由於ACC信號是帶符號的信號，因此為0.8CKV的正信號使時鐘信號FREF_AJ在時間上向右偏移0.8。或者，為-2.4CKV的負ACC信號使時鐘信號FREF_AJ在時間上向左偏移2.4。將時鐘信號FREF_AJ提供給重對準脈衝產生器110，並產生可調諧的重對準時鐘信號RL_P，以使振盪器的相位對準。如操作730所示，重對準時鐘信號RL_P具有的週期與控制振盪器頻率CKV的週期對準。
第8圖圖示了根據本案的一實施例的第3圖的累積相位調節器300的示例性時序圖800。時序圖800的x軸表示時間，並且y軸表示累積相位調節器300的各種信號。在由除法器311，乘法器312、313，加法器314和減法器135處理之後，產生了DIF（符號）。由於小數減法塊310的除法器311僅在系統啟動時才工作，因此所述除法器具有高精度。累加器320繼而從小數減法塊310接收純整數，並在回饋除法時鐘信號FBK的下降沿累積資料，以確保在下一個上升沿之前準備好調整時序的事件。數位時間轉換器120的調諧週期的時序必須遵循從Δ-Σ調變器154提供的每個週期的每個除法設置（例如，DIV_FROM_DSM）。若DTC週期調諧的時序從DIV_FROM_DSM滑動一個循環，則系統將故障。從解碼器340（例如，其包括小位元除法器）產生調諧字COAR和FINE，因為如第8圖所示的其工作間隔小於回饋除法時鐘信號FBK的一半。
第9A圖圖示根據本案的一實施例的在上溢或下溢期間的累加器320的示例性時序圖900。時序圖900的x軸表示時間，並且y軸表示累加器320的各種信號。在時間910處，累加器320經歷上溢或下溢，並向數位時間轉換器120提供不正確的調諧字。該不正確的調諧字繼而在時間920處引起控制振盪器頻率CKV與重對準時鐘信號RL_P之間的邊緣不對準。邊緣不對準可在重對準時鐘信號RL_P內引起不可預料的抖動和頻率跳變。
第9B圖圖示根據本案的一實施例的在註入「預設代碼」之後的上溢或下溢期間的累加器320的示例性時序圖900。時序圖900的x軸表示時間，並且y軸表示累加器320的各種信號。在時間952處，累加器320經歷上溢或下溢，並且在事件被觸發時注入有「預設代碼」。同時對應於時間920，利用「預設代碼」避免了邊緣不對準。換言之，在時間952處，控制振盪器頻率CKV與重對準時鐘信號RL_P的邊緣對準，並且沒有不可預測的抖動或頻率跳變。
第10圖圖示了示例性曲線1000、1010，說明瞭第5圖的DTC500的操作。如第5圖所示，使用數位時間轉換器120來調整重對準時鐘信號RP_L的週期。延遲序列510內的延遲單元511的潛時被編程為具有控制振盪器頻率CKV的頻率。每個延遲單元511的輸入和輸出都提供給DTC多工器520。例如，如曲線1000中所示，對0 的潛時為約1CKV，而對1 的潛時為約2CKV。DTC多工器520從累加相位調整器156接收粗調諧字COAR。若粗調諧字是「高」或「1」，則DTC多工器520的輸出（例如，曲線1010中的對_選擇）是對1 （例如，信號1002）。DTC相位內插器530將對_選擇分為大致10個步驟，如部分1012中所示。若期望數位時間轉換器120的輸出（例如，時鐘信號FRER_AJ）延遲，則數位時間轉換器120將選擇具有部分1012內的信號的第二步驟1014。
第11圖是根據本案的一實施例的示例性小數重對準方法的流程圖1100。該方法適用於各種各樣的下層結構。但是為了易於理解，第11圖的步驟是參考第1圖至第5圖中描述的結構而描述的。小數對準過程包括在1110處由回饋除法器基於控制振盪器頻率來產生回饋除法時鐘信號。在1120處，由耦合到回饋除法器的Δ-Σ調變器產生除法比，以及將所述除法比提供給回饋除法器。在1130處，由耦合到Δ-Σ調變器的累積相位調節器來判斷FCW與除法比之間的差值，以及在1140處產生粗調諧字和細調諧字。在1150處，由耦合到累積相位調節器的DTC基於參考時鐘頻率、粗調諧字和細調諧字產生第一時鐘頻率。在1160處，由耦合到DTC的重對準脈衝產生器基於第一時鐘頻率來產生重對準時鐘，該第一時鐘頻率的週期與控制振盪器頻率的週期相同。
如本文所述的各種電路和配置的使用可以提供許多優點。例如，當鎖相迴路以小數N模式操作時，由於消除了鎖相迴路內由振盪器產生的相位雜訊，所以抖動效能會提高。因為重對準以小數N模式起作用，所以在小數N模式與整數N模式之間的切換操作變得容易。
在一個實施例中，一種用於小數重對準的設備包括回饋除法器、Δ-∑調變器、累積相位調節器、DTC、重對準脈衝產生器。回饋除法器用以基於控制振盪器頻率來產生回饋除法時鐘信號。Δ-Σ調變器產生除法比以提供給回饋除法器。累積相位調節器耦合到Δ-Σ調變器，並且用以（i）判斷頻率調諧字（FCW）與除法比之間的差值，以及（ii）產生粗調諧字和細調諧字。DTC耦合到累積相位調節器，並且用以基於參考時鐘頻率、粗調諧字和細調諧字來產生第一時鐘頻率。重對準脈衝產生器耦合到DTC，並且用以基於第一時鐘頻率來產生重對準時鐘，第一時鐘頻率的週期與控制振盪器頻率的週期相同。
在一些實施例中，用於小數重對準的鎖相迴路電路更包含一振盪器，振盪器耦合到回饋除法器，振盪器用以產生控制振盪器頻率；以及一延遲鎖相迴路（DLL），延遲鎖相迴路耦合到數位時間轉換器，延遲鎖相迴路用以判斷振盪器的一週期。
在一些實施例中，用於小數重對準的鎖相迴路電路回饋除法電路、振盪器、延遲鎖相迴路、Δ-∑調變器、數位時間轉換器和重對準脈衝產生器執行以以下為特徵的操作：
Figure 02_image001
其中n表示時間，ACC是累積相位調節器的一輸出，DIV_FROM_DSM是除法比與FCW的一組合，並且FCW是頻率調諧字。
在一些實施例中，用於小數重對準的鎖相迴路電路其中頻率調諧字包括一小數分量和一整數分量。
在一些實施例中，用於小數重對準的鎖相迴路電路其中累積相位調節器包括：一小數減法塊，小數減法塊用以識別頻率調諧字與除法比之間的差值；一累加器，累加器耦合到小數減法塊，累加器用以收集回饋除法電路、振盪器、延遲鎖相迴路、Δ-∑調變器、數位時間轉換器和重對準脈衝產生器的操作循環的時序；一符號至非符號塊，符號至非符號塊耦合到累加器，符號-非符號塊用以產生一經調節的輸出；一解碼器塊，解碼器塊耦合到符號至非符號塊，解碼器塊用以基於符號至非符號塊的經調節的輸出來產生粗調諧字和細調諧字；一復位塊，復位塊耦合在累加器與小數減法塊之間，復位元塊用以將預設代碼注入到累加器中以替換累加器中的現有數字；以及一上溢/下溢偵測器，上溢/下溢偵測器耦合到復位塊和累加器，上溢/下溢偵測器用以向復位元塊提供一偵測信號，偵測信號表示在累加器內是否已經發生了一上溢事件或一下溢事件。
在一些實施例中，用於小數重對準的鎖相迴路電路其中復位塊和上溢/下溢偵測器形成一保護電路，並且保護電路的操作由以下等式表徵：
Figure 02_image014
其中，ACC是累積相位調節器的一輸出，n表示時間，FCW_INT是頻率調諧字的一整數分量，並且FCW_FRAC是頻率調諧字的一小數分量。
在一些實施例中，用於小數重對準的鎖相迴路電路其中數位時間轉換器修改參考時鐘頻率的一週期。
在一些實施例中，用於小數重對準的鎖相迴路電路其中數位時間轉換器包括：一延遲序列，延遲序列具有一或多個延遲元件，一或多個延遲元件用以在數位時間轉換器的一輸入信號內引入潛時；一時鐘多工器，時鐘多工器用以從延遲序列中選擇一時鐘對以用於整數潛時選擇；以及一相位內插器，相位內插器用以根據時鐘多工器的輸出來選擇一小數偏差。
在一些實施例中，用於小數重對準的鎖相迴路電路其中參考時鐘頻率是重對準時鐘信號的來源。
在另一實施例中，一種用於小數重對準的方法包括由回饋除法器基於控制振盪器頻率來產生回饋除法時鐘信號。Δ-Σ調變器產生除法比以提供給回饋除法器。耦合到Δ-Σ調變器的累積相位調節器判斷頻率調諧字與除法比之間的差值。累積相位調節器產生粗調諧字和細調諧字。耦合到累積相位調節器的數位時間轉換器基於參考時鐘頻率、粗調諧字和細調諧字來產生第一時鐘頻率。耦合到數位時間轉換器的重對準脈衝產生器基於第一時鐘頻率來產生重對準時鐘，第一時鐘頻率的週期與控制振盪器頻率的週期相同。
在一些實施例中，方法進一步包括：由耦合到回饋除法器的一振盪器產生控制振盪器頻率；以及由耦合到數位時間轉換器的一延遲的鎖相迴路（延遲鎖相迴路）來判斷振盪器的一週期。
在一些實施例中，其中回饋除法電路、振盪器、延遲鎖相迴路、Δ-∑調變器、數位時間轉換器和重對準脈衝產生器執行以以下為特徵的操作：
Figure 02_image015
其中n表示時間，ACC是累積相位調節器的一輸出，DIV_FROM_DSM是除法比與FCW的一組合，並且FCW是頻率調諧字。
在一些實施例中，其中頻率調諧字包括一小數分量和一整數分量。
在一些實施例中，其中累積相位調節器執行包括以下的操作：由一小數減法塊識別頻率調諧字與除法比之間的差值；由耦合到小數減法塊的一累加器收集回饋除法電路、振盪器、延遲鎖相迴路、Δ-∑調變器、數位時間轉換器和重對準脈衝產生器的操作循環的時序；由耦合到累加器的一符號至非符號塊來產生一經調節的輸出；由耦合到符號至非符號塊的一解碼器塊基於符號至非符號塊的經調節的輸出來產生粗調諧字和細調諧字；由耦合在累加器與小數減法塊之間的一複位塊將預設代碼注入到累加器中以替換累加器中的現有數字；以及由耦合到復位塊和累加器的一上溢/下溢偵測器向復位塊提供一偵測信號，偵測信號表示在累加器內是否已經發生了一上溢事件或一下溢事件。
在一些實施例中，其中復位塊和上溢/下溢偵測器形成一保護電路，並且保護電路的操作由以下等式表徵：
Figure 02_image018
其中，ACC 是累積相位調節器的一輸出，n 表示時間，FCW_INT 是頻率調諧字的一整數分量，並且FCW_FRAC 是頻率調諧字的一小數分量。
在一些實施例中，其中數位時間轉換器修改參考時鐘頻率的一週期。
在一些實施例中，其中數位時間轉換器執行包括以下的操作：由具有一或多個延遲元件的一延遲序列在數位時間轉換器的一輸入信號內引入潛時；由一時鐘多工器從延遲序列中選擇一時鐘對以用於整數潛時選擇；以及 由一相位內插器根據時鐘多工器的輸出來選擇一小數偏差。
在一些實施例中，其中參考時鐘頻率是重對準時鐘信號的來源。
在又一實施例中，一種用於小數重對準的系統包括回饋除法器、Δ-∑調變器、累積相位調節器、數位時間轉換器和重對準脈衝產生器。回饋除法器用以基於控制振盪器頻率來產生回饋除法時鐘信號。Δ-Σ調變器耦合到回饋除法器並且用以產生除法比以提供給回饋除法器。累積相位調節器耦合到Δ-Σ調變器，並且用以（i）判斷FCW與除法比之間的差值，以及（ii）產生粗調諧字和細調諧字。DTC耦合到累積相位調節器，並且用以基於參考時鐘頻率、粗調諧字和細調諧字來產生第一時鐘頻率。重對準脈衝產生器耦合到DTC，並且用以基於第一時鐘頻率來產生重對準時鐘，第一時鐘頻率的週期與控制振盪器頻率的週期相同。參考時鐘頻率是重對準時鐘信號的來源。
先前概述了若干實施例的特徵，使得本領域技藝人士可以更好地理解本揭露的各態樣。本領域技藝人士應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現與本文介紹的實施例相同的優點。本領域技藝人士亦應當認識到，此類等同構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以在本文中進行各種改變、替換和變更。
100,200:鎖相迴路電路 110:重對準脈衝產生器 120,500:數位時間轉換器（DTC） 130:延遲鎖相迴路（DLL） 140:振盪器 150:數位相位控制器（DPC） 152:回饋除法器 154:Δ-Σ調變器（DSM） 156:累積相位調節器 158:加法器 160:相位頻率偵測器（PFD） FREF:參考信號 FREF_AJ:時鐘頻率 FCW:頻率控制字 FCW_FRAC:頻率控制字小數分量 FCW_INT:頻率控制字整數分量 FBK:回饋除法時鐘信號 RL_P:重對準脈衝信號 COAR,COAR(二元):粗調諧字 FINE(溫度計):細調諧字 CKV:控制振盪器頻率 UD:下溢信號 OV:上溢信號 DIV_FROM_DSM,DDL代碼,IDLL調諧,ADD_P,RED_P,FRAC_COMP,1FFF:信號 ACC,ACC(符號):累加信號 DIF,DIF(符號):差值信號 300:累積相位調節器 310:小數減法塊 311:累加器塊 312:乘法器 313:乘法器 314:加法器 315:減法器 320:累加器 322:多工器 330:符號至非符號塊 332:加法器部件 340:解碼器塊 350:復位塊 360:上溢/下溢偵測器 400:保護電路 402:邏輯閘 510:延遲序列 511:延遲元件 520:時鐘多工器 530:相位內插器 600:曲線 610:第1循環 615:累積 620:第2循環 625:累積 630:第3循環 650,700,800,900:時序圖 910,920,952:時間 1000,1010:曲線 1002:信號 1012:部分 1014:第二步驟 1100:流程圖 1110,1120,1130,1140,1150,1160:步驟
當結合附圖閱讀時，從以下詳細描述可以最好地理解本揭露的各態樣。應注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了論述的清楚性，可以任意地增大或縮小各種特徵的尺寸： 第1圖圖示根據本案的一實施例的示例性鎖相迴路； 第2圖圖示根據本案的一實施例的示例性鎖相迴路； 第3圖圖示了根據本發明的各個實施例的示例性累積相位調節器； 第4圖圖示根據本案的一實施例的示例性保護電路； 第5圖圖示根據本案的一實施例的示例性數位時間轉換器； 第6A圖圖示了參考時鐘信號FREF與第2圖的用於週期調整的回饋除法時鐘信號FBK之間的示例性相位關係； 第6B圖圖示了在第6A圖中描述的操作期間，參考時鐘信號FREF和回饋除法時鐘信號FBK中的控制振盪器頻率CKV的示例性時序圖； 第7圖圖示根據本案的一實施例，第2圖的鎖相迴路的示例性時序圖； 第8圖圖示根據本案的一實施例的第3圖的累積相位調節器的示例性時序圖； 第9A圖圖示根據本案的一實施例的在上溢或下溢期間的累加器的示例性時序圖； 第9B圖圖示根據本案的一實施例的在註入「預設代碼」之後的上溢或下溢期間的累加器的示例性時序圖； 第10圖圖示了示例性曲線圖，所述示例性曲線圖圖示了第5圖的數位時間轉換器的操作； 第11圖是根據本案的一實施例的示例性小數重對準方法的流程圖。
110:重對準脈衝產生器
120:數位時間轉換器(DTC)
130:延遲鎖相迴路(DLL)
140:振盪器
150:數位相位控制器(DPC)
152:回饋除法器
154:△-Σ調變器(DSM)
156:累積相位調節器
158:加法器
160:相位頻率偵測器(PFD)
200:鎖相迴路電路
FCW_FRAC:頻率控制字小數分量
FCW_INT:頻率控制字整數分量
FREF_AJ:時鐘頻率
RL_P:重對準脈衝信號
COAR:粗調諧字
FINE:細調諧字
CKV:控制振盪器頻率
FBK:回饋除法時鐘信號
DIV_FROM_DSM,DDL代碼，IDLL調諧:信號

Claims (1)

  1. 一種用於小數重對準的鎖相迴路電路，包括： 一回饋除法器，該回饋除法器用以基於一控制振盪器頻率來產生一回饋除法時鐘信號； 一Δ-Σ調變器，該Δ-Σ調變器耦合到該回饋除法器並且用以產生一除法比以基於該回饋除法時鐘信號提供給該回饋除法器； 一累積相位調節器，該累積相位調節器耦合到該Δ-Σ調變器並且用以（i）判斷一頻率調諧字（frequency tuning word，FCW）與該除法比之間的一差值，以及（ii）產生一粗調諧字和一細調諧字； 一數位時間轉換器（digital-to-time converter，數位時間轉換器），該數位時間轉換器耦合到該累積相位調節器並且用以基於一參考時鐘頻率、該粗調諧字和該細調諧字來產生一第一時鐘頻率；以及 一重對準脈衝產生器，該重對準脈衝產生器耦合到該數位時間轉換器，該重對準脈衝產生器用以基於該第一時鐘頻率來產生一重對準時鐘，該第一時鐘頻率的一週期與該控制振盪器頻率的一週期相同。
TW109103392A 2019-09-17 2020-02-04 用於小數重對準的鎖相迴路電路 TW202114352A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/572,660 US10784872B1 (en) 2019-09-17 2019-09-17 Fractional realignment techniques for PLLs
US16/572,660 2019-09-17

Publications (1)

Publication Number Publication Date
TW202114352A true TW202114352A (zh) 2021-04-01

Family

ID=72516748

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109103392A TW202114352A (zh) 2019-09-17 2020-02-04 用於小數重對準的鎖相迴路電路

Country Status (3)

Country Link
US (2) US10784872B1 (zh)
CN (1) CN112532235A (zh)
TW (1) TW202114352A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11223362B2 (en) * 2020-05-14 2022-01-11 Mediatek Inc. Phase-locked loop circuit and digital-to-time convertor error cancelation method thereof
US11070214B1 (en) * 2020-10-14 2021-07-20 Mellanox Technologies Denmark Aps Test circuit for a digital phase-locked loop
US11211936B1 (en) * 2021-01-05 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Delay lock loop circuits and methods for operating same
US11303287B1 (en) * 2021-03-01 2022-04-12 Bae Systems Information And Electronic Systems Integration Inc. Phase coherent frequency synthesis
KR20230079723A (ko) * 2021-11-29 2023-06-07 삼성전자주식회사 위상 쉬프터를 포함하는 분수 분주기 및 이를 포함하는 분수 분주형 위상 고정 루프

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742864B2 (en) * 2010-11-04 2014-06-03 Qualcomm Incorporated Method and digital circuit for generating a waveform from stored digital values
US8497716B2 (en) * 2011-08-05 2013-07-30 Qualcomm Incorporated Phase locked loop with phase correction in the feedback loop
US8953730B2 (en) * 2012-04-20 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Auto frequency calibration for a phase locked loop and method of use
US10153777B2 (en) * 2016-09-30 2018-12-11 Texas Instruments Incorporated Fractional frequency clock divider with direct division

Also Published As

Publication number Publication date
CN112532235A (zh) 2021-03-19
US10784872B1 (en) 2020-09-22
US10868546B1 (en) 2020-12-15

Similar Documents

Publication Publication Date Title
TW202114352A (zh) 用於小數重對準的鎖相迴路電路
CN112042125B (zh) 用于锁相环路中精细控制相位/频率偏移的方法和电路
US9479185B2 (en) Modified delta-sigma modulator for phase coherent frequency synthesis applications
US7636002B2 (en) Clock multiplier and method of multiplying a clock
US8368435B2 (en) Method and apparatus for jitter reduction
US7463710B2 (en) Fractional-N synthesizer and method of programming the output phase
US7274231B1 (en) Low jitter frequency synthesizer
US11342926B2 (en) Synchronization of clock signals generated using output dividers
US7605665B2 (en) Fractional-N phase locked loop
US8810290B1 (en) Fractional phase locked loop having an exact output frequency and phase and method of using the same
US6642800B2 (en) Spurious-free fractional-N frequency synthesizer with multi-phase network circuit
US6943598B2 (en) Reduced-size integrated phase-locked loop
US9385732B2 (en) Synthesizing method of signal having variable frequency and synthesizer of signal having variable frequency
TWI808674B (zh) 級聯鎖相迴路的電路以及產生輸出信號的方法
CN113364457A (zh) 一种四倍频电路
Lee et al. A second-order semi-digital clock recovery circuit based on injection locking
US6628153B2 (en) PLL circuit and frequency division method reducing spurious noise
TWI470935B (zh) 鎖相迴路以及相關之相位對齊方法
CN113114237A (zh) 一种能够实现快速频率锁定的环路系统
US9425809B2 (en) Local oscillator
TWI552532B (zh) 展頻時脈產生器與展頻時脈信號產生方法
JP7040141B2 (ja) 逓倍クロック生成回路
JP2004153332A (ja) クロック発生回路
US9407275B1 (en) Apparatus for lock detection suitable for fractional-N frequency synthesizer and method thereof
Guo et al. A DLL fractional M/N frequency synthesizer