CN104617947A - 一种改进型全数字逐次逼近寄存器延时锁定环系统 - Google Patents

Abstract

本发明公开了一种改进型全数字逐次逼近寄存器延时锁定环系统，所述SARDLL系统包括：2-b SAR控制器、时序控制器、三个采样器、独热码译码器、一个主RDCDL和两个辅助RDCDL，SAR控制器采用2-b SAR算法，以提高SARDLL系统的锁定速度；主RDCDL为包含64个延时单元的改进型RDCDL；辅助RDCDL为包含16个延时单元的改进型RDCDL；改进型RDCDL中的每个延时单元包括两个与门和两个或非门。该SARDLL系统加快了锁定速度，同时拓宽了系统的工作频率范围，提高了系统的最高工作频率，并减小了芯片面积和降低了系统功耗，进而提高了SARDLL系统的性能。

Description

一种改进型全数字逐次逼近寄存器延时锁定环系统

技术领域

本发明涉及半导体和集成电路设计技术领域，尤其涉及一种改进型全数字逐次逼近寄存器延时锁定环系统。

背景技术

目前，互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)技术的发展，极大地提高了系统芯片(System on Chip,SoC)的复杂度和工作频率，导致芯片功耗的剧烈增加。多核系统芯片或便携式电子设备中的处理器通常采用动态电压/频率调整(Dynamic Voltage/Frequency Scaling,DVFS)技术来降低工作功耗，而工作频率的动态改变给基于全数字逐次逼近寄存器延时锁定环(Successive Approximation Register-controlledDelay-Locked Loop,SARDLL)的时钟偏差消除电路(时钟同步电路)提出了新的挑战：第一、SARDLL应具有尽可能宽的工作频率范围；第二、SARDLL必须具有尽可能快的锁定速度(尽可能短的锁定时间)；第三、SARDLL必须没有谐波锁定(假锁)、零延时陷阱等问题。因此设计一个同时满足上述三个要求的全数字SARDLL系统是当前需要解决的问题。

现有技术方案中，针对DVFS SoC所设计的SARDLL系统一般由逐次逼近寄存器(Successive Approximation Register,SAR)控制器、可复位数字控制延时线(ResettableDigitally Controlled Delay Line,RDCDL)、时序控制器、鉴相器、采样器、数据选择器和一些缓冲器构成，该SARDLL系统存在两个缺点：第一、因为采用的是基本SAR控制器，所以存在锁定速度不够快的问题，锁定时间为3*N个输入参考信号的时钟周期，其中N为SAR控制字D的位数；第二、延时线单元由于采用两个二选一数据选择器增加了延时线所占用的芯片面积，或者由于采用前置延时电路(Prepositive Delay Circuit,PDC)限制了系统的最高工作频率。

发明内容

本发明的目的是提供一种改进型全数字逐次逼近寄存器延时锁定环系统，在保证宽频率范围工作时无谐波锁定和零延时陷阱问题的前提下，加快了系统的锁定速度，提高了系统的最高工作频率，同时拓宽了系统的工作频率范围，并减小了芯片面积和降低了系统功耗，进而提高了SARDLL系统的性能，以满足DVFS SoC对时钟偏差消除电路的要求。

一种改进型全数字逐次逼近寄存器延时锁定环SARDLL系统，所述SARDLL系统包括：2-b逐次逼近寄存器SAR控制器、时序控制器、三个采样器、独热码译码器、一个主可复位数字控制延时线RDCDL和两个辅助RDCDL，其中：

时序控制器用于产生所述SARDLL系统各个模块所需的信号；

所述2-b SAR控制器在所述时序控制器产生的时钟信号sar_clk的控制下，产生控制字D和d，其中控制字D经独热码译码器产生用于所述主RDCDL的选择信号，控制字d用于控制两个辅助RDCDL的延时量；

进一步的，时钟信号DCDL_in依次通过所述SARDLL系统的主RDCDL、两个辅助RDCDL，分别给出所述SARDLL系统的输出时钟信号DCDL_out和相位比较时钟信号comp_clk1、comp_clk2、comp_clk3，分别用于所述三个采样器的输入时钟；

其中，所述2-b SAR控制器采用2-b SAR算法，以提高所述SARDLL系统的锁定速度；

所述主RDCDL为包含64个延时单元的改进型RDCDL；所述辅助RDCDL为包含16个延时单元的改进型RDCDL；

且所述改进型RDCDL中的每个延时单元包括两个与门和两个或非门。

所述2-b SAR控制器产生的控制字D的位数为6位。

利用所述2-b SAR算法在所述2-b SAR控制器的时钟信号sar_clk的一个周期内获得控制字D的两位数值。

所述2-b SAR控制器产生的控制字D[5:0]控制所述主RDCDL的延时量，且所述2-bSAR控制器产生的控制字d[1:0]控制所述两个辅助RDCDL的延时量。

通过增加所述控制字D的位数来降低最低工作频率。

由上述本发明提供的技术方案可以看出，该SARDLL系统加快了锁定速度，提高了系统的最高工作频率，同时拓宽了系统的工作频率范围，并减小了芯片面积和降低了系统功耗，进而提高了SARDLL系统的性能。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例所提供的改进型SARDLL系统结构示意图；

图2为本发明实施例所述延长线上相位比较示意图；

图3为本发明实施例所述改进型RDCDL的结构示意图；

图4为本发明所举实例工作过程的时序图；

图5为本发明所举实例中当输入时钟ref_clk的频率为250MHz时的仿真结果示意图；

图6为本发明所举实例中当输入时钟ref_clk的频率为1GHz时的仿真结果示意图；

图7为本发明所举实例中当输入时钟ref_clk的频率为2GHz时的仿真结果示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例所提供改进型SARDLL系统结构示意图，所述SARDLL系统主要包括：2-b逐次逼近寄存器(2-bit Successive Approximation Register,2-b SAR)控制器、时序控制器、三个采样器、独热码译码器、一个主可复位数字控制延时线RDCDL和两个辅助RDCDL。

信号start是整个系统的启动信号，当其为逻辑低电平时，SAR控制器和时序控制器被初始化，当其为逻辑高电平时，系统开始工作；

时序控制器用于产生所述SARDLL系统各个模块所需的信号；

所述2-b SAR控制器在所述时序控制器产生的时钟信号sar_clk的控制下，产生控制字D和d，当D的每一位数值都确定时，信号stop变为逻辑高电平；其中，控制字D经独热码译码器产生用于主RDCDL的选择信号scode[63:0]，控制字d用于控制两个辅助RDCDL的延时量；

上述信号stop控制一个二选一数据选择器，当其为逻辑低电平时，信号DCDL_in为clk_edge，系统工作在搜索模式；当其为逻辑高电平时，信号DCDL_in为系统的输入参考时钟信号ref_clk，系统工作在正常模式。

进一步的，时钟信号DCDL_in依次通过所述SARDLL系统的主RDCDL、两个辅助RDCDL，分别给出所述SARDLL系统的输出时钟信号DCDL_out和相位比较时钟信号comp_clk1、comp_clk2、comp_clk3，分别用于三个采样器的输入时钟。进一步的，所述2-b SAR控制器采用2-b SAR算法，以加快所述SARDLL系统的锁定速度；该2-b SAR算法是对传统基本SAR算法的改进，目的在于加速SARDLL的搜索速度。具体来说，传统的SAR算法在SAR控制器时钟信号sar_clk的一个周期内只能决定控制字D的一位数值，而利用2-b SAR算法能在SAR控制器时钟信号sar_clk的一个周期内决定出控制字D的两位数值，其锁定速度比传统SAR算法提高一倍，即锁定时间缩短为传统SAR算法的一半。

进一步来说，在2-b SAR算法的每一步，确定控制字D中的两位数值，如图2所示为本发明实施例所述延长线上相位比较示意图，图2中：输入时钟DCDL_in需要和三个时钟相位比较，因此要求延时线在相位上等间隔地输出三个比较时钟comp_clk1、comp_clk2和comp_clk3，且这三个比较时钟完全覆盖每一步搜索的总相位。

延时线的配置如图1所示，这里2-b SAR控制器输出的控制字D[5:0]控制主RDCDL(包含64个延时单元)的延时量，2-b SAR控制器输出的控制字d[1:0]控制两个辅助RDCDL(包含16个延时单元)的延时量。

在开始时，控制字D[5:0]初始化为“010000”，即主RDCDL提供的延时量为1/4D_max，D_max为主RDCDL的总延时量，两个辅助RDCDL提供的延时量也分别为1/4D_max。三个采样器的输出结果comp1、comp2和comp3对应A、B、C、D四种情况，其中A表示图2中延时线上的第一个四分之一、B表示第二个四分之一、C表示第三个四分之一、D表示第四个四分之一。

然后根据comp1、comp2和comp3的值，在下一步中，控制字D[5:0]的值是“000100”、“010100”、“100100”和“110100”中的一种，如图2所示，也分别对应于A、B、C、D四种情况。

另外，上述主RDCDL为包含64个延时单元的改进型RDCDL；辅助RDCDL为包含16个延时单元的改进型RDCDL；该改进型RDCDL中的每个延时单元包括两个与门和两个或非门，以减小芯片的面积，并提高系统的最高工作频率。

如图3所示为本发明实施例所述改进型RDCDL的结构示意图，该改进型RDCDL中的每个延时单元均包括两个与门和两个或非门，如图3中的虚线框所示。与现有技术中的RDCDL单元相比，少了两个二选一数据选择器，从而能够减小芯片的面积；同时与现有的RDCDL单元相比少了前置延时电路，减小了系统的固有延时，从而提高了系统的最高工作频率。

图3中：信号scode决定了输入时钟DCDL_in从哪个延时单元进入到RDCDL，信号rst_dcdl为高电平时完成对RDCDL的复位，清除上一步残留在其中DCDL_in的信号。

另外，具体实现中，本发明实施例中2-b SAR控制器的控制字D的位数为6位，还可以进一步通过增加所述控制字D的位数来降低最低工作频率，达到拓宽工作频率范围的目的。

下面以具体的实例对本发明实施例改进型SARDLL系统的工作过程进行描述，如图4所示为本发明所举实例工作过程的时序图，参考图4：

以三个ref_clk周期为一组，决定控制字中的两位数值。开始时，SAR控制器输出的控制字D[5:0]被初始化为“010000”，主RDCDL和两个辅助RDCDL都提供1/4D_max的延时量。

在第一个ref_clk时钟周期，窄脉冲信号clk_edge被产生并进入主RDCDL中。在sample_range的高电平结束时，clk_edge没有出现在clk1端口，说明提供的延时量过长。

在第二个ref_clk时钟周期，SAR控制器时钟信号sar_clk的上升沿到来，控制字D[5:0]变为“000100”，控制字D[5:0]的最高位和次高位的值被确定，同时信号rst_dcdl完成对主RDCDL的复位。

在第三个ref_clk时钟周期，rst_dff信号完成采样器和时序控制器中触发器的复位。

从第四个ref_clk时钟周期开始新的三个时钟周期为一组的工作过程，直至控制字D[5:0]的所有位的值都被确定为止。

为更好地验证本发明实施例所述SARDLL系统的优异性，下面以具体实例进行说明，首先采用TSMC CMOS 65nm低功耗工艺和全数字集成电路设计流程实现图1所示的改进型SARDLL系统。核心电路的版图面积为0.0083mm²，晶体管级后仿真结果显示，在1.2V电源电压和25℃工作条件下，其功耗为0.72mW2GHz，工作频率范围是250MHz-2GHz，在整个工作频率范围内其锁定速度恒为9个ref_clk时钟周期。

进一步的，当输入时钟ref_clk的频率为250MHz、1GHz和2GHz时，的仿真结果分别如图5、6和7所示，从图5、6和7可知：在整个工作频率范围内，锁定速度恒为9个ref_clk时钟周期，且没有谐波锁定和零延时陷阱问题。

而利用本发明所述SARDLL系统与现有技术其他方案([1]和[2])的各参数对比如下表1所示：

由上表1可知：本发明改进后的SARDLL系统由于采用了2-b SAR算法和改进型RDCDL，在保证宽频率范围工作时无谐波锁定和零延时陷阱问题的前提下，使整个工作频率范围在250MHz-2GHz内，最高工作频率为2GHz，提高了系统的最高工作频率；且锁定时间为3*N/2个输入参考时钟周期，相比现有其他的方案，明显提高了SARDLL的锁定速度；同时，由于优化了延时单元的拓扑结构，减小了RDCDL所占芯片的面积，使本发明方案的面积相比其他现有方案有明显改进，满足了DVFS系统芯片对时钟偏差消除电路或时钟同步电路的要求。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (5)

1.一种改进型全数字逐次逼近寄存器延时锁定环SARDLL系统，其特征在于，所述SARDLL系统包括：2-b逐次逼近寄存器SAR控制器、时序控制器、三个采样器、独热码译码器、一个主可复位数字控制延时线RDCDL和两个辅助RDCDL，其中：

时序控制器用于产生所述SARDLL系统各个模块所需的信号；

所述2-b SAR控制器在所述时序控制器产生的时钟信号sar_clk的控制下，产生控制字D和d，其中控制字D经独热码译码器产生用于所述主RDCDL的选择信号，控制字d用于控制两个辅助RDCDL的延时量；

进一步的，时钟信号DCDL_in依次通过所述SARDLL系统的主RDCDL、两个辅助RDCDL，分别给出所述SARDLL系统的输出时钟信号DCDL_out和相位比较时钟信号comp_clk1、comp_clk2、comp_clk3，分别用于所述三个采样器的输入时钟；

其中，所述2-b SAR控制器采用2-b SAR算法，以提高所述SARDLL系统的锁定速度；

所述主RDCDL为包含64个延时单元的改进型RDCDL；所述辅助RDCDL为包含16个延时单元的改进型RDCDL；

且所述改进型RDCDL中的每个延时单元包括两个与门和两个或非门。

2.根据权利要求1所述改进后的SARDLL系统，其特征在于，

所述2-b SAR控制器产生的控制字D的位数为6位。

3.根据权利要求1所述改进后的SARDLL系统，其特征在于，

利用所述2-b SAR算法在所述2-b SAR控制器的时钟信号sar_clk的一个周期内获得控制字D的两位数值。

4.根据权利要求1所述改进后的SARDLL系统，其特征在于，

所述2-b SAR控制器产生的控制字D[5:0]控制所述主RDCDL的延时量，且所述2-bSAR控制器产生的控制字d[1:0]控制所述两个辅助RDCDL的延时量。

5.根据权利要求1或2所述改进后的SARDLL系统，其特征在于，

通过增加所述控制字D的位数来降低最低工作频率。