CN101893912A - 用于数字电路的时钟电路 - Google Patents

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马蒙·阿布·赛义多
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Abstract

本发明涉及一种在由以速率R运行的时钟驱动的数字电路中节省功率的方法，包括在当所述数字电路以容量小于其最大容量操作的时候的周期期间，将所述速率R降低为更低的速率R′，并且其中从速率R改变为速率R′作为平滑转换实现。

Description

用于数字电路的时钟电路
技术领域
本发明涉及用于数字电路的时钟信号的产生，具体地说，涉及例如适合于在通信网络设备中使用的具有睡眠模式的时钟电路。
背景技术
数字设备由时钟信号驱动，时钟信号控制在数字电路内的操作顺序。该数字部件的功率消耗与时钟信号的频率有关。时钟的频率越高，功率消耗将越高。由于世界走向生手环境，能量有效技术在通信领域中变得越来越重要。例如，新的IEEE 802.3以太网标准要求能量有效的以太网。
断电模式在当前的设备中是可用的，但是，这不允许有效监视该链路。此外，在断电模式之后恢复不是无误差的，并且进一步该断电模式不允许功率被即时地降低或者提高。在断电模式下，该时钟典型地保持运行，同时关闭该电路的剩余部分。
美国专利公布号2003/0074595公开了一种用于基于一个整数值动态地从输入时钟修改输出时钟的装置。但是，在本公布中，甚至在没有对处理需要的情况下，该时钟始终保持运行。
发明内容
本发明的实施例通过当设备没有满负荷使用的时候将时钟速度改变为降低的速率来实现能量节省，并且当不活动的时候，该时钟可以完全地停止。例如，在以10Gb/s运行的以太网链路的情况下，如果该链路满负荷工作，该时钟速度将处于最大限度。如果该链路以小于满载容量工作，该以太网速度可以按照运行时的使用水平被连续地改变。当该链路满负荷工作的时候，类似的技术允许运行时恢复额定的时钟速率。
按照本发明，提供了一种用于设计成能由以速率R运行的时钟驱动的数字电路的时钟电路，其中R＝1/P，并且P是周期，包括：具有周期PHS的高速时钟；具有时钟启动输入端、用于接受整数n的输入端、和用于接受整数q的输入端的控制器；用于产生具有周期P和P+m的输出时钟的数字时钟发生器，其中P＝n*PHS，并且m是整数；用于选择一个响应于来自所述控制器的信号的所述输出时钟的无低频干扰时钟选择器；和其中所述控制器响应于时钟停用/启动信号以停止和起动所述输出时钟，和进一步其中所述控制器被配置成在当所述数字电路以降低的容量操作的时候的周期期间将时钟速率R降低为更低的速率R′，其中所述控制器被配置成在从时钟速率R转换到更低的速率R′期间插入q个静止周期，和其中响应于时钟停用信号，所述控制器被配置停止输出时钟，直到接收到新的时钟启动信号为止。
通过对上升和下降沿计数，并且对时钟的起动和停止编程，该时钟的频率可以以平滑方式降低，从而降低频率、用于不同的时钟速率的协调和调度时钟转换(速率变化、时钟的停止或者起动)，以便降低或者提高该频率，并且从插件板上的处理器发出命令去命令该时钟减速或者加速，或者从而停止提高或者降低该时钟频率。
本发明的实施例提供建立充分地管理时钟的能力，使得用户可以对时钟需要切换到关闭模式，或者时钟需要切换到低频速率的瞬间编程。该用户可以对时钟需要起动或者加速的瞬间编程。该用户还可以对出现在上升沿或者下降沿上的转换编程。
该时钟可编程性将保证不会出现时钟低频瞬态干扰，或者确实出现不会干扰接收机电路操作的任何低频瞬态干扰。在本发明的另一个方面中，提供了一种在名义上地以速率R运行的数字电路中节省功率的方法，其中R＝1/P和P是周期，该方法包括：产生具有周期PHS的高速时钟；使用数字时钟发生器产生具有周期P和P+m的输出时钟，其中P＝n*PHS，并且m是整数；在当所述数字电路以降低的容量操作的时候的周期期间，将时钟速率R降低为更低的速率R′；在从时钟速率R转换到更低的速率R′期间插入q个静止周期，和响应于时钟停用信号，停止输出时钟，直到接收到新的时钟启动信号为止。
附图说明
现在将参考所附的附图仅仅通过举例来更详细地描述本发明，其中：
图1是示出平滑时钟转换的时序图；
图2是具有静止阶段的时序图；
图3是为了得到平滑转换效果的设备的方框图；
图4是举例说明包含在得到平滑转换效果中过程的流程图；和
图5是按照本发明一个实施例的时钟电路的高级方框图。
具体实施方式
当该数字电路没有满负荷工作的时候，本发明的实施例通过降低时钟速度降低功率消耗。问题是如果该时钟中断或者时钟速率变化，则需要输入时钟的电路或者集成电路(IC)不能适当地起作用，除非其设计成能允许这样的变化之外的时钟速率变化，因为它们不能接受在时钟速率方面突然的转换。本发明的实施例允许没有特别地设计成能接受时钟速率变化的IC当上述的时钟速率变化的时候工作。当时钟速率被降低的时候，这些电路将经历低的信息通过量。
例如，GE以太网PHY期望以1GHz的内部时钟速率工作。上述的IC期望25MHz或者125MHz的输入时钟。降低用于上述的电路的时钟速率，降低该功率消耗，以及降低有效数据通过量。但是，为了这样做，其通常将是为对该电路断电所必需的。该提出的时钟管理技术通过确保平滑转换允许这样的时钟速率变化适用于IC，其可能通常不容许时钟速率变化。
参考图1，考虑到集成电路(IC)在时钟的触发沿(该触发沿可以或者是上升或者下降沿)上触发，并且期望值P的时钟周期，和百分之D的时钟工作周期的情形，该工作周期是高状态对该周期的比。如果该输入时钟具有P秒或者更大的时钟周期，即，更慢的频率时钟，只要该时钟的工作周期保持在D秒容限之内，这样的电路通常将期望适当地起作用。
当该周期没有干扰IC操作变化的时候，在时钟速率方面出现平滑转换。该平滑转换将保证时钟周期将在从值P秒到精确的P+m秒的预定值的特定的瞬间变化。
在图1示出的例子中，IC在时钟的上升沿上工作。该时钟周期在点A上从P到P+m平滑地转换，并且在点B上再次返回到P的周期。该脉冲宽度在A和B之间加宽，使得工作周期保持在IC的容限限度之内。
如图2所示，还可以通过穿过无声的时钟周期实现平滑转换。这个情形从周期P的时钟10开始，然后在以具有P+m的周期的低速度时钟14开始一个周期之前，穿过q周期的宁静期12。宁静的时钟指的是如果该时钟是在上升沿上有效的低电平的周期，或者如果该时钟是在下降沿上有效的高电平的周期。该时钟然后转换回到标准周期16。在图2中示出的时序图是基于时钟在上升沿上有效。
用于确保平滑时钟转换的技术取决于建立初始时钟的过程。按照本发明的一个示范的实施例，该平滑转换是通过使用从高速时钟(具有周期P/n，这里n是整数)生成低速度时钟(具有周期P)的数值技术确保的。这样的数字时钟产生技术无需使用PLL允许在时钟速率方面的变化。因此，该性能是线性和可预测的。
这样的数值技术可以通过如在共同未决的美国专利申请号No.12/179,712(EP2020629)中描述的分频器实现，其内容作为参考资料结合在此处。但是，应该明白本发明不局限于这样的解决方案。
图3举例说明可用于实现本发明的计数器结构，虽然作为本领域技术人员来说应该理解，可以使用其它的技术。在图3中，高速时钟32具有小于周期P(该波形发生器的输出)很多的周期。该高速时钟是使用多路地PLL产生的。循环计数器34对低速度时钟30的输出计数，并且将其输出呈现给解码器36，解码器36馈给串并行转换器40。计数器38对时钟322的输出计数，时钟322加载该串并行转换器40。
由于该计数是以较低的速率进行的，其对直接计数高速时钟的周期来说是不可能的。但是，在低速时钟和高速时钟的频率之间存在关系。对于低速时钟的每个周期，该高速时钟将产生QFB周期。因此，对于每个低速时钟周期QFB，高速时钟周期必须计数。
该解码电路36将计数器值转换为也以低频率运行的输出值。对于时钟30的每个周期，多个输出值，也就是说，QFB被并行产生。该输出值的集合被以时钟32的速率顺序地放置在输出端上。
并-串行转换器40以高速时钟32的速度运行。并行加载的移位器以每个基准周期将QFB输出值加载进移位寄存器并且依次将它们移出。做为选择，该数据被加载进寄存器中，并且多路复用器依次选择它们，用于作为周期P的期望的时钟输出。
以上所述的电路实质上采用高速时钟，并且将其馈送给模式发生器，模式发生器使用可编程的N位掩码生成期望的时钟。该模式发生器控制当时钟切换到新的速率的时候的瞬间。
就在这时，时钟速率转换请求时钟实际上停止短的持续时间。该波形发生器然后被重新配置以生成具有周期P+m的时钟(注意，倍增的PLL速率不会改变)，其是具有较低的速率的时钟。时钟产生能够保证对具有新的速率的时钟的平滑产生。当请求产生更高的速率时钟的时候，这个过程是相反的。
图4示出当速率变化，或者停止时钟请求的时候实现的过程。在步骤41上，该输出时钟被停止。在步骤42上，该时钟被读出，并且在步骤43上，生成具有周期P/n的高速时钟，其中n是整数。
在步骤45上，该配置被再次读出。在步骤46上，确定是否该时钟被启用。如果是这样的话，该过程继续前进到步骤47以在下一个上升沿上起动该时钟。
在步骤48上，读取改变该时钟速率的请求，并且如果存在(步骤49)，在下一个下降沿上该时钟被停止。
该时钟产生的管理可以受到寄存器接入命令，或者硬件引脚维护或者不维护的影响。
图5举例说明按照本发明一个实施例的时钟电路的实施例。在图5中，该数字时钟发生器从高速时钟接收具有周期P/n的输入，并且产生具有周期p和P+m的输出时钟，其可以由无低频干扰时钟选择器64选择。
起定时器、解码器配置和控制状态机电路62作用的控制器62具有六个输入，即，时钟启动输入、等待定时器时钟、用于整数n、m和q的输入，和用于确定是否在上升或者下降沿上出现切换的上升/下降沿检测器。
这个时钟电路可用于借助于由电路设计者可选择的输入实现在图4中描述的算法。该时钟可以被设计成能睡眠由观看定时器确定的一段时间，然后，例如以较低的速率激活以看看是否存在数据活性，并且如果是这样的话，到什么程度。如果该数据活性是高，该时钟然后可以无缝地从较低的速率切换到较高的速率。现有的睡眠电路不允许处理器去通过时钟电路进入睡眠，因为它们固有地需要该时钟电路保持运行，使得它们可以知道何时去叫醒。但是，当没有数据活性的时候使主时钟电路连续地运行仍然耗费很大的功率量。在本发明中，所需要的是非常低的功率时钟去周期地叫醒主时钟，以便随后去起动该处理器，并且确定是否存在数据活性，以及如果是这样的话，处于什么水平。该时钟最初地可以以较高的速率运行，并且如果该活性低于一个阈值，该时钟将其速率降低为更低的速率，以便优化该功率消耗。做为选择，其可以以较低的速率起动，并且如果该数据活性是高，上升到较高的速率。
本领域技术人员应该理解，在此处给出的一些方框图代表体现本发明原理的说明性的电路的概念图。例如，可以通过使用专用硬件，以及能够与适宜的软件结合执行软件的硬件来提供处理器。当由处理器提供的时候，该功能可以由单个专用处理器，由单个共享处理器，或者由多个专用处理器，其中一些可以共享来提供。此外，明确的使用该术语“处理器”不应该被解释为专门地涉及能够执行软件的硬件，并且可以隐含地包括，不限于数字信号处理器(DSP)硬件，网络处理器，专用集成电路(ASIC)，现场可编程门阵列(FPGA)，用于存储软件的只读存储器(ROM)，随机存取存储器(RAM)和非易失性存储器。其它的硬件、常规和/或定制的也可以包括。
虽然在本发明中的方法可以适用于各式各样的数字电路，本发明特别地适用于路由器和依从能量有效以太网-IEEE 802.3az、能量有效多个辅助设备、能量有效DSLAM、能量有效无线基站、能量有效无线和绿色以太网解决方案的很小和很大开关。

Claims (12)

1.一种用于设计成能由以速率R运行的时钟驱动的数字电路的时钟电路，其中R＝1/P，并且P是周期，包括：
具有周期PHS的高速时钟；
具有时钟启动输入端、用于接受整数n的输入端，和用于接受整数q的输入端的控制器；
用于产生具有周期P和P+m的输出时钟的数字时钟发生器，其中P＝n*PHS，并且m是整数；
用于选择一个响应于来自所述控制器的信号的所述输出时钟的无低频干扰时钟选择器；和
其中所述控制器响应于时钟停用/启动信号以停止和起动所述输出时钟，和进一步其中所述控制器被配置成在当所述数字电路以降低的容量操作的时候的周期期间将时钟速率R降低为更低的速率R′，其中所述控制器被配置成在从时钟速率R转换到更低的速率R’期间插入q个静止周期，和其中响应于时钟停用信号，所述控制器被配置停止输出时钟，直到接收到新的时钟启动信号为止。
2.根据权利要求1所述的时钟电路，其中，控制器被配置成通过改变在触发边缘上的时钟周期，同时改变脉冲宽度以在数字电路的容许限度内保持时钟的工作周期，影响在速率R和更低的速率R′之间的转换。
3.根据权利要求1或2所述的时钟电路，其中，所述控制器还具有用于有选择地设置变量m的输入端。
4.根据权利要求1～3的任一项所述的时钟电路，其中，所述控制器进一步具有用于接收定时器时钟以在它们已经停止某个时段之后叫醒输出时钟的定时器输入端。
5.根据权利要求1～4的任一项所述的时钟电路，其中，所述时钟电路被配置成在从响应于数据活性的睡眠模式叫醒之后改变速率。
6.根据权利要求5所述的时钟电路，其中，所述时钟电路被配置成在叫醒之后以高速R起动，并且如果数据活性低于电路阈值，切换到更低的速率R′。
7.一种在名义上地以速率R运行的数字电路中节省功率的方法，其中R＝1/P，并且P是周期，该方法包括：
产生具有周期PHS的高速时钟；
使用数字时钟发生器产生具有周期P和P+m的输出时钟，其中P＝n*PHS，并且m是整数；
在当所述数字电路以降低的容量操作的时候的周期期间，将时钟速率R降低为更低的速率R′；
在从时钟速率R转换到更低的速率R′期间插入q个静止周期，和
响应于时钟停用信号，停止输出时钟，直到接收到新的时钟启动信号为止。
8.根据权利要求7所述的方法，其中，通过改变在触发边缘上的时钟周期，同时改变脉冲宽度以在数字电路的容许限度内保持时钟的工作周期，影响在速率R和更低的速率R′之间的转换。
9.根据权利要求7或8所述的方法，其中，变量n、m和q是用户可选择的。
10.根据权利要求7～9的任一项所述的方法，其中，数字时钟发生器被周期地叫醒以确定是否存在数据活性。
11.根据权利要求10所述的方法，其中，在数字时钟发生器从响应于数据活性的睡眠模式被叫醒之后，速率被改变。
12.根据权利要求11所述的方法，其中，所述时钟电路在被叫醒之后以R输出时钟，并且如果数据活性低于某个阈值，切换到更低的速率R′。
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