JPH05108038A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPH05108038A JPH05108038A JP3265945A JP26594591A JPH05108038A JP H05108038 A JPH05108038 A JP H05108038A JP 3265945 A JP3265945 A JP 3265945A JP 26594591 A JP26594591 A JP 26594591A JP H05108038 A JPH05108038 A JP H05108038A
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- display
- data
- clock
- display data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】
【目的】並列表示データを直列表示データに変換して表
示装置に送る表示制御装置において、並直変換部を駆動
するドットクロックによるスプリアスの輻射を軽減す
る。 【構成】表示データメモリ１１・１２から並直変換部１
６へ送られた表示データをクロック停止回路１７にて判
定し、全て０または全て１の場合は変換の必要なしとし
て、並直変換部への動作クロックを停止する。 【効果】文字・図形の非表示期間はもとより文字のすき
間やべた表示部分等、表示データに変化のない部分につ
いても動作クロックが停止されることにより、ドットク
ロックによるスプリアスの大幅な軽減が期待できる。
示装置に送る表示制御装置において、並直変換部を駆動
するドットクロックによるスプリアスの輻射を軽減す
る。 【構成】表示データメモリ１１・１２から並直変換部１
６へ送られた表示データをクロック停止回路１７にて判
定し、全て０または全て１の場合は変換の必要なしとし
て、並直変換部への動作クロックを停止する。 【効果】文字・図形の非表示期間はもとより文字のすき
間やべた表示部分等、表示データに変化のない部分につ
いても動作クロックが停止されることにより、ドットク
ロックによるスプリアスの大幅な軽減が期待できる。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＲＴ等の表示装置
に文字や図形を表示させる表示制御装置に関するもので
ある。
に文字や図形を表示させる表示制御装置に関するもので
ある。
【０００２】
【従来の技術】図２は、従来のこの種の表示制御装置を
示すブロック図であり、１１は文字データメモリ、１２
は図形データメモリ、１３はクロック発生部、１４は表
示タイミング発生部、１５は文字表示データと図形表示
データの合成部、１６は表示データの並直変換部であ
る。
示すブロック図であり、１１は文字データメモリ、１２
は図形データメモリ、１３はクロック発生部、１４は表
示タイミング発生部、１５は文字表示データと図形表示
データの合成部、１６は表示データの並直変換部であ
る。
【０００３】図２により動作について説明する。
【０００４】まず処理装置から表示装置に表示するため
のデータが、文字データの場合は文字データメモリ１１
に、図形データの場合は図形データメモリ１２に書き込
まれる。一方、クロック発生部１３で発生されたクロッ
クは、表示基本クロックとして並直変換部１６へ送られ
るとともに、表示タイミング発生部１４へと導かれる。
表示タイミング発生回路１４では、表示装置へ送る表示
同期信号を発生する。また、表示タイミング発生回路１
４では、表示データメモリ１１及び１２から表示データ
合成部へ送るデータを決定するためのアドレス信号を発
生する。さらに表示タイミング発生回路１４では、並直
変換部の並列データ入力／直列データ出力の為に必要な
ロードパルス／シフトクロックを発生する。表示データ
合成部１５では、文字データメモリ／図形データメモリ
より入力された表示データを合成し、並直変換部１６へ
と送る。上記の過程を経て並直変換部へと送られた並列
表示データは、表示タイミング発生部１４のロードパル
スにより並直変換部１６に取り込まれ、以後シフトクロ
ックにより順次直列表示データへと変換されて表示装置
へとおくられ、表示装置上に文字／図形が表示される。
のデータが、文字データの場合は文字データメモリ１１
に、図形データの場合は図形データメモリ１２に書き込
まれる。一方、クロック発生部１３で発生されたクロッ
クは、表示基本クロックとして並直変換部１６へ送られ
るとともに、表示タイミング発生部１４へと導かれる。
表示タイミング発生回路１４では、表示装置へ送る表示
同期信号を発生する。また、表示タイミング発生回路１
４では、表示データメモリ１１及び１２から表示データ
合成部へ送るデータを決定するためのアドレス信号を発
生する。さらに表示タイミング発生回路１４では、並直
変換部の並列データ入力／直列データ出力の為に必要な
ロードパルス／シフトクロックを発生する。表示データ
合成部１５では、文字データメモリ／図形データメモリ
より入力された表示データを合成し、並直変換部１６へ
と送る。上記の過程を経て並直変換部へと送られた並列
表示データは、表示タイミング発生部１４のロードパル
スにより並直変換部１６に取り込まれ、以後シフトクロ
ックにより順次直列表示データへと変換されて表示装置
へとおくられ、表示装置上に文字／図形が表示される。
【０００５】また、特開平１−１００５８８号及び特開
平１−１２３２８４号公報に記載された方式では、表示
データの他に表示制御データ（表示開始位置、文字サイ
ズ）をメモリ上に持ち合わせ、表示タイミングと表示開
始位置とが一致したときのみ発振回路を動作させる方式
が発明されていた。
平１−１２３２８４号公報に記載された方式では、表示
データの他に表示制御データ（表示開始位置、文字サイ
ズ）をメモリ上に持ち合わせ、表示タイミングと表示開
始位置とが一致したときのみ発振回路を動作させる方式
が発明されていた。
【０００６】
【発明が解決しようとする課題】この種の表示制御回路
は、ＴＶまたはＶＴＲまたは情報機器のＣＲＴディスプ
レイ等の表示制御装置内に設けられるが、該制御装置の
ドットクロックは一般的に数十ＭＨｚの高い周波数であ
るため、表示制御装置を構成する回路、とりわけ表示デ
ータの並直変換回路からは、動作時多くのスプリアスが
輻射され、ＴＶ／ＶＴＲでは映像信号の画質劣化、情報
機器では他の電気／電子機器に障害を与えることがあ
る。
は、ＴＶまたはＶＴＲまたは情報機器のＣＲＴディスプ
レイ等の表示制御装置内に設けられるが、該制御装置の
ドットクロックは一般的に数十ＭＨｚの高い周波数であ
るため、表示制御装置を構成する回路、とりわけ表示デ
ータの並直変換回路からは、動作時多くのスプリアスが
輻射され、ＴＶ／ＶＴＲでは映像信号の画質劣化、情報
機器では他の電気／電子機器に障害を与えることがあ
る。
【０００７】また、従来技術中の発明例では、表示期間
以外での発振回路の停止を行っているが、表示制御デー
タを格納するメモリを有しこの内容により表示期間を決
定する方式であり、部品点数の増加がまぬがれなかっ
た。
以外での発振回路の停止を行っているが、表示制御デー
タを格納するメモリを有しこの内容により表示期間を決
定する方式であり、部品点数の増加がまぬがれなかっ
た。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、表示制御装置から輻射されるド
ットクロックによるスプリアスの軽減を、比較的少ない
追加回路によって実現することを目的としている。
ためになされたもので、表示制御装置から輻射されるド
ットクロックによるスプリアスの軽減を、比較的少ない
追加回路によって実現することを目的としている。
【０００９】
【課題を解決するための手段】本発明に係る表示制御装
置は、並直変換回路へ入力される並列表示データが全て
０または全て１である時、並直変換用クロックを停止す
るようにしたものである。
置は、並直変換回路へ入力される並列表示データが全て
０または全て１である時、並直変換用クロックを停止す
るようにしたものである。
【００１０】
【作用】この発明においては、表示装置に表示すべきデ
ータがあるとき、つまり並直変換回路にロードされたデ
ータが全て０または全て１でないときのみ、並直変換回
路にドットクロックを供給するクロック停止回路を設け
た。これにより、不用時の並直変換回路の動作を停止す
ることができ、ドットクロックによるスプリアスを軽減
することができる。
ータがあるとき、つまり並直変換回路にロードされたデ
ータが全て０または全て１でないときのみ、並直変換回
路にドットクロックを供給するクロック停止回路を設け
た。これにより、不用時の並直変換回路の動作を停止す
ることができ、ドットクロックによるスプリアスを軽減
することができる。
【００１１】
【実施例】以下、本発明の実施例を、図１、図３、図４
を用いて説明する。
を用いて説明する。
【００１２】図１は、本発明の一実施例による表示制御
装置のブロック図である。これは従来の表示制御装置に
クロック停止回路１７を追加した構成になっている。ク
ロック停止回路１７は、表示データ合成部１５から出力
される並列表示データが並直変換部１６へ転送されると
き、その並列表示データ内容を判定し並列表示データの
内容が全て０または全て１であった場合は、現在並直変
換部１６へロードされた並列表示データを直列表示デー
タへ変換し終わるまでの期間、いいかえれば並列表示デ
ータが次に並直変換部１６にロードされるまでの期間に
ついて並直変換部１６に加えられるドットクロックを停
止させる働きをもつ。
装置のブロック図である。これは従来の表示制御装置に
クロック停止回路１７を追加した構成になっている。ク
ロック停止回路１７は、表示データ合成部１５から出力
される並列表示データが並直変換部１６へ転送されると
き、その並列表示データ内容を判定し並列表示データの
内容が全て０または全て１であった場合は、現在並直変
換部１６へロードされた並列表示データを直列表示デー
タへ変換し終わるまでの期間、いいかえれば並列表示デ
ータが次に並直変換部１６にロードされるまでの期間に
ついて並直変換部１６に加えられるドットクロックを停
止させる働きをもつ。
【００１３】次に、クロック停止回路１７の詳細動作に
ついて以下に説明する。
ついて以下に説明する。
【００１４】図３は、クロック停止回路１７の回路図、
図４はその動作タイミングである。また、本実施例では
並直変換回路は４ビットシフトレジスタを想定し、セレ
クト信号入力０でシフト動作、セレクト入力１でロード
動作をクロック入力の立ち上がりに同期して行うものと
する。
図４はその動作タイミングである。また、本実施例では
並直変換回路は４ビットシフトレジスタを想定し、セレ
クト信号入力０でシフト動作、セレクト入力１でロード
動作をクロック入力の立ち上がりに同期して行うものと
する。
【００１５】まずクロック停止回路１７の入力信号とし
ては、並直変換回路へおくられる４ビットの並列表示デ
ータ４０、及び並直変換回路のデータ取り込み時期を示
すＬＯＡＤ信号４２、及び直列表示信号の同期信号であ
るＤＯＴＣＬＫ信号４１、そして出力信号として並直変
換回路の動作クロックであるＳＦＴＣＬＫ信号４９があ
る。
ては、並直変換回路へおくられる４ビットの並列表示デ
ータ４０、及び並直変換回路のデータ取り込み時期を示
すＬＯＡＤ信号４２、及び直列表示信号の同期信号であ
るＤＯＴＣＬＫ信号４１、そして出力信号として並直変
換回路の動作クロックであるＳＦＴＣＬＫ信号４９があ
る。
【００１６】ＡＮＤゲート３１・３２に加えられた並列
表示データ４０が全て０または全て１であった場合、そ
の検出信号はＯＲゲート３３を通しデータ検出信号４３
としてＤフリップフロップ３７のデータ入力へ伝えられ
る。今ＬＯＡＤ信号４２が１になったとすると、次のＤ
ＯＴＣＬＫ信号４１の立ち上がりでＤフリップフロップ
３４に１が保持され、同期化ＬＯＡＤ信号４４としてＡ
ＮＤゲート３６に伝わる。その後ＤＯＴＣＬＫ信号４１
のたち下がりがＮＯＴゲート３５を通しＡＮＤゲート３
６へ伝わると、ＡＮＤゲート３６からはＤＯＴＣＬＫ４
１が０の期間中ＣＬＫ停止トリガ４５としてＤフリップ
フロップ３７へ伝わる。Ｄフリップフロップ３７にデー
タ検出信号４３として１が加わっている時、ＣＬＫ停止
トリガ４５が立ち上がるとＤフリップフロップ３７には
１が保持され、次にＬＯＡＤ信号が立ち上がりＮＯＴゲ
ート３８を通しＤフリップフロップ３７をリセットする
までの間Ｄフリップフロップ３７からは、ＣＬＫ抑止信
号４７が出力される。このＣＬＫ抑止信号４７とＤＯＴ
ＣＬＫ信号４１とをＡＮＤゲート３９に導きその出力を
ＳＦＴＣＬＫ信号４９として並直変換回路の動作クロッ
クとして用いる。
表示データ４０が全て０または全て１であった場合、そ
の検出信号はＯＲゲート３３を通しデータ検出信号４３
としてＤフリップフロップ３７のデータ入力へ伝えられ
る。今ＬＯＡＤ信号４２が１になったとすると、次のＤ
ＯＴＣＬＫ信号４１の立ち上がりでＤフリップフロップ
３４に１が保持され、同期化ＬＯＡＤ信号４４としてＡ
ＮＤゲート３６に伝わる。その後ＤＯＴＣＬＫ信号４１
のたち下がりがＮＯＴゲート３５を通しＡＮＤゲート３
６へ伝わると、ＡＮＤゲート３６からはＤＯＴＣＬＫ４
１が０の期間中ＣＬＫ停止トリガ４５としてＤフリップ
フロップ３７へ伝わる。Ｄフリップフロップ３７にデー
タ検出信号４３として１が加わっている時、ＣＬＫ停止
トリガ４５が立ち上がるとＤフリップフロップ３７には
１が保持され、次にＬＯＡＤ信号が立ち上がりＮＯＴゲ
ート３８を通しＤフリップフロップ３７をリセットする
までの間Ｄフリップフロップ３７からは、ＣＬＫ抑止信
号４７が出力される。このＣＬＫ抑止信号４７とＤＯＴ
ＣＬＫ信号４１とをＡＮＤゲート３９に導きその出力を
ＳＦＴＣＬＫ信号４９として並直変換回路の動作クロッ
クとして用いる。
【００１７】以上一連の動作によって、並直変換部への
ロードデータが全て０または全て１である時、並直変換
部に加えられる動作クロックを停止することができる。
ロードデータが全て０または全て１である時、並直変換
部に加えられる動作クロックを停止することができる。
【００１８】本実施例においては、説明の簡便さから単
色表示の場合を示したが、図２の回路を複数個用意する
ことで任意のカラー表示を行う表示制御装置を実現する
ことが可能である。また一般的に取り扱う並列表示デー
タは８／１６／３２ビット幅程度であると考えるが、こ
れらについてもＡＮＤゲート３１・３２の入力端子数を
増やすことで容易に応用できる。また、実際の表示制御
装置では、並列データ出力期間・ロードパルス出力期間
・シフトレジスタの仕様等差異はあると考えるが、基本
的にシフトレジスタを用いて、表示データの並直変換を
行う方式であれば、図３の回路を若干修正することで適
用が可能である。さらに本表示制御回路を実現するにあ
たっては、プリント基板実装技術・光素子等を用いた分
離技術を用いて、並直変換回路部分とそれ以外の発振回
路・メモリ等の部分とを電気的に分離し後者を電磁シー
ルド内に納める方式を併用すれば、表示制御装置からの
スプリアスの輻射をより一層低減することが可能であ
る。
色表示の場合を示したが、図２の回路を複数個用意する
ことで任意のカラー表示を行う表示制御装置を実現する
ことが可能である。また一般的に取り扱う並列表示デー
タは８／１６／３２ビット幅程度であると考えるが、こ
れらについてもＡＮＤゲート３１・３２の入力端子数を
増やすことで容易に応用できる。また、実際の表示制御
装置では、並列データ出力期間・ロードパルス出力期間
・シフトレジスタの仕様等差異はあると考えるが、基本
的にシフトレジスタを用いて、表示データの並直変換を
行う方式であれば、図３の回路を若干修正することで適
用が可能である。さらに本表示制御回路を実現するにあ
たっては、プリント基板実装技術・光素子等を用いた分
離技術を用いて、並直変換回路部分とそれ以外の発振回
路・メモリ等の部分とを電気的に分離し後者を電磁シー
ルド内に納める方式を併用すれば、表示制御装置からの
スプリアスの輻射をより一層低減することが可能であ
る。
【００１９】また従来技術から考えられるスプリアスの
低減方法としては、ＣＲＴ帰線期間を検出してドットク
ロックを停止する方式や、表示オン・オフ等のコマンド
と同期してドットクロックを停止する方式などが挙げら
れるが、本発明ではそれらの場合を含めそれ以上の機会
についてドットクロックは停止されるものと期待でき
る。
低減方法としては、ＣＲＴ帰線期間を検出してドットク
ロックを停止する方式や、表示オン・オフ等のコマンド
と同期してドットクロックを停止する方式などが挙げら
れるが、本発明ではそれらの場合を含めそれ以上の機会
についてドットクロックは停止されるものと期待でき
る。
【００２０】
【発明の効果】以上の様に、この発明に係る表示制御装
置によれば、表示位置の検出等に繁雑な構造を必要とせ
ず、表示装置に送出するデータが全て０または全て１で
あるとき、いいかえれば非表示期間および表示データに
変化のないとき、並直変換回路の動作クロックが停止さ
れることで、該回路より輻射されるスプリアスを大幅に
低減できるため、ＴＶ・ＶＴＲ等では画質の改善が、情
報機器では他の電気／電子機器に対する影響を低減する
効果が得られる。
置によれば、表示位置の検出等に繁雑な構造を必要とせ
ず、表示装置に送出するデータが全て０または全て１で
あるとき、いいかえれば非表示期間および表示データに
変化のないとき、並直変換回路の動作クロックが停止さ
れることで、該回路より輻射されるスプリアスを大幅に
低減できるため、ＴＶ・ＶＴＲ等では画質の改善が、情
報機器では他の電気／電子機器に対する影響を低減する
効果が得られる。
【図１】本発明の一実施例による表示制御装置を示す図
である。
である。
【図２】従来の表示制御装置の構成図である。
【図３】実施例におけるクロック停止回路図である。
【図４】実施例におけるクロック停止回路の動作タイミ
ングを示す図である。
ングを示す図である。
１１…文字データメモリ、 １２…図形データメモリ、 １３…クロック発生部、 １４…表示タイミング発生部、 １５…表示データ合成部、 １６…並直変換部、 １７…クロック停止部。
Claims (1)
- 【請求項１】表示装置の画面に文字や図形を表示するた
めの装置であって、並直変換回路に対して並列表示デー
タを供給する表示データ記憶部と、並列表示データを直
列表示データへ変換する並直変換回路と、並直変換回路
の同期をとるためのクロック発生部とを備え、表示デー
タ記憶部の並列表示データを直列表示データへ変換して
表示装置へと送る表示制御装置において、上記並直変換
回路へ送られた並列表示データが全て０または全て１の
とき、上記クロック発生回路からの変換クロックを停止
させるクロック停止回路を備えたことを特徴とする、表
示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265945A JPH05108038A (ja) | 1991-10-15 | 1991-10-15 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265945A JPH05108038A (ja) | 1991-10-15 | 1991-10-15 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108038A true JPH05108038A (ja) | 1993-04-30 |
Family
ID=17424265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265945A Pending JPH05108038A (ja) | 1991-10-15 | 1991-10-15 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246700B1 (en) * | 1997-02-28 | 2001-06-12 | Oki Electric Industry Co., Ltd. | Clock signal supplying apparatus |
-
1991
- 1991-10-15 JP JP3265945A patent/JPH05108038A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246700B1 (en) * | 1997-02-28 | 2001-06-12 | Oki Electric Industry Co., Ltd. | Clock signal supplying apparatus |
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