KR19980070570A

KR19980070570A - 클럭신호 공급장치

Info

Publication number: KR19980070570A
Application number: KR1019980001243A
Authority: KR
Inventors: 우메자와요시아키
Original assignee: 사와무라시코우; 오끼뎅끼고오교오가부시끼가이샤
Priority date: 1997-02-28
Filing date: 1998-01-16
Publication date: 1998-10-26
Also published as: DE69732087T2; DE69732087D1; EP0862288A3; JP3773617B2; CN1129827C; KR100383897B1; JPH10242992A; EP0862288B1; EP0862288A2; CN1192000A; US6246700B1

Abstract

본 발명의 클럭신호 공급장치는, 동기 검출부 11i 각각이 셀 입력 데이터 Cli로부터 클럭신호 CKi와 동기신호 SYNi를 추출하여, 이 동기신호 SYNi에 동기하여 셀 입력 데이터 CIi로부터 도출된 입력 데이터 DIi를 출력하도록 구성된다. 각클럭신호 CKi는 마스터 클럭 생성부(12)로 전달되어 마스터 클럭 MC가 생성된다. 상기 입력 데이터 Dli는 동기신호 SYNi과 함께 클럭신호 공급회로 20i로 공급되어, 이 입력 데이터 DIi의 선두비트에 의해 입력 데이터 DIi가 유효한지 아닌지를 판정한다. 유효한 것으로 판정되면, 클럭신호 공급회로 20i는 대응하는 기능블록(S/P 변환부) 13i에 대해 일정한 논리처리 동작을 수행하는데 필요한 기간 동안 마스터 클럭신호 MC를 클럭신호 CLK로서 공급한다. 이에 따라, 본 발명의 클럭신호 공급장치는, ATM 교환기를 구성하는 기능블록에 필요한 경우에만 각각의 클럭신호를 공급되도록 하여, 노이즈 발생과 에너지 소비를 최소화할 수 있다.

Description

클럭신호 공급장치

본 발명은, 클럭신호 공급장치에 관한 것으로, 특히, 비동기전송모드(asynchronous transfer mode, 이하, ATM이라 한다) 통신망의 교환기와 같은 직렬데이터를 처리하는 교환기 내부의 복수의 기능블록에 클럭신호를 공급하는 클럭신호 공급장치에 관한 것이다.

전자기기의 클럭신호의 주파수는 고품질 및 고 속의 처리를 수행하기 위해 급격하게 증가되므로, 클럭 노이즈에 의한 전자기기의 오동작과 소비전력의 증가와 관련된 문제가 발생하고 있다. 노이즈를 감쇠하거나 소비전력을 줄이기 위해, 전자기기를 구성하는 복수의 기능블록에 대해 그 기능블록이 논리처리 동작을 수행할 때에만 클럭신호의 공급하는 클럭신호 제어기술이 채용되고 있다.

예를 들어, 기능블록의 동작과 같은 타이밍에 클럭신호를 공급하는 논리회로 구동장치가 일본국 특개평 4-302014호에 도시되어 있다. 이러한 논리회로 구동장치는, 도 4에 도시된 것 같이, 일련의 논리처리 동작을 수행하는 복수의 기능블록(1,2,3)을 구비하고 있다. 기능블록 1에는 동작 데이터 신호 4a가 주어져, 동작수행을 개시하고, 처리과정 중에 동작 데이터 신호 4b를 출력한다. 기능블록 2는 동작 데이터 신호 4b에 응답하여 논리동작을 개시하고, 이러한 논리처리 과정에서 동작 데이터 신호 4c를 출력한다. 그후, 동작 데이터 신호 4c는 기능블록 3으로 주어져, 이 기능블록은 그것의 논리처리 동작을 개시한다.

또한, 이 논리회로 구동장치는 시퀀스 제어기(5)를 구비하고, 시퀀스 제어기로 그들 각각의 기능블록(1,2,3)으로부터 상태 데이터 신호(6a,6b,6c)가 공급된다. 한편, 시퀀스 제어기(5)에는 마스터 클럭신호(7)가 주어진다. 상태 데이터 신호(6a,6b,6c)에 응답하여, 시퀀스 제어기(5)는 그들 각각이 클럭신호 CLK와 기타 신호로 구성된 복수의 동작신호(8a,8b,8c)를 발생하여 기능블록(1,2,3)으로 각각 공급한다. 더구나, 기능블록(1,2,3)에는, 공통의 리셋트신호(9)가 주어진다.

동작시에, 동작 데이터 신호 4a가 논리회로 구동장치로 공급되지 않을 때에는, 기능블록 1은 디스에이블 상태로 남아있어, 어떠한 동작 데이터 신호 4b 및 상태 데이터 신호 6a도 출력하지 않는다. 따라서, 기능블록 1은 시퀀스 제어기(5)로부터 동작 신호 8a, 이에 따라 클럭신호 CLK를 받을 수 없게 된다. 마찬가지로, 기능블록 2와 3도에도 동작 데이터 신호 4b 및 4c가 입력되지 않기 때문에 어떠한 클럭신호 CLK도 공급되지 않는다.

동작 데이터 신호 4a를 수신하면, 기능블록 1은 동작을 개시하여, 상태 데이터 신호 6a를 시퀀스 제어기(5)로 출력한다. 시퀀스 제어기(5)는, 상태 데이터 신호 6a에 응답하여 동작신호 8a를 기능블록 1로 출력한다. 기능블록 1은, 동작신호 8a 내부의 클럭신호 CLK를 수신한 후, 소정의 논리동작을 수행한다. 논리처리 과정에서 기능블록 1은 동작 데이터 신호 4b를 기능블록 2에 출력한다. 동작 데이터 신호 4b를 수신하면, 기능블록 2는 기능블록 1과 동일한 동작을 개시한다.

이러한 방식으로, 기능블록 1 및 2는 후속된 기능블록 2 및 3에 대해 동작 데이터 신호 4b 및 4c를 공급한다. 또한, 동작 데이터 신호(4a,4b,4c)에 의해 기동된 기능블록(1,2,3)은, 시퀀스 제어기(5)로 그들 각각의 상태 데이터 신호(6a,6b,6c)를 출력하는 한편, 시퀀스 제어기(5)로부터 클럭신호 CLK를 수신하여, 소정의 논리처리 동작을 수행한다.

그러나, 상기한 종래의 논리회로 구동장치는 해결해야할 문제점을 갖고 있었다. 즉, 각 기능블록(1,2,3)에 동작 데이터 신호(4a∼4c)가 주어져야만 기능블록이 동작을 개시하기 때문에, 그것들은 시간적인 동작 순서로 동작하도록 프로그램되어야 하므로, 임의의 응용 시스템에는 거의 적용할 수 없다.

예컨데, 동작 데이터 신호 4a를 사용하지 않고 수신한 데이터에 응답하여 동작을 수행해야 하는 ATM 교환기 등과 같은 특정한 장치에 있어서는, 기능블록은 수신한 데이터에 따라 서로 다른 순서로 기동된다. 따라서, 상기한 종래의 논리회로 구동장치는 클럭신호의 유효한 제어를 위해 거의 사용될 수 없다는 문제점이 있었다.

결국, 본 발명의 주된 목적은, 기능블록이 시간적인 순서로 동작하도록 프로그램되지 않은 시스템에서 사용하기에 적합한 신규하고도 개량된 클럭신호 공급장치를 제공함에 있다.

본 발명의 또 다른 목적은, 처리될 데이터에 따라 클럭신호의 공급을 제어하는 신규하고도 개량된 클럭신호 공급장치를 제공함에 있다.

본 발명의 또 다른 목적은, 요구되는 경우에만 기능블록으로 클럭신호를 공급하여 원하지 않은 클럭신호로부터 노이즈를 제거하고 전력소비를 최소화할 수 있는 신규하고도 개량된 클럭신호 공급장치를 제공함에 있다.

도 1은 본 발명에 따른 클럭신호 공급장치가 설치된 ATM 교환기의 개략적 블록 구성도.

도 2는 도 1에 도시된 클럭신호 공급장치의 개략도.

도 3은 도 2의 클럭신호 공급장치의 동작을 나타내는 타이밍 챠트.

도 4는 종래의 논리회로 구동장치의 블록 구성도.

* 도면의 주요부분에 대한 부호의 설명 *

131∼13m : S/P 변환부 20 : 클럭신호 공급장치

201∼20m : 클럭신호 공급회로 21 : 상태 발생수단

22,25 : AND(논리곱 게이트) 23 : FF(플립플롭)

24 : 타이머 CLK1∼CLKm : 클럭신호

DI1∼DIm : 입력 데이터 MC : 마스터 클럭신호

STA1∼STAm : 상태신호

상기한 목적을 달성하기 위해, 본 발명에 따른 클럭신호 공급장치는, 선두에 입력 데이터가 유효한지 아닌지를 표시하는 표시 비트를 갖는 직렬 모드의 입력 데이터를 수신하여, 클럭신호 각각에 응답하여 논리처리 동작을 수행하는 대응하는 기능블록에 대해 클럭신호를 공급하는 복수의 클럭신호 공급회로를 구비한다.

상기 클럭신호 공급회로는, 입력 데이터의 개시 타이밍을 나타내는 동기신호와 함께 해당하는 기능블록에 할당된 입력 데이터를 수신하여, 표시비트로부터 그 입력 데이터가 유효하다고 판정되는 경우에, 기능블록의 논리처리 동작을 수행하는데 필요한 기간동안 상태신호를 활성화시키는 상태 발생수단과, 상기 상태신호가 활성화되어 있는 동안 클럭신호 공급회로에 대해 공통으로 주어진 마스터 클럭신호를 해당하는 기능블록에 대해 클럭신호로서 공급하는 클럭 제어수단을 구비한다.

이와 같은 구성을 갖는 본 발명의 클럭신호 공급장치는 다음과 같이 동작한다.

예를 들어, 공지된 ATM 통신망에서 사용되는 공지된 셀 입력 데이터가 복수의 기능블록 중 한 개에 입력되는 동안, 그 기능블록에 할당된 클럭신호 공급회로 또한 셀 입력 데이터를 수신한다. 이와 동시에, 클럭신호 공급회로에는, 셀 입력데이터의 개시 타이밍을 나타내는 동기신호가 입력된다. 클럭신호 공급회로의 상태 발생수단은 셀 입력 데이터의 첫 번째 비트, 즉 표시비트를 조사하여, 해당 입력 데이터가 유효한지 아닌지를 판정한다. 입력 데이터가 유효하다고 판정된 경우에는, 기능블록의 논리처리 동작을 수행하는데 필요한 기간동안 상태신호가 활성화된다.

상기 상태신호는, 모든 클럭신호 공급회로에 대하여 공통으로 공급된 마스터 클럭신호와 함께 클럭 제어수단으로 전송된다. 이 상태신호가 활성화되어 있는 동안에, 마스터 클럭신호는 대응하는 기능블록에 대해 클럭신호로서 공급된다.

본 발명의 상기한 특징부와 또 다른 특징부 및 이에 수반하는 이점은 바람직한 실시예를 나타낸 첨부도면을 참조하여 이하에서 주어지는 상세한 설명으로부터 본 발명이 속한 기술분야의 당업자에 의해 자명해질 것이다.

이하, 본 발명에 따른 클럭신호 공급장치의 바람직한 실시예를 첨부도면을 참조하여 보다 상세히 설명한다.

도 1은 본 발명의 클럭신호 공급장치가 설치된 ATM 교환기의 개략적 블록 구성도이다.

이 ATM 교환기는 해당하는 입력회선으로부터 각각 셀 입력 데이터(CI1,C12,…,Clm)가 공급되는 복수개의 동기 검출부(111,112,…,11m)를 구비하고 있다. 셀 입력 데이터 CIi(i는 1 내지 m의 정수)는 1 바이트의 제어데이터와 ATM 셀 형식의 53 바이트(즉, 424 비트)의 직렬 데이터를 갖는다. 상기 53 바이트의 ATM 셀 데이터는, 데이터의 목적지와 같은 제어정보를 갖는 5 바이트의 헤더부와, 전송선의 상대측으로 전송하여야 할 주요 정보를 갖는 페이로드(payload)로 구성된다. 또한, 상기 제어 데이터는 입력 데이터가 유효한지 아닌지를 판정하는 표시비트로 시작한다. 입력 데이터가 유효한 경우에는 표시비트는 1로 표시된다. 그렇지 않은 경우에는, 상기 비트는 0이 된다.

동기 검출부 11i는 셀 입력 데이터 Cli로부터 클럭신호 CKi를 추출하여, 마스터 클럭 생성부(12)로 전송한다. 또한, 동기 검출부 11i는, 셀 입력 데이터 Cli의 표시비트를 식별하여 이 셀 입력 데이터 Cli의 입력 데이터 DIi를 해당하는 기능블록 13i(이것은 직렬/병렬 변환부일 수 있으며, 이하, S/P 변환부라 한다)로 전송하는 동시에, 이 입력 데이터 DIi의 개시 타이밍을 나타내는 동기신호 SYNi를 발생하여 해당하는 클럭신호 발생회로 20i로 출력한다. 상기 동기신호 SYNi은 입력 데이터 Dli의 첫 번째 비트, 즉 표시비트에 의해 1로 트리거되며 나머지 기간에는 0으로 남아있는 1비트 펄스 신호이다.

마스터 클럭 생성부(12)는 입력신호에 속성이 부여된 우선순위를 식별함으로써 동기 검출부(11i)에 의해 전송된 일군의 클럭신호 CKi로부터 유효한 1개의 클럭신호만을 선택하여, 그것을 ATM 교환기를 제어하기 위한 공통의 마스터 클럭신호 MC로서 해당하는 클럭신호 공급회로에 공급한다.

S/P 변환부(13i)는 직렬 입력 데이터를 병렬신호에 변환하도록 설계되고, 그것의 복수의 출력측이 스위치부(141,142,…,14n)의 해당하는 입력측에 접속되어 있다. 스위치부 14j(j = 1∼n)는 그것의 입력측에서 (m개의) 입력신호를 수신하여, 그것의 출력측으로부터 (m개의) 전송선로로 그것을 분배한다.

스위치부 14j의 출력측은 해당하는 병렬/직렬 변환부(이하, P/ S 변환부라 한다)(151,152,…,15m)에 접속되어 있다. P/S 변환부(15i)는 그들 각각의 전송선로에서 수신된 병렬신호를 직렬신호로 변환하여 출력하도록 설계된다. 직렬신호는 P/S 변환부(151,152,…,15m)로부터 각각 셀 출력 데이터 CO1,C02,…,COm로서 출력된다.

한편, 클럭신호 공급장치(20)에는 동기 검출부(11i)로부터의 입력 데이터 Dli 및 동기신호 SYNi와, 마스터 클럭 생성부(12)로부터 출력된 마스터 클럭신호 MC가 주어진다. 상기 클럭신호 공급장치(20)는, 입력 데이터 DIi와 함께 동기신호 SYNi를 수신하기 위해 그들 각각의 동기 검출부(111,112,11m)에 접속된 동일한 복수의 클럭신호 공급회로(201,202,…,20m)를 구비하고 있다. 한편, 상기 클럭신호 공급회로(201,202,…,20m)는 주어진 처리동작을 수행하는데 필요한 기간 동안 해당하는 S/P 변환부(131,132,…,13m)에 대해 클럭신호(CLK1,CLK2,…,CLKm)을 공급한다.

도 2는 도 1에 도시된 클럭신호 공급장치(20)의 블록 구성도이다.

클럭신호 공급장치(20) 내부의 복수의 클럭신호 공급회로(201,202,…,20m)는 동일한 회로구성을 갖는다. 클럭신호 공급회로 201는, 상태 발생수단(21)을 구성하는 2입력 논리 게이트(이하, AND라 칭한다)(22), 세트/리셋트형 플립플롭(이하, FF라 칭한다)(23) 및 타이머(24)와, 클럭 제어수단을 구성하는 2입력 AND(25)를 구비한다.

입력 데이터 DI1은 AND(22)의 2개의 입력 중 1개의 입력단자와, 해당하는 기능블록, 즉 S/P 변환부 131의 입력단자(D)로 공급된다. AND(22)의 또 다른 입력단자는 입력 데이터 DI1의 개시 타이밍을 나타내는 동기신호 SYN1에 접속된다. 또한, AND(22)의 출력측은 FF(23)의 세트 입력단자 S에 접속된다.

FF(23)는 세트 입력단자 S 이외에 리셋트 입력단자 R 및 출력단자 Q를 갖는다. 세트 입력단자 S가 1의 입력신호를 받으면, 출력단자 Q는 1을 출력한다. 리셋트 입력단자 R이 0을 수신하면 출력단자 Q는 0의 출력신호를 출력한다. 또한, FF(23)의 출력단자 Q는 타이머(24)의 입력측이 접속된다. 타이머(24)는, 1의 신호를 수신하면 시간을 계수하기 시작하여, 소정 길이의 시간이 경과하면 그것의 출력측에 논리값 1의 타임아웃 신호 TO를 출력한다. 타이머(24)의 출력측은 FF(23)의 리셋트 단자 R에 접속된다.

더구나, FF(23)의 출력단자 Q는 AND(25)의 2개의 입력단자 중 1개에 접속된다. 또한, AND(25)의 또 다른 입력단자에는 마스터 클럭신호 MC가 주어진다. 그리고, AND(25)의 출력측은 S/P 변환부(131)의 클럭 입력단자 C에 접속된다.

도 3은 도 2에 도시된 클럭신호 공급장치 201의 동작을 나타낸 타이밍 챠트이다. 이하, 도 4를 참조하여 클럭신호 공급장치 201의 동작을 설명한다.

도 3에 도시된 시간 t1에, AND(22)의 2개의 입력측에 공급된 입력 데이터 D11과 동기신호 SYN1은 1로 활성화된다. 이 입력 데이터 DI1이 유효한 입력 데이터라고 판정되면, AND(22)의 출력신호가 1이 된다. 이에 따라, FF(23)의 출력단자 Q에서 출력되는 상태신호 STA1가 1로 상승한다. 1의 상태신호 STA1은 타이머(24)의 가동을 개시하고 AND(25)의 게이트를 개방한다. 이에 따라, AND(25)는 마스터 클럭신호 MC가 S/P 변환부(131)의 클럭 입력단자 C에 클럭신호 CLK1으로서 공급되도록 한다. 이 클럭신호 CLK1에 응답하여, S/P 변환부(131)는 소정의 논리동작을 개시한다.

시간 t1에 트리거된 타이머(24)는 계수동작을 개시하여, S/P 변환부(131)에서의 논리동작을 수행하기 위한 소정의 기간이 경과하면, 1의 타임아웃 신호 T01을 출력한다.

시간 t2에서, 1의 타임아웃 신호 TO1은 FF(23)을 리셋트시키고, 한편 FF는 그것의 상태신호 STA1을 0으로 바꾼다. 상태신호 STA1이 0으로 변화하면, AND(25)는 폐쇄되어, S/P 변환부(131)에 대한 클럭신호 CLK1의 출력을 중단한다. 더구나, 0의 상태신호 STA1은 타이머(24)의 동작은 정지시킨다. 시간 t3에서 이 타이머(24)의 출력신호가 0으로 변화하면, 동작과정은 초기 상태로 복귀한다.

한편, 시간 t4에서 동기신호 SYN1이 1로 변화하면서 입력 데이터 DI1이 0인 경우에는, 이 입력 데이터 DI1은 유효하지 않은 것으로 판정되고, AND(22)의 출력신호는 0으로 바뀐다. 이것은 FF(23)를 디스에이블 상태로 남아있게 하여, 그것의 상태신호 STA1은 0의 상태를 지속한다. 이에 따라, S/P 변환부(131)는 클럭신호 CLK1과 접속이 해제된 상태가 된다.

상기한 바와 같이, 본 발명에 따른 클럭신호 공급장치(20)의 클럭신호 공급회로 20i는, 각각의 S/P 변환부(13)에 대해 입력 데이터 DIi이 유효한지 아닌지를 판정하여, 유효한 것으로 판단된 경우에, 이 S/P 변환부(13i)에 그것의 논리처리 동작을 수행하는데 필요한 기간 동안 클럭신호 CLKi를 공급하도록 적절히 제어된다. 이것은 S/P 변환부(13) 또는 기능블록이 불필요한 클럭신호 CLK를 수신하는 것을 방지한다. 그 결과, 기능블록은 클럭 노이즈의 발생을 감소시킬 수 있으며, 필요하지 않은 경우에는 그것의 논리처리 동작을 정지할 수 있으므로, 장치의 에너지 절약에 기여할 수 있다.

비록, 본 발명의 바람직한 실시예를 클럭신호 공급장치의 형태를 들어 설명하였지만, 본 발명은 이것에 한정되지 않는다. 본 발명의 사상 및 범주에 속하는 첨부된 청구범위에 한정되는 기술사상의 범주를 벗어나지 않으면서 본 발명이 속한 기술분야의 당업자에게 있어서 다양한 변형 및 변화가 이루어질 수 있다는 것은 자명하다.

비록, 도 1에 도시된 본 발명의 클럭신호 공급장치의 실시예를 ATM 교환기에 적용하여 설명하였으나, 그것은 ATM 전송장치에 있어서도 동일하게 적용가능하다. 더구나, 본 발명은 동기 통신망, 패킷 통신망 등과 같은 ATM 시스템 이외의 시스템에도 적용될 수 있다.

상기한 상태 발생수단(21)과 및 클럭 제어수단(25)은 도 2에 도시된 회로구성에 한정되지 않으며, 유사한 기능을 갖는 회로에 의해 성공적으로 실현가능하다.

비록 도 1의 블록 구성도에 도시된 것 같이 S/P 변환부(131)에 입력 데이터 D11이 한 개의 신호선을 따라 공급되지만, 8개의 신호선을 사용하여 바이트 단위로 공급될 수도 있다. 후자의 경우에, 입력 데이터 DI1의 유효 또는 무효를 나타내는 표시비트에는 8개의 데이터 세그먼트 중에서 한 개의 데이터 세그먼트의 첫 번째 비트가 할당된다.

또한, 도 2에 도시된 정 논리 회로구성은 적절한 부 논리 회로구성으로 대체될 수도 있다.

이상에서 상세히 설명한 것 같이, 본 발명의 클럭신호 공급장치는, 각각의 기능블록에 대해 직렬 형태로 공급된 입력 데이터의 선두비트로부터 그 입력데이터가 유효한지 아닌지를 조사하여, 입력 데이터가 유효하다고 판정된 경우에는 그것의 처리동작을 수행하는데 필요한 기간 동안 상태신호를 활성화하는 상태 발생수단과, 해당 상태신호가 활성화되어 있는 동안 기능블록에 클럭신호를 공급하는 클럭 제어수단을 구비한다. 이것은 기능블록이 필요한 경우에만 클럭신호를 수신하도록 함으로써, 불필요한 클럭 노이즈의 발생과 에너지 소비를 최소화할 수 있다.

Claims

클럭신호에 응답하여 논리처리 동작을 수행하는 복수의 해당하는 기능블록에 복수의 클럭신호를 공급하는 클럭신호 공급장치에 있어서,

마스터 클럭신호를 생성하는 마스터 클럭 생성부와,

상기 기능블록 중 한 개의 기능블록에 공급된 입력신호로부터 클럭신호를 추출하여 입력 데이터의 개시 타이밍을 나타내는 동기신호를 발생하는 동기 검출부와,

상기 동기신호에 응답하여 기능블록의 논리처리 동작을 수행하는데 필요한 기간 동안 상태 신호를 활성화시키는 상태 발생부와,

상기 상태신호가 활성화되어 있는 동안 마스터 클럭신호를 해당하는 기능블록에 공급하는 클럭 제어수단을 구비한 것을 특징으로 하는 클럭신호 공급장치.
제 1 항에 있어서,

상기 기능블록 각각에 대해 적어도 동기 검출부 및 상태 발생부의 조합이 설치된 것을 특징으로 하는 클럭신호 공급장치.
제 1 항에 있어서,

상기 입력 데이터는 그것의 선두에 입력 데이터가 유효한지 아닌지를 표시하는 표시 비트를 갖고, 상기 상태신호 발생부의 상태신호는 입력 데이터가 유효한 경우에 활성화되는 것을 특징으로 하는 클럭신호 공급장치.
제 1 항에 있어서,

상기 마스터 클럭 생성부는 입력신호에 속성이 부여된 우선순위를 식별함으로써 동기 검출부에 의해 검출된 복수의 클럭신호 중 유효한 1개의 클럭신호를 선택하여, 그것을 대응하는 기능블록에 마스터 클럭신호로서 공급하는 것을 특징으로 하는 클럭신호 공급장치.
제 1 항에 있어서,

상기 입력 데이터는 비동기전송모드 통신망에서 사용되는 셀 형식으로 구성되고, 상기 복수의 기능블록은 상기 비동기전송모드 통신망에 있어서의 교환기 또는 전송장치의 논리처리 동작 각각을 수행하는 논리회로인 것을 특징으로 하는 클럭신호 공급장치.
복수의 클럭신호 각각에 응답하여 논리처리 동작을 수행하는 복수의 해당하는 기능블록으로 할당되고, 선두에 입력 데이터가 유효한지 아닌지를 표시하는 표시 비트를 갖는 직렬 모드의 입력 데이터를 수신하여, 해당하는 기능블록에 대해 클럭신호를 공급하는 복수의 클럭신호 공급회로를 구비한 클럭신호 공급장치에 있어서,

입력 데이터의 개시 타이밍을 나타내는 동기신호와 함께 해당하는 기능블록에 할당된 입력 데이터를 수신하여, 표시비트로부터 그 입력 데이터가 유효하다고 판정되는 경우에, 기능블록의 논리처리 동작을 수행하는데 필요한 기간동안 상태신호를 활성화시키는 상태 발생수단과,

상기 상태신호가 활성화되어 있는 동안 클럭신호 공급회로에 대해 공통으로 주어진 마스터 클럭신호를 해당하는 기능블록에 대해 클럭신호로서 공급하는 클럭 제어수단을 구비한 것을 특징으로 하는 클럭신호 공급장치.
제 6 항에 있어서,

상기 입력 데이터는 비동기전송모드 통신망에서 사용되는 셀 형식으로 구성되고, 상기 복수의 기능블록은 상기 비동기전송모드 통신망에 있어서의 교환기 또는 전송장치의 논리처리 동작 각각을 수행하는 논리회로인 것을 특징으로 하는 클럭신호 공급장치.