JP2004015759A - Ａｔｍセル送受信制御回路及びその方法 - Google Patents

Abstract

【課題】ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、ＡＴＭレイヤデバイスから物理レイヤデバイスへポーリングを行い、このポーリングに対する応答信号を受信してＡＴＭレイヤデバイスと物理レイヤデバイスとの間でセルを送受信する際に、セル抜けを生じさせず、かつ、セル送信レートの低下を引き起こさないバスを構成することを可能とする、ＡＴＭセル送受信制御回路及びその方法を提供する。
【解決手段】複数の論理アドレスを有する物理レイヤデバイスからの第１の応答信号（ＴｘＣＬＡＶ）を、一定期間の間マスクする制御を行う第１のマスク回路と、複数の論理アドレスを有する物理レイヤデバイスからの第２の応答信号（ＲｘＣＬＡＶ）を、マスクする制御を行う第２のマスク回路と、を備える。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明はＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ：非同期転送モード）セル送受信制御回路及びその方法に関し、特にＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、ＡＴＭレイヤデバイスから物理レイヤデバイスへポーリングを行い、このポーリングに対する応答信号を受信してＡＴＭレイヤデバイスと物理レイヤデバイスとの間でセルを送受信する際に、セル抜けを生じさせず、かつ、セル送信レートの低下を引き起こさないバスを構成することを可能とする、ＡＴＭセル送受信制御回路及びその方法に関する。
【０００２】
【従来の技術】
ＡＴＭセルの多重・分離などを行うＡＴＭ装置において、ＡＴＭレイヤデバイスと物理レイヤデバイスとの間の標準化されたインタフェースとして、ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ　Ｔｅｓｔ　ａｎｄ　Ｏｐｅｒａｔｉｏｎ　ＰＨＹ（Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｐｒｏｔｏｃｏｌ）　Ｉｎｔｅｒｆａｃｅ　ｆｏｒ　ＡＴＭ　）と名づけられたインタフェースがＡＴＭフォーラムによって提唱されている。ＵＴＯＰＩＡのインタフェースにはいくつかのレベルがあり、そのうちのＵＴＯＰＩＡレベル２と称されるインタフェースは、主に、１つのＡＴＭレイヤデバイスと複数の物理レイヤデバイスとの間のインタフェースについて定義している。
【０００３】
ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとの間でセルを送受信する際には、ＵＴＯＰＩＡレベル２インタフェースのハンドシェーク制御を利用して、ＡＴＭレイヤデバイスから物理レイヤデバイスに対するポーリングを行い、このポーリングに対する応答信号を受信してからセルの送受信を行うようになっている。
【０００４】
このようなＵＴＯＰＩＡレベル２インタフェースのハンドシェーク制御を利用したセル送受信方式の一例として、特開２００１−１５６７８１号公報記載の「ＡＴＭトラヒックシェーピング装置」が知られている。この公報では、ＡＴＭセルのトラヒックシェーピング制御を行うシェーピング装置に関する技術が記載されている。
【０００５】
上記公報には、ＵＴＯＰＩＡレベル２インタフェースのハンドシェーク制御に関する記載が成されているため、先ず以下において、上記公報を参照しつつ、図９、図１０、図１１を参照して、ＵＴＯＰＩＡレベル２インタフェースのハンドシェーク制御についての説明を行っておくものとする。
【０００６】
図９は、ＵＴＯＰＩＡレベル２インタフェースを説明するためのＡＴＭスイッチと複数のＰＨＹとの構成図である。なお、図９において、ＡＴＭスイッチ１１はＡＴＭレイヤデバイスの一例であり、ＰＨＹ１２（１２−１、１２−２）は物理レイヤデバイスの一例である。
【０００７】
先ず、ＵＴＯＰＩＡレベル２インタフェースのＴｘ側（ＡＴＭスイッチ１１からセルを送信する方向）について説明する。
【０００８】
図９において、ＴｘＡＤＤＲ信号は各ＰＨＹ１２を表すアドレス（以下ＵＴＯＰＩＡアドレスという）で、５ビット（ＴｘＡＤＤＲ［０〜４］の［０〜４］が、０ビット目から４ビット目までの５ビットであることを示している）で構成されているため、ＵＴＯＰＩＡアドレスの「０（ゼロ）」から「３０」までを表すことが可能である（「３１」（１６進数で記すと「１Ｆｈ」である）は予約語となっており、ＵＴＯＰＩＡアドレスとしては使用不可である）。
【０００９】
ＴｘＤＡＴＡは、８ビットパラレル（［０〜７］）で１セル長５３バイト（１セルの送信に５３クロックを要す）分のＡＴＭセルデータであり、ＴｘＳＯＣ信号はセルの先頭を１クロック幅の「Ｈ（Ｈｉｇｈ）」レベルで示すセルパルス信号、ＴｘＥＮＢ信号はセルデータの有効性を「Ｌ（Ｌｏｗ）」レベルで示すイネーブル信号である。
【００１０】
ＴｘＣＬＡＶ信号は、ポーリングによりＴｘＡＤＤＲで示されたＰＨＹ１２におけるセルの受信可否を表す信号であり、「Ｈ」レベルで受信可能を示し、「Ｌ」レベルで受信不可を示すようになっている。
【００１１】
次に、ＵＴＯＰＩＡレベル２インタフェースのＲｘ側（ＡＴＭスイッチ１１がＰＨＹ１２からセルを受信する方向）について説明する。
【００１２】
図９において、ＲｘＡＤＤＲ信号は各ＰＨＹ１２を表すＵＴＯＰＩＡアドレスで、ＴｘＡＤＤＲ信号と同様に５ビットで構成されているため、ＵＴＯＰＩＡアドレスの「０」から「３０」までを表すことが可能である。
【００１３】
ＲｘＤＡＴＡは、８ビットパラレルで１セル長５３バイト分のＡＴＭセルデータであり、ＲｘＳＯＣ信号はセルの先頭を１クロック幅の「Ｈ」レベルで示すセルパルス信号、ＲｘＥＮＢ信号はセルデータの有効性を「Ｌ」レベルで示すイネーブル信号である。
【００１４】
ＲｘＣＬＡＶ信号は、ポーリングによりＲｘＡＤＤＲで示されたＰＨＹ１２に、送信すべきセルが存在するか否かを表す信号であり、「Ｈ」レベルでセルの存在を示し、「Ｌ」レベルでセル無しを示すようになっている。
【００１５】
次に、図１０、図１１を参照して、ＵＴＯＰＩＡレベル２インタフェースの動作について説明する。図１０は、ＵＴＯＰＩＡレベル２インタフェースのＴｘ側の動作を示すタイミングチャートである。
【００１６】
図１０を参照すると、ＡＴＭスイッチ１１は１クロックおきにＴｘＡＤＤＲ信号（例えば０、１、２、、、）を出力し、ＰＨＹ１２に対しポーリングを行う。ここで、ＴｘＡＤＤＲ信号が「０」及び「１」（クロック４２及びクロック４４）の時、その次のクロックタイミング（クロック４３、４５）でＴｘＣＬＡＶ信号が「Ｈ」レベルとなっており、これはＰＨＹ１２−１（ＵＴＯＰＩＡアドレスとして「０」を有するものとする）とＰＨＹ１２−２（ＵＴＯＰＩＡアドレスとして「１」を有するものとする）がセル受信可能であることを示している。
【００１７】
ＡＴＭスイッチ１１はポーリング区間（クロック１〜クロック５３）が終わると、どのＰＨＹ１２にセルを出力するかを決定する（クロック５４：ＰＨＹ選択）。そしてＰＨＹ１２−１を選択した場合には、クロック５４においてＴｘＡＤＤＲ信号を「０」とし、次のクロックタイミング（クロック１）でＴｘＳＯＣに「Ｈ」を出力すると共に、クロック１以降にＰＨＹ１２−１に送信するセルデータ即ちＴｘＤＡＴＡ信号を出力し、かつ、ＴｘＥＮＢに「Ｌ」を出力する。ＰＨＹ１２−１では、ＴｘＡＤＤＲに「０」が出力され（クロック５４）、次のクロックタイミング（クロック１）でＴｘＳＯＣに「Ｈ」、及びＴｘＥＮＢに「Ｌ」が出力されることにより、自身に対するセル出力と認識してセルをＴｘＤＡＴＡ信号として受信する。また、ＡＴＭスイッチ１１は、ＰＨＹ１２−１に対するセル送信を開始した後、クロック２以降において、他のＰＨＹ１２に対するポーリングを再開する（クロック２でＵＴＯＰＩＡアドレス６へのポーリングを行っており、クロック４でＵＴＯＰＩＡアドレス７へのポーリングを行っている。）。
【００１８】
なお、ＵＴＯＰＩＡレベル２インタフェースにおいては、１セルデータを送信する際にかかる時間、即ち１セル時間は、ポーリング区間とＰＨＹ選択区間を合わせて５４クロック分となる（以降において、この５４クロック分を１基本サイクルと称することとする）。
【００１９】
図１１は、ＵＴＯＰＩＡレベル２インタフェースのＲｘ側の動作を示すタイミングチャートである。
【００２０】
図１１を参照すると、ＡＴＭスイッチ１１は１クロックおきにＲｘＡＤＤＲ信号（例えば０、１、２、、、）を出力し、ＰＨＹ１２に対しポーリングを行う。ここで、ＲｘＡＤＤＲ信号が「０」及び「１」（クロック４２及びクロック４４）の時、その次のクロックタイミング（クロック４３、４５）でＲｘＣＬＡＶ信号が「Ｈ」レベルとなっており、これはＰＨＹ１２−１（ＵＴＯＰＩＡアドレスとして「０」を有するものとする）とＰＨＹ１２−２（ＵＴＯＰＩＡアドレスとして「１」を有するものとする）に、ＡＴＭスイッチ１１に対して送信すべきセルが存在することを示している。
【００２１】
ＡＴＭスイッチ１１はポーリング区間（クロック１〜クロック５３）が終わると、どのＰＨＹ１２からセルを受信するかを決定する（クロック５４：ＰＨＹ選択）。そしてＰＨＹ１２−２を選択した場合には、クロック５４においてＲｘＡＤＤＲ信号を「１」とし、次のクロックタイミング（クロック１）でＲｘＥＮＢに「Ｌ」を出力する。ＰＨＹ１２−２では、ＲｘＡＤＤＲに「１」が出力され（クロック５４）、次のクロックタイミング（クロック１）でＲｘＥＮＢに「Ｌ」が出力されることにより、自身がセル送信を行えると認識して、次のクロックタイミング（クロック２）以降にＡＴＭスイッチ１１に送信するセルデータ即ちＲｘＤＡＴＡ信号を出力してセルの送信を行うと共に、セルの先頭を送信する際（クロック２）にＲｘＳＯＣに「Ｈ」を出力する。ＡＴＭスイッチ１１は、クロック２以降、ＰＨＹ１２−２からのセルをＲｘＤＡＴＡ信号として受信する。また、ＡＴＭスイッチ１１は、ＰＨＹ１２−２からのセル受信を開始した後、クロック２以降において、他のＰＨＹ１２に対するポーリングを再開する（クロック２でＵＴＯＰＩＡアドレス６へのポーリングを行っており、クロック４でＵＴＯＰＩＡアドレス７へのポーリングを行っている。）。
【００２２】
【発明が解決しようとする課題】
図９に示した構成図について再度説明を行う。
【００２３】
図９において、ＡＴＭレイヤデバイスであるところのＡＴＭスイッチ１１と、物理レイヤデバイスであるところの複数のＰＨＹ１２（１２−１、１２−２）との間は、ＵＴＯＰＩＡレベル２に準拠したインタフェースバス（ＵＴＯＰＩＡレベル２バスと称することとする）にて接続されている。
【００２４】
ＡＴＭスイッチ１１は、その内部で論理アドレスとＵＴＯＰＩＡアドレスとを管理するようになっている。論理アドレスは、ＡＴＭスイッチ１１の内部で管理されるＰＨＹ１２ごとに割り当てられた論理的なアドレスを示し、論理アドレス単位で、セルの送出間隔を制御するピークレートシェーピングを行うことが可能となっている。ＵＴＯＰＩＡアドレスは、ＵＴＯＰＩＡレベル２インタフェース上のアドレスを示し、ＰＨＹ１２のポーリングを行う際のアドレスであり、ポーリングするＵＴＯＰＩＡアドレスは、ＡＴＭスイッチ１１の設定により「０」から「３０」までを選択することが可能となっている。そして、論理アドレスとＵＴＯＰＩＡアドレスとは、１対１に対応するようになっている。
【００２５】
ＰＨＹ１２は、ＵＴＯＰＩＡレベル２インタフェースと高速シリアルインタフェース（例えば、ＰＥＣＬ（Ｐｏｓｉｔｉｖｅ　ＥＣＬ（ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ　ｌｏｇｉｃ）　）などの高速ロジック）との変換を担うデバイスであり、内部レジスタに物理アドレスを設定可能となっている。そして、ＰＨＹ１２−１の物理アドレスは「０」と設定され、ＰＨＹ１２−２の物理アドレスは「１」と設定されているものとする。
【００２６】
ＵＴＯＰＩＡレベル２バスの通常の接続形態では、ＡＴＭスイッチ１１の論理アドレス毎に１つのＰＨＹ１２を接続するようにしているため、論理アドレスとＰＨＹ１２に設定された物理アドレスとは１対１に対応するようになっているが、ＵＴＯＰＩＡレベル２バスの接続形態を変更することにより、１つの物理アドレスに複数の論理アドレスを対応させることが可能である。一例として、図１２を参照して説明する。
【００２７】
図１２は、ＵＴＯＰＩＡレベル２バスの接続形態の一例を示す図である。なお、図１２においては、ＵＴＯＰＩＡレベル２バスのうちのＴｘＡＤＤＲ［０〜４］及びＲｘＡＤＤＲ［０〜４］の信号線の接続形態のみを示しており、図９に示した他の信号線（ＴｘＤＡＴＡ［０〜７］、ＴｘＳＯＣ、など）については図示を省略している。
【００２８】
図１２において、ＰＨＹ１２−２については、ＴｘＡＤＤＲ［０〜４］信号線の５本の信号線（ＴｘＡＤＤＲ０（ＴｘＡＤＤＲ［０〜４］の内の「０」ビット目を示す。以下同様）、ＴｘＡＤＤＲ１、、、ＴｘＡＤＤＲ４）が全てＡＴＭスイッチ１１に接続されており、ＲｘＡＤＤＲ［０〜４］信号線についても同様に、５本の信号線（ＲｘＡＤＤＲ０〜ＲｘＡＤＤＲ４）が全てＡＴＭスイッチ１１に接続されている。
【００２９】
しかし、ＰＨＹ１２−１については、ＴｘＡＤＤＲ［０〜４］信号線のうちのＴｘＡＤＤＲ０だけがＡＴＭスイッチ１１に接続されており、他のＴｘＡＤＤＲ１〜ＴｘＡＤＤＲ４の４本の信号線はアースされている。ＲｘＡＤＤＲ［０〜４］も同様に、ＲｘＡＤＤＲ０だけがＡＴＭスイッチ１１に接続されており、他のＲｘＡＤＤＲ１〜ＲｘＡＤＤＲ４の４本の信号線はアースされている。
【００３０】
このような接続形態をとると、ＰＨＹ１２−１においては、その内部レジスタに物理アドレス「０」が設定されているため、ＴｘＡＤＤＲ０信号線に「０」が出力された場合に（ＴｘＡＤＤＲ１〜ＴｘＡＤＤＲ４が「０」又は「１」の何れであっても）、自ＰＨＹ１２−１のアドレスが出力されたものと認識するようになり、結果として、図１２のＰＨＹ１２−１のアドレス表に示すように、ＴｘＡＤＤＲ［０〜４］に偶数アドレスが出力された時に、自ＰＨＹ１２−１のアドレスが出力されたものと認識するようになる。ＲｘＡＤＤＲ［０〜４］についても同様であり、ＲｘＡＤＤＲ［０〜４］に偶数アドレスが出力された時に、自ＰＨＹ１２−１のアドレスが出力されたものと認識する。
【００３１】
以上、図１２を参照して説明したように、ＰＨＹ１２−１については、１つの物理アドレス「０」を有する１つのデバイスに、ＡＴＭスイッチ１１内での複数の論理アドレス（すなわち偶数アドレス）を対応させることが可能となる。そしてこの場合、ＡＴＭスイッチ１１からＰＨＹ１２のポーリングが行われると、ＰＨＹ１２−１は、ポーリングされた偶数アドレスの全てに対して、ＴｘＣＬＡＶ信号或いはＲｘＣＬＡＶ信号を応答として返すこととなる。
【００３２】
次に、図９に示した構成において、ＡＴＭスイッチ１１とＰＨＹ１２との間でセル送受信を行う場合の課題について説明する。ここで、ＡＴＭスイッチ１１とＰＨＹ１２−１、１２−２とは、図１２に示した接続形態のバスで接続されているものとし、かつ、ＰＨＹ１２−１、１２−２はそれぞれ、セル送受信のためのＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）バッファメモリを有しており、Ｔｘ側（ＡＴＭスイッチ１１から送信しＰＨＹ１２にて受信する場合）、Ｒｘ側（ＰＨＹ１２から送信しＡＴＭスイッチ１１にて受信する場合）共に、３セル分のＦＩＦＯを有しているものとする。
【００３３】
このとき、第１の課題は、ＰＨＹ１２−１に割り当てられた複数の論理アドレスに対し、ＡＴＭスイッチ１１から複数のセルを送信した場合、セル抜けが生じてしまう場合がある、という点である。その理由は、ＡＴＭスイッチ１１からＴｘ側のポーリングを行ったとき、ＰＨＹ１２−１からはＰＨＹ１２−１に割り当てられた論理アドレスの数と同数のＴｘＣＬＡＶ信号が応答として返されるが、このＴｘＣＬＡＶ信号の数とＰＨＹ１２−１の空きＦＩＦＯ数との間で、状態不一致が生じてしまうからである。
【００３４】
第２の課題は、ＰＨＹ１２−２からＡＴＭスイッチ１１に対して送信するセルの送信レートを低下させてしまう、という点である。その理由は、ＡＴＭスイッチ１１からＲｘ側のポーリングを行ったとき、ＰＨＹ１２−１がセルを１つでも有していると、ＰＨＹ１２−１に割り当てられた論理アドレス数と同数のＲｘＣＬＡＶ信号が応答として返され、その結果、ＡＴＭスイッチ１１は１つのセルをＰＨＹ１２−１から受信した後にも、残りのセルを受信するものと認識して、空の受信サイクルを行ってしまうことになるからである。
【００３５】
以下、上述の２つの課題について詳述する。なお、説明の容易化のため、ＡＴＭスイッチ１１がポーリングを行う際のＵＴＯＰＩＡアドレスは「０」から「７」迄であるものとする。
【００３６】
先ず、第１の課題について、図１３、図１４を参照して説明する。
【００３７】
図１３は、ＡＴＭスイッチ１１からＰＨＹ１２−１へのセル送信動作を模式的に示す図である。
【００３８】
ＡＴＭスイッチ１１は、高速にセルの送信を行うために送信予約の機能を有している。ＡＴＭスイッチ１１からＵＴＯＰＩＡアドレスへのポーリングを行った際、ＴｘＣＬＡＶ信号を「Ｈ」レベルで応答したＵＴＯＰＩＡアドレスへのセル送信を予約できる機能である。そして、送信予約が行われたＵＴＯＰＩＡアドレスに対して、その後連続的に順次、セルを送信していくようになっている。
【００３９】
図１３の基本サイクル［１］において、ＡＴＭスイッチ１１からＵＴＯＰＩＡアドレス「０」へのポーリングを行うと、ＰＨＹ１２−１には空きＦＩＦＯ数が「３」あるため、セル受信可能としてＴｘＣＬＡＶ信号を「Ｈ」として応答する。そこで、ＡＴＭスイッチ１１は、ＵＴＯＰＩＡアドレス「０」への送信予約を行い、次の基本サイクル［２］において、ＵＴＯＰＩＡアドレス「０」へのセル送信を開始する。ＡＴＭスイッチ１１はセル送信を開始した後、他のＵＴＯＰＩＡアドレス「２」「４」「６」へのポーリングを平行して行う。このとき、ＰＨＹ１２−１の空きＦＩＦＯ数は「２」となっているが、セルの受信は未だ可能であるため、ＵＴＯＰＩＡアドレス「２」「４」「６」それぞれに対し、ＴｘＣＬＡＶ信号を「Ｈ」として応答し、ＡＴＭスイッチ１１はＵＴＯＰＩＡアドレス「２」「４」「６」への送信予約を完了してしまう。図１３の基本サイクル［１］［２］の詳細について、図１４を参照して説明する。
【００４０】
図１４は、図１３の詳細動作を示す図である。
【００４１】
図１４の基本サイクル［１］のクロック５２において、ＡＴＭスイッチ１１が、ＵＴＯＰＩＡアドレス「０」へのポーリングを行うと、ＰＨＹ１２−１は自アドレスへのポーリングであるため、クロック５３においてＴｘＣＬＡＶ信号を「Ｈ」として応答する。そこでＡＴＭスイッチ１１は、ＵＴＯＰＩＡアドレス「０」への送信予約を行う。そして、ＡＴＭスイッチ１１は、ＵＴＯＰＩＡアドレス「０」へのセル送信を決定し、ＰＨＹ選択を行うクロック５４においてＴｘＡＤＤＲ信号を「０」とし、次の基本サイクル［２］のクロック１から順次、セルデータをＴｘＤＡＴＡ信号として送信している。
【００４２】
ＡＴＭスイッチ１１は、基本サイクル［２］においてＵＴＯＰＩＡアドレス「０」に対するセル送信を行うと同時に、他のＵＴＯＰＩＡアドレス「２」へのポーリングを行い（クロック４）、ＰＨＹ１２−１は自アドレスへのポーリングであるため、次のクロックタイミング（クロック５）でＴｘＣＬＡＶ信号を「Ｈ」として応答する。その結果、ＡＴＭスイッチ１１は、ＵＴＯＰＩＡアドレス「２」への送信予約を行う。同様にクロック８、９でＵＴＯＰＩＡアドレス「４」への送信予約を行い、クロック１２、１３でＵＴＯＰＩＡアドレス「６」への送信予約を行っている。なお、ＡＴＭスイッチ１１は、基本サイクル［２］のクロック２、３にて、ＵＴＯＰＩＡアドレス「１」（すなわちＰＨＹ１２−２）への送信予約を行っているが、第１の課題には関係しないので、詳細説明は省略するものとする。
【００４３】
図１３に戻り、図１３の基本サイクル［２］におけるＵＴＯＰＩＡアドレス「０」に対するセル送信が終了すると、ＡＴＭスイッチ１１は、基本サイクル［２］にて送信予約を行ったＵＴＯＰＩＡアドレス「２」に対するセル送信を、基本サイクル［３］で行う。基本サイクル［３］では、同時にＵＴＯＰＩＡアドレス「４」「６」（場合によっては「０」も含め）へのポーリングを行う。基本サイクル［３］では、ＰＨＹ１２−１の空きＦＩＦＯ数は「１」に減少しているが、未だセルの受信は可能であるため、ＵＴＯＰＩＡアドレス「４」「６」それぞれに対し、ＴｘＣＬＡＶ信号を「Ｈ」として応答する。
【００４４】
基本サイクル［３］におけるＵＴＯＰＩＡアドレス「２」に対するセル送信が終了すると、ＡＴＭスイッチ１１は同様に、基本サイクル［２］にて送信予約を行ったＵＴＯＰＩＡアドレス「４」へのセル送信を基本サイクル［４］で行うと同時に、ＵＴＯＰＩＡアドレス「６」（場合によっては「０」「２」も含め）へのポーリングを行う。この時、ＰＨＹ１２−１は、既に３セル目の受信中であるため、ＰＨＹ１２−１の有する３セル分のＦＩＦＯは全て使用中のフル状態になっており、ＰＨＹ１２−１の空きＦＩＦＯ数は「０」となっている。そのため、ＰＨＹ１２−１は、セルの受信不可能を示すために、ＴｘＣＬＡＶ信号を「Ｌ」レベルとして応答を返す。
【００４５】
基本サイクル［４］で、ＴｘＣＬＡＶ信号を「Ｌ」として応答し、セルの受信不可能を通知しても、ＡＴＭスイッチ１１では、既に基本サイクル［２］においてＵＴＯＰＩＡアドレス「６」への送信予約を完了しているために、基本サイクル［５］において、ＵＴＯＰＩＡアドレス「６」へのセル送信を行う。しかし、ＰＨＹ１２−１の空きＦＩＦＯ数は既に「０」となっており、従って、基本サイクル［５］で送信されたセルを受信することは出来ず、該セルを廃棄してしまう結果となる。
【００４６】
以上説明したように、第１の課題が生ずる原因は、ＰＨＹ１２−１が応答として返すＴｘＣＬＡＶ信号の数と、ＰＨＹ１２−１の空きＦＩＦＯ数との間で、状態不一致が生じてしまう点にある。
【００４７】
次に、第２の課題について、図１５を参照して説明する。
【００４８】
図１５は、ＡＴＭスイッチ１１のＰＨＹ１２−１からのセル受信動作を模式的に示す図である。
【００４９】
ＡＴＭスイッチ１１は、図１３で述べたと同様に、高速にセルの受信を行うために受信予約の機能を有している。ＡＴＭスイッチ１１からＵＴＯＰＩＡアドレスへのポーリングを行った際、ＲｘＣＬＡＶ信号を「Ｈ」レベルで応答したＵＴＯＰＩＡアドレスからのセル受信を予約できる機能である。そして、受信予約が行われたＵＴＯＰＩＡアドレスから、その後連続的に順次、セルを受信するようになっている。
【００５０】
図１５の基本サイクル［１］において、ＡＴＭスイッチ１１からＵＴＯＰＩＡアドレス「０」〜「７」へのポーリングを行うと、ＰＨＹ１２−１が送信したいセルを１つでも有していると、ＰＨＹ１２−１はＵＴＯＰＩＡアドレス「０」「２」「４」「６」の全てに対し、送信すべきセルが存在するとして、ＲｘＣＬＡＶ信号を「Ｈ」として応答する。そこで、ＡＴＭスイッチ１１は、ＵＴＯＰＩＡアドレス「０」「２」「４」「６」からの受信予約を行い、次の基本サイクル［２］において、ＵＴＯＰＩＡアドレス「０」からのセル受信を開始する。
【００５１】
ＡＴＭスイッチ１１はセル受信を開始した後、他のＵＴＯＰＩＡアドレス「２」「４」「６」へのポーリングを平行して行う。このとき、ＰＨＹ１２−１は送信すべきセルを送信中で他のセルは有していないため、ＵＴＯＰＩＡアドレス「２」「４」「６」それぞれに対し、ＲｘＣＬＡＶ信号を「Ｌ」として応答する。しかし、ＡＴＭスイッチ１１は、基本サイクル［１］において、ＵＴＯＰＩＡアドレス「２」「４」「６」からの受信予約を完了している。従って、ＰＨＹ１２−１が基本サイクル［２］においてＲｘＣＬＡＶ信号を「Ｌ」として応答しても、ＡＴＭスイッチ１１は、基本サイクル［３］においてもＵＴＯＰＩＡアドレス「２」に対するセル受信の受信サイクルを実行する。しかし、この時、ＰＨＹ１２−１は送信すべきセルを有していないので、基本サイクル［３］では空の受信サイクルを行ってしまうこととなる。基本サイクル［４］［５］においても同様に、ＵＴＯＰＩＡアドレス「４」「６」に対する空の受信サイクルを行うこととなる。
【００５２】
従って、基本サイクル［３］〜［５］の間に、もう一方のＰＨＹ１２−２がセルを送信したい状況となったとしても、ＡＴＭスイッチ１１はＰＨＹ１２−２からのセル受信を待ち合わせねばならない状況となり、結果として、ＰＨＹ１２−２からのセル送信レートを低下させてしまうものとなる。
【００５３】
以上説明したように、第２の課題が生ずる原因は、ＰＨＹ１２−１が応答として返すＲｘＣＬＡＶ信号の数と、ＰＨＹ１２−１の有するセルの数との間で、不一致が生じてしまう点にある。
【００５４】
本発明は、上述した事情を改善するために成されたものであり、本発明の目的は、ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、ＡＴＭレイヤデバイスから物理レイヤデバイスへポーリングを行い、このポーリングに対する応答信号を受信してＡＴＭレイヤデバイスと物理レイヤデバイスとの間でセルを送受信する際に、セル抜けを生じさせず、かつ、セル送信レートの低下を引き起こさないバスを構成することを可能とする、ＡＴＭセル送受信制御回路及びその方法を提供することにある。
【００５５】
【課題を解決するための手段】
本発明のＡＴＭセル送受信制御回路は、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ：非同期転送モード）レイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへポーリングを行い、このポーリングに対する第１の応答信号を受信して、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへセルを送信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御回路であって、
複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、一定期間の間マスクする制御を行う第１のマスク回路を備える、ことを特徴とする。
【００５６】
また、前記第１のマスク回路は、複数の論理アドレスを有する前記物理レイヤデバイスの全ての論理アドレスを設定する第１のアドレス設定部と、マスク期間を設定するマスク期間設定部と、前記ＡＴＭレイヤデバイスから複数の論理アドレスを有する前記物理レイヤデバイスへのセルの送信が開始されると、複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、前記マスク期間設定部に設定されている一定期間の間マスクする制御を行う第１のマスク部と、を備えることを特徴とする。
【００５７】
さらに、前記バスはＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ　Ｔｅｓｔ　ａｎｄ　Ｏｐｅｒａｔｉｏｎ　ＰＨＹ（Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｐｒｏｔｏｃｏｌ）　Ｉｎｔｅｒｆａｃｅ　ｆｏｒ　ＡＴＭ　）レベル２バスであり、前記第１の応答信号は前記物理レイヤデバイスがセル受信可能であることを示すＴｘＣＬＡＶ信号である、ことを特徴とする。
【００５８】
また、ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへポーリングを行い、このポーリングに対する第２の応答信号を受信して、前記ＡＴＭレイヤデバイスが前記物理レイヤデバイスからセルを受信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御回路であって、
複数の論理アドレスを有する前記物理レイヤデバイスからの前記第２の応答信号を、マスクする制御を行う第２のマスク回路を備える、ことを特徴とする。
【００５９】
さらに、前記第２のマスク回路は、複数の論理アドレスを有する前記物理レイヤデバイスの一部の論理アドレスを設定する第２のアドレス設定部と、前記第２のアドレス設定部に設定されているアドレスからの前記第２の応答信号をマスクする制御を行う第２のマスク部と、を備えることを特徴とする。
【００６０】
また、前記バスはＵＴＯＰＩＡレベル２バスであり、前記第２の応答信号は前記物理レイヤデバイスがセル送信可能であることを示すＲｘＣＬＡＶ信号である、ことを特徴とする。
【００６１】
さらに、ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、ＡＴＭレイヤデバイスから物理レイヤデバイスへポーリングを行い、このポーリングに対する第１の応答信号あるいは第２の応答信号を受信して、前記ＡＴＭレイヤデバイスと前記物理レイヤデバイスとの間でセルを送受信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御回路であって、
複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、一定期間の間マスクする制御を行う第１のマスク回路と、複数の論理アドレスを有する前記物理レイヤデバイスからの前記第２の応答信号を、マスクする制御を行う第２のマスク回路と、を備えることを特徴とする。
【００６２】
また、前記第１のマスク回路は、複数の論理アドレスを有する前記物理レイヤデバイスの全ての論理アドレスを設定する第１のアドレス設定部と、マスク期間を設定するマスク期間設定部と、前記ＡＴＭレイヤデバイスから複数の論理アドレスを有する前記物理レイヤデバイスへのセルの送信が開始されると、複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、前記マスク期間設定部に設定されている一定期間の間マスクする制御を行う第１のマスク部と、を備え、
前記第２のマスク回路は、複数の論理アドレスを有する前記物理レイヤデバイスの一部の論理アドレスを設定する第２のアドレス設定部と、前記第２のアドレス設定部に設定されているアドレスからの前記第２の応答信号をマスクする制御を行う第２のマスク部と、を備えることを特徴とする。
【００６３】
さらに、前記バスはＵＴＯＰＩＡレベル２バスであり、前記第１の応答信号は前記物理レイヤデバイスがセル受信可能であることを示すＴｘＣＬＡＶ信号であり、前記第２の応答信号は前記物理レイヤデバイスがセル送信可能であることを示すＲｘＣＬＡＶ信号である、ことを特徴とする。
【００６４】
本発明のＡＴＭセル送受信制御方法は、ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへポーリングを行い、このポーリングに対する第１の応答信号を受信して、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへセルを送信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御方法であって、
複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、一定期間の間マスクする制御を行う第１の制御ステップを有する、ことを特徴とする。
【００６５】
また、前記第１の制御ステップは、前記ＡＴＭレイヤデバイスから複数の論理アドレスを有する前記物理レイヤデバイスへのセルの送信が開始されることを検出するステップと、前記セルの送信が開始されると、複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、一定期間の間マスクする制御を行うステップと、を有することを特徴とする。
【００６６】
さらに、前記バスはＵＴＯＰＩＡレベル２バスであり、前記第１の応答信号は前記物理レイヤデバイスがセル受信可能であることを示すＴｘＣＬＡＶ信号である、ことを特徴とする。
【００６７】
また、ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへポーリングを行い、このポーリングに対する第２の応答信号を受信して、前記ＡＴＭレイヤデバイスが前記物理レイヤデバイスからセルを受信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御方法であって、
複数の論理アドレスを有する前記物理レイヤデバイスからの前記第２の応答信号を、マスクする制御を行う第２の制御ステップを有する、ことを特徴とする。
【００６８】
さらに、前記バスはＵＴＯＰＩＡレベル２バスであり、前記第２の応答信号は前記物理レイヤデバイスがセル送信可能であることを示すＲｘＣＬＡＶ信号である、ことを特徴とする。
【００６９】
また、ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、ＡＴＭレイヤデバイスから物理レイヤデバイスへポーリングを行い、このポーリングに対する第１の応答信号あるいは第２の応答信号を受信して、前記ＡＴＭレイヤデバイスと前記物理レイヤデバイスとの間でセルを送受信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御方法であって、
複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、一定期間の間マスクする制御を行う第１の制御ステップと、複数の論理アドレスを有する前記物理レイヤデバイスからの前記第２の応答信号を、マスクする制御を行う第２の制御ステップと、を有することを特徴とする。
【００７０】
さらに、前記バスはＵＴＯＰＩＡレベル２バスであり、前記第１の応答信号は前記物理レイヤデバイスがセル受信可能であることを示すＴｘＣＬＡＶ信号であり、前記第２の応答信号は前記物理レイヤデバイスがセル送信可能であることを示すＲｘＣＬＡＶ信号である、ことを特徴とする。
【００７１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００７２】
図１は、本発明のＡＴＭセル送受信制御回路の一実施形態を示すブロック図である。
【００７３】
図１に示す本実施の形態は、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ：非同期転送モード）フォーラムで規定されているＡＴＭ標準インタフェースであるＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ　Ｔｅｓｔ　ａｎｄ　Ｏｐｅｒａｔｉｏｎ　ＰＨＹ（Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｐｒｏｔｏｃｏｌ）　Ｉｎｔｅｒｆａｃｅ　ｆｏｒ　ＡＴＭ　）レベル２インタフェースを有するＡＴＭスイッチ１と、同じくＵＴＯＰＩＡレベル２インタフェースを有するＰＨＹ２（ＰＨＹ２−１、ＰＨＹ２−２）と、から構成されており、ＡＴＭスイッチ１とＰＨＹ２とは、ＵＴＯＰＩＡレベル２に準拠したインタフェースバスであるところのＵＴＯＰＩＡレベル２バス３で接続されている。そして、本実施形態は更に、ＵＴＯＰＩＡレベル２バス３の内のＴｘＡＤＤＲ信号とＴｘＥＮＢ信号をモニターして、ＰＨＹ２−１から出力されるＴｘＣＬＡＶ信号をマスクし、ＡＴＭスイッチ１へＭＴｘＣＬＡＶ信号を出力する第１のマスク回路４と、ＵＴＯＰＩＡレベル２バス３の内のＲｘＡＤＤＲ信号をモニターして、ＰＨＹ２−１から出力されるＲｘＣＬＡＶ信号をマスクし、ＡＴＭスイッチ１へＭＲｘＣＬＡＶ信号を出力する第２のマスク回路５と、を備えて構成されている。
【００７４】
ＡＴＭスイッチ１は、ＡＴＭセルのスイッチングを行うＡＴＭレイヤデバイスであり、ＵＴＯＰＩＡレベル２インタフェースのハンドシェーク制御を介して、ＰＨＹ２との間でセルの送受信を行う。
【００７５】
ＡＴＭスイッチ１は、その内部で論理アドレスとＵＴＯＰＩＡアドレスとを管理するようになっている。論理アドレスは、ＡＴＭスイッチ１の内部で管理されるＰＨＹ２ごとに割り当てられた論理的なアドレスを示し、論理アドレス単位で、セルの送出間隔を制御するピークレートシェーピングを行うことが可能となっている。ＵＴＯＰＩＡアドレスは、ＵＴＯＰＩＡレベル２インタフェース上のアドレスを示し、ＰＨＹ２のポーリングを行う際のアドレスである。そして、論理アドレスとＵＴＯＰＩＡアドレスとは、１対１に対応するようになっている。なお、本実施形態においては、ポーリングするＵＴＯＰＩＡアドレスは「０」から「７」迄であるものとする。
【００７６】
ＰＨＹ２は、ＵＴＯＰＩＡレベル２インタフェースと、例えばＰＥＣＬ（Ｐｏｓｉｔｉｖｅ　ＥＣＬ（ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ　ｌｏｇｉｃ）　）などの高速シリアルインタフェースとの変換を担う物理レイヤデバイスであり、内部レジスタに物理アドレスを設定可能となっている。そして、ＰＨＹ２−１の物理アドレスは「０」と設定され、ＰＨＹ２−２の物理アドレスは「１」と設定されているものとする。
【００７７】
また、ＰＨＹ２−１、ＰＨＹ２−２はそれぞれ、セル送受信のためのＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）バッファメモリを有しており、Ｔｘ側（ＡＴＭスイッチ１から送信しＰＨＹ２にて受信する場合）、Ｒｘ側（ＰＨＹ２から送信しＡＴＭスイッチ１にて受信する場合）共に、３セル分のＦＩＦＯを有しているものとする。
【００７８】
ここで、ＵＴＯＰＩＡレベル２バス３の各信号線についての説明を行っておく。
【００７９】
先ず、図１におけるＵＴＯＰＩＡレベル２バス３のＴｘ側（ＡＴＭスイッチ１からセルを送信する方向）について説明する。
【００８０】
図１において、ＴｘＡＤＤＲ信号は各ＰＨＹ２を表すアドレス（上述のＵＴＯＰＩＡアドレスである）で、５ビット（ＴｘＡＤＤＲ［０〜４］の［０〜４］が、０ビット目から４ビット目までの５ビットであることを示している）で構成されているため、ＵＴＯＰＩＡアドレスの「０（ゼロ）」から「３０」までを表すことが可能である（「３１」（１６進数で記すと「１Ｆｈ」である）は予約語となっており、ＵＴＯＰＩＡアドレスとしては使用不可である）。なお、本実施形態においては、上述したように、ポーリングするＵＴＯＰＩＡアドレスは「０」から「７」迄であるものとする。
【００８１】
ＴｘＤＡＴＡは、８ビットパラレル（［０〜７］）で１セル長５３バイト（１セルの送信に５３クロックを要す）分のＡＴＭセルデータであり、ＴｘＳＯＣ信号はセルの先頭を１クロック幅の「Ｈ（Ｈｉｇｈ）」レベルで示すセルパルス信号、ＴｘＥＮＢ信号はセルデータの有効性を「Ｌ（Ｌｏｗ）」レベルで示すイネーブル信号である。
【００８２】
ＴｘＣＬＡＶ信号は、ポーリングによりＴｘＡＤＤＲで示されたＰＨＹ２におけるセルの受信可否を表す信号であり、「Ｈ」レベルで受信可能を示し、「Ｌ」レベルで受信不可を示すようになっている。
【００８３】
次に、ＵＴＯＰＩＡレベル２バス３のＲｘ側（ＡＴＭスイッチ１がＰＨＹ２からセルを受信する方向）について説明する。
【００８４】
図１において、ＲｘＡＤＤＲ信号は各ＰＨＹ２を表すＵＴＯＰＩＡアドレスで、ＴｘＡＤＤＲ信号と同様に５ビットで構成されているため、ＵＴＯＰＩＡアドレスの「０」から「３０」までを表すことが可能である。なお、本実施形態においては、上述したように、ポーリングするＵＴＯＰＩＡアドレスは「０」から「７」迄であるものとする。
【００８５】
ＲｘＤＡＴＡは、８ビットパラレルで１セル長５３バイト分のＡＴＭセルデータであり、ＲｘＳＯＣ信号はセルの先頭を１クロック幅の「Ｈ」レベルで示すセルパルス信号、ＲｘＥＮＢ信号はセルデータの有効性を「Ｌ」レベルで示すイネーブル信号である。
【００８６】
ＲｘＣＬＡＶ信号は、ポーリングによりＲｘＡＤＤＲで示されたＰＨＹ２に、送信すべきセルが存在するか否かを表す信号であり、「Ｈ」レベルでセルの存在を示し、「Ｌ」レベルでセル無しを示すようになっている。
【００８７】
次に、図２を参照して、図１に示したＵＴＯＰＩＡレベル２バス３と各ＰＨＹ２との接続形態について説明する。
【００８８】
図２は、ＵＴＯＰＩＡレベル２バスの接続形態を示す図である。なお、図２においては、ＵＴＯＰＩＡレベル２バス３のうちのＴｘＡＤＤＲ［０〜４］及びＲｘＡＤＤＲ［０〜４］の信号線の接続形態のみを示しており、図１に示した他の信号線（ＴｘＤＡＴＡ［０〜７］、ＴｘＳＯＣ、など）については図示を省略している。
【００８９】
図２において、ＰＨＹ２−２については、ＴｘＡＤＤＲ［０〜４］信号線の５本の信号線（ＴｘＡＤＤＲ０（ＴｘＡＤＤＲ［０〜４］の内の「０」ビット目を示す。以下同様）、ＴｘＡＤＤＲ１、、、ＴｘＡＤＤＲ４）が全てＵＴＯＰＩＡレベル２バス３を介してＡＴＭスイッチ１に接続されており、ＲｘＡＤＤＲ［０〜４］信号線についても同様に、５本の信号線（ＲｘＡＤＤＲ０〜ＲｘＡＤＤＲ４）が全てＡＴＭスイッチ１に接続されている。
【００９０】
一方、ＰＨＹ２−１については、ＴｘＡＤＤＲ［０〜４］信号線のうちのＴｘＡＤＤＲ０だけがＡＴＭスイッチ１に接続されており、他のＴｘＡＤＤＲ１〜ＴｘＡＤＤＲ４の４本の信号線はアースされている。ＲｘＡＤＤＲ［０〜４］も同様に、ＲｘＡＤＤＲ０だけがＡＴＭスイッチ１に接続されており、他のＲｘＡＤＤＲ１〜ＲｘＡＤＤＲ４の４本の信号線はアースされている。
【００９１】
このような接続形態をとることにより、ＰＨＹ２−１においては、その内部レジスタに物理アドレス「０」が設定されているため、ＴｘＡＤＤＲ０信号線に「０」が出力された場合に（ＴｘＡＤＤＲ１〜ＴｘＡＤＤＲ４が「０」又は「１」の何れであっても）、自ＰＨＹ２−１のアドレスが出力されたものと認識するようになり、結果として、図２のＰＨＹ２−１のアドレス表に示すように、ＴｘＡＤＤＲ［０〜４］に偶数アドレスが出力された時に、自ＰＨＹ２−１のアドレスが出力されたものと認識するようになる。ＲｘＡＤＤＲ［０〜４］についても同様であり、ＲｘＡＤＤＲ［０〜４］に偶数アドレスが出力された時に、自ＰＨＹ２−１のアドレスが出力されたものと認識する。
【００９２】
以上、図２を参照して説明したように、ＰＨＹ２−１については、１つの物理アドレス「０」を有する１つのデバイスに、ＡＴＭスイッチ１内での複数の論理アドレス（すなわち偶数アドレスであり、本実施形態においてはアドレス「０」「２」「４」「６」である）を対応させることが可能となる。そしてこの場合、ＡＴＭスイッチ１からＰＨＹ２のポーリングが行われると、ＰＨＹ２−１は、ポーリングされた偶数アドレスの全てに対して、ＴｘＣＬＡＶ信号或いはＲｘＣＬＡＶ信号を応答として返すようになっている。
【００９３】
なお、ＰＨＹ２−２については、１つの物理アドレス「１」を有するデバイスに、１つの論理アドレス「１」が対応するようになっている。
【００９４】
次に、図３を参照して、第１のマスク回路４の構成について説明する。
【００９５】
図３は、第１のマスク回路の一例を示すブロック図である。
【００９６】
図３において、第１のマスク回路４は、ＵＴＯＰＩＡレベル２バス３の内のＴｘＡＤＤＲ信号とＴｘＥＮＢ信号をモニターし、ＡＴＭスイッチ１からＰＨＹ２−１へのセル送信中は、ＰＨＹ２−１からのＴｘＣＬＡＶ信号を一定期間マスクし、ＰＨＹ２−２からのＴｘＣＬＡＶ信号はマスクせずに透過させる制御を行って、ＭＴｘＣＬＡＶ信号を生成しこれをＡＴＭスイッチ１に出力するマスク部４１と、ＰＨＹ２−１の論理アドレスすなわちＵＴＯＰＩＡアドレスを設定しておくアドレス設定部４２と、マスク部４１によるマスク期間を設定しておくマスク期間設定部４３と、から構成されている。
【００９７】
マスク部４１は、ＴｘＡＤＤＲ信号とＴｘＥＮＢ信号をモニターし、ＡＴＭスイッチ１からＰＨＹ２−１（即ちアドレス設定部４２に設定されているアドレスを有するＰＨＹ）へのセル送信中は、ＰＨＹ２−１（即ちアドレス設定部４２に設定されているアドレスを有するＰＨＹ）からのＴｘＣＬＡＶ信号を一定期間（即ちマスク期間設定部４３に設定されている期間）マスクする。なお、本実施形態においては、アドレス設定部４２には、ＰＨＹ２−１の論理アドレスであるところのアドレス「０」「２」「４」「６」が設定されており、マスク期間設定部４３には、１セルデータを送信する際にかかる時間（即ち１セル時間＝５４クロック）の２倍の時間（即ち１０８クロック）が設定されているものとする。なお、本実施形態においては、上述の１セル時間＝５４クロックを、１基本サイクルと称するものとする。
【００９８】
次に、図４を参照して、第２のマスク回路５の構成について説明する。
【００９９】
図４は、第２のマスク回路の一例を示すブロック図である。
【０１００】
図４において、第２のマスク回路５は、ＰＨＹ２−１の論理アドレスすなわちＵＴＯＰＩＡアドレスの内の一部のアドレスを設定しておくアドレス設定部５２と、ＵＴＯＰＩＡレベル２バス３の内のＲｘＡＤＤＲ信号をモニターし、ＰＨＹ２−１からのＲｘＣＬＡＶ信号の内、アドレス設定部５２に設定されているアドレスからのＲｘＣＬＡＶ信号をマスクし、アドレス設定部５２に設定されていないアドレスからのＲｘＣＬＡＶ信号はマスクせずに透過させる制御を行って、ＭＲｘＣＬＡＶ信号を生成しこれをＡＴＭスイッチ１に出力するマスク部５１と、から構成されている。
【０１０１】
そして、本実施形態においては、アドレス設定部５２には、ＰＨＹ２−１の論理アドレスすなわちＵＴＯＰＩＡアドレスの内の一部のアドレスであるところのアドレス「２」「４」「６」が設定されているものとし、「０」は設定されていないものとする。
【０１０２】
なお、上述のＭＴｘＣＬＡＶ信号及びＭＲｘＣＬＡＶ信号の名称は、マスク（Ｍａｓｋ）されたＴｘＣＬＡＶ信号及びＲｘＣＬＡＶ信号という意から、ＴｘＣＬＡＶ及びＲｘＣＬＡＶの前に「Ｍ」を付加した名称としたものであり、従って、ＭＴｘＣＬＡＶ信号或いはＭＲｘＣＬＡＶ信号が入力されるＡＴＭスイッチ１は、ＵＴＯＰＩＡレベル２インタフェースのＴｘＣＬＡＶ信号或いはＲｘＣＬＡＶ信号が入力されたと同等の動作を行うものである。
【０１０３】
次に、図５、図６、図７、図８を参照し、本実施形態の動作について説明する。
【０１０４】
図５は、本実施形態のＡＴＭスイッチからＰＨＹへのセル送信動作を模式的に示す図である。
【０１０５】
ＡＴＭスイッチ１は、高速にセルの送信を行うために送信予約の機能を有している。ＡＴＭスイッチ１からＵＴＯＰＩＡアドレスへのポーリングを行った際、ＭＴｘＣＬＡＶ信号を「Ｈ」レベルで応答したＵＴＯＰＩＡアドレスへのセル送信を予約できる機能である。そして、送信予約が行われたＵＴＯＰＩＡアドレスに対して、その後連続的に順次、セルを送信していくようになっている。
【０１０６】
図５の基本サイクル［１］において、ＡＴＭスイッチ１からＵＴＯＰＩＡアドレス「０」へのポーリングを行うと、ＰＨＹ２−１には空きＦＩＦＯ数が「３」あるため、セル受信可能としてＴｘＣＬＡＶ信号を「Ｈ」として応答する。
【０１０７】
基本サイクル［１］では、未だ何れのＵＴＯＰＩＡアドレスへもセル送信が行われていないため、第１のマスク回路４はマスクを行っておらず、第１のマスク回路４へ入力された前記ＴｘＣＬＡＶ信号は「Ｈ」レベルのままでＭＴｘＣＬＡＶ信号となり、ＡＴＭスイッチ１に出力される。
【０１０８】
そこで、ＡＴＭスイッチ１は、ＵＴＯＰＩＡアドレス「０」への送信予約を行い、次の基本サイクル［２］において、ＵＴＯＰＩＡアドレス「０」へのセル送信を開始する。ＡＴＭスイッチ１はセル送信を開始した後、他のＵＴＯＰＩＡアドレス「２」「４」「６」へのポーリングを平行して行う。このとき、ＰＨＹ２−１の空きＦＩＦＯ数は「２」となっているが、セルの受信は未だ可能であるため、ＵＴＯＰＩＡアドレス「２」「４」「６」それぞれに対し、ＴｘＣＬＡＶ信号を「Ｈ」として応答する。
【０１０９】
しかし、第１のマスク回路４は、基本サイクル［２］ではＵＴＯＰＩＡアドレス「０」へのセル送信が行われていることを、ＴｘＡＤＤＲ信号及びＴｘＥＮＢ信号をモニターすることにより認識し、基本サイクル［２］及び次の基本サイクル［３］の２基本サイクルの間、マスクを行うことになるため、第１のマスク回路４に入力された前記ＴｘＣＬＡＶ信号（ＵＴＯＰＩＡアドレス「２」「４」「６」からの）は全てマスクされ、「Ｌ」レベルのＭＴｘＣＬＡＶ信号としてＡＴＭスイッチ１に出力される。そのため、ＡＴＭスイッチ１においては、ＵＴＯＰＩＡアドレス「２」「４」「６」へのアドレス予約は行われない。図５の基本サイクル［１］［２］の詳細について、図６を参照して説明する。
【０１１０】
図６は、図５の詳細動作を示す図である。
【０１１１】
図６の基本サイクル［１］のクロック５２において、ＡＴＭスイッチ１が、ＵＴＯＰＩＡアドレス「０」へのポーリングを行うと、ＰＨＹ２−１は自アドレスへのポーリングであるため、クロック５３においてＴｘＣＬＡＶ信号を「Ｈ」として応答する。基本サイクル［１］では、未だ何れのＵＴＯＰＩＡアドレスへもセル送信が行われていないため、第１のマスク回路４はマスクを行っておらず、第１のマスク回路４へ入力された前記ＴｘＣＬＡＶ信号は「Ｈ」レベルのままでＭＴｘＣＬＡＶ信号となり、ＡＴＭスイッチ１に出力される。そこでＡＴＭスイッチ１は、ＵＴＯＰＩＡアドレス「０」への送信予約を行う（クロック５３）。
【０１１２】
そして、ＡＴＭスイッチ１は、ＵＴＯＰＩＡアドレス「０」へのセル送信を決定し、ＰＨＹ選択を行うクロック５４においてＴｘＡＤＤＲ信号を「０」とすることによりＰＨＹ２−１を選択し、次の基本サイクル［２］のクロック１から順次、セルデータをＴｘＤＡＴＡ信号として送信している。
【０１１３】
第１のマスク回路４は、ＴｘＡＤＤＲ信号とＴｘＥＮＢ信号をモニターしており、クロック５４にてＴｘＡＤＤＲに「０」が出力され、かつ、次のクロック１以降にてＴｘＥＮＢに「Ｌ」が出力されていることから、基本サイクル［２］においてＵＴＯＰＩＡアドレス「０」へのセル送信が行われていることを認識し、基本サイクル［２］のクロック２以降、２基本サイクル（１０８クロック）の間マスクを行うようになる。
【０１１４】
ＡＴＭスイッチ１は、基本サイクル［２］においてＵＴＯＰＩＡアドレス「０」に対するセル送信を行うと同時に、他のＵＴＯＰＩＡアドレス「２」へのポーリングを行い（クロック４）、ＰＨＹ２−１は自アドレスへのポーリングであるため、次のクロックタイミング（クロック５）でＴｘＣＬＡＶ信号を「Ｈ」として応答する。しかし、第１のマスク回路４はマスク中であるため、該ＴｘＣＬＡＶ信号をマスクして「Ｌ」レベルとし、これをＭＴｘＣＬＡＶ信号としてＡＴＭスイッチ１に出力する。その結果、ＡＴＭスイッチ１は、クロック４でのポーリングに対するクロック５での応答信号（ＭＴｘＣＬＡＶ）が「Ｌ」レベルであるため、ＵＴＯＰＩＡアドレス「２」への送信予約は行わない。
【０１１５】
同様に、クロック８にてポーリングしたＵＴＯＰＩＡアドレス「４」からのクロック９での応答信号（ＭＴｘＣＬＡＶ）も「Ｌ」レベルとなり、ＵＴＯＰＩＡアドレス「４」への送信予約は行われない。クロック１２にてポーリングしたＵＴＯＰＩＡアドレス「６」についても、送信予約は行われない。
【０１１６】
なお、ＡＴＭスイッチ１は、基本サイクル［２］のクロック２、３にて、ＵＴＯＰＩＡアドレス「１」（すなわちＰＨＹ２−２）への送信予約を行っているが、これは、第１のマスク回路４のアドレス設定部４２には、ＰＨＹ２−１の論理アドレス、すなわち、「０」「２」「４」「６」だけが設定されており、ＰＨＹ２−２の論理アドレス「１」は設定されていないため、第１のマスク回路４がマスク中であっても、ＰＨＹ２−２からのＴｘＣＬＡＶ信号はマスクせず、ＭＴｘＣＬＡＶ信号を「Ｈ」レベルのままＡＴＭスイッチ１に出力するようになっているためである。
【０１１７】
図５に戻り、図５の基本サイクル［２］におけるＵＴＯＰＩＡアドレス「０」に対するセル送信が終了すると、基本サイクル［３］において、ＡＴＭスイッチ１によるポーリングが行われ、ＰＨＹ２−１はＴｘＣＬＡＶ信号により、ＵＴＯＰＩＡアドレス「０」「２」「４」「６」にてセル受信可能（「Ｈ」レベル）であると通知する。しかし、基本サイクル［３］においては、第１のマスク回路４はマスク中であるために、これらのＴｘＣＬＡＶ信号は全てマスクされて「Ｌ」レベルのＭＴｘＣＬＡＶ信号としてＡＴＭスイッチ１に出力される。従って、基本サイクル［３］においては、ＰＨＹ２−１への送信予約は行われない。
【０１１８】
基本サイクル［４］になると、第１のマスク回路４のマスクが解除される。従って、基本サイクル［４］でＡＴＭスイッチ１によるポーリングが行われると、ＰＨＹ２−１はＴｘＣＬＡＶ信号により、ＵＴＯＰＩＡアドレス「０」「２」「４」「６」にてセル受信可能（「Ｈ」レベル）であると通知する。そして、これらのＴｘＣＬＡＶ信号はマスクされずに、「Ｈ」レベルのままＭＴｘＣＬＡＶ信号としてＡＴＭスイッチ１に出力される。
【０１１９】
ＡＴＭスイッチ１は、ＵＴＯＰＩＡアドレス「２」へのセルの送信予約を行い、次の基本サイクル［５］にてＵＴＯＰＩＡアドレス「２」へのセル送信を行う。セル送信開始後、基本サイクル［５］［６］においては、基本サイクル［２］［３］におけると同様に第１のマスク回路４はマスク中となり、２基本サイクルの間ＰＨＹ２−１からのＴｘＣＬＡＶ信号をマスクする。
【０１２０】
以下同様にして、基本サイクル［８］にてＵＴＯＰＩＡアドレス「４」へのセル送信が行われ、基本サイクル［１１］にてＵＴＯＰＩＡアドレス「６」へのセル送信が行われるようになる。なお、図５において、ＰＨＹ２−１の有する１つのＦＩＦＯ内でのセル保有期間を３基本サイクルの間であるとしているため、基本サイクル［５］においては、それまで使用していた１つのＦＩＦＯが空くこととなり、空きＦＩＦＯ数は「３」に戻るが、基本サイクル［５］で２番目のセルの送信を行うため、空きＦＩＦＯ数は又「２」となる。
【０１２１】
以上説明したように、ＰＨＹ２−１には３セル分のＦＩＦＯがあるにもかかわらず、本実施形態によれば、ＰＨＹ２−１は１セル分のＦＩＦＯしか有していないと同様の動作を行うようになる。
【０１２２】
次に、図７、図８を参照して、本実施形態のＡＴＭスイッチ１のＰＨＹ２からのセル受信動作について説明する。
【０１２３】
図７は、本実施形態のＡＴＭスイッチのＰＨＹからのセル受信動作を模式的に示す図である。
【０１２４】
ＡＴＭスイッチ１は、図５で述べたと同様に、高速にセルの受信を行うために受信予約の機能を有している。ＡＴＭスイッチ１からＵＴＯＰＩＡアドレスへのポーリングを行った際、ＭＲｘＣＬＡＶ信号を「Ｈ」レベルで応答したＵＴＯＰＩＡアドレスからのセル受信を予約できる機能である。そして、受信予約が行われたＵＴＯＰＩＡアドレスから、その後連続的に順次、セルを受信するようになっている。
【０１２５】
図７の基本サイクル［１］において、ＡＴＭスイッチ１からＵＴＯＰＩＡアドレス「０」〜「７」へのポーリングを行うと、ＰＨＹ２−１が送信したいセルを１つでも有していると、ＰＨＹ２−１はＵＴＯＰＩＡアドレス「０」「２」「４」「６」の全てに対し、送信すべきセルが存在するとして、ＲｘＣＬＡＶ信号を「Ｈ」として応答する。しかし、第２のマスク回路５は、第２のマスク回路５のアドレス設定部５２に、ＵＴＯＰＩＡアドレスの「２」「４」「６」が設定されているために、ＵＴＯＰＩＡアドレス「２」「４」「６」から応答されるＲｘＣＬＡＶ信号はマスクして「Ｌ」レベルとし、ＵＴＯＰＩＡアドレス「０」から応答されるＲｘＣＬＡＶ信号はマスクせず「Ｈ」レベルのままとし、これらをＭＲｘＣＬＡＶ信号としてＡＴＭスイッチ１に出力する。
【０１２６】
従って、ＡＴＭスイッチ１は、ＵＴＯＰＩＡアドレス「０」からだけの受信予約を行い、ＵＴＯＰＩＡアドレス「２」「４」「６」に対する受信予約は行わない。ＡＴＭスイッチ１は、次の基本サイクル［２］において、ＵＴＯＰＩＡアドレス「０」からのセル受信を開始する。
【０１２７】
ＡＴＭスイッチ１はセル受信を開始した後、他のＵＴＯＰＩＡアドレス「１」から「７」へのポーリングを平行して再開する。このとき、ＰＨＹ２−１は送信すべきセルを送信中で他に送信すべきセルは有していないため、ＵＴＯＰＩＡアドレス「２」「４」「６」それぞれに対し、ＲｘＣＬＡＶ信号を「Ｌ」として応答する。また、仮にＰＨＹ２−２が送信したいセルを有している場合には、ＵＴＯＰＩＡアドレス「１」に対するＲｘＣＬＡＶ信号を「Ｈ」として応答する。ここで第２のマスク回路５は、どの基本サイクルにおいてもＵＴＯＰＩＡアドレス「２」「４」「６」からのＲｘＣＬＡＶ信号だけをマスクするようになっている為、ＵＴＯＰＩＡアドレス「１」からのＲｘＣＬＡＶ信号はマスクせず、これをＭＲｘＣＬＡＶ信号としてＡＴＭスイッチ１に出力する。従って、ＡＴＭスイッチ１は、基本サイクル［２］において、ＵＴＯＰＩＡアドレス「１」の受信予約を行う。
【０１２８】
基本サイクル［３］になると、ＡＴＭスイッチ１は、ＵＴＯＰＩＡアドレス「１」に対する受信予約が存在するだけであり、ＵＴＯＰＩＡアドレス「２」「４」「６」の受信予約は行っていないため、基本サイクル［３］において、即座にＵＴＯＰＩＡアドレス「１」からのセル受信を行うことが可能となり、不必要なＵＴＯＰＩＡアドレス「２」「４」「６」からの空の受信サイクルを実行することは無い。図７の基本サイクル［１］［２］の詳細について、図８を参照して説明する。
【０１２９】
図８は、図７の詳細動作を示す図である。
【０１３０】
図８の基本サイクル［１］において、ＡＴＭスイッチ１からＵＴＯＰＩＡアドレス「０」〜「７」へのポーリングを行う（クロック３６、３８、４０、、、、、５０、５２）と、ＰＨＹ２−１が送信したいセルを１つでも有していると、ＰＨＹ２−１はＵＴＯＰＩＡアドレス「０」「２」「４」「６」の全てに対し、送信すべきセルが存在するとして、ＲｘＣＬＡＶ信号を「Ｈ」として応答する（クロック３７、４１、４５、４９（クロック４５、４９は不図示））。しかし、第２のマスク回路５は、第２のマスク回路５のアドレス設定部５２に、ＵＴＯＰＩＡアドレスの「２」「４」「６」が設定されているために、ＵＴＯＰＩＡアドレス「２」「４」「６」から応答されるＲｘＣＬＡＶ信号（クロック４１、４５、４９）はマスクして「Ｌ」レベルとし、ＵＴＯＰＩＡアドレス「０」から応答されるＲｘＣＬＡＶ信号（クロック３７）はマスクせず「Ｈ」レベルのままとし、これらをＭＲｘＣＬＡＶ信号としてＡＴＭスイッチ１に出力する。
【０１３１】
従って、ＡＴＭスイッチ１は、ＵＴＯＰＩＡアドレス「０」からだけの受信予約を行い、ＵＴＯＰＩＡアドレス「２」「４」「６」に対する受信予約は行わない。ＡＴＭスイッチ１は、ＵＴＯＰＩＡアドレス「０」からのセル受信を決定し、ＰＨＹ選択を行うクロック５４においてＲｘＡＤＤＲ信号を「０」とすることによりＰＨＹ２−１を選択し、次の基本サイクル［２］のクロック１でＲｘＥＮＢ信号を「Ｌ」とする。ＰＨＹ２−１は、クロック５４で自アドレスが出力され、かつ、クロック１でＲｘＥＮＢが「Ｌ」となったことにより、自ＰＨＹ２−１がセル送信可能と判断し、クロック２以降においてセルの送信を開始し、ＡＴＭスイッチ１は、このＵＴＯＰＩＡアドレス「０」からのセル受信を開始する。
【０１３２】
ＡＴＭスイッチ１はセル受信を開始した後、他のＵＴＯＰＩＡアドレス「１」から「７」へのポーリングを平行して再開する（クロック２、クロック４など）。このとき、ＰＨＹ２−１は送信すべきセルを送信中で他に送信すべきセルは有していないため、ＵＴＯＰＩＡアドレス「２」「４」「６」それぞれに対し、ＲｘＣＬＡＶ信号を「Ｌ」として応答する（クロック５など）。また、仮にＰＨＹ２−２が送信したいセルを有している場合には、ＵＴＯＰＩＡアドレス「１」に対するＲｘＣＬＡＶ信号を「Ｈ」として応答する（クロック３）。ここで第２のマスク回路５は、どの基本サイクルにおいてもＵＴＯＰＩＡアドレス「２」「４」「６」からのＲｘＣＬＡＶ信号だけをマスクするようになっている為、ＵＴＯＰＩＡアドレス「１」からのＲｘＣＬＡＶ信号はマスクせず、これをＭＲｘＣＬＡＶ信号としてＡＴＭスイッチ１に出力する（クロック３）。従って、ＡＴＭスイッチ１は、基本サイクル［２］のクロック３において、ＵＴＯＰＩＡアドレス「１」の受信予約を行う。
【０１３３】
図７に戻り、前述したように基本サイクル［３］になると、ＡＴＭスイッチ１は、ＵＴＯＰＩＡアドレス「１」に対する受信予約が存在するだけであり、ＵＴＯＰＩＡアドレス「２」「４」「６」の受信予約は行っていないため、基本サイクル［３］において、即座にＵＴＯＰＩＡアドレス「１」からのセル受信を行うことが可能となり、不必要なＵＴＯＰＩＡアドレス「２」「４」「６」からの空の受信サイクルを実行することは無い。
【０１３４】
以上、図５〜図８を参照して詳細に説明したように、本実施形態によれば、複数の論理アドレスを割り当てられたＰＨＹ（ＰＨＹ２−１）へのセル抜けを抑えることが可能となる、という効果を有している。その理由は、複数の論理アドレスからのＴｘＣＬＡＶ信号を、割り当てられた１つの論理アドレスに対してセル送信が開始された時点から一定期間マスクし、擬似的にＰＨＹの有するＦＩＦＯ数を１セル分であるとＡＴＭスイッチに認識させることが出来、従って、ＰＨＹの空きＦＩＦＯ数とＰＨＹが応答として返すＴｘＣＬＡＶ信号の数との状態不一致を無くした為である。
【０１３５】
また、他のＰＨＹ（ＰＨＹ２−２）からのセル送信レートの低下を発生させずに、上述のセル抜けを抑えることが可能となる、という効果を有している。その理由は、複数の論理アドレスからのＲｘＣＬＡＶ信号を、１つの論理アドレスからのＲｘＣＬＡＶ信号に変更しているため、送信したいセル数とＲｘＣＬＡＶ信号数との状態不一致を無くすことが出来、従ってＡＴＭスイッチに必要以上の受信サイクルを発生させない為である。
【０１３６】
次に、本発明の第２の実施形態について説明する。
【０１３７】
第２の実施形態の構成は、図１、図２、図３、図４に示した構成と全く同一である。
【０１３８】
そして、第２の実施形態においては、ＡＴＭスイッチ１のポーリングするＵＴＯＰＩＡアドレスを「０」から「３０」までに拡張している。この場合、ＰＨＹ２−１の論理アドレスは、「０」、「２」、「４」、、、「２８」、「３０」までの１６個を割り当てたものとなる。また、ＡＴＭスイッチ１が全てのＵＴＯＰＩＡアドレスをポーリングする時に要する時間は、アドレス数（３１個）×２クロック＝６４クロックとなり、２基本サイクルが必要となるため、第１のマスク回路４のマスク期間を４基本サイクルに延長している。すなわち、第１のマスク回路４のマスク期間設定部４３に４基本サイクル（２１６クロック）を設定する。
【０１３９】
従って、第２の実施形態によれば、ＰＨＹ２−１に割り当てる論理アドレス数を増大させることが可能となる、という効果を有している。
【０１４０】
また、ＰＨＹ２−１の高速シリアルインタフェース側のレートが、ＵＴＯＰＩＡレベル２バス３側のレートよりかなり遅い場合に、上述した第１のマスク回路４のマスク期間を４基本サイクルに延長することにより、ＰＨＹ２−１は１セル分のＦＩＦＯしか有していないと同様の動作を行うようになる。従って、ＰＨＹ２−１の高速シリアルインタフェース側のレートと、ＵＴＯＰＩＡレベル２バス３側とのレートの違いによるセル抜けを防止可能となる、という効果を有するものとなる。
【０１４１】
【発明の効果】
以上説明したように、本発明のＡＴＭセル送受信制御回路及びその方法は、ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、ＡＴＭレイヤデバイスから物理レイヤデバイスへポーリングを行い、このポーリングに対する応答信号を受信してＡＴＭレイヤデバイスと物理レイヤデバイスとの間でセルを送受信する際に、複数の論理アドレスを有する物理レイヤデバイスからの応答信号を一定期間の間マスクすることが出来るので、セル抜けを生じさせず、かつ、セル送信レートの低下を引き起こさないバスを構成することが可能となる、という効果を有している。
【図面の簡単な説明】
【図１】本発明のＡＴＭセル送受信制御回路の一実施形態を示すブロック図である。
【図２】ＵＴＯＰＩＡレベル２バスの接続形態を示す図である。
【図３】第１のマスク回路の一例を示すブロック図である。
【図４】第２のマスク回路の一例を示すブロック図である。
【図５】本実施形態のＡＴＭスイッチからＰＨＹへのセル送信動作を模式的に示す図である。
【図６】図５の詳細動作を示す図である。
【図７】本実施形態のＡＴＭスイッチのＰＨＹからのセル受信動作を模式的に示す図である。
【図８】図７の詳細動作を示す図である。
【図９】ＵＴＯＰＩＡレベル２インタフェースを説明するためのＡＴＭスイッチと複数のＰＨＹとの構成図である。
【図１０】ＵＴＯＰＩＡレベル２インタフェースのＴｘ側の動作を示すタイミングチャートである。
【図１１】ＵＴＯＰＩＡレベル２インタフェースのＲｘ側の動作を示すタイミングチャートである。
【図１２】ＵＴＯＰＩＡレベル２バスの接続形態の一例を示す図である。
【図１３】従来のＡＴＭスイッチからＰＨＹへのセル送信動作を模式的に示す図である。
【図１４】図１３の詳細動作を示す図である。
【図１５】従来のＡＴＭスイッチのＰＨＹからのセル受信動作を模式的に示す図である。
【符号の説明】
１　　ＡＴＭスイッチ
２　　ＰＨＹ
３　　ＵＴＯＰＩＡレベル２バス
４　　第１のマスク回路
４１　　マスク部
４２　　アドレス設定部
４３　　マスク期間設定部
５　　第２のマスク回路
５１　　マスク部
５２　　アドレス設定部
１１　　ＡＴＭスイッチ
１２　　ＰＨＹ

Claims (16)

1. ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ：非同期転送モード）レイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへポーリングを行い、このポーリングに対する第１の応答信号を受信して、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへセルを送信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御回路であって、
   複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、一定期間の間マスクする制御を行う第１のマスク回路を備える、ことを特徴とするＡＴＭセル送受信制御回路。
2. 前記第１のマスク回路は、複数の論理アドレスを有する前記物理レイヤデバイスの全ての論理アドレスを設定する第１のアドレス設定部と、マスク期間を設定するマスク期間設定部と、前記ＡＴＭレイヤデバイスから複数の論理アドレスを有する前記物理レイヤデバイスへのセルの送信が開始されると、複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、前記マスク期間設定部に設定されている一定期間の間マスクする制御を行う第１のマスク部と、を備えることを特徴とする請求項１に記載のＡＴＭセル送受信制御回路。
3. 前記バスはＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ　Ｔｅｓｔ　ａｎｄ　Ｏｐｅｒａｔｉｏｎ　ＰＨＹ（Ｐｈｙｓｉｃａｌ　Ｌａｙｅｒ　Ｐｒｏｔｏｃｏｌ）　Ｉｎｔｅｒｆａｃｅ　ｆｏｒ　ＡＴＭ　）レベル２バスであり、前記第１の応答信号は前記物理レイヤデバイスがセル受信可能であることを示すＴｘＣＬＡＶ信号である、ことを特徴とする請求項１或いは請求項２に記載のＡＴＭセル送受信制御回路。
4. ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへポーリングを行い、このポーリングに対する第２の応答信号を受信して、前記ＡＴＭレイヤデバイスが前記物理レイヤデバイスからセルを受信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御回路であって、
   複数の論理アドレスを有する前記物理レイヤデバイスからの前記第２の応答信号を、マスクする制御を行う第２のマスク回路を備える、ことを特徴とするＡＴＭセル送受信制御回路。
5. 前記第２のマスク回路は、複数の論理アドレスを有する前記物理レイヤデバイスの一部の論理アドレスを設定する第２のアドレス設定部と、前記第２のアドレス設定部に設定されているアドレスからの前記第２の応答信号をマスクする制御を行う第２のマスク部と、を備えることを特徴とする請求項４に記載のＡＴＭセル送受信制御回路。
6. 前記バスはＵＴＯＰＩＡレベル２バスであり、前記第２の応答信号は前記物理レイヤデバイスがセル送信可能であることを示すＲｘＣＬＡＶ信号である、ことを特徴とする請求項４或いは請求項５に記載のＡＴＭセル送受信制御回路。
7. ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、ＡＴＭレイヤデバイスから物理レイヤデバイスへポーリングを行い、このポーリングに対する第１の応答信号あるいは第２の応答信号を受信して、前記ＡＴＭレイヤデバイスと前記物理レイヤデバイスとの間でセルを送受信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御回路であって、
   複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、一定期間の間マスクする制御を行う第１のマスク回路と、複数の論理アドレスを有する前記物理レイヤデバイスからの前記第２の応答信号を、マスクする制御を行う第２のマスク回路と、を備えることを特徴とするＡＴＭセル送受信制御回路。
8. 前記第１のマスク回路は、複数の論理アドレスを有する前記物理レイヤデバイスの全ての論理アドレスを設定する第１のアドレス設定部と、マスク期間を設定するマスク期間設定部と、前記ＡＴＭレイヤデバイスから複数の論理アドレスを有する前記物理レイヤデバイスへのセルの送信が開始されると、複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、前記マスク期間設定部に設定されている一定期間の間マスクする制御を行う第１のマスク部と、を備え、
   前記第２のマスク回路は、複数の論理アドレスを有する前記物理レイヤデバイスの一部の論理アドレスを設定する第２のアドレス設定部と、前記第２のアドレス設定部に設定されているアドレスからの前記第２の応答信号をマスクする制御を行う第２のマスク部と、を備えることを特徴とする請求項７に記載のＡＴＭセル送受信制御回路。
9. 前記バスはＵＴＯＰＩＡレベル２バスであり、前記第１の応答信号は前記物理レイヤデバイスがセル受信可能であることを示すＴｘＣＬＡＶ信号であり、前記第２の応答信号は前記物理レイヤデバイスがセル送信可能であることを示すＲｘＣＬＡＶ信号である、ことを特徴とする請求項７或いは請求項８に記載のＡＴＭセル送受信制御回路。
10. ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへポーリングを行い、このポーリングに対する第１の応答信号を受信して、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへセルを送信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御方法であって、
    複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、一定期間の間マスクする制御を行う第１の制御ステップを有する、ことを特徴とするＡＴＭセル送受信制御方法。
11. 前記第１の制御ステップは、前記ＡＴＭレイヤデバイスから複数の論理アドレスを有する前記物理レイヤデバイスへのセルの送信が開始されることを検出するステップと、前記セルの送信が開始されると、複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、一定期間の間マスクする制御を行うステップと、を有することを特徴とする請求項１０に記載のＡＴＭセル送受信制御方法。
12. 前記バスはＵＴＯＰＩＡレベル２バスであり、前記第１の応答信号は前記物理レイヤデバイスがセル受信可能であることを示すＴｘＣＬＡＶ信号である、ことを特徴とする請求項１０或いは請求項１１に記載のＡＴＭセル送受信制御方法。
13. ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、前記ＡＴＭレイヤデバイスから前記物理レイヤデバイスへポーリングを行い、このポーリングに対する第２の応答信号を受信して、前記ＡＴＭレイヤデバイスが前記物理レイヤデバイスからセルを受信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御方法であって、
    複数の論理アドレスを有する前記物理レイヤデバイスからの前記第２の応答信号を、マスクする制御を行う第２の制御ステップを有する、ことを特徴とするＡＴＭセル送受信制御方法。
14. 前記バスはＵＴＯＰＩＡレベル２バスであり、前記第２の応答信号は前記物理レイヤデバイスがセル送信可能であることを示すＲｘＣＬＡＶ信号である、ことを特徴とする請求項１３に記載のＡＴＭセル送受信制御方法。
15. ＡＴＭレイヤデバイスと複数の物理レイヤデバイスとがバスを介して接続され、ＡＴＭレイヤデバイスから物理レイヤデバイスへポーリングを行い、このポーリングに対する第１の応答信号あるいは第２の応答信号を受信して、前記ＡＴＭレイヤデバイスと前記物理レイヤデバイスとの間でセルを送受信するようにしたＡＴＭ装置におけるＡＴＭセル送受信制御方法であって、
    複数の論理アドレスを有する前記物理レイヤデバイスからの前記第１の応答信号を、一定期間の間マスクする制御を行う第１の制御ステップと、複数の論理アドレスを有する前記物理レイヤデバイスからの前記第２の応答信号を、マスクする制御を行う第２の制御ステップと、を有することを特徴とするＡＴＭセル送受信制御方法。
16. 前記バスはＵＴＯＰＩＡレベル２バスであり、前記第１の応答信号は前記物理レイヤデバイスがセル受信可能であることを示すＴｘＣＬＡＶ信号であり、前記第２の応答信号は前記物理レイヤデバイスがセル送信可能であることを示すＲｘＣＬＡＶ信号である、ことを特徴とする請求項１５に記載のＡＴＭセル送受信制御方法。

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