JP3613203B2 - セル送信制御回路及びその方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明はセル送信制御回路及びその方法に関し、特にATMレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、ATMレイヤ処理部から物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して物理レイヤ処理部へセルを送信するようにしたUTOPIA(Universal Test & Operations PHY Interface for ATM )におけるセル送信制御方式に関するものである。
【0002】
【従来の技術】
ATM(Asynchronous Transfer Mode)通信システムにおけるATMレイヤと物理レイヤとの間のインタフェースとして、UTOPIAと称する仕様が規定されており、ATMレイヤ処理部と物理レイヤ処理部(PHYチップ:Physical Layerチップ)との間は、UTOPIAレベル2に準拠したインタフェースバス(UTOPIAレベル2バス)にて接続されている。
【0003】
ATMレイヤ処理部から物理レイヤ処理部へセル送信を行う場合には、ATMレイヤ処理部から物理レイヤ処理部へポーリングを行い、物理レイヤ処理部はこのポーリングを受信すると、応答信号を生成してATMレイヤ処理部へ送信する。そして、ATM処理部はこの応答信号を受信して始めてセルを物理レイヤ処理部へ送信するようになっている。この応答信号はTXCLAV信号と称されており、物理レイヤ処理部がセルを受信可能かどうかを示す信号である。
【0004】
このTXCLAV信号は物理レイヤ処理部であるPHYにおけるFIFO(Fisrt In First Out)メモリに空き容量がある場合にアサートされるものであり、物理レイヤ処理部のUTOPIAバスコントローラはこのTXCLAV信号をみてセル送信許可/禁止を決定するようになっている。PHYにおいて、FIFOに空きがあると判断されるセル数と、UTOPIAバスコントローラにおいてTXCLAV信号がアサートのときに送信可能と判断されるセル数とが一致していない場合がある。
【0005】
後者のセル数が多い場合には、PHYがセルを引取りきれずにセル廃棄をなす可能性がある。また、両者のセル数が一致している場合でも、PHYからの送信先であるPHYのFIFOの容量や、そのPHYと接続されているUTOPIAバスコントローラ間の伝送レートによってもセル廃棄が発生する可能性がある。
【0006】
これ等は全てUTOPIAバスコントローラから出力されるセルの送信レートに関係している。このUTOPIAバスコントローラは送信レートを調整する機能を有しているものが多いが、セル送信間隔を保証できるものは少ない。セル送信間隔を保証できるものがあったとしても、その間隔は1〜3セル程度であり、あまり効果は期待できない。
【0007】
【発明が解決しようとする課題】
ここで、図4を参照して従来技術の上記問題点を更に述べる。図4において、UTOPIAバスコントローラ10および60間で、各PHY20,50を通してATMセルの送受信を行っているものとする。UTOPIAバスコントローラ10とPHY20間およびUTOPIAバスコントローラ60とPHY50間はUTOPIAレベル2バス40,70を用い、PHY20,50間は差動信号80,90を用いている。このとき、UTOPIAバスコントローラ10,60がUTOPIAバスマスターであり、各PHY20,50がスレーブとなる。
【0008】
UTOPIAバスコントローラ10から各PHY20,50を通して、UTOPIAバスコントローラ60へセルを送信する場合、UTOPIAレベル2インタフェース40,70および差動信号80,90の伝送速度を考慮することが重要である。UTOPIAバスコントローラ10,60はATMセルのヘッダ変換等を行うためセルバッファ等を有していることが多いが、PHY20,50は内蔵FIFOのみである場合が多く、その容量は数セルである。中には容量が1セル分のFIFOしか有していない場合もあり、UTOPIAバスコントローラTXCLAV制御によっては、FIFOフル(満杯)によりATMセルが欠落する恐れある。
【0009】
また、UTOPIAバスコントローラ10に接続されるPHYは複数になることもあるために、UTOPIAレベル2インタフェース40の伝送レートがUTOPIAレベル2インタフェース70の伝送レートよりも大きくなることがある。UTOPIAレベル2インタフェース40のトラフィックが一時的に高くなると、PHY20,50でセルが廃棄される可能性が生じるのである。
【0010】
本発明の目的は、セル廃棄を防止し得る簡単な構成のセル送信制御回路及びその方法を提供することである。
【0011】
【課題を解決するための手段】
本発明によれば、ATMレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、前記ATMレイヤ処理部から前記物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して前記物理レイヤ処理部へセルを送信するようにした通信システムにおけるセル送信制御回路であって、前記ATMレイヤ処理部からの前記ポーリングの回数が所定回数(2以上の回数)に達した時に始めて前記応答信号を生成制御する制御手段を含むことを特徴とするセル送信制御回路が得られる。
【0012】
そして、前記制御手段は、前記ポーリングの回数を計数するカウンタと、このカウント出力が前記所定回数に対応する値に達した時に、前記応答信号を生成する応答信号生成回路とを有することを特徴としており、また前記バスはUTOPIA(Universal Test & Operations PHY Interface for ATM )レベル2バスであり、前記応答信号は前記物理レイヤ処理部が受信可能状態を示すTXCLAV信号であることを特徴とする。
【0013】
本発明によれば、ATMレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、前記ATMレイヤ処理部から前記物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して前記物理レイヤ処理部へセルを送信するようにした通信システムにおけるセル送信制御方法であって、前記ATMレイヤ処理部からの前記ポーリングの回数が所定回数(2以上の回数)に達した時に始めて前記応答信号を生成制御する制御ステップを含むことを特徴とするセル送信制御方法が得られる。
【0014】
そして、前記制御ステップは、前記ポーリングの回数を計数するステップと、この計数出力が前記所定回数に対応する値に達した時に、前記応答信号を生成するステップとを有することを特徴とする。
【0015】
本発明の作用を述べる。上述したように、UTOPIAレベル2バスでは、ATMレイヤからPHYにセルを送信する際に、ATMレイヤからポーリングを行ってこのポーリングに対する応答信号であるTXCLAV信号を用いてセルが送信可能かどうかを判断しているが、PHYによっては内蔵FIFOが1セル分しかなかったり、規格に準拠しないタイミングでTXCLAV信号を送信するものがあるので、これを補うために、本発明では、セル送信間隔を一定間隔以上に保つことでセル欠落を防止する回路を付加している。
【0016】
具体的には、ATMレイヤ処理部からPHYへのポーリング回数を計数してこの計数値が所定値以上になった時に始めてTXCLAV信号を生成してATMレイヤ処理部へ送出する構成とするのである。こうすることで、セル送信間隔を一定間隔以上に保つことができ、セル欠落が防止される。
【0017】
【発明の実施の形態】
以下に図面を参照しつつ本発明の実施例を説明する。図1は本発明の実施例の概略システム構成図であ。図2を参照すると、セル送信間隔制御回路30を用いて、ATMレイヤ処理部であるUTOPIAレベル2インタフェース40において、同一PHYに送信するセルの間隔を一定間隔以上とすることで、セルの欠落を防ぐ構成である。
【0018】
セル送信間隔制御回路30はUTOPIAレベル2バス40におけるTXADDR[4:0](ポーリングのためのアドレス信号)42およびTXCLK(システムクロック信号)41、TXENB_B(イネーブル信号)43を用いて、TXCLAV46を制御する。TXADDR[4:0]42がPHY20を示す有効アドレスで、且つその直後にTXENB_B43がアサートされ、セルの送信が開始されると、次のポーリングタイミングより、PHY20を示すTXADDR[4:0]42が出力されると、一定回数間TXCLAV46をネゲートする。
【0019】
この一定回数はUTOPIAレベル2バス40に接続されているPHYの数およびUTOPIAレベル2バス40の伝送レートにより決定される。TXCLAVをネゲートする回数は“N(2以上の整数)”とする。PHY21,22に関しても同様かつ個別に制御を行うものとする。
【0020】
UTOPIAバスコントローラ10はTXCLAVがアサートされて始めてセルを送信可能と判断し、セルを送出する。したがって、PHY20のポーリングN回分はセルの間隔を空けることができる。
【0021】
図2は本発明の実施例の回路構成を示す図である。図2を参照すると、セル送信間隔制御回路30はLD(ロード)信号生成回路31およびEN(イネーブル)信号生成回路32、カウンタ34、TXCLAV制御回路35を有し、UTOPIAレベル2バス40からの信号によりTXCLAV信号の生成を制御するものである。
【0022】
LD信号生成回路31では、TXADDR[4:0]42とTXCLK41、TXENB_B43を用いてUTOPIAバスコントローラ10からPHY20に対してATMセルが送信されたことを検出し、LD信号36を出力(アサート)する。LD信号36がアサートされると、カウンタ34に対してカウンタ初期値33“N”が設定(ロード)される。また、EN信号生成回路32では、TXADDR[4;0]42とTXCLK41とを用いてPHY20がポーリングされているタイミングを検出し、カウンタ34に対してEN信号37をアサートする。
【0023】
カウンタ34はLD信号36によりカウンタ初期値33“N”が設定され、EN信号37がアサートされる毎に、カウンタ値を1つずつデクリメントしC_out(計数出力)信号38を出力する。TXCLAV制御回路35は、EN信号37よりTXCLAVを出力するタイミングを検出し、C_out信号38の値を確認してTXCLAV信号を制御する。C_out信号38が“0”を示していれば、TXCLAVを“H”(ハイレベル)にアサートし、“0”以外を示していればTXCLAVを“L”(ローレベル)にネゲートする。
【0024】
PHY21,22についてそれぞれ同様の回路を用意し、それぞれのポーリングタイミングのときにTXCLAVを制御する。PHY20,21,22をポーリングするタイミング毎にTXCLAVを制御することで、UTOPIAバスコントローラ10からのセル送信許可/禁止を制御することができる。即ち、同一PHY20に対してATMセルを出力する間隔を制御することが可能となる。なお、TXDATA[7:0](セルデータ)45,TXSOC(スタートオブセル)44は、直接PHY20,21,22に入力される。
【0025】
図3は図2の回路の動作を示すタイミングチャートである。図2において、カウンタ初期値33をN=“10”とする。従って、C_out信号38の取り得る値の範囲は0〜10である。各PHY20,21,22にそれぞれ固有アドレス“0”,“1”,“2”が割り当てられているものとする。UTOPIAバスコントローラ10はTXCLK41に同期して動作する。TXADDR[4:0]42を出力し、どのスレーブにセルを送信するかを示す。
【0026】
TXENB_B43をネゲート(Hレベルとする)時に、送信したいPHYのアドレスをTXADDR[4:0]42に出力する。出力後、次のクロックでTXENB_B43をアサート(Lレベルとする)すると同時に、TXSOC44をアサートし、TXDATA[7:0]45に有効なセルを出力する。
【0027】
各PHY20,21,22はTXADDR[4:0]42およびTXENB_B43により、自分宛の送信セルであることを認識すると、TXSOC44がアサートされたタイミングから有効セルとしてTXDATA[7:0]45を受信する。なお、スタートオブセル(SOC)44はセルヘッダH1のタイミングでアサートされるものとしている。
【0028】
図3はPHY20(TXADDR[4:0]=0)へATMセルを送信した時のタイミングチャートである。セル送信間隔制御回路30では、UTOPIAバスコントローラ10から出力されるTXADDR[4:0]42を取り込み、LD信号生成回路31において、その値を“0”(該当PHYアドレス)と比較する。比較結果が一致している時、次のTXCLK41の立上がり変化においてTXENB_B43がアサートされれば、LD信号36をアサートし、TXENB_B43がネゲートのままであれば、LD信号はネゲートのままである。比較結果が一致していない場合は、LD信号はネゲートのままとする。LD信号36がアサートされると、カウンタ34にカウンタ初期値33として“10”が設定される。即ちC_out信号38=“10”となる。
【0029】
EN信号生成回路32において、TXADDR[4:0]42と該当PHYアドレス“0”と比較する。比較結果が一致していれば、EN信号37をアサートし、一致していなければネゲートする。カウンタ34では、EN信号37がアサートされる度に、C_out信号38を“0”になるまでデクリメントする。C_out信号38が“0”のときは、EN信号37がアサートされても“0”のままとする。
【0030】
TXCLAV制御回路35では、EN信号37よりTXCLAV46を出力できるタイミングを検出する。UTOPIAバスコントローラ10でのポーリング動作は、TXADDR[4:0]42を出力した次のTXCLK41の立上がりでTXCLAV46を検出するため、TXCLAV制御回路35ではEN信号37がアサートされてからTXCLK41で1クロック分のパルスを出力する。C_out信号38が“0”を示している場合は、TXCLAV46を“H”をアサートし、C_out信号38が“0”以外を示している場合は、TXCLAV46は“L”にネゲートされる。
【0031】
PHY21,22については、同様の動作を行うセル送信間隔制御回路30をそれぞれ1つずつ必要とする。該当PHYアドレスについては、PHY21が“1”、PHY22が“2”となる。それ以外の動作はPHY20と同様である。
【0032】
UTOPIAバスコントローラ10からPHY20へセルが送信されると、カウンタ34に初期値“10”が設定され、PHY20がポーリングされる毎にデクリメントされ、C_out信号38が“0”となるまで、TXADDR[4:0]=0に対応するTXCLAV46がネゲートされる。従って、TXCLAV46がネゲートされている間は、UTOPIAバスコントローラ10からATMセルが送信されることはなく、PHY20に対するATMセルの送信間隔を一定間隔以上あけることができるのである。
【0033】
なお、カウンタ初期値を“N”として、EN信号が発生され度にカウンタをデクリメントしているが、カウンタ初期値を“0”として、EN信号によりインクリメントして計数出力が“0”になったときにTXCLAV46を生成する様にしても良いことは勿論である。
【0034】
【発明の効果】
本発明による効果は、ATMレイヤ処理部であるUTOPIAバスコントローラから物理レイヤ処理部である各PHYにATMセルを送信する際、トラフィックが高くなり伝送レートが大きくなった場合においてもセルを欠落させることなく送信することが可能となる点である。また、UTOPIAハスコントローラに送信レートを調整する機能がついていなかったり、各PHYの送信FIFOの容量が少ない場合においても有効である。その理由は、カウンタに設定した回数分のポーリングにおいてTXCLAVをネゲートすることにより、同一PHYに対して送信されるATMセルの間隔を一定時間空けることができるためである。
【図面の簡単な説明】
【図1】本発明の実施例の概略しシステム構成を示す図である。
【図2】図1の具体例を示す図である。
【図3】本発明の実施例の動作を示すタイミングチャートである。
【図4】従来技術を説明する図である。
【符号の説明】
10 UTOPIAバスコントローラ
20〜22 PHY
30 セル送信間隔制御回路
31 LD信号生成回路
32 EN信号生成回路
33 カウンタ初期値“N”
34 カウンタ
35 TXCLAV制御回路
40 UTOPIAレベル2バス
【発明の属する技術分野】
本発明はセル送信制御回路及びその方法に関し、特にATMレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、ATMレイヤ処理部から物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して物理レイヤ処理部へセルを送信するようにしたUTOPIA(Universal Test & Operations PHY Interface for ATM )におけるセル送信制御方式に関するものである。
【0002】
【従来の技術】
ATM(Asynchronous Transfer Mode)通信システムにおけるATMレイヤと物理レイヤとの間のインタフェースとして、UTOPIAと称する仕様が規定されており、ATMレイヤ処理部と物理レイヤ処理部(PHYチップ:Physical Layerチップ)との間は、UTOPIAレベル2に準拠したインタフェースバス(UTOPIAレベル2バス)にて接続されている。
【0003】
ATMレイヤ処理部から物理レイヤ処理部へセル送信を行う場合には、ATMレイヤ処理部から物理レイヤ処理部へポーリングを行い、物理レイヤ処理部はこのポーリングを受信すると、応答信号を生成してATMレイヤ処理部へ送信する。そして、ATM処理部はこの応答信号を受信して始めてセルを物理レイヤ処理部へ送信するようになっている。この応答信号はTXCLAV信号と称されており、物理レイヤ処理部がセルを受信可能かどうかを示す信号である。
【0004】
このTXCLAV信号は物理レイヤ処理部であるPHYにおけるFIFO(Fisrt In First Out)メモリに空き容量がある場合にアサートされるものであり、物理レイヤ処理部のUTOPIAバスコントローラはこのTXCLAV信号をみてセル送信許可/禁止を決定するようになっている。PHYにおいて、FIFOに空きがあると判断されるセル数と、UTOPIAバスコントローラにおいてTXCLAV信号がアサートのときに送信可能と判断されるセル数とが一致していない場合がある。
【0005】
後者のセル数が多い場合には、PHYがセルを引取りきれずにセル廃棄をなす可能性がある。また、両者のセル数が一致している場合でも、PHYからの送信先であるPHYのFIFOの容量や、そのPHYと接続されているUTOPIAバスコントローラ間の伝送レートによってもセル廃棄が発生する可能性がある。
【0006】
これ等は全てUTOPIAバスコントローラから出力されるセルの送信レートに関係している。このUTOPIAバスコントローラは送信レートを調整する機能を有しているものが多いが、セル送信間隔を保証できるものは少ない。セル送信間隔を保証できるものがあったとしても、その間隔は1〜3セル程度であり、あまり効果は期待できない。
【0007】
【発明が解決しようとする課題】
ここで、図4を参照して従来技術の上記問題点を更に述べる。図4において、UTOPIAバスコントローラ10および60間で、各PHY20,50を通してATMセルの送受信を行っているものとする。UTOPIAバスコントローラ10とPHY20間およびUTOPIAバスコントローラ60とPHY50間はUTOPIAレベル2バス40,70を用い、PHY20,50間は差動信号80,90を用いている。このとき、UTOPIAバスコントローラ10,60がUTOPIAバスマスターであり、各PHY20,50がスレーブとなる。
【0008】
UTOPIAバスコントローラ10から各PHY20,50を通して、UTOPIAバスコントローラ60へセルを送信する場合、UTOPIAレベル2インタフェース40,70および差動信号80,90の伝送速度を考慮することが重要である。UTOPIAバスコントローラ10,60はATMセルのヘッダ変換等を行うためセルバッファ等を有していることが多いが、PHY20,50は内蔵FIFOのみである場合が多く、その容量は数セルである。中には容量が1セル分のFIFOしか有していない場合もあり、UTOPIAバスコントローラTXCLAV制御によっては、FIFOフル(満杯)によりATMセルが欠落する恐れある。
【0009】
また、UTOPIAバスコントローラ10に接続されるPHYは複数になることもあるために、UTOPIAレベル2インタフェース40の伝送レートがUTOPIAレベル2インタフェース70の伝送レートよりも大きくなることがある。UTOPIAレベル2インタフェース40のトラフィックが一時的に高くなると、PHY20,50でセルが廃棄される可能性が生じるのである。
【0010】
本発明の目的は、セル廃棄を防止し得る簡単な構成のセル送信制御回路及びその方法を提供することである。
【0011】
【課題を解決するための手段】
本発明によれば、ATMレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、前記ATMレイヤ処理部から前記物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して前記物理レイヤ処理部へセルを送信するようにした通信システムにおけるセル送信制御回路であって、前記ATMレイヤ処理部からの前記ポーリングの回数が所定回数(2以上の回数)に達した時に始めて前記応答信号を生成制御する制御手段を含むことを特徴とするセル送信制御回路が得られる。
【0012】
そして、前記制御手段は、前記ポーリングの回数を計数するカウンタと、このカウント出力が前記所定回数に対応する値に達した時に、前記応答信号を生成する応答信号生成回路とを有することを特徴としており、また前記バスはUTOPIA(Universal Test & Operations PHY Interface for ATM )レベル2バスであり、前記応答信号は前記物理レイヤ処理部が受信可能状態を示すTXCLAV信号であることを特徴とする。
【0013】
本発明によれば、ATMレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、前記ATMレイヤ処理部から前記物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して前記物理レイヤ処理部へセルを送信するようにした通信システムにおけるセル送信制御方法であって、前記ATMレイヤ処理部からの前記ポーリングの回数が所定回数(2以上の回数)に達した時に始めて前記応答信号を生成制御する制御ステップを含むことを特徴とするセル送信制御方法が得られる。
【0014】
そして、前記制御ステップは、前記ポーリングの回数を計数するステップと、この計数出力が前記所定回数に対応する値に達した時に、前記応答信号を生成するステップとを有することを特徴とする。
【0015】
本発明の作用を述べる。上述したように、UTOPIAレベル2バスでは、ATMレイヤからPHYにセルを送信する際に、ATMレイヤからポーリングを行ってこのポーリングに対する応答信号であるTXCLAV信号を用いてセルが送信可能かどうかを判断しているが、PHYによっては内蔵FIFOが1セル分しかなかったり、規格に準拠しないタイミングでTXCLAV信号を送信するものがあるので、これを補うために、本発明では、セル送信間隔を一定間隔以上に保つことでセル欠落を防止する回路を付加している。
【0016】
具体的には、ATMレイヤ処理部からPHYへのポーリング回数を計数してこの計数値が所定値以上になった時に始めてTXCLAV信号を生成してATMレイヤ処理部へ送出する構成とするのである。こうすることで、セル送信間隔を一定間隔以上に保つことができ、セル欠落が防止される。
【0017】
【発明の実施の形態】
以下に図面を参照しつつ本発明の実施例を説明する。図1は本発明の実施例の概略システム構成図であ。図2を参照すると、セル送信間隔制御回路30を用いて、ATMレイヤ処理部であるUTOPIAレベル2インタフェース40において、同一PHYに送信するセルの間隔を一定間隔以上とすることで、セルの欠落を防ぐ構成である。
【0018】
セル送信間隔制御回路30はUTOPIAレベル2バス40におけるTXADDR[4:0](ポーリングのためのアドレス信号)42およびTXCLK(システムクロック信号)41、TXENB_B(イネーブル信号)43を用いて、TXCLAV46を制御する。TXADDR[4:0]42がPHY20を示す有効アドレスで、且つその直後にTXENB_B43がアサートされ、セルの送信が開始されると、次のポーリングタイミングより、PHY20を示すTXADDR[4:0]42が出力されると、一定回数間TXCLAV46をネゲートする。
【0019】
この一定回数はUTOPIAレベル2バス40に接続されているPHYの数およびUTOPIAレベル2バス40の伝送レートにより決定される。TXCLAVをネゲートする回数は“N(2以上の整数)”とする。PHY21,22に関しても同様かつ個別に制御を行うものとする。
【0020】
UTOPIAバスコントローラ10はTXCLAVがアサートされて始めてセルを送信可能と判断し、セルを送出する。したがって、PHY20のポーリングN回分はセルの間隔を空けることができる。
【0021】
図2は本発明の実施例の回路構成を示す図である。図2を参照すると、セル送信間隔制御回路30はLD(ロード)信号生成回路31およびEN(イネーブル)信号生成回路32、カウンタ34、TXCLAV制御回路35を有し、UTOPIAレベル2バス40からの信号によりTXCLAV信号の生成を制御するものである。
【0022】
LD信号生成回路31では、TXADDR[4:0]42とTXCLK41、TXENB_B43を用いてUTOPIAバスコントローラ10からPHY20に対してATMセルが送信されたことを検出し、LD信号36を出力(アサート)する。LD信号36がアサートされると、カウンタ34に対してカウンタ初期値33“N”が設定(ロード)される。また、EN信号生成回路32では、TXADDR[4;0]42とTXCLK41とを用いてPHY20がポーリングされているタイミングを検出し、カウンタ34に対してEN信号37をアサートする。
【0023】
カウンタ34はLD信号36によりカウンタ初期値33“N”が設定され、EN信号37がアサートされる毎に、カウンタ値を1つずつデクリメントしC_out(計数出力)信号38を出力する。TXCLAV制御回路35は、EN信号37よりTXCLAVを出力するタイミングを検出し、C_out信号38の値を確認してTXCLAV信号を制御する。C_out信号38が“0”を示していれば、TXCLAVを“H”(ハイレベル)にアサートし、“0”以外を示していればTXCLAVを“L”(ローレベル)にネゲートする。
【0024】
PHY21,22についてそれぞれ同様の回路を用意し、それぞれのポーリングタイミングのときにTXCLAVを制御する。PHY20,21,22をポーリングするタイミング毎にTXCLAVを制御することで、UTOPIAバスコントローラ10からのセル送信許可/禁止を制御することができる。即ち、同一PHY20に対してATMセルを出力する間隔を制御することが可能となる。なお、TXDATA[7:0](セルデータ)45,TXSOC(スタートオブセル)44は、直接PHY20,21,22に入力される。
【0025】
図3は図2の回路の動作を示すタイミングチャートである。図2において、カウンタ初期値33をN=“10”とする。従って、C_out信号38の取り得る値の範囲は0〜10である。各PHY20,21,22にそれぞれ固有アドレス“0”,“1”,“2”が割り当てられているものとする。UTOPIAバスコントローラ10はTXCLK41に同期して動作する。TXADDR[4:0]42を出力し、どのスレーブにセルを送信するかを示す。
【0026】
TXENB_B43をネゲート(Hレベルとする)時に、送信したいPHYのアドレスをTXADDR[4:0]42に出力する。出力後、次のクロックでTXENB_B43をアサート(Lレベルとする)すると同時に、TXSOC44をアサートし、TXDATA[7:0]45に有効なセルを出力する。
【0027】
各PHY20,21,22はTXADDR[4:0]42およびTXENB_B43により、自分宛の送信セルであることを認識すると、TXSOC44がアサートされたタイミングから有効セルとしてTXDATA[7:0]45を受信する。なお、スタートオブセル(SOC)44はセルヘッダH1のタイミングでアサートされるものとしている。
【0028】
図3はPHY20(TXADDR[4:0]=0)へATMセルを送信した時のタイミングチャートである。セル送信間隔制御回路30では、UTOPIAバスコントローラ10から出力されるTXADDR[4:0]42を取り込み、LD信号生成回路31において、その値を“0”(該当PHYアドレス)と比較する。比較結果が一致している時、次のTXCLK41の立上がり変化においてTXENB_B43がアサートされれば、LD信号36をアサートし、TXENB_B43がネゲートのままであれば、LD信号はネゲートのままである。比較結果が一致していない場合は、LD信号はネゲートのままとする。LD信号36がアサートされると、カウンタ34にカウンタ初期値33として“10”が設定される。即ちC_out信号38=“10”となる。
【0029】
EN信号生成回路32において、TXADDR[4:0]42と該当PHYアドレス“0”と比較する。比較結果が一致していれば、EN信号37をアサートし、一致していなければネゲートする。カウンタ34では、EN信号37がアサートされる度に、C_out信号38を“0”になるまでデクリメントする。C_out信号38が“0”のときは、EN信号37がアサートされても“0”のままとする。
【0030】
TXCLAV制御回路35では、EN信号37よりTXCLAV46を出力できるタイミングを検出する。UTOPIAバスコントローラ10でのポーリング動作は、TXADDR[4:0]42を出力した次のTXCLK41の立上がりでTXCLAV46を検出するため、TXCLAV制御回路35ではEN信号37がアサートされてからTXCLK41で1クロック分のパルスを出力する。C_out信号38が“0”を示している場合は、TXCLAV46を“H”をアサートし、C_out信号38が“0”以外を示している場合は、TXCLAV46は“L”にネゲートされる。
【0031】
PHY21,22については、同様の動作を行うセル送信間隔制御回路30をそれぞれ1つずつ必要とする。該当PHYアドレスについては、PHY21が“1”、PHY22が“2”となる。それ以外の動作はPHY20と同様である。
【0032】
UTOPIAバスコントローラ10からPHY20へセルが送信されると、カウンタ34に初期値“10”が設定され、PHY20がポーリングされる毎にデクリメントされ、C_out信号38が“0”となるまで、TXADDR[4:0]=0に対応するTXCLAV46がネゲートされる。従って、TXCLAV46がネゲートされている間は、UTOPIAバスコントローラ10からATMセルが送信されることはなく、PHY20に対するATMセルの送信間隔を一定間隔以上あけることができるのである。
【0033】
なお、カウンタ初期値を“N”として、EN信号が発生され度にカウンタをデクリメントしているが、カウンタ初期値を“0”として、EN信号によりインクリメントして計数出力が“0”になったときにTXCLAV46を生成する様にしても良いことは勿論である。
【0034】
【発明の効果】
本発明による効果は、ATMレイヤ処理部であるUTOPIAバスコントローラから物理レイヤ処理部である各PHYにATMセルを送信する際、トラフィックが高くなり伝送レートが大きくなった場合においてもセルを欠落させることなく送信することが可能となる点である。また、UTOPIAハスコントローラに送信レートを調整する機能がついていなかったり、各PHYの送信FIFOの容量が少ない場合においても有効である。その理由は、カウンタに設定した回数分のポーリングにおいてTXCLAVをネゲートすることにより、同一PHYに対して送信されるATMセルの間隔を一定時間空けることができるためである。
【図面の簡単な説明】
【図1】本発明の実施例の概略しシステム構成を示す図である。
【図2】図1の具体例を示す図である。
【図3】本発明の実施例の動作を示すタイミングチャートである。
【図4】従来技術を説明する図である。
【符号の説明】
10 UTOPIAバスコントローラ
20〜22 PHY
30 セル送信間隔制御回路
31 LD信号生成回路
32 EN信号生成回路
33 カウンタ初期値“N”
34 カウンタ
35 TXCLAV制御回路
40 UTOPIAレベル2バス
Claims (6)
- ATMレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、前記ATMレイヤ処理部から前記物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して前記物理レイヤ処理部へセルを送信するようにした通信システムにおけるセル送信制御回路であって、
前記ATMレイヤ処理部からの前記ポーリングの回数が所定回数(2以上の回数)に達した時に始めて前記応答信号を生成制御する制御手段を含むことを特徴とするセル送信制御回路。 - 前記制御手段は、前記ポーリングの回数を計数するカウンタと、このカウント出力が前記所定回数に対応する値に達した時に、前記応答信号を生成する応答信号生成回路とを有することを特徴とする請求項1記載のセル送信制御回路。
- 前記バスはUTOPIA(Universal Test & Operations PHY Interface for ATM )レベル2バスであり、前記応答信号は前記物理レイヤ処理部が受信可能状態を示すTXCLAV信号であることを特徴とする請求項1または2記載のセル送信制御回路。
- ATMレイヤ処理部と物理レイヤ処理部とがバスを介して接続され、前記ATMレイヤ処理部から前記物理レイヤ処理部へポーリングを行いこのポーリングに対する応答信号を受信して前記物理レイヤ処理部へセルを送信するようにした通信システムにおけるセル送信制御方法であって、
前記ATMレイヤ処理部からの前記ポーリングの回数が所定回数(2以上の回数)に達した時に始めて前記応答信号を生成制御する制御ステップを含むことを特徴とするセル送信制御方法。 - 前記制御ステップは、前記ポーリングの回数を計数するステップと、この計数出力が前記所定回数に対応する値に達した時に、前記応答信号を生成するステップとを有することを特徴とする請求項4記載のセル送信制御方法。
- 前記バスはUTOPIA(Universal Test & Operations PHY Interface for ATM )レベル2バスであり、前記応答信号は前記物理レイヤ処理部が受信可能状態を示すTXCLAV信号であることを特徴とする請求項4または5記載のセル送信制御方法。
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