CN1192000A - 时钟信号供给装置 - Google Patents

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Abstract

本发明时钟信号供给装置使各同步检测器从单元输入数据提取时钟信号和同步信号,与同步信号同步输出来自单元输入数据的输入数据。时钟信号送到主时钟发生器以发生主时钟信号。输入数据连同同步信号输往时钟信号供给电路,根据输入数据的第1位判断该数据合格否。在合格时时钟信号供给电路在执行给定逻辑运算所需时间里将主时钟信号作为时钟信号输往相应的功能块。只在请求时允许向可构成ATM交换机的功能块提供其时钟信号,以减少噪声和能耗。

Description

时钟信号供给装置
本发明涉及时钟信号供给装置，特别是涉及提供时钟信号给像异步传送模式(下称ATM)通信中的交换机那样的串行数据处理切换系统中的多个功能块的的时钟信号供给装置。
由于电子装置为了高质量、高速度地进行处理而大大提高时钟信号的频率，出现了包括时钟信号噪声引起的电子装置的误动作和功率消耗的增加在内的问题。为了减少噪声和降低功率消耗，使用了一种时钟信号控制技术，电子装置的功能块只是在进行逻辑运算时才能得到时钟信号供给。
例如在日本专利特开平4-302014号公报描述了一种在功能块的动作时刻提供时钟信号的逻辑电路驱动装置。这种逻辑电路驱动装置如图4所示，包含进行一系列逻辑运算的功能块1、2、3。该功能块1收到动作数据信号4a，开始进行逻辑运算，并且在进行逻辑运算时输出动作数据信号4b。功能块2为开始逻辑运算而对动作数据信号4b作出响应，并且在进行逻辑运算时输出动作数据信号4c。然後将动作数据信号4c提供给功能块3，该功能块依序开始其逻辑运算。
逻辑电路驱动装置还包含顺序控制器5，从各个功能块1、2和3分别向该顺序控制器5馈送状态数据信号6a、6b和6c。还向顺序控制器5提供主时钟信号7。根据状态数据信号6a、6b和6c，顺序控制器5产生包括时钟信号CLK和一些其他信号的动作信号8a、8b和8c，并分别传送给功能块1、2和3。功能块1、2和3还装入共同的复位信号9。
在动作时，当逻辑电路驱动装置没有得到动作数据信号4a时，功能块1不动作，不输出动作数据信号4b和状态数据信号6a。从而，功能块1不能接收动作信号8a，因而也不能接收来自顺序控制器5的时钟信号CLK。同样，功能块2和3也得不到动作信号4b和4c，因而也接收不到时钟信号CLK。
功能块1一收到功能数据信号4a，即开始向顺序控制器5传送状态数据信号6a。顺序控制器5响应于状态数据信号6a，向功能块1输出动作信号8a。功能块1收到动作信号8a中的时钟信号CLK，然后执行其逻辑运算。在执行逻辑运算时，功能块1向功能块2传送动作数据信号4b。功能块2一收到动作数据信号4b即开始进行与功能块1相同的动作。
功能块1和2以这种方式向后续的功能块2和3提供其各自的动作数据信号4b和4c。被动作数据信号4a、4b、4c所激励的功能块1、2、3分别向顺序控制器5输出状态数据信号6a、6b、6c，并且依序接收来自顺序控制器5的时钟信号CLK，进行其逻辑运算。
这种传统的逻辑电路驱动装置存在着要解决的缺点。由于功能块1～3只是在装入动作数据信号4a～4c时才开始动作，必须对各功能块编制程序，按照时间顺序进行操作，因而很难适用于任何实用系统。
例如，在像ATM交换机那样必须不使用动作数据信号4a，而根据接收到的数据动作的特定系统中，按决定于接收到的数据的不同顺序启动功能块。上述传统的逻辑电路驱动装置在有效地控制时钟信号上可能是困难的。
本发明的主要目的在于提供一种新的、改良的，适用于不对功能块编制程序以按照时间顺序进行操作的系统的时钟信号供给装置。
本发明的另一目的在于提供一种新的、改良的，用于根据要被处理的数据控制时钟信号的供给的时钟信号供给装置。
本发明的又一目的在于提供一种新的、改良的，只是在功能块请求时才向它提供时钟信号，从而能够消除来自不想要的时钟信号的噪声，并且减小功率消耗的时钟信号供给装置。
为了达到这一目的，时钟信号发生装置包括多个时钟信号发生电路，用于接收在其前头具有指示该数据是否合格的指示符位(bit)的串行模式的输入数据，并且向根据各自的时钟信号进行逻辑运算的相应的功能块提供时钟信号。
时钟信号供给电路包括：用于接收分配给相应的功能块的输入数据以及指示输入数据的开始时刻的同步信号，并且在根据指示符位判断输入数据为合格输入数据时，在完成该功能块的逻辑运算所要求的时间间隔内启动输出状态信号的状态发生装置；以及通常向时钟信号供给电路提供主时钟信号，在状态信号被允许时将该主时钟信号作为时钟信号对相应的功能块提供的时钟控制装置。
本发明的时钟信号发生装置具有可以按照如下方式操作的结构。
在例如把用于一已知的ATM通信网络的一已知的单元(cell)的输入数据提供给一功能块时，分配给功能块的时钟信号供给装置也接收到单元输入数据。指示单元输入数据的开始时刻的同步信号也同时馈送到时钟信号发生电路。时钟信号供给电路的状态发生装置检查该输入数据的第1位或指示符位，以确定该输入数据是否合格。在判断该输入数据为合格时，在完成该功能块的逻辑运算所需要的时间间隔内允许该状态信号把状态信号与通常提供给所有的时钟信号供给电路的主时钟信号一起传送到时钟控制装置。在允许状态信号时，把主时钟信号作为时钟信号提供给功能块。
本发明的上述特征和其他特征以及所带来的好处在看了下面的结合说明最佳实施例的附图所作出的描述后将被熟悉本发明所适用领域的人们更好了解和赞赏。
图1是带有本发明的时钟信号供给装置的ATM交换机的方框图。
图2是表示图1所示的时钟信号供给装置的方框图。
图3是表示图2所示的时钟信号供给装置的动作的时序图。
图4是传统的逻辑电路驱动装置的方框图。
下面参照附图对本发明的时钟信号供给装置的最佳实施例进行更详细的描述。
图1是表示带有本发明的时钟信号供给装置的ATM交换机的方框图。
ATM交换机具有多个同步检测器111、112、…11m，这些检测器分别从相应的输入线路输入单元输入数据CI1、CI2、…CIm。单元输入数据CIi(i为从1～m的整数)可包含一个一字节的控制数据和一个ATM单元格式的53字节的串行数据(424位)。该53字节ATM单元数据包含有像数据的目的地那样的控制信息的5字节的标题以及携有要传送到通信线路的另一端的主要信息的48字节的有效载荷。控制数据以决定该输入数据是否合格的一指示符位开始。当输入数据为合格时，指示符位以1表示，不合格时则以0表示。
同步检测器11i从单元输入数据CIi提取时钟信号CKi并将其传送到主时钟信号发生器12。该同步检测器11i在识别单元输入数据CIi的指示符位之后还立即输出单元输入CIi的输入数据DIi到相应的功能块13i(可以是串行/并行变换器，下面称为S/P变换器)，同时还产生和传送指示输入数据DIi的开始时刻的同步信号SYNi到相应的时钟信号供给电路20i。该同步信号SYNi是1位脉冲信号，在被输入数据DIi的第1位或指示符位触发时为1，而在其余的时间内保持为0。
主时钟信号发生器12通过识别赋予输入数据的优先级，从同步检测器11i传送来的时钟信号CKi中选择有效的一个，并将它作为控制ATM交换机的共用的主时钟信号MC传送到相应的时钟信号供给电路。
S/P变换器13i被设计为用于将串行输入数据变换为并行信号，并且在S/P变换器13i输出端把它们连接于开关141、142、…14n的相应的输入端。开关14j(j＝1～n)在其输入端接收(m个)输入信号并从其输出端将这些输入信号输出到m条传输线。
把开关14j的输出端连接于相应的并行/串行变换器151、152、…15m(下称P/S变换器)。P/S变换器15i设计为用于将从其各传输线接收到的并行信号变换为串行信号。串行信号作为单元输出数据CO1、CO2、…COm分别从P/S变换器151、152、…15m输出。
这时，时钟信号供给装置20装入来自同步检测器11i的输入数据DIi和同步信号SYNi以及来自主时钟信号发生器12的主时钟信号MC。时钟信号供给装置20包含相同的时钟信号供给电路201、201、…20m，把这些电路连接于其各自的同步检测器111、112、…11m，以接收同步信号SYNi以及输入数据DIi。接着，时钟信号供给电路201、202、…20m在实行给定的操作所需要的时间里向相应的S/P变换器131、132、…13m提供其时钟信号CLK1、CLK2、…CLKm。
图2是图1所示的时钟信号供给装置20的方框图。
时钟信号供给装置20中的时钟信号供给电路201、202、…20m在结构上是相同的。时钟信号供给电路201可包含个构成状态发生装置21的双输入逻辑门22(称为“与”门)、置位/复位型触发器23(简称FF)和定时器24这三者，以及构成时钟控制装置的双输入“与”门25。
输入数据DI1提供给“与”门22的两个输入端之一和相应的功能块或S/P变换器131的输入D。“与”门22的另一输入端连接表示输入数据DI1的开始时刻的同步信号SYN1。“与”门22的输出端连接于FF23的置位输入端S。
除了置位输入端S外，FF23还有复位输入端R和输出端Q。在置位输入端接收到输入信号“1”时，输出端Q输出一输出信号“1”，在复位输入端接收到“0”时，输出端Q输出信号“0”。FF23的输出端Q还连接于定时器24的输入端。定时器24在接收到信号“1”时开始计时，并且在预定的时间过去后从其输出端传送出逻辑值为“1”的时间已过信号TO。把该定时器24的输出端连接到FF23的复位输入R。
把FF23的输出端Q也连接到“与”门25的两个输入端之一。“与”门25的另一输入端输入主时钟信号MC。把“与”门25的输出端连接到S/P变换器131的时钟输入端C。
图3是表示示于图2的时钟信号供给装置201的动作的时序图。下面参照图3对时钟信号供给装置201的动作加以说明。
在示于图3的时刻t1，提供给“与”门22的两个输入端的输入数据DI1和同步信号SYN1同时被激活为“1”。由于判定输入数据DI1为合格，“与”门22的输出信号转变为“1”。这导致来自FF23的输出端Q的状态信号STA1上升到“1”。状态信号STA1变成“1”启动了定时器24，并且打开“与”门25的门。于是“与”门25允许主时钟信号MC作为时钟信号CLK1提供给S/P变换器131的时钟输入端C。根据时钟信号CLK1，S/P变换器131开始其逻辑运算。
被触发的定时器24在时刻t1开始计时，并且在预定的在S/P变换器131中进行逻辑运算的时间过去时，它输出时间已过信号TO1为“1”。
在时刻t2，时间已过信号TO1为“1”使FF23复位，它又使其状态信号STA1变为“0”。由于其状态信号STA1变为“0”，“与”门25关闭，从而中断对S/P变换器131提供时钟信号CLK1。而且状态信号STA1为“0”使定时器停止动作，由于定时器24的输出信号在时刻t3变为“0”，操作回到其初始状态。
在时刻t4同步信号SYNC1变为“1”，输出数据DI1为“0”时，判定输出数据DI1是不合格的，并且“与”门22的输出信号变为“0”。这使得FF23保持禁止，而其状态信号STA1保持为“0”。因此，保持S/P变换器131不与时钟信号CLK1连接。
如上所述，时钟信号供给装置20的时钟信号供给电路20i受到适当的控制，以检查对于每一S/P变换器13i输入数据Dii是否合格，并且在判定为合格时在执行其逻辑运算所需要的时间内向S/P变换器13i供给时钟信号CLKi。这就防止S/P变换器13i或功能块收到不想要的时钟信号CLK。其结果是，功能块将减少发生时钟噪声，并且在不请求的时候可以停止其逻辑运算，从而节省装置的能量消耗。
虽然本发明的最佳实施例以时钟信号供给装置的形式描述，但是本发明不限于此。熟悉本领域的人员清楚知道，不离开所附的权利要求规定的技术特征范围的各种变化和修正都落在本发明的实质精神和范围内。
虽然示于图1的本发明的时钟信号供给装置的实施例描述在ATM交换机上的应用，它还同样成功地应用于ATM传送装置。而且，本发明还可以应用于包括同步通信网、包(packet)通信网等ATM系统以外的通信网。
状态发生装置21和时钟控制装置25不限于图2所示的电路系统结构，采用类似功能的电路也能够成功实现。
虽然如图1的方框图所示，输入数据DI1是沿着一条信号线馈送到S/P变换器131的，但是也可以沿着8条信号线以字节单位提供.在后一种情况中，把表示输入数据DI1的合格与否状态的指示符位分配给8个数据段之一的第1位。
示于图2的正逻辑线路结构可以用适当的负逻辑线路结构代替。
如上所述，本发明的时钟信号供给装置包含：用于对每一功能块检查以串行形式供给的输入数据的第1位，看输入数据是否合格，并且在判定输入数据为合格时，在执行其操作所需要的时间内启动状态信号的状态发生装置，以及在状态信号启动时向功能块供给时钟信号的时钟控制装置。这使得功能块在请求时能够接收时钟信号，从而能够减少不需要的时钟信号噪声和能耗。
包括说明书、权利要求书、附图和摘要的，1997年2月28日提出的申请号为No.9-46261号的日本专利申请的全部揭示通过引用包括在这里。

Claims (7)

1.一种向根据时钟信号执行逻辑运算的，对应的功能块供给时钟信号的时钟信号供给装置，其特征在于，包含：
用于发生主时钟信号的主时钟信号发生单元；
用于从提供给所述功能块之一的输入数据提取时钟信号，并产生指出输入数据的开始时刻的同步信号的同步检测单元；
根据所述同步信号，在执行功能块的逻辑运算所需要的时间启动状态信号的状态发生单元；以及
在所述状态信号启动着的时候向对应的所述功能块供给所述主时钟信号的时钟控制装置。
2.根据权利要求1所述的时钟信号供给装置，其特征在于，对于每一所述功能块至少提供同步检测单元与状态发生单元的组合。
3.根据权利要求1所述的时钟信号供给装置，其特征在于，所述输入数据在其前头有一指示该输入数据是否合格的指示符位，并且所述状态发生单元的所述状态信号在所述输入数据为合格时被启动。
4.根据权利要求1所述的时钟信号供给装置，其特征在于，所述主时钟发生单元选择由所述同步检测单元通过检查输入数据所属的优先级检测出的时钟信号中的一个合格的信号，并且将其作为所述主时钟信号传送给对应的所述功能块。
5.根据权利要求1所述的时钟信号供给装置，其特征在于，该输入数据是用于异步传送模式通信网络的单元格式的数据，并且所述功能块是用于执行交换机或异步传送模式通信网络的传送装置的各自的逻辑运算的逻辑电路。
6.一种时钟信号供给装置，其特征在于，包含：
分配给根据各时钟信号执行逻辑运算的相应的功能块的多个时钟信号供给电路，接收在其前面具有指示该输入数据是否合格的指示符位的串行模式输入数据，并且向相应的所述功能块输出时钟信号的所述时钟信号供给电路包含：
接收分配给相应的所述功能块的输入数据，连同指示所述输入数据开始时刻的同步信号，并且在根据指示符位判定该输入数据为合格时，在执行功能块的逻辑运算所需要的时间里使状态信号启动着的状态发生装置；以及
通常向所述时钟信号供给电路输出，而在所述状态信号启动着的时候作为所述时钟信号向相应的所述功能块输出主时钟信号的时钟控制装置。
7.根据权利要求6所述的时钟信号供给装置，其特征在于，所述输入数据是用于异步传送模式通信网络的单元格式的数据，并且所述功能块是用于执行交换机或异步传送模式通信网络的传送装置的各自的逻辑运算的逻辑电路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116260312A (zh) * 2022-09-16 2023-06-13 珠海智融科技股份有限公司 一种降低多路电源输出纹波的电路及方法
CN117318707A (zh) * 2023-09-27 2023-12-29 上海锐星微电子科技有限公司 一种时钟切换控制电路和控制方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5007703B2 (ja) * 2008-05-19 2012-08-22 日本電気株式会社 パケット処理装置、パケット制御方法及びパケット制御プログラム
JP5202628B2 (ja) * 2008-06-02 2013-06-05 株式会社アドバンテスト 試験装置、伝送回路、試験装置の制御方法および伝送回路の制御方法
KR102634171B1 (ko) * 2018-04-02 2024-02-06 한화비전 주식회사 기능 블록들을 포함하는 반도체 장치 및 그것에 제공되는 클럭 신호들을 제어하는 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68929523T2 (de) * 1988-07-22 2005-12-15 Hitachi, Ltd. ATM-Vermittlungssystem
US5117443A (en) 1989-11-13 1992-05-26 Lucid, Inc. (Formerly Portable Computer) Method and apparatus for operating at fractional speeds in synchronous systems
JP3120994B2 (ja) * 1990-05-11 2000-12-25 キヤノン株式会社 デジタル交換装置
JPH04302014A (ja) 1991-03-28 1992-10-26 Tokyo Electric Co Ltd 論理回路駆動装置
JP3163128B2 (ja) * 1991-08-28 2001-05-08 アジレント・テクノロジー株式会社 電子部品等試験装置および電子部品等試験方法
JPH05108038A (ja) * 1991-10-15 1993-04-30 Hitachi Ltd 表示制御装置
JP3023397B2 (ja) 1993-09-20 2000-03-21 富士通株式会社 活性挿抜時の同期制御方式
US5574753A (en) * 1993-12-23 1996-11-12 Unisys Corporation Glitch free clock start/stop control circuit for outputting a single clock signal and a single sync signal from a plurality of sync signal inputs and a plurality of clock signal inputs
GB9410943D0 (en) * 1994-06-01 1994-07-20 Newbridge Networks Corp Clock recovery unit
US5590116A (en) 1995-02-09 1996-12-31 Wandel & Goltermann Technologies, Inc. Multiport analyzing, time stamp synchronizing and parallel communicating
JP4201833B2 (ja) * 1995-06-23 2008-12-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 非同期動作副回路の動作のタイミングを調節する回路
KR0150367B1 (ko) * 1995-12-19 1998-11-02 양승택 완결 결합형 에이티엠 스위칭 장치
US5752012A (en) * 1996-03-04 1998-05-12 Motorola Computational array with self timed computational element and method of self timed calculation
US5987620A (en) * 1997-09-19 1999-11-16 Thang Tran Method and apparatus for a self-timed and self-enabled distributed clock

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116260312A (zh) * 2022-09-16 2023-06-13 珠海智融科技股份有限公司 一种降低多路电源输出纹波的电路及方法
CN116260312B (zh) * 2022-09-16 2023-08-18 珠海智融科技股份有限公司 一种降低多路电源输出纹波的电路及方法
CN117318707A (zh) * 2023-09-27 2023-12-29 上海锐星微电子科技有限公司 一种时钟切换控制电路和控制方法
CN117318707B (zh) * 2023-09-27 2024-04-09 上海锐星微电子科技有限公司 一种时钟切换控制电路和控制方法

Also Published As

Publication number Publication date
DE69732087T2 (de) 2005-12-08
DE69732087D1 (de) 2005-02-03
KR19980070570A (ko) 1998-10-26
EP0862288A3 (en) 2000-09-13
JP3773617B2 (ja) 2006-05-10
CN1129827C (zh) 2003-12-03
KR100383897B1 (ko) 2003-07-18
JPH10242992A (ja) 1998-09-11
EP0862288B1 (en) 2004-12-29
EP0862288A2 (en) 1998-09-02
US6246700B1 (en) 2001-06-12

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