SU1573457A1 - Устройство дл формировани тестов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении систем контрол  и диагностики цифровых объектов. Целью изобретени   вл етс  расширение области применени  за счет возможности создани  тестов дл  контрол  объектов с функционально различными входами. Устройство дл  формировани  тестов содержит генератор импульсов, три блока пам ти, шифратор, блок управлени , регистр сдвига, элемент четности, три шинных формировател , два элемента И, дешифратор, два регистра, элемент ИЛИ-НЕ, преобразователь кода, инвертор, группу сумматоров по модулю два мультиплексор. В устройстве можно организовать управление по каждому из выходов устройства такими количественными характеристиками изменени  сигнала, как количество переключений, частота переключений, веро тность по влени  сигналов "0" или "1" и т.д. Управление этими характеристиками осуществл етс  за счет регулировани  коэффициента делени  сигнала по каждому отдельному выходу устройства, который задаетс  программно. В результате устройство становитс  программно-адаптируемым по отношению к объектам контрол , имеющим функционально различные входы. 3 ил.

Description

вход 23 синхронизации, выход 24 состо ни , информационные входы 25, группы адресных входов 26 и 27, выходы 28, выходы Ъ0-Ъ „, шифратора 3, выходы ес-en регистра 5, выходы у4-у (, Штока выход у7 элемента И 15,

Блок 4 управлени  (фиг. 2) содержит триггер 29, элементы ИЗО и 31, коммутатор 32, таймер 33, элемент И 34.

Блок 22 регистров (фиг. 3) содержит дешифратор 35, регистры 36,

Преобразователь 14 может быть построен на основе микросхемы типа КР 55 6РТ5, программируемой в соответствии с дес тичным эквивалентом двоичного кода

Л-, при 4 е{1,2,,..254};(1)

С L255, при Ад 10,255}, где с - дес тичный эквивалент двоич- ного кода СОС1С2СЗС4С5С6С7 на выходах преобразовател ; А - дес тичный эквивалент двоичного кода ЛОА1А2АЗА4А5А6А7 на входах преооразовател ,

Преобразователь 14 кода осуществл ет преобразование кода АОА1А2АЗА4А5А6А7, поступающего на его входы, а код СОС1С2СЗС4С5С6С7 в соответствии с (1)

Устройство работает следующим об- разом,

В процессе формировани  испытательной последовательности устройство может работать в различных режимах. Выбор режима работы осуществл ет микро ЭВМ, воздейству  на устройство по ад ресным входам 26 и 27, подключенным к шине адреса микроЭВМ. Причем по входам 26 задаетс  код режима работы устройства , а по входам 27-адресна  ин- формаци . Ввод информации в устройство производитс  из микроЭВМ, шина данных соединена с информационным входом устройства 25. Синхронизацию этого ввода осуществл ет сама микроЭВМ, фор миру  синхроимпульс, поступающий с шины управлени  микроЭВМ на вход 23 устройства. Низкий уровень сигнала с выхода 24 устройства оповещает микроЭВМ о протекании процесса формиро- вани  устройством испытательной последовательности . Выход устройства 24 соединен с входом запроса прерывани  шины управлени  микроЭВМ. В исходном состо нии на адресных входах устройства 26 и 27 присутствует нулевой код, шина данных микроЭВМ находитс  в нейтральном состо нии, синхроимпульс, сопровождающий нывод

д з д

5

данных из микроЭВМ, отсутствует. Сигнал с выхода шифратора 3 поступает на входы выборки блоков 2 и 9, шинных формирователей 7 и 17 и на вход сброса регистра 12, Единичный сигнал запрещает работу указанных блоков, переводит их выходы в нейтральное состо ние и удерживает на выходах регистра 12 нулевой код. Единичный сигнал с второго выхода шифратора 3 приходит на вход выборки шинного формировател 

20и через инвертор 16 на вход выборки мультиплексора 19. При этом запрещаетс  работа шинного формировател  20, перевод тс  его выходы в нейтральное состо ние и разрешаетс  работа мультиплексора 19. С третьего выхода шифратора 3 единичный сигнал поступает на вход выборки блока 10 и на вход выборки блока регистров 22, Сигнал запрещает работу блока 10 и дешифратора 35 блока 22 (фиг, 3), С выходов дешифратора 35 единичные сигналы поступают на входы разрешени  записи регистров 36 и запрещают запись в них информации. На входе выборки регистра

21и на входе управлени  режимом работы регистра 5 в исходном состо нии присутствует единичный сигнал, поступающий с четвертого, выхода шифратора 3. Этот сигнал запрещает работу регистра 21, переводит его выходы в нейтральное состо ние и устанавливает регистр 5 в режим параллельной записи информации. Сигнал с п того выхода шифратора 3 поступает на вход блока 4 управлени , оттуда на вход выборки таймера 33 (фиг. 2). Единичный сигнал запрещает запись информации в таймер. Сигнал, поступающий

на адресный вход А таймера 33, не оказывает на последний никакого воздействи , так как на входе выборки таймера присутствует сигнал высокого уровн . С выхода генератора 1 импульсов сигнал по тактовому входу блока 4 управлени  приходит на тактовый вход счетного триггера 29 и на вторые входы логических элементов ИЗО и 31.

Элементы И24 и 25 преобразуют сигналы в две последовательности несовпадающих во времени импульсов, которые поступают на входы ВО, В1 коммутатора 32. Сигнал с пр мого выхода трип ера 29 посто нно поступает на счетный вход таймера 33. Запуск тай5157

мера в режим счета производитс  передним фронтом сигнала, поступающего с седьмого выхода шифратора 3, В исходном состо нии сигнал имеет низкий уровень, поэтому таймер удерживаетс  в режиме поко , сигнал на его выходе имеет высокий уровень и на выходе элемента 34 присутствует сигнал низкого уровн . Единичный сигнал с выхода таймера 33 поступает на выход блока 4 управлени  и на вход управлени  коммутатора 32, С управл ющего выхода единичный сигнал приходит на выход состо ни  устройства 24 и оттуда в микроЭВМ, оповеща  ее об отсутствии процесса формировани  устройством испытательной последовательности. Единичный сигнал на управл ющем входе коммутатора 32 производит в последнем подключение к выходам входов АО, А1, на которых из-за отсутстви  в исходном состо нии синхроимпульса имеет место сигнал низкого уровн , Поэтому на выходах блока 4 управлени  присутн ствуют нулевые сигналы, В результате, в исходном состо нии в устройстве отсутствуют сигналы синхронизации, вырабатываемые блоком 4 управлени , шифратор 3 запрещает обращение к блокам 2, 7, 9, 10, 17, 20, 21 и 22, информаци  в блоках, содержащих элементы пам ти, остаетс  неизменной.

Первый режим работы устройства предназначен дл  проведени  инициализации таймера 33, котора  осуществл етс  путем записи в таймер и-з микро- ЭВМ .кода управл ющего слова. Результатом инициализации таймера 33  вл етс  его готовность выполн ть функцию одновибратора с программируемой длительностью импульса, причем запуск одновибратора производитс  по переднему фронту сигнала, поступающего на вход стробировани  таймера 33, В первом режиме работы устройства микро- L ЭВМ устанавливает на адресных входах 26 и 27 устройства соответствующие коды и выводит по шине данных на информационные входы устройства 25 код управл ющего слова, Этот код поступает на информационные входы блока 4 управлени  и оттуда на информационные входы таймера 33. Вывод из мик- роЭВМ кода управл ющего слова сопровождаетс  синхроимпульсом, поступающим из микроЭВМ на вход 23 устройства и оттуда на вход синхронизации блока 4 управлени . Код с адресных вхо457

дов 26 проходит на входы шифратора 3, который преобразует входной код. Нулевой сигнал поступает с п того разр дного выхода шифратора 3 на адресный вход блока 4 управлени  и оттуда на вход выборки таймера 33. При этом разрешаетс  запись в таймер информации , Единичный сигнал с шестого раэQ р дного выхода шифратора 3 поступает на вход блока 4 управлени  и оттуда приходит на вход А таймера 33, перевод  последний в режим записи управл ющего слова. Запись кода управл юc щего слова в таймер 33 производитс  синхроимпульсом, поступающим на вход записи таймера с входа синхронизации.

Второй режим работы устройства предназначен дл  загрузки из микроЭВМ

0 в таймер 33 числа циклов формировани , определ ющего длину генерируемой устройством псевдослучайной последова- ельности. В этом режиме микроЭВМ устанавливает на адресные входы 26 и 27

5 устройства соответствующие коды, на информационный вход 25 устройства - код числа и формирует синхроимпульс, поступающий на синхровход устройства. Код поступает с адресных входов ус0 тройства на входы шифратора 3. С информационного входа 25 устройства код приходит на информационные входы блока 4 управлени  и оттуда на информационные входы таймера 33, С синхро- входа устройства 23 на вход синхронизации олока 4 управлени  приходит синхроимпульс. Шифратор 3 преобразует код, равный 010, в код, равный 1111000, отличающийс  от кода § л 1111100 исходного состо ни  () значением бита ъ4, низкий уровень которого разрешает запись информации в таймере 33. Запись кода числа в таймер 33 производитс  синхроимпульсом,

с поступающим на вход записи таймера с входа 23 синхронизации.

Инициализаци  таймера 33 и аагруз- ка в него данных обеспечивают подготовку таймера к работе. В процессе

0 формировани  испытательной последовательности таймер 33 формирует на своем выходе сигнал длительностью

n- T1, (2)

где п - число циклов формировани  испытательной последовательности , загруженное в таймер из микроЭВМ;

Т1 - длительность периода сигнала на входе Т таймера 33.

5

5

Третий режим работы устройства предназначен дл  вывода информации Из микроЭВМ в регистры 36 блока 22, 5тот режим дает возможность формировать псевдослучайную последовательность с любого начального состо ни , Предварительно выведенного из микро- ЭВМ в регистры 36; позвол ет побайтно выводить из микроЭВМ на объект Контрол , подключенный к выходам 28 устройства, заранее рассчитанный тест В третьем режиме микроЭВМ устанавливает на адресные входы 26 и 27 устройства коды, выводит на информационный вход 25 устройства байт информации, формирует синхроимпульс, проход щий по синхровходу 23 устройства на выход синхронизации блока 4 управлени ,. Коды на входах 26 и 27  вл ютс  адрес ной информацией, причем в третьем режиме используютс  информаци  только двух младших битов, указывающих код адреса одного из регистров 36 блока 22, Остальные биты кода могут при- нимать произвольные значени , С входов 26 и 27 устройства информаци  поступает на адресные входы шифратора 3 и на входы параллельной записи регистра 5 сдвига. Шифратор 3 преобразует код. Нулевой сигнал Ъ2 с третьего разр дного выхода шифратора 3 приходит на вход выборки блока 10 и на вход выборки блока 22 регистров, к которому подключен .вход выборки дешифрато ра 35 (фиг, 3). Сигнал Ь2 разрешает работу блока 10 в режимах записи и считывани  информации, а также производит выборку дешифратора 35, Единичный сигнал ЪО с первого выхода шиф ратора 3 поступает на вход установки нул  регистра 12, обнул ет его и тем самым обеспечивает единичный сигнал управлени  элементом И15 на выходе элемента ИЛИ-НЕ 13, Высокий уровень сигнала на первом входе элемента И15 открывает последний дл  прохождени  сигнала синхронизации у5. Единичный сигнал ТэЗ с четвертого выхода шифратора 3 поступает на вход управлени  режимом работы регистра 5 сдвига и на вход выборки регистра 21, Сигнал ЪЗ устанавливает регистр 5 в режим приема параллельной информации, запрещает запись данных в регистр 21 и переводит его выходы в нейтральное состо ние. Байт данных, выведенных из микроЭВМ, проходит с информационных входов устройства 25 на входы блоков 10 и 22, на входы регистров 36. Единичный сигнал с выхода таймера 33 присутствует на входе управлени  коммутатора 32 и обеспечивает прохождение через указанный коммутатор синхроимпульса с входа 23 синхронизации на выходы у4 и у5 блока 4 управлени , Далее синхроимпульс в виде сигнала у4 блока 4 управлени  приходит на вход синхронизации регистра 5 и своим передним фронтом производит запись кода в указанный регистр. На выходах регистра 5 по вл етс  код. Сигналы еО, el с выходов регистра 5 поступают на адресные входы блока 10 и по адресным входам блока 22 проход т на входы дешифратора 35, Последний в соответствии с комбинацией кода А6 производит выборку одного из регистро 36 и разрешает запись в него информации ,

Одновременно синхроимпульс в виде сигнала у5 блока 4 управлени  преходит через элемент И15, поступает на вход управлени  режимом работы блока 10 и на входы синхронизации регистров 36, Синхроимпульс производит запись информации и в блок 10,и в один из регистров 36 блока 22, В результйте байт информации, выведенной из микро- ЭВМ на информационные входы 25 устройства , записываетс  в блоки 10 и 22, С выходов блока 22 информаци  поступает на выходы 28 устройства.

Таким образом, третий режим работы устройства позвол ет вывести из микроЭВМ на входы объекта контрол  любую предварительную последовательность сигналов. При этом подаваема  на входы объекта информаци  одновременно записываетс  в блок 10,

Четвертый режим работы устройства предназначен дл  одновременной загрузки блоков 2 и 9 кодами коэффициентов делени  сигнала. Величина этих кодов задаетс  пользователем дл  каждого конкретного выхода устройства и определ етс  в зависимости от объекта контрол  и его режима работы. Множество возможных значений кода зависит от разр дности блоков 2 и 9. Коэффициенты делени  сигнала задаютс  дл  каждого из выходов устройства, поэтому объем пам ти дл  их хранени  определ етс  количеством выходов устройства.

Загрузка кодов в блоки 2 и 9 производитс  следующим образом, В четвер

том режиме микроЭВМ устанавливает на адресные входы 26 и 27 устройства коды , вывод т на информационные входы 25 устройства код, формирует синхроимпульс Код на входах 26 - это код четвертого режима работы устройства, а код на входах 27  вл етс  адресом  чеек блоков 2 и 9, в которые должен быть загружен код с входов 25.

В результате блокам 2 и 9 разрешаетс  работа в режимах записи и чтени  а шинным формировател м 7 и 17 разрешаетс  передача информации, направле

3457Ю

ства 27 записываетс  в регистр 5 и с его выходов приходит на адресные входы блоков 2 и 9, При наличии сигнала низкого уровн  на входах управлени  блоков 2, 7, 9, 17 блоки 2 и 9 наход тс  в режиме чтени  информации, котора  передаетс  шинными формировател ми 7 и 17. Одновременно в виде сигнала у5 блока 4 упра влени  синхроимпульс поступает на входы управлени  блоков 2 и 7 и, проход  через элемент И 8, на входы управлени  блоков 9 и 17. При этом шинные формирователи 7

10

ние которой зависит от уровн  сигнала и 17 передают информацию с входов на

на входе управлени  указанных блоков. Нулевой сигнал Ы с второго разр дного выхода шифратора 3 приходит на вход инвертора 16, обеспечива  на его выходе сигнал высокого уровн , и на вход выборки шинного формировател  20 С выхода инвертора 16 единичный сигнал поступает на вход выборки мультиплексора 19 и на первый вход элевходы-выходы , а блоки 2 и 9 принимают эту информацию в соответствующие  чей -ки пам ти. Информаци , выведенна  из

микроЭВМ, одновременно записываетс  в 2Q блоки 2 и 9. Таким образом, четвертый режим работы устройства позвол ет установить по любому выходу устройства требуемый коэффициент делени  сигнала П тый режим работы устройства  в35

40

мента И 8, При этом запрещаетс  рабо- 25 л етс  режимом формировани  испыта- та мультиплексору 19, перевод тс  его выходы в нейтральное состо ние и открываетс  элемент И 8 по отношению к сигналу у5. Разрешение работы шинного формировател  20 делает возможным 30 передачу информации с входов формировател  на его выходы, Единичный сигнал ЪЗ с четвертого выхода шифратора 3 поступает на вход управлени  режимом работы регистра 5 сдвига и на вход выборки-регистра 21, Сигнал ЪЗ переводит регистр 5 в режим приема параллельной информации, а выходы регистра 21 - в нейтральное состо ние. Код коэффициента делени  сигнала с входов устройства 25 поступает на входы шинного формировател  17 и через блок 20 на входы шинного формировател  7. Синхроимпульс, сопровождающий вывод кода из микроЭВМ, приходит по д5 синхроьходу устройства 23 на вход синхронизации блока 4 управлени  и оттуда поступает на входы коммутатора 32, Единичный сигнал с выхода таймера 33 присутствует на входе управлени  ком- „) мутатора 32 и обеспечивает прохождение синхроимпульса с входов коммутатора 32 на выходы у4 и у5 блока 4 управлени . Далее синхроимпульс в виде сигнала у4 блока 4 управлени  прихо- ,, дит на вход синхронизации регистра 5 и своим передним фронтом производит запись параллельной информации в регистр 5. Код с адресных входов устроительной последовательности, В этом р жиме устройство генерирует псевдослу чайную последовательность регулируемой длины с любого заданного начального состо ни  и с управл емыми по каждому из выходов устройства количественными характеристиками изменен сигнала. Поэтому прежде чем реализовать п тый режим работы устройства н обходимо выполнить следующие подгото вительные операции: с помощью режима 1 произвести инициализацию таймера 3 блока 4 управлени ; использу  режим загрузить в таймер 33 код числа, определ ющий длину желаемой испытатель ной последовательности; воспользовав шись режимом 3, загрузить в блок 22 регистров и в блок 10 желаемое начал ное состо ние, с которого начинаетс  процесс формировани  испытательной последовательности; примен   режим 4 загрузить в блоки 2 и 9 двоичные код желаемых коэффициентов делени  сигна ла по каждому выходу устройства,

Эти операции выполн ютс  с помощь микроЭВМ, причем -переход от одного машинного цикла вывода к другому дол жен происходить через установку на а ресных входах устройства 26 и 27 код которому соответсвует исходное состо ние устройства. Это гарантирует сохг ранность информации в блоках 2, 9, 1 22 и 27 при переходе от одного режим

и 17 передают информацию с входов на

входы-выходы, а блоки 2 и 9 принимают эту информацию в соответствующие  чей- -ки пам ти. Информаци , выведенна  из

микроЭВМ, одновременно записываетс  в блоки 2 и 9. Таким образом, четвертый режим работы устройства позвол ет установить по любому выходу устройства требуемый коэффициент делени  сигнала. П тый режим работы устройства  в5

0

5 л етс  режимом формировани  испыта- 0 5 ) ,

тельной последовательности, В этом режиме устройство генерирует псевдослучайную последовательность регулируемой длины с любого заданного начального состо ни  и с управл емыми по каждому из выходов устройства количественными характеристиками изменени  сигнала. Поэтому прежде чем реализовать п тый режим работы устройства необходимо выполнить следующие подготовительные операции: с помощью режима 1 произвести инициализацию таймера 33 блока 4 управлени ; использу  режим 2, загрузить в таймер 33 код числа, определ ющий длину желаемой испытательной последовательности; воспользовавшись режимом 3, загрузить в блок 22 регистров и в блок 10 желаемое начальное состо ние, с которого начинаетс  процесс формировани  испытательной последовательности; примен   режим 4, загрузить в блоки 2 и 9 двоичные коды желаемых коэффициентов делени  сигнала по каждому выходу устройства,

Эти операции выполн ютс  с помощью микроЭВМ, причем -переход от одного машинного цикла вывода к другому должен происходить через установку на адресных входах устройства 26 и 27 кода, которому соответсвует исходное состо ние устройства. Это гарантирует сохг ранность информации в блоках 2, 9, 10, 22 и 27 при переходе от одного режима

работы устройства к другому, или при неоднократном повторении одного и того же режима работы, Выполнение указанных операций обеспечивает подготов

ку устройства дл  формировани  желаемой испытательной последовательности, В п том режиме работы устройства мик- роЭВМ устанавливает на входы 26 и 27 соответствующие коды, Данные в этом режиме не вывод тс  из микроЭВМ и синхроимпульс не формируетс . Нулевой сигнал ЪО с первого выхода шифратора 3 поступает на входы выборки блоков 2, 7, 9 и 17, Сигнал Ъ0 разрешает блокам 2 и 9 работу в режимах записи и чтени , а шинным формировател м 7 и 17 разрешает передачу информации, направление которой зависит от уровн  сигнапа на входе управлени  указанных блоков. При наличии сигнала низкого уровн  на входах управлени  блоков 2, 7, 9 и 17 блоки 2 и 9 работают в режиме чтени  информации, а шинные формирователи 7 и 17 передают эту информацию с входов-выходов на выходы, Единичный сигнал Ъ1 с второго выхода шифратора 3 приходит на вход элемента НЕ

16и на вход выборки шинного формировател  20, перевод  выходы последнего в нейтральное состо ние. Сигнал Ъ1 формирует на выходе инвертора 16 сигнал низкого уровн , который разрешает работу мультиплексору 19 и, проход  через элемент J1 8, поступает на входы управлени  блоков 9 и 17, При этом блок 9 и стыкующийс  с ним шинный формирователь 17 перевод тс  на врем  формировани  испытательной последовательности в режим чтени  информации, котора  затем поступает с выхода блока

17на входы мультиплексора 19, Нулевой сигнал Ъ2 с третьего выхода шифратора 3 приходит на входы выборки блоков пам ти 10 и регистров 22, Сигнал Ъ2 разрешает работу блоку 10 в режимах записи и чтени , а блоку 22 прием информации в регистры 36, С четвертого выхода шифратора 3 сигнал ЪЗ поступает на вход выборки регистра 21 и на вход управлени  регистра 5 сдвига. Низкий уровень сигнала ЪЗ разрешает работу регистру 21 и переводит в режим сдвига информации регистр 5, Единичный сигнал Ъ4 с п того выхода шифратора 3 запрещает запись информации

в таймер 33 и делает безразличным дл  таймера уровень сигнала Ъ5 на его адресном входе, С седьмого выхода шиф5

0

5

0

5

0

5

0

5

ратора 3 единичный сигнал Ь6 проходит по адресному входу блока 4 на вход стробировани  таймера 33 и на второй вход элемента И 34, В исходном состо нии сигнал на выходе таймера 33 равен единице. При по влении единичного сигнала Ъ6 происходит запуск таймера 33 и сигнал на выходе элемента И 34 приобретает высокий уровень, Сигнал с выхода элемента И 34 поступает на выход установки н л  блока 4 управлени  и оттуда на вход сброса регистра 5. Высокий уровень сигнала устанавливает последний в нулевое состо ние. По заднему фронту первого после по влени  сигнала Ъ6 импульса на счетном входе таймера 33 сигнал на выходе таймера принимает низкий уровень и поступает на вход управлени  коммутатора 32, на первый вход элемента И 34 и на выход 23 устройства, При этом в коммутаторе 32 устанавливаетс  св зь между входами и выходами, сигнал принимает низкий уровень, сигнал с выхода таймера 33 сообщает микроЭВМ о захвате ее шины данных на врем  формировани  испытательной последовательности . Сигналы с выходов элементов 30 и 31 проход т через коммутатор 32 и в виде сигналов у4 и уЬ по вл ютс  на выходах блока 4 управлени , С выхода блока 4 управлени  сигнал у4 идет на входы синхронизации регистров 5, 12 и 21, Сигнал у5 с выхода блока 4 управлени  приходит на входы управлени  блоков 2 и 7 и на вторые входы элементов И 15 и 8, Импульсы сигналов у4 и у5 тактируют процесс формировани  устройством испытательной последовательности . Число импульсов каждого из сигналов у4 и у5 равно числу, записанному в таймер и определ ющему число циклов формировани  испытательной последовательности , После отсчета таймером 33 соответствующего количества тактов его выход устанавливаетс  в 1, В результате, на выходе блока 4 управлени  сигналы у4 и у5 принимают нулевые значени , а сигналы уб равны 1, Установка в О сигналов у4 и у5 означает прекращение тактировани  процесса формировани  испытательной пос ледовательномти. Единичный сигнал с выхода 24 поступает на выход состо ни  устройства и оповещает микроЭВМ об окончании процесса формировани  испытательной последовательности, Высо кий уровень сигнала уб производит

„ 5

сброс в нулевое состо ние выходов ре- ги стр а 5 .

Каждый цикл формировани  разбиваетс  на три фазы.

В течение первой фазы цикла устройство формирует на выходах регистра 5 псевдослучайный код, Формирование этого кода происходит в результате сдвига вправо информации в регистре 5 и JQ одновременной записи сигнала с выхода элемента 6 четности в младший разр д регистра. Сдвиг информации в регистре происходит по переднему фронту импульса сигнала у4. Регистр 5 сдвига, oxi a- 5 ченный обратными св з ми, через элемент 6 четности выполн ет функцию генератора псевдослучайных чисел.

В течение второй фазы цикла устройство формирует и записывает в регистр JQ 21 загрузочный байт информации, формирует на выходе элемента ИЛИ-НЕ 13 сигнал управлени , устанавливает на входы шинного формировател  7 код текущего коэффициента делени  сигнала, 25 Происходит это следующим образом. В течение второй фазы цикла импульс сигнала у5 отсутствует, поэтому на выходе элемента И 15 присутствует нулевой сигнал, который обеспечивает ра- 30 боту блока 10 в режиме чтени . Сигналы с первых двух выходов регистра 5 поступают на адресные входы блока 0 и по адресным входам блока 22 проход т на входы дешифратора 35. При этом

в блоке 10 происходит выборка и чтение содержимого соответствующей  чейки } а в блоке регистров 22 дешифратором 35 разрешаетс  запись информации в соответсвующий регистр. На од- ном из выходов дешифратора 11 устанавливаетс  единичный сигнал. Сигналы с выходов блока 10 и дешифратора 11 поразр дно суммируютс  в сумматорах 18 по модулю два. Выходной восьмиразр д- ный сигнал блока 18 отличаетс  от сигнала на выходе блока 10 только значением одного бита, номер которого указывает дешифратор П, Сигналы с выходов сумматора 18 по модулю два посту- пают на информационные входы регистра 21. Запись информации в регистр 21 происходит в период действи  импульса сигнала у4, поступающего с выхода блока управлени  4, Байт информации, за- писанный в регистр 21, называетс  загрузочным , так как в дальнейшем предназначен дл  загрузки в блок регистров 22, Одновременно с выходов регист5

JQ 5 JQ 25 30

35

JQ 45 д ра 5 код поступает на адресные входы блоков 2 и 9, Из блоков 2 и 9 содержимое соответствующих  чеек пам ти передаетс  шинными формировател ми 7 и 17 на входы соответственно регистра 12 и мультиплексора 19, Положительным потенциалом импульса сигнала у4 на тестовом входе регистра 12 производитс  запись параллельной информации в регистр 12. Эта информаци  поступает с выходов указанного регистра на входы преобразовател  14 кода и на входы элемента ИЛИ-НЕ 13, Преобразователь 14 кода преобразует входную информацию и передает ее на входы мультиплексора 19, Элемент ИЛИ-НЕ 13, анализиру  состо ние выходов регистра 12, формирует сигнал управлени , который управл ет выбором канала мультиплексора 19, и с помощью элемента И 15 управл ет записью загрузочного байта в блок регистров 22 и в блок 10, Если сигнал управлени  с элемента ИЛИ-НЕ 13 равен нулю, на входы блока 7 в качестве кода текущего коэффициента дет лени  сигнала устанавливаетс  код с выходов преобразовател  14 кода. При этом запрещаетс  запись загрузочного байта в блок 22 регистров и в блок 10, Если сигнал с выхода элемента ИЛИ-НЕ 13 равен единице, на входы блока 7 устанавливаетс  код с выходов шинного формировател  17, Это код эталонного (программно заданного) коэффициента делени  сигнала, хран щегос  в блоке 9, Кроме того, сигнал Элемента ИЛИ-НЕ , равный единице, разрешает запись в блок 22 регистров и в блок 10.

В течение третьей фазы цикла в устройстве производитс  запись в блок 2 кода текущего коэффициента делени  и производитс  запись загрузочного байта в блок 22 регистров и в блок 10. Происходит это следующим образом. Импульс сигнала у5 с выхода блока 4 управлени  поступает нэ входы управлени  блоков 2 и 7 и на второй вход элемента И 15, При этом блок 2 и стыкующийс  с ним шинный формирователь 7 перевод тс  в режим приема информации, В результате код текущего коэффициента записываетс  в блок 2, Одновременно импульс сигнала у5 проходит через- элемент И 15. С выхода указанного элемента И 15 импульс поступает на вход управлени  блока 10 и проходит на .входы синхронизации регистров 36, К

этому моменту времени на информационных входах блока 10 и регистров 36 установлен загрузочный байт информации . Он поступает на указанные входы с выходов регистра 21. Положительным потенциалом с выхода элемента И 15 осуществл етс  запись в блок 10 загрузочного байта. Загрузка в блок 22 производитс  передним фронтом импуль- . са сигнала с выхода элемента И 15. Информаци  в блоке 10 и в блоке 22 отличаетс  от вновь сформированного загрузочного байта в регистре 21 только

значением одного бита. Поэтому при 1 записи в блок 22 регистров загрузочного байта информаци  измен етс  только на одном выходе устройства. Например , если в рассматриваемом цикле формировани  испытательной последователь-. ности на выходах регистра 5 сформировалс  псевдослучайный код, при сигнале на выходе Элемента ИЛИ-НЕ 13, равном единице, в блоке 22 произойдет изменение информации на одном выходе, 2

Таким образом, в течение каждого цикла формировани  устройством испытательной последовательности на выходах регистра 5 генерируетс  псевдослучайный код, под воздействием кото- з рого в блоках 10, 11, 18 и 21 формируетс  загрузочный байт информации блоками 2, 7, 12 и 13 формируетс  сигнал, управл ющий выбором канала мультиплексора 19 и записью загрузочного байта „ в блоки 22 и 10; производитс  запись в блок 2 кода текущего коэффициента делени  сигнала, который формируетс  в зависимости от значени  сигнала на выходе элемента ИЛИ-НЕ 13, либо преоб-д разователем 14 кода, либо блоком 9, и в заключении цикла в случае, если сигнал на выходе элемента ИЛИ-НЕ 13 равен единице, производитс  запись загрузочного байта в блоки 10 и 22. В 4 результате на соответствующем выходе устройства 28 происходит изменение информации.

Claims (1)

1. Формула изобретени  J

   Устройство дл  формировани  тестов , содержащее шифратор, генератор импульсов, блок управлени , первый блок пам ти, дешифратор, группу сум- маторов по модулю два, первый регистр, блок регистров, элемент четности и регистр сдвига, группу разр дных выходов которого соединена с входами элемента четности, выход которого подсоединен к входу последовательного ввода информации регистра сдвига, первый и второй разр дные выходы которого соединены с соответственно адресным входом первого блока пам ти и адресным входом блока регистров, выходы последнего  вл ютс  выходами устройства , входы управлени  считывани  блока регистров и первого блока пам ти подключены к первому входу шифратора , второй, третий и четвертый выходы которого соединены соответственно с первым, вторым и третьим входами блока управлени , первый выход которого соединен с входами синхронизации регистра сдвига и первого регистра, выходы которого соединены с группами информационных входов устройства первого блока пам ти, блока управлени  и блока регистров, вход синхронизации которого объединен1 с входом управлени  режимом первого блока пам ти, информационные входы первого регистра подключены к выходам сумматоров по модулю два группы, первые входы которых подключены к соответствующим входам первого блока пам ти, вторые выходы сумматоров по модулю два группы подключены к выходам дешифратора, выходы генератора импульсов соединен с четвертым входом блока управлени , второй выход которого подсоединен к входу сброса регистра сдвига, третий , четвертый и п тый разр дные выходы которого соединен;. соответственно с первым, вторым и третьим входами дешифратора, вход управлени  считыванием первого регистра объединен с входом управлени  режимом работы регистра сдвига, п тый вход блока управлени   вл етс  входом синхронизации устройства, третий выход блока управлени   вл етс  выходом состо ни  устройства, входы шифратора  вл ютс  первой группой входов режима устройства , отличающеес  тем, что, с целью расширени  области применени  за счет возможности создани  тестов дл  контрол  объектов с функционально различными входами, в устройство введены второй и третий блоки пам ти , три шинных формировател , второй регистр, преобразователь кода, мультиплексор, два элемента И, элемент НЕ, элемент ИЛИ-НЕ, втора  группа входов режима устройства соединена с входами регистра сдвига, п тый выход шифратора подсоединен к входу выборки управлени  считывани  первого регистра, шестой выход шифратора соединен с входами выборки второго и третьего блоков пам ти, входом сброса второго регистра и входами выборки первого и второго шинных формирователей , седьмой выход шифратора соединен с входом выборки третьего шинного фор мировател  и через элемент НЕ с входом выборки мультиплексора и первым входом первого элемента И, информационные входы первой группы входов мультиплексора подсоединены к выходам первого шинного формировател , информационные входы второй группы мультиплексора подключены к выходам преобразовател  кода, входы которого соединены с входами элемента ИЛИ-НЕ и выходами второго регистра, выход эте- мента ИЛИ-НЕ соединен с входом управлени  режимом работы мультиплексора и первым входом второго элемента И, выход которого подсоединен к входу син- хронизации блока регистра, второй вход первого элемента И соединен с вторым входом второго элемента И,

   0 5

   5

   0

   ,входами управлени  режимом работы ,третьего блока пам ти и второго шинного формировател  и подключен к четвертому выходу блока управлени , выход первого элемента И соединен с входами управлени  записи второго блока пам ти и первого шинного формировател , информационные входы-выходы которого подключены к соответствующим входам-выходам второго блока пам ти, входы первого и третьего шинных формирователей объединены и подключены к информационным входам устройства, выходы мультиплеьсора и третьего шинного формировател  через монтажное ИЛИ подключены к входу второго шинного формировател , лпресные входы второго и третьего блоков пам ти подключены к младшим разр дным выходам регистра сдвига, информационные входы-выходы третьего блока пам ти соединены С входами-выходами второго шинного формировател , выходы которого соединены с информационными входами второго регистра, вход синхронизации которого соединен с входом синхронизации первого регистра.

   а

   Фиг.1