JPH05274260A - シリアルデータ転送回路 - Google Patents
シリアルデータ転送回路Info
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- JPH05274260A JPH05274260A JP7099292A JP7099292A JPH05274260A JP H05274260 A JPH05274260 A JP H05274260A JP 7099292 A JP7099292 A JP 7099292A JP 7099292 A JP7099292 A JP 7099292A JP H05274260 A JPH05274260 A JP H05274260A
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Abstract
制御する制御信号の方式が異なった場合にも自動的に対
応できるしリアルデータ転送回路を提供するものであ
る。 【構成】 転送すべきデータが保持されるシフトレジス
タ7にダミービットを付加するために設けられたD−F
F6と、チップイネーブル信号CEの状態変化によって
データの出力が許可された時点における転送クロックC
Lの論理状態を判定するD−FF9と、D−FF9の判
定結果によって制御され、転送すべきデータとダミービ
ットの付加されたデータを切り換えて出力する切り換え
回路10とを備える。
Description
いてデータ転送を行うために、集積回路内に設けられた
シリアルデータ転送回路に関する。
使用されるようになり、特にオーディオ分野等では、独
立のオーディオ機能をもった集積回路とマイクロコンピ
ュータとのデータ転送が不可欠となっている。そこで、
このような集積回路内には、マイクロコンピュータの要
求に応じてデータを転送するためのシリアルデータ転送
回路が内蔵されている。
示すように、転送すべきデータ(この場合は4ビットデ
ータ)がプリセットされるシフトレジスタ1と、転送ク
ロックCLとチップイネーブル信号CEが印加されたA
NDゲート2と、シフトレジスタ1のシリアル出力とチ
ップイネーブル信号CEが印加されたANDゲート3か
ら構成され、ANDゲート2の出力がシフトレジスタ1
のクロック入力に接続され、ANDゲート3の出力がデ
ータの出力端子4に接続されている。
集積回路からマイクロコンピュータがデータを取り込む
場合、図4のaに示すごとく、まず、チップイネーブル
信号CEをLレベルからHレベルに立ち上げる。これに
より、ANDゲート2及びANDゲート3が開き、出力
端子4にはシフトレジスタ1の4段目に保持されたデー
タが出力され、ANDゲート2から転送クロックCLが
シフトレジスタ1のクロック入力に供給される。そし
て、転送クロックCLをLレベルからHレベルに立ち上
げると、その立ち上がりのタイミングでマイクロコンピ
ュータは出力端子4から出力されたデータを取り込む。
次に、転送クロックCLをHレベルからLレベルに立ち
下げると、シフトレジスタ1のデータが1ビットシフト
される。このようにして、転送クロックCLの立ち上が
り毎に、出力端子4から出力されたデータがマイクロコ
ンピュータに取り込まれる。
転送回路からデータを取り込むマイクロコンピュータ
は、図4のaの如く、チップイネーブルCE及び転送ク
ロックCLを必ずLレベルにした状態から転送動作を行
わせなければならない。しかしながら、転送クロックC
LをHレベルにした状態からLレベルに立ち下げ、この
時にデータが出力されるようなシリアルデータ転送回路
を内蔵する集積回路の為に設定されたマイクロコンピュ
ータを使用した場合には、図4のbの如く、チップイネ
ーブル信号CEの立ち上がりの後、転送クロックCLを
立ち下げると、シフトレジスタ1のデータがシフトして
しまい、最初のデータの取り込みができなくなる。従っ
て、このような場合には、マイクロコンピュータのプロ
グラムを変更する必要がある。特に、方式の異なったシ
リアルデータ転送回路を内蔵した集積回路を同時に使用
するシステムでは、各々の集積回路に対応したプログラ
ムを作成しなければならず、非常に繁雑となる欠点があ
った。
鑑みて創作されたものであり、データの出力を許可する
チップイネーブル信号とデータの転送クロックに従って
シフトレジスタに保持されたデータをシリアルに出力す
るシリアルデータ転送回路において、転送すべきデータ
が保持されるシフトレジスタにダミービットを付加する
ために設けられた冗長ビットと、前記チップイネーブル
信号の状態変化によってデータの出力が許可された時点
における前記転送クロックの論理状態を判定する判定回
路と、該判定回路の判定結果によって制御され、転送す
べきデータと前記ダミービットの付加されたデータを切
り換えて出力する切り換え回路とを備えることにより、
異なった方式のシリアル転送回路を制御するチップイネ
ーブル信号と転送クロックによってもデータ転送を可能
とする。
が、データの転送を許可する論理状態になった時点で、
転送クロックの論理状態を判定し、転送クロックが一方
の論理状態であったらダミービットを付加せずに転送す
べきデータを直ちに出力し、他方の状態であったらダミ
ービットを最初に出力することによって転送すべきデー
タにダミービットを付加する。これにより、2種類の転
送方式に自動的に対応できるシリアルデータ転送回路が
得られる。
プリセット可能なD−FF5が4段接続され、5段目に
D−FF6が接続されたシフトレジスタ7と、チップイ
ネーブル信号CEと転送クロックCLが印加されたAN
Dゲート8と、チップイネーブル信号CEがクロック入
力に印加され、転送クロックCLがデータ入力に印加さ
れ、これによりチップイネーブル信号CEがデータの出
力を可能とする時点で転送クロックCLの論理状態を判
定するD−FF9と、このD−FF9の出力によって制
御され、シフトレジスタ7の4段目の出力と5段目の出
力を切り換えて出力する切り換え回路10と、切り換え
回路10の出力とチップイネーブル信号CEが印加され
たANDゲート11とから構成され、ANDゲート11
の出力からマイクロコンピュータ等の外部回路にデータ
が供給される。
転送すべきデータが図示しない内部回路から転送されプ
リセットされる。また、シフトレジスタ7の5段目に設
けられたD−FF6は、ダミービットとして設けられた
ものであり、これに保持されるデータは「0」でも
「1」でもよい。次に、図2を参照して図1の動作を説
明する。図2のaの場合は、転送クロックCLがLレベ
ルにある場合である。チップイネーブル信号CEがLレ
ベルからHレベルに立ち上がった時点で、D−FF9が
Lレベルにある転送クロックCLを取り込み、その出力
QCをLレベルとする。これにより、切り換え回路10
はシフトレジスタ7の4段目のD−FF5の出力を選択
し、ANDゲート11に出力する。また、チップイネー
ブル信号CEがHレベルとなることによって、転送クロ
ックCLはANDゲート8を介してシフトレジスタ7の
クロック入力に印加され、切り換え回路10によって切
り換えられたシフトレジスタ7の4段目の出力がAND
ゲート11から出力される。従って、転送クロックCL
の最初の立ち上がりによってANDゲート11から出力
されたデータがマイクロコンピュータなどに取り込まれ
る。
LがHレベルにある場合である。チップイネーブル信号
CEがLレベルからHレベルに立ち上がると、D−FF
9はHレベルにある転送クロックCLを取り込み、その
出力QCをHレベルとする。これにより、切り換え回路
10はシフトレジスタ7の5段目のD−FF6の出力、
即ち、ダミービットの出力を選択し、ANDゲート11
から出力する。次に、転送クロックCLがLレベルに立
ち下がると、シフトレジスタ7のD−FF5に保持され
た4ビットのデータがシフトされ、D−FF6にシフト
されたデータが切り換え回路10及びANDゲート11
を介して出力される。この時出力されたデータは転送ク
ロックCLが次に立ち上がるときにマイクロコンピュー
タに取り込まれる。従って、最初に出力されたダミービ
ットのデータはマイクロコンピュータには取り込まれ
ず、転送すべきデータが正確にマイクロコンピュータに
転送されるのである。
立ち上がり時点で、転送クロックCLの初期論理状態が
異なった場合でも、D−FF9がこれを検出して切り換
え回路10を制御するために、転送方式の異なったもの
に自動的に対応できる。
転送を制御するチップイネーブル信号CEと転送クロッ
クCLの制御方式が異なった場合でも、チップイネーブ
ル信号CEによって転送クロックCLの初期論理状態を
判定して、転送すべきデータを出力するか、あるいは、
転送すべきデータにダミービットを付加して転送するか
を切り換えるために、異なったシリアルデータ転送回路
を内蔵する集積回路を同時に使用するシステムのマイク
ロコンピュータのプログラム作成が簡略化される利点を
有する。
である。
である。
Claims (1)
- 【請求項1】 データの出力を許可するチップイネーブ
ル信号とデータの転送クロックに従ってシフトレジスタ
に保持されたデータをシリアルに出力するシリアルデー
タ転送回路において、転送すべきデータが保持されるシ
フトレジスタにダミービットを付加するために設けられ
た冗長ビットと、前記チップイネーブル信号の状態変化
によってデータの出力が許可された時点における前記転
送クロックの論理状態を判定する判定回路と、該判定回
路の判定結果によって制御され、転送すべきデータと前
記ダミービットの付加されたデータを切り換えて出力す
る切り換え回路とを備えたことを特徴とするシリアルデ
ータ転送回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7099292A JP2810584B2 (ja) | 1992-03-27 | 1992-03-27 | シリアルデータ転送回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7099292A JP2810584B2 (ja) | 1992-03-27 | 1992-03-27 | シリアルデータ転送回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05274260A true JPH05274260A (ja) | 1993-10-22 |
JP2810584B2 JP2810584B2 (ja) | 1998-10-15 |
Family
ID=13447553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7099292A Expired - Lifetime JP2810584B2 (ja) | 1992-03-27 | 1992-03-27 | シリアルデータ転送回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2810584B2 (ja) |
-
1992
- 1992-03-27 JP JP7099292A patent/JP2810584B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2810584B2 (ja) | 1998-10-15 |
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