JPH1195862A - パターン発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、繰り返し部分を多く含むパ
ターンを発生するパターン発生回路において、より少な
い回路構成で、長いパターン長のパターンを発生できる
パターン発生回路を提供することである。 【解決手段】 パターン保持用ＲＡＭ８には、任意の出
力パターンが設定され、タイミング発生用ＲＡＭ７に
は、パターン保持用ＲＡＭ８の出力タイミング情報が設
定されている。そして、パターン保持用ＲＡＭ８は、タ
イミング発生用ＲＡＭ７から入力されるデータの示すア
ドレスに格納された、前記設定された出力パターンを
ｎ：１多重回路９のｎビットのデータ入力端子ＩＮに対
して出力し、ｎ：１多重回路９は、パターン保持用ＲＡ
Ｍ８から入力されるデータを、多重タイミング発生回路
５から入力されるタイミング信号に基づいてビット多重
を行い、シリアルデータにしてパターン信号として、デ
ータ出力端子ＯＵＴからパターン出力端子４に対して出
力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルスパターン発
生装置において、ユーザが設定する任意長、任意パルス
列のパターンを出力するパターン発生回路に関する。

【０００２】

【従来の技術】通信用のデバイス、伝送装置、伝送路の
試験には、ユーザが任意に設定するプログラマブルなパ
ターンが使用される。すなわち、この種の試験におい
て、実際の伝送規格に基づいたパターンをユーザがパル
スパターン発生装置に設定し、パルスパターン発生装置
の出力するパターンを評価デバイス、装置に入力して、
その出力をエラー検出装置や、オシロスコープ等で観測
を行う。

【０００３】従来より、高速なシリアル信号を発生する
パルスパターン発生装置に適用されるパターン発生回路
においては、低速なパラレル信号で信号処理を行い、後
に低速なパラレル信号を多重回路にて多重して、所要の
高速なシリアル信号を得るという方法が行われている。
以下に、このような構成による従来のパターン発生回路
について説明する。

【０００４】まず、従来のパターン発生回路２００の構
成を説明する。図４は、従来のパターン発生回路２００
の回路構成を示すブロック図である。図４において、パ
ターン発生回路２００は、多重タイミング発生回路２０
５、カウンタ回路２０６、ｎ：１多重回路２０９、及び
ＲＡＭ２１０によって構成され、外部端子として、クロ
ック入力端子２０１、パターン長設定入力端子２０２、
パターン設定入力端子２０３、及びパターン出力端子２
０４を有している。

【０００５】多重タイミング発生回路２０５は、クロッ
ク入力端子２０１からクロック入力端子ＣＫに入力され
るクロック信号に基づいて、低速信号処理を行うための
１／ｎクロック信号を、１／ｎクロック出力端子Ｃ／Ｎ
からカウンタ回路２０６のクロック入力端子ＣＫに対し
て出力し、また、低速なパラレル信号を多重するための
タイミング信号を、タイミング信号出力端子Ｔからｎ：
１多重回路２０９のクロック入力端子ＣＫに対して出力
する。

【０００６】カウンタ回路２０６は、多重タイミング発
生回路２０５の１／ｎクロック出力端子Ｃ／Ｎからクロ
ック入力端子ＣＫに入力された１／ｎクロック信号のク
ロック数をカウントし、該カウント値をカウント値出力
端子ＣＮＴからＲＡＭ２１０のアドレス入力端子Ａに対
して出力する。また、このカウンタ回路２０６のカウン
ト周期は、パターン長設定入力端子２０２からリセット
端子ＲＳＴに入力されるパターン長設定信号の状態によ
って制御することができ、外部から設定可能である。

【０００７】ＲＡＭ２１０には、事前にユーザーが、任
意のパターンを、パターン設定入力端子２０３から入力
することにより出力パターンが設定される。すなわち、
アドレス０番地に最初のｎビットが設定され、アドレス
１番地に続くｎビットが設定されるというようにしてＲ
ＡＭ２１０内部には、出力パターンの全ビットの情報が
保持される。そして、ＲＡＭ２１０は、カウンタ回路２
０６からアドレス入力端子Ａに入力される前記カウント
値の示すアドレスのデータを順次読み出して、ｎビット
のデータ出力端子ＯＵＴから、ｎ：１多重回路２０９の
ｎビットのデータ入力端子ＩＮに対して出力する。

【０００８】ｎ：１多重回路２０９は、ＲＡＭ２１０の
ｎビットのデータ出力端子ＯＵＴからｎビットのデータ
入力端子ＩＮに入力されるデータを、多重タイミング発
生回路２０５のタイミング信号出力端子Ｔからクロック
入力端子ＣＫに入力されるタイミング信号に基づいて、
ビット多重を行いシリアルデータにしてパターン信号と
して、データ出力端子ＯＵＴからパターン出力端子２０
４に対して出力する。

【０００９】次に、従来のパターン発生回路２００の動
作を説明する。図５は、パターン発生回路２００の動作
について説明するタイミングチャートである。図５に示
すタイミングチャートでは、図４に示すパターン発生回
路２００においてｎ＝８とした場合について示してお
り、また、ＲＡＭ２１０の保持しているデータとして、
アドレスｘに保持されているデータの１ビット目をＤ１
（ｘ）、２ビット目をＤ２（ｘ）、・・・というよう
に、記号をつけて表している。

【００１０】まず、クロック入力端子２０１には、ある
固定した周波数のクロック信号が入力される。そして、
多重タイミング発生回路２０５はクロック入力端子２０
１からクロック入力端子ＣＫに入力されたクロック信号
を分周して、１／ｎクロック信号をカウンタ回路２０６
のクロック入力端子ＣＫに対して出力する。図５のタイ
ミングチャートでは、ｎ＝８であるため、クロック信号
の８分の１の周期の１／８クロック信号を出力する。多
重タイミング発生回路２０５は、同時に、低速なパラレ
ル信号を多重するためのタイミング信号として、１／８
クロック信号の立ち上がりエッジで０を出力し、順次ク
ロック信号が入力される毎にカウントアップして、８ク
ロック周期でタイミング信号出力端子Ｔからｎ：１多重
回路２０９のクロック入力端子ＣＫに対して出力する。

【００１１】カウンタ回路２０６は、多重タイミング発
生回路２０５の１／ｎクロック出力端子Ｃ／Ｎからクロ
ック入力端子ＣＫに入力される１／８クロック信号の立
ち上がりエッジでカウントアップ動作を行い、パターン
長設定入力端子２０２から入力されるパターン長設定信
号によって設定される最大値まで順次カウントアップす
る。図５のタイミングチャートでは、初期状態を０とし
てカウント値がカウントアップされている。

【００１２】ＲＡＭ２１０は、カウンタ回路２０６のカ
ウント値出力端子ＣＮＴから出力されるカウント値をア
ドレス入力端子Ａの入力としているので、例えば、カウ
ント値出力が１の時には、アドレス１番地に保持してい
るデータ、すなわち、図５のタイミングチャートでは、
Ｄ１（１），Ｄ２（１），・・・Ｄ８（１）を８ビット
のデータ出力端子ＯＵＴからｎ：１多重回路２０９の８
ビットのデータ入力端子ＩＮに対して出力する。

【００１３】ＲＡＭ２１０のデータ出力端子ＯＵＴから
出力される８ビットのデータ、例えば、Ｄ１（１），Ｄ
２（１），・・・Ｄ８（１）は、多重タイミング発生回
路２０５のタイミング信号出力端子Ｔからｎ：１多重回
路２０９のクロック入力端子ＣＫに入力されるタイミン
グ信号に基づいて、ｎ：１多重回路２０９によってビッ
ト多重され、データ出力端子ＯＵＴからパターン出力端
子２０４に対して出力される。図５のタイミングチャー
トでは、多重タイミング発生回路２０５が０を出力して
いる時には、ｎ：１多重回路２０９は、ＲＡＭ２１０に
保持されたｎビットのデータのうちの１ビット目の値を
出力し、多重タイミング発生回路２０５が、１を出力し
ている時には、ｎ：１多重回路２０９は、ＲＡＭ２１０
に保持されたｎビットのデータのうちの２ビット目の値
を出力するというように、以下同様に多重されて、パタ
ーン出力端子２０４からパターンが出力されることにな
る。

【００１４】以上のように、従来のパターン発生回路２
００は、出力するパターンをすべて、ＲＡＭ２１０に保
持し、カウンタ回路２０６の出力に応じて、アドレス順
に順次データを出力することにより、繰り返してＲＡＭ
２１０に保持しているパターンを発生している。また、
発生するパターンは、パターン設定入力端子２０３でＲ
ＡＭ２１０の保持するデータを変更したり、パターン長
設定入力端子２０２でカウンタの動作周期を変更したり
することで、任意に可変されることとなる。

【００１５】しかしながら、上述した従来のパターン発
生回路２００においては、発生するパターンをすべてＲ
ＡＭ２１０に保持するため、発生するパターンの長さが
長くなればなるほど、大きな容量のＲＡＭが必要とな
る。そして、１つのＲＡＭに保持できない時には、複数
のＲＡＭで構成する必要がある。そのような構成の例を
図６、及び図８に示す。

【００１６】まず、発生パターンを複数のＲＡＭに保持
する第１の従来例として、パターン発生回路３００の構
成を説明する。図６は、従来のパターン発生回路３００
の回路構成を示すブロック図である。図６において、パ
ターン発生回路３００は、多重タイミング発生回路３０
５、ｎ：１多重回路３０９、下位カウンタ回路３１２、
上位カウンタ回路３１３、ＲＡＭ３１４（１）〜ＲＡＭ
３１４（ｍ）、及びセレクタ回路３１５によって構成さ
れ、外部端子として、クロック入力端子３０１、パター
ン長設定入力端子３０２、パターン設定入力端子３０
３、及びパターン出力端子３０４を有している。

【００１７】多重タイミング発生回路３０５は、前記図
４に示す多重タイミング発生回路２０５と同様の処理を
行うが、低速信号処理を行うための１／ｎクロック信号
を、１／ｎクロック出力端子Ｃ／Ｎから下位カウンタ回
路３１２のクロック入力端子ＣＫに対して出力してい
る。

【００１８】下位カウンタ回路３１２は、多重タイミン
グ発生回路３０５の１／ｎクロック出力端子Ｃ／Ｎから
クロック入力端子ＣＫに入力された１／ｎクロック信号
のクロック数をカウントし、該カウント値をカウント値
出力端子ＣＮＴからＲＡＭ３１４（１）〜ＲＡＭ３１４
（ｍ）のそれぞれのアドレス入力端子Ａに対して出力す
る。また、この下位カウンタ回路３１２のカウント周期
は、パターン長設定入力端子３０２からリセット端子Ｒ
ＳＴに入力されるパターン長設定信号の状態によって制
御することができ、外部から設定可能である。そして、
下位カウンタ回路３１２は、前記カウント値が、外部か
ら可変な前記カウント周期まで達すると、キャリー出力
端子Ｃからキャリー信号を上位カウンタ回路３１３のク
ロック入力端子ＣＫに対して出力する。

【００１９】ＲＡＭ３１４（１）〜ＲＡＭ３１４（ｍ）
のそれぞれには、事前にユーザーが、任意のパターン
を、パターン設定入力端子３０３から入力することによ
り出力パターンが設定される。すなわち、まず、ＲＡＭ
３１４（１）のアドレス０番地に最初のｎビットが設定
され、アドレス１番地に続くｎビットが設定されるとい
うようにしてＲＡＭ３１４（１）内部には、出力パター
ンの情報が順次保持され、出力パターンの情報がＲＡＭ
３１４（１）の容量を超えると、続いて入力されるパタ
ーン出力の情報は、順次、ＲＡＭ３１４（２）〜ＲＡＭ
３１４（ｍ）に保持されていく。そして、ＲＡＭ３１４
（１）〜ＲＡＭ３１４（ｍ）のそれぞれは、下位カウン
タ回路３１２からそれぞれのアドレス入力端子Ａに入力
される前記カウント値の示すアドレスのデータを順次読
み出して、それぞれのｎビットのデータ出力端子ＯＵＴ
から、対応するセレクタ回路３１５のｎビットのセレク
トデータ入力端子ＩＮ1 〜セレクトデータ入力端子ＩＮ
m に対して出力する。

【００２０】上位カウンタ回路３１３は、下位カウンタ
回路３１２のキャリー出力端子Ｃからクロック入力端子
ＣＫに入力されるキャリー信号をカウントして、そのカ
ウント値をカウント値出力端子ＣＮＴからセレクタ回路
３１５のセル入力端子ＳＥＬに対して出力する。また、
この上位カウンタ回路３１３のカウント周期は、パター
ン長設定入力端子３０２からリセット端子ＲＳＴに入力
されるパターン長設定信号の状態によって制御すること
ができ、外部から設定可能である。

【００２１】セレクタ回路３１５は、上位カウンタ回路
３１３のカウント値出力端子ＣＮＴからセル入力端子Ｓ
ＥＬに入力されるカウント値に応じて、セレクトデータ
入力端子ＩＮ1 〜セレクトデータ入力端子ＩＮm のいず
れかの入力端子を選択して、対応するＲＡＭ３１４
（１）〜ＲＡＭ３１４（ｍ）のいずれかからの出力デー
タを入力とし、該データをデータ出力端子ＯＵＴから
ｎ：１多重回路３０９のデータ入力端子ＩＮに対して出
力する。

【００２２】ｎ：１多重回路３０９は、前記図４に示す
ｎ：１多重回路２０９と同様の処理を行うが、データ入
力端子ＩＮに入力されるデータは、セレクタ回路３１５
から出力されるデータである。

【００２３】次に、従来のパターン発生回路３００の動
作を説明する。図７は、パターン発生回路３００の動作
について説明するタイミングチャートである。図７に示
すタイミングチャートでは、図６に示すパターン発生回
路３００の動作を簡単に説明するため、最低限必要な信
号の動きのみを示し、また、下位カウンタ回路３１２の
１周期をＴCNT1として、時間方向に圧縮して表してい
る。

【００２４】パターン発生回路３００の主要な動作は、
前記図４に示すパターン発生回路２００とほぼ同様であ
るが、複数のＲＡＭ、ＲＡＭ３１４（１）〜ＲＡＭ３１
４（ｍ）に順次保持された出力パターンのデータを適宜
セレクタ回路３１５によって選択してｎ：１多重回路９
に対して出力する点を特徴としている。そこで、このセ
レクタ回路３１５による出力パターンのデータを選択す
る動作に関連する動作のみについて以下に説明すること
とする。

【００２５】下位カウンタ回路３１２は、パターン長設
定入力端子３０２から入力されるパターン長設定信号に
よって設定される１周期毎に、キャリー出力端子Ｃから
キャリー信号を上位カウンタ回路３１３のクロック入力
端子ＣＫに対して出力する。

【００２６】そして、上位カウンタ回路３１３は、前記
キャリー信号がクロック入力端子ＣＫに入力されるとカ
ウントアップ動作を行い、０，１，２，・・・というよ
うなカウント値を、順次、カウント値出力端子ＣＮＴか
らセレクタ回路３１５のセル入力端子ＳＥＬに対して出
力する。

【００２７】セレクタ回路３１５は、セル入力端子ＳＥ
Ｌに入力される前記カウント値が、０であるときは、Ｒ
ＡＭ３１４（１）からセレクトデータ入力端子ＩＮ1 に
入力されるデータを出力し、１であるときは、ＲＡＭ３
１４（２）からセレクトデータ入力端子ＩＮ2 に入力さ
れるデータを出力する等して、データ出力端子ＯＵＴか
らｎ：１多重回路３０９のデータ入力端子ＩＮに対して
出力するデータを適宜選択する。

【００２８】このように、図６の構成のパターン発生回
路３００は、基本的には、図４に示したパターン発生回
路２００と同様の構成ではあるが、ＲＡＭを複数用意し
て、それらを上位カウンタ回路３１３とセレクタ回路３
１５により順次切り替えて、パターンを出力している。

【００２９】次に、発生パターンを複数のＲＡＭに保持
する第２の従来例として、パターン発生回路４００の構
成を説明する。図８は、従来のパターン発生回路４００
の回路構成を示すブロック図である。図８において、パ
ターン発生回路４００は、多重タイミング発生回路４０
５、ｎ：１多重回路４０９、カウンタ回路４０６、及び
ＲＡＭ４１６（１）〜ＲＡＭ４１６（ｍ）によって構成
され、外部端子として、クロック入力端子４０１、パタ
ーン長設定入力端子４０２、パターン設定入力端子４０
３、及びパターン出力端子４０４を有している。

【００３０】多重タイミング発生回路４０５は、前記図
４に示す多重タイミング発生回路２０５と同様の処理を
行う。

【００３１】カウンタ回路４０６は、多重タイミング発
生回路４０５の１／ｎクロック出力端子Ｃ／Ｎからクロ
ック入力端子ＣＫに入力された１／ｎクロック信号のク
ロック数をカウントし、該カウント値をカウント値出力
端子ＣＮＴからＲＡＭ４１６（１）〜ＲＡＭ４１６
（ｍ）のそれぞれのアドレス入力端子Ａに対して出力す
る。また、このカウンタ回路４０６のカウント周期は、
パターン長設定入力端子４０２からリセット端子ＲＳＴ
に入力されるパターン長設定信号の状態によって制御す
ることができ、外部から設定可能である。

【００３２】ＲＡＭ４１６（１）〜ＲＡＭ４１６（ｍ）
のそれぞれには、事前にユーザーが、任意のパターン
を、パターン設定入力端子４０３から入力することによ
り出力パターンが設定される。すなわち、まず、ＲＡＭ
４１６（１）のアドレス０番地に最初のｎ／ｍビットが
設定され、ＲＡＭ４１６（２）のアドレス０番地に続く
ｎ／ｍビットが設定され、順次ＲＡＭ４１６（ｍ）まで
のそれぞれのアドレス０番地に最初のｎビットが設定さ
れる。そして、アドレス１番地に続くｎビットが設定さ
れるというようにしてＲＡＭ４１６（１）〜ＲＡＭ４１
６（ｍ）内部には、出力パターンの全情報が順次保持さ
れる。そして、ＲＡＭ４１６（１）〜ＲＡＭ４１６
（ｍ）のそれぞれは、カウンタ回路４０６からそれぞれ
のアドレス入力端子Ａに入力される前記カウント値の示
すアドレスのデータを順次読み出して、ｎ／ｍビットの
データ出力端子ＯＵＴから、ｎ：１多重回路４０９のｎ
ビットのデータ入力端子ＩＮに対して出力する。

【００３３】ｎ：１多重回路４０９は、前記図４に示す
ｎ：１多重回路２０９と同様の処理を行うが、データ入
力端子ＩＮに入力されるデータは、ＲＡＭ４１６（１）
〜ＲＡＭ４１６（ｍ）から出力されるデータである。

【００３４】この図８に示すパターン発生回路４００の
動作は、前記図４に示すパターン発生回路２００の動作
とほぼ同様であるので、その説明は省略するが、パター
ン発生回路４００では、パターンを保持するＲＡＭにビ
ット幅が小さいＲＡＭ４１６（１）〜ＲＡＭ４１６
（ｍ）（前期ＲＡＭ２１０ではｎビットであるのに対し
てｎ／ｍビット）を採用して、アドレスの奥行きを大き
くし、ＲＡＭ４１６（１）〜ＲＡＭ４１６（ｍ）を並列
で動作させることにより、長いパターンの発生を可能に
している。

【００３５】

【発明が解決しようとする課題】しかしながら、上述の
ように、従来のパターン発生回路においては、発生する
パターンをすべてＲＡＭに保持するため、発生するパタ
ーンの長さが長くなればなるほど、大きな容量のＲＡＭ
が必要となる。そして、１つのＲＡＭに保持できない時
には、図６または図８に示すパターン発生回路３００ま
たはパターン発生回路４００のように複数のＲＡＭで構
成する必要がある。そのため、発生するパターンの長さ
が長くなればなるほど、回路構成規模が大きくなるとい
う課題があった。

【００３６】また、実際に使用するパターンとしては、
伝送規格に準じたパターンを使用するが、そのようなパ
ターンでは、例えば、フレームを検出するためのフレー
ム検出符号などのように、ある固定のパターンが繰り返
されたり、本来伝送データが入力される領域に、評価の
ためにある固定のパターンを繰り返して挿入したりする
ことが多い。そのような繰り返しパターンの多いパター
ンに対しても、従来のパターン発生回路では、すべての
データをＲＡＭに保持するので、ＲＡＭの使用効率が良
くないという課題があった。

【００３７】そこで本発明の課題は、繰り返し部分を多
く含むパターンを発生するパターン発生回路において、
より少ない回路構成で、長いパターン長のパターンを発
生できるパターン発生回路を提供することである。

【００３８】

【課題を解決するための手段】請求項１記載の発明は、
複数のパターン信号を記憶する第１の記憶手段と、前記
複数のパターン信号を出力する順序を指示する指示情報
を記憶する第２の記憶手段と、この第２の記憶手段に記
憶された指示情報に従って、前記第１の記憶手段が記憶
する前記複数のパターン信号の中から該当するパターン
信号を順次選択して出力する選択手段と、を備えたこと
を特徴としている。

【００３９】請求項１記載の発明のパターン発生回路に
よれば、第１の記憶手段は、複数のパターン信号を記憶
し、第２の記憶手段は、前記複数のパターン信号を出力
する順序を指示する指示情報を記憶し、選択手段は、前
記第２の記憶手段に記憶された指示情報に従って、前記
第１の記憶手段が記憶する前記複数のパターン信号の中
から該当するパターン信号を順次選択して出力する。

【００４０】したがって、第１の記憶手段に記憶したパ
ターン信号を出力する順序を指定することにより一連の
パターン信号を生成する方法であるため、出力するパタ
ーン信号が同じパターンの繰り返しを含む場合の冗長性
を解消し、長い一連のパターン信号を生成する際にも第
１の記憶手段、及び第２の記憶手段を構成する回路の面
積を小さく構成することが可能であり、パターン発生回
路の実装面積を小さくすることが可能となる。

【００４１】請求項２記載の発明は、請求項１記載のパ
ターン発生回路において、前記複数のパターン信号を順
次出力することにより形成される一連のパターン信号の
パターン長を設定するパターン長設定手段を更に備えた
ことを特徴としている。

【００４２】請求項２記載の発明のパターン発生回路に
よれば、請求項１記載のパターン発生回路において、パ
ターン長設定手段は、前記複数のパターン信号を順次出
力することにより形成される一連のパターン信号のパタ
ーン長を設定する。

【００４３】したがって、請求項１記載の発明の効果に
加えて、一連のパターン信号のパターン長を、パターン
とは別に任意に設定することが可能となる。

【００４４】請求項３記載の発明は、請求項２記載のパ
ターン発生回路において、前記第１の記憶手段に記憶さ
れる複数のパターン信号、及び前記第２の記憶手段に記
憶される指示情報を外部から設定入力するパターン入力
手段と、前記パターン長を外部からパターン長設定手段
に対して設定入力するパターン長入力手段と、を更に備
えたことを特徴としている。

【００４５】請求項３記載の発明のパターン発生回路に
よれば、請求項２記載のパターン発生回路において、パ
ターン入力手段は、前記第１の記憶手段に記憶される複
数のパターン信号、及び前記第２の記憶手段に記憶され
る指示情報を外部から設定入力し、パターン長入力手段
は、前記パターン長を外部からパターン長設定手段に対
して設定入力する。

【００４６】したがって、請求項２記載の発明の効果に
加えて、第１の記憶手段に記憶するパターン信号、第２
の記憶手段に記憶する指示情報、及びパターン長を外部
から任意に設定可能とすることができ、また、例えば、
パターン信号とパターン長は変更せずに、指示情報のみ
を外部からの設定入力により変更するなど、一連のパタ
ーン信号の変更処理を容易にすることができる。

【００４７】また、請求項４記載の発明のように、請求
項２または３に記載のパターン発生回路において、前記
第１の記憶手段はパターン保持用ＲＡＭであり、前記第
２の記憶手段はタイミング発生用ＲＡＭであり、前記パ
ターン長設定手段は前記タイミング発生用ＲＡＭのアド
レス入力にクロックのカウント値を出力するカウンタ回
路であってもよい。

【００４８】この請求項４記載の発明によれば、請求項
２または３に記載の発明の効果に加えて、発生するパタ
ーンの長さが長くなった場合に、従来のように大容量の
ＲＡＭを使用したり、多数のＲＡＭを使用したりする必
要がなく、タイミング発生用とパターン保持用の２つの
ＲＡＭによって回路を構成することで対応でき、長いパ
ターンの信号を発生する場合にも、回路の構成部品数を
少なく、実装面積を小さくすることが可能となる。

【００４９】また、複数のレジスタ回路に保持されたパ
ターンを適宜組み合わせてパターンを生成する構成であ
るので、パターンの全てをＲＡＭに保持する必要がな
く、タイミング発生用ＲＡＭにはパターンの選択順序の
みを格納するため、ＲＡＭの利用効率をよくすることが
できる。

【００５０】請求項５記載の発明は、請求項４記載のパ
ターン発生回路において、クロックを分周して１／ｎの
周波数のクロックにして前記カウンタ回路に対して出力
し、また、ｎビットのパラレルデータを多重するタイミ
ングを指示するタイミング信号をｎ：１多重回路に対し
て出力する多重タイミング発生回路と、この多重タイミ
ング発生回路から入力されるタイミング信号に基づい
て、前記パターン保持用ＲＡＭから入力されるｎビット
のパラレルデータを順次ｎ：１に多重して一連のパター
ン信号として出力するｎ：１多重回路と、を更に備え、
前記カウンタ回路は、前記多重タイミング発生回路から
入力される１／ｎの周波数のクロックをカウントして、
前記タイミング発生用ＲＡＭのアドレス入力に対して順
次出力し、前記タイミング発生用ＲＡＭは、前記カウン
タ回路のカウント値をアドレス入力として、該カウント
値によって指定されるアドレスに記憶された前記指示情
報を順次読み出して前記パターン保持用ＲＡＭのアドレ
ス入力に対して出力し、前記パターン保持用ＲＡＭは、
各アドレスにｎビットのパターン信号を記憶し、前記タ
イミング発生用ＲＡＭから入力される前記指示情報をア
ドレス入力として、該入力された指示情報によって指定
されるアドレスに記憶された前記ｎビットのパターン信
号をパラレルデータとして、前記ｎ：１多重回路のｎビ
ットパラレルデータ入力に順次出力することを特徴とし
ている。

【００５１】請求項５記載の発明のパターン発生回路に
よれば、請求項４記載のパターン発生回路において、多
重タイミング発生回路は、クロックを分周して１／ｎの
周波数のクロックにして前記カウンタ回路に対して出力
し、また、ｎビットのパラレルデータを多重するタイミ
ングを指示するタイミング信号をｎ：１多重回路に対し
て出力し、カウンタ回路は、前記多重タイミング発生回
路から入力される１／ｎの周波数のクロックをカウント
して、前記タイミング発生用ＲＡＭのアドレス入力に対
して順次出力し、タイミング発生用ＲＡＭは、前記カウ
ンタ回路のカウント値をアドレス入力として、該カウン
ト値によって指定されるアドレスに記憶された前記指示
情報を順次読み出して前記パターン保持用ＲＡＭのアド
レス入力に対して出力し、パターン保持用ＲＡＭは、各
アドレスにｎビットのパターン信号を記憶し、前記タイ
ミング発生用ＲＡＭから入力される前記指示情報をアド
レス入力として、該入力された指示情報によって指定さ
れるアドレスに記憶された前記ｎビットのパターン信号
をパラレルデータとして、前記ｎ：１多重回路のｎビッ
トパラレルデータ入力に順次出力し、ｎ：１多重回路
は、前記多重タイミング発生回路から入力されるタイミ
ング信号に基づいて、前記パターン保持用ＲＡＭから入
力されるｎビットのパラレルデータを順次ｎ：１に多重
して一連のパターン信号として出力する。

【００５２】したがって、周波数の高いクロックで動作
する素子を少なくして動作を安定させるパターン発生回
路においても請求項４記載の発明と同様の効果を得るこ
とができる。

【００５３】

【発明の実施の形態】以下、図１〜図３を参照して本発
明に係るパターン発生回路１００の実施の形態を詳細に
説明する。

【００５４】まず構成を説明する。図１は、本発明の一
実施の形態のパターン発生回路１００の回路構成を示す
ブロック図である。

【００５５】図１において、パターン発生回路１００
は、多重タイミング発生回路５、カウンタ回路６、タイ
ミング発生用ＲＡＭ７、パターン保持用ＲＡＭ８、及び
ｎ：１多重回路９によって構成され、外部端子としてク
ロック入力端子１、パターン長設定入力端子２、パター
ン設定入力端子３、及びパターン出力端子４を有してい
る。

【００５６】多重タイミング発生回路５は、クロック入
力端子１からクロック入力端子ＣＫに入力されるクロッ
ク信号に基づいて、低速信号処理を行うための１／ｎク
ロック信号を、１／ｎクロック出力端子Ｃ／Ｎからカウ
ンタ回路６のクロック入力端子ＣＫに対して出力し、ま
た、低速なパラレル信号を多重するためのタイミング信
号を、タイミング信号出力端子Ｔからｎ：１多重回路９
のクロック入力端子ＣＫに対して出力する。

【００５７】カウンタ回路６は、多重タイミング発生回
路５の１／ｎクロック出力端子Ｃ／Ｎからクロック入力
端子ＣＫに入力された１／ｎクロック信号のクロック数
をカウントし、該カウント値をカウント値出力端子ＣＮ
Ｔからタイミング発生用ＲＡＭ７のアドレス入力端子Ａ
に対して出力する。また、このカウンタ回路６のカウン
ト周期は、パターン長設定入力端子２からリセット端子
ＲＳＴに入力されるパターン長設定信号の状態によって
制御することができ、外部から設定可能である。

【００５８】タイミング発生用ＲＡＭ７には、事前にユ
ーザーによって、パターン保持用ＲＡＭ８の各アドレス
に設定されたデータを出力するタイミング情報がパター
ン設定入力端子３から入力されて設定されている。そし
て、タイミング発生用ＲＡＭ７は、カウンタ回路６のカ
ウント値出力端子ＣＮＴからアドレス入力端子Ａに入力
される前記カウント値の示すアドレスに格納されたデー
タをデータ出力端子ＯＵＴからパターン保持用ＲＡＭ８
のアドレス入力端子Ａに対して出力する。

【００５９】パターン保持用ＲＡＭ８には、事前にユー
ザーが、任意のパターンを、パターン設定入力端子３か
ら入力することにより、各アドレスにｎビットの出力パ
ターンが設定される。そして、パターン保持用ＲＡＭ８
は、タイミング発生用ＲＡＭ７のデータ出力端子ＯＵＴ
からアドレス入力端子Ａに入力されるデータの示すアド
レスに格納された、前記設定された出力パターンをｎビ
ットのデータ出力端子ＯＵＴから、ｎ：１多重回路９の
ｎビットのデータ入力端子ＩＮに対して出力する。

【００６０】ｎ：１多重回路９は、パターン保持用ＲＡ
Ｍ８のｎビットのデータ出力端子ＯＵＴからｎビットの
データ入力端子ＩＮに入力されるデータを、多重タイミ
ング発生回路５のタイミング信号出力端子Ｔからクロッ
ク入力端子ＣＫに入力されるタイミング信号に基づいて
ビット多重を行い、シリアルデータにしてパターン信号
として、データ出力端子ＯＵＴからパターン出力端子４
に対して出力する。

【００６１】本実施の形態のパターン発生回路１００で
は、発生するパターンの内容は、上述のように、タイミ
ング発生用ＲＡＭ７、及びパターン保持用ＲＡＭ８に設
定されるが、その設定例を図２に示す。

【００６２】図２の例では、タイミング発生用ＲＡＭ７
のデータ、及びパターン保持用ＲＡＭ８の保持するデー
タのビット幅を共に８ビット（ｎ＝８）とし、同図
（ａ）に示すように、パターン保持用ＲＡＭ８のＢ０H
番地にはＦＦH （H は１６進数であることを示す）が、
Ｂ１H 番地には００H がそれぞれ保持されていることと
する。

【００６３】また、図２（ｂ）のタイミング発生用ＲＡ
Ｍ７のアドレスマップに示すように、パターン設定入力
端子３からの入力により、Ａ０H 番地にＢ０H が設定さ
れてパターン保持用ＲＡＭ８のＢ０H 番地に保持された
データを選択する設定となり、次の（Ａ０＋１）H 番地
にはＢ１H が設定されてパターン保持用ＲＡＭ８のＢ１
H 番地に保持されたデータを選択する設定となり、以
降、Ｂ０H とＢ１H が交互に、アドレス（Ａ０＋ａ）H
番地まで設定されている。また、図に示されていない他
のアドレスにも、同様にパターン発生に必要なデータが
適宜設定されているものとする。

【００６４】このとき、パターン発生回路１００がパタ
ーン出力端子４から出力するパターンは、図２（ｃ）に
示すようなパターンとなる。すなわち、タイミング発生
用ＲＡＭ７のアドレス入力端子Ａには、カウンタ回路６
によるカウント値が入力されているので、タイミング発
生用ＲＡＭ７は、アドレス００H 番地からデータの読み
出しを開始し、それに応じて、パターン発生回路１００
はパターンを出力する。図２（ｃ）では、最初のＡ０H
バイトはタイミング発生用ＲＡＭ７のアドレス００H 番
地から順次設定されたデータに対応するパターンが生成
され出力される。その後はタイミング発生用ＲＡＭ７の
Ａ０H 番地から（Ａ０＋ａ）H 番地までがＢ０H とＢ１
H の繰り返しになっているので、ａH バイトの区間にわ
たって、パターン保持用ＲＡＭ８のＢ０H 番地のデータ
とＢ１H 番地のデータが交互に選択され、ＦＦH と００
H のパターンが交互に出力されることになる。

【００６５】本実施の形態のパターン発生回路１００で
は、上述したように、実際に出力するパターンはパター
ン保持用ＲＡＭ８に保存して、それらをどのような順序
で出力するかというタイミング情報はタイミング発生用
ＲＡＭ７に保存するというように設定を行う。

【００６６】次に、本実施の形態のパターン発生回路１
００の動作を説明する。図３は、パターン発生回路１０
０の動作について説明するタイミングチャートである。
図３に示すタイミングチャートでは、図１に示すパター
ン発生回路１００においてｎ＝８とした場合について示
しており、また、タイミング発生用ＲＡＭ７のアドレス
ｘに保持されているデータをＡ（ｘ）、パターン保持用
ＲＡＭ８の保持しているデータとして、アドレスｙに保
持されているデータの１ビット目をＤ１（ｙ）、２ビッ
ト目をＤ２（ｙ）、・・・というように、記号をつけて
表している。

【００６７】まず、クロック入力端子１には、ある固定
した周波数のクロック信号が入力される。そして、多重
タイミング発生回路５はクロック入力端子１からクロッ
ク入力端子ＣＫに入力されたクロック信号を分周して、
１／ｎクロック信号をカウンタ回路６のクロック入力端
子ＣＫに対して出力する。図３のタイミングチャートで
は、ｎ＝８であるため、クロック信号の８分の１の周期
の１／８クロック信号を出力する。多重タイミング発生
回路５は、同時に、低速なパラレル信号を多重するため
のタイミング信号として、１／８クロック信号の立ち上
がりエッジで０を出力し、順次クロック信号が入力され
る毎にカウントアップして、８クロック周期でタイミン
グ信号出力端子Ｔからｎ：１多重回路９のクロック入力
端子ＣＫに対して出力する。

【００６８】カウンタ回路６は、多重タイミング発生回
路５の１／ｎクロック出力端子Ｃ／Ｎからクロック入力
端子ＣＫに入力される１／８クロック信号の立ち上がり
エッジでカウントアップ動作を行い、パターン長設定入
力端子２から入力されるパターン長設定信号によって設
定される最大値まで順次カウントアップする。図３のタ
イミングチャートでは、初期状態を０として、０，１，
２，・・・というようにカウント値がカウントアップさ
れている。

【００６９】タイミング発生用ＲＡＭ７は、カウンタ回
路６のカウント値出力端子ＣＮＴから出力されるカウン
ト値をアドレス入力端子Ａの入力としているので、例え
ば、カウント値出力が１の時には、アドレス１番地に保
持しているデータ、すなわち、図３のタイミングチャー
トでは、Ａ（１）をデータ出力端子ＯＵＴからパターン
保持用ＲＡＭ８のアドレス入力端子Ａに対して出力す
る。以後、カウンタ回路６から入力される前記カウント
値にしたがってアドレス順に保持しているデータをパタ
ーン保持用ＲＡＭ８のアドレス入力端子Ａに対して出力
する。

【００７０】パターン保持用ＲＡＭ８は、アドレス入力
端子Ａに入力される前記タイミング発生用ＲＡＭ７のデ
ータが、Ａ（１）であるときは、１ビット目がＤ１（Ａ
（１））であり、２ビット目がＤ２（Ａ（１））である
というようなデータを出力する等して、８ビットのデー
タ出力端子ＯＵＴからｎ：１多重回路９のｎビットのデ
ータ入力端子ＩＮに対して適宜データを出力する。

【００７１】パターン保持用ＲＡＭ８の８ビットの出力
端子ＯＵＴから出力されるデータは、多重タイミング発
生回路５のタイミング信号出力端子Ｔからｎ：１多重回
路９のクロック入力端子ＣＫに入力されるタイミング信
号に基づいて、ｎ：１多重回路９によってビット多重さ
れ、データ出力端子ＯＵＴからパターン出力端子４に対
して出力される。すなわち、多重タイミング発生回路５
が０を出力している時には、ｎ：１多重回路９は、入力
されたｎビットのデータのうちの１ビット目の値を出力
し、多重タイミング発生回路５が、１を出力している時
には、ｎ：１多重回路９は、入力されたｎビットのデー
タのうちの２ビット目の値を出力するというように、以
下同様に多重されて、パターン出力端子４からパターン
が出力されることになる。

【００７２】以上説明したように、本実施の形態のパタ
ーン発生回路１００によれば、パターン保持用ＲＡＭ８
には、任意の出力パターンが設定され、タイミング発生
用ＲＡＭ７には、パターン保持用ＲＡＭ８の出力タイミ
ング情報が設定されている。そして、タイミング発生用
ＲＡＭ７は、カウンタ回路６のカウント値出力端子ＣＮ
Ｔからアドレス入力端子Ａに入力される前記カウント値
の示すアドレスに格納されたデータをデータ出力端子Ｏ
ＵＴからパターン保持用ＲＡＭ８のアドレス入力端子Ａ
に対して出力し、パターン保持用ＲＡＭ８は、タイミン
グ発生用ＲＡＭ７のデータ出力端子ＯＵＴからアドレス
入力端子Ａに入力されるデータの示すアドレスに格納さ
れた、前記設定された出力パターンをｎビットのデータ
出力端子ＯＵＴから、ｎ：１多重回路９のｎビットのデ
ータ入力端子ＩＮに対して出力し、ｎ：１多重回路９
は、パターン保持用ＲＡＭ８のｎビットのデータ出力端
子ＯＵＴからｎビットのデータ入力端子ＩＮに入力され
るデータを、多重タイミング発生回路５のタイミング信
号出力端子Ｔからクロック入力端子ＣＫに入力されるタ
イミング信号に基づいてビット多重を行い、シリアルデ
ータにしてパターン信号として、データ出力端子ＯＵＴ
からパターン出力端子４に対して出力する。

【００７３】したがって、パターン保持用ＲＡＭ８に保
持したパターン信号を出力する順序を指定することによ
り一連のパターン信号を生成する方法であるため、出力
するパターン信号が同じパターンの繰り返しを含む場合
の冗長性を解消し、発生するパターンの長さが長くなっ
た場合に、従来のように大容量のＲＡＭを使用したり、
多数のＲＡＭを使用したりする必要がなく、タイミング
発生用とパターン保持用の２つのＲＡＭによって回路を
構成することで対応でき、長いパターンの信号を発生す
る場合にも、回路の構成部品数を少なく、実装面積を小
さくすることが可能となる。

【００７４】また、複数のレジスタ回路に保持されたパ
ターンを適宜組み合わせてパターンを生成する構成であ
るので、パターンの全てをＲＡＭに保持する必要がな
く、タイミング発生用ＲＡＭ７には繰り返し使用される
パターン信号を格納し、パターン保持用ＲＡＭ８にはパ
ターンの選択順序のみを格納するため、ＲＡＭの利用効
率を向上させることができる。

【００７５】なお、本発明のパターン発生回路は、上記
の実施の形態において示したパターン発生回路１００の
回路構成に限られるものではなく、同様の効果が得られ
る回路構成であれば、その他の回路構成であってもよい
ことは勿論である。

【００７６】

【発明の効果】請求項１記載の発明によれば、第１の記
憶手段に記憶したパターン信号を出力する順序を指定す
ることにより一連のパターン信号を生成する方法である
ため、出力するパターン信号が同じパターンの繰り返し
を含む場合の冗長性を解消し、長い一連のパターン信号
を生成する際にも第１の記憶手段、及び第２の記憶手段
を構成する回路の面積を小さく構成することが可能であ
り、パターン発生回路の実装面積を小さくすることが可
能となる。

【００７７】請求項２記載の発明によれば、請求項１記
載の発明の効果に加えて、一連のパターン信号のパター
ン長を、パターンとは別に任意に設定することが可能と
なる。

【００７８】請求項３記載の発明によれば、請求項２記
載の発明の効果に加えて、第１の記憶手段に記憶するパ
ターン信号、第２の記憶手段に記憶する指示情報、及び
パターン長を外部から任意に設定可能とすることがで
き、また、例えば、パターン信号とパターン長は変更せ
ずに、指示情報のみを外部からの設定入力により変更す
るなど、一連のパターン信号の変更処理を容易にするこ
とができる。

【００７９】請求項４記載の発明によれば、請求項２ま
たは３に記載の発明の効果に加えて、発生するパターン
の長さが長くなった場合に、従来のように大容量のＲＡ
Ｍを使用したり、多数のＲＡＭを使用したりする必要が
なく、タイミング発生用とパターン保持用の２つのＲＡ
Ｍによって回路を構成することで対応でき、長いパター
ンの信号を発生する場合にも、回路の構成部品数を少な
く、実装面積を小さくすることが可能となる。

【００８０】また、複数のレジスタ回路に保持されたパ
ターンを適宜組み合わせてパターンを生成する構成であ
るので、パターンの全てをＲＡＭに保持する必要がな
く、タイミング発生用ＲＡＭにはパターンの選択順序の
みを格納するため、ＲＡＭの利用効率をよくすることが
できる。

【００８１】請求項５記載の発明によれば、周波数の高
いクロックで動作する素子を少なくして動作を安定させ
るパターン発生回路においても請求項４記載の発明と同
様の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のパターン発生回路１０
０の回路構成を示すブロック図。

【図２】図１のタイミング発生用ＲＡＭ７、及びパター
ン保持用ＲＡＭ８に設定されるパターンの内容、及び出
力されるパターンの例を示す図。

【図３】パターン発生回路１００の動作について説明す
るタイミングチャート。

【図４】従来のパターン発生回路２００の回路構成を示
すブロック図。

【図５】パターン発生回路２００の動作について説明す
るタイミングチャート。

【図６】従来のパターン発生回路３００の回路構成を示
すブロック図。

【図７】パターン発生回路３００の動作について説明す
るタイミングチャート。

【図８】従来のパターン発生回路４００の回路構成を示
すブロック図。

【符号の説明】

１００ パターン発生回路 １ クロック入力端子 ２ パターン長設定入力端子 ３ パターン設定入力端子 ４ パターン出力端子 ５ 多重タイミング発生回路 ６ カウンタ回路 ７ タイミング発生用ＲＡＭ７ ８ パターン保持用ＲＡＭ８ ９ ｎ：１多重回路９ ２００ パターン発生回路 ２０５ 多重タイミング発生回路 ２０６ カウンタ回路 ２０９ ｎ：１多重回路 ２１０ ＲＡＭ ３００ パターン発生回路 ３０５ 多重タイミング発生回路 ３０９ ｎ：１多重回路 ３１２ 下位カウンタ回路 ３１３ 上位カウンタ回路 ３１４（１）〜３１４（ｍ）ＲＡＭ ３１５ セレクタ回路 ４００ パターン発生回路 ４０５ 多重タイミング発生回路 ４０６ カウンタ回路 ４０９ ｎ：１多重回路 ４１６（１）〜４１６（ｍ）ＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｋ 5/156 Ｇ０１Ｒ 31/28 Ｂ

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数のパターン信号を記憶する第１の記憶
   手段と、 前記複数のパターン信号を出力する順序を指示する指示
   情報を記憶する第２の記憶手段と、 この第２の記憶手段に記憶された指示情報に従って、前
   記第１の記憶手段が記憶する前記複数のパターン信号の
   中から該当するパターン信号を順次選択して出力する選
   択手段と、 を備えたことを特徴とするパターン発生回路。
2. 【請求項２】前記複数のパターン信号を順次出力するこ
   とにより形成される一連のパターン信号のパターン長を
   設定するパターン長設定手段を更に備えたことを特徴と
   する請求項１記載のパターン発生回路。
3. 【請求項３】前記第１の記憶手段に記憶される複数のパ
   ターン信号、及び前記第２の記憶手段に記憶される指示
   情報を外部から設定入力するパターン入力手段と、 前記パターン長を外部からパターン長設定手段に対して
   設定入力するパターン長入力手段と、 を更に備えたことを特徴とする請求項２記載のパターン
   発生回路。
4. 【請求項４】前記第１の記憶手段はパターン保持用ＲＡ
   Ｍであり、前記第２の記憶手段はタイミング発生用ＲＡ
   Ｍであり、前記パターン長設定手段は前記タイミング発
   生用ＲＡＭのアドレス入力にクロックのカウント値を出
   力するカウンタ回路であることを特徴とする請求項２ま
   たは３に記載のパターン発生回路。
5. 【請求項５】クロックを分周して１／ｎの周波数のクロ
   ックにして前記カウンタ回路に対して出力し、また、ｎ
   ビットのパラレルデータを多重するタイミングを指示す
   るタイミング信号をｎ：１多重回路に対して出力する多
   重タイミング発生回路と、 この多重タイミング発生回路から入力されるタイミング
   信号に基づいて、前記パターン保持用ＲＡＭから入力さ
   れるｎビットのパラレルデータを順次ｎ：１に多重して
   一連のパターン信号として出力するｎ：１多重回路と、
   を更に備え、 前記カウンタ回路は、前記多重タイミング発生回路から
   入力される１／ｎの周波数のクロックをカウントして、
   前記タイミング発生用ＲＡＭのアドレス入力に対して順
   次出力し、 前記タイミング発生用ＲＡＭは、前記カウンタ回路のカ
   ウント値をアドレス入力として、該カウント値によって
   指定されるアドレスに記憶された前記指示情報を順次読
   み出して前記パターン保持用ＲＡＭのアドレス入力に対
   して出力し、 前記パターン保持用ＲＡＭは、各アドレスにｎビットの
   パターン信号を記憶し、前記タイミング発生用ＲＡＭか
   ら入力される前記指示情報をアドレス入力として、該入
   力された指示情報によって指定されるアドレスに記憶さ
   れた前記ｎビットのパターン信号をパラレルデータとし
   て、前記ｎ：１多重回路のｎビットパラレルデータ入力
   に順次出力することを特徴とする請求項４記載のパター
   ン発生回路。