JPH02292934A - データ伝送速度・パリティ自動検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ伝送速度・パリティ自動検出装置に関し
，特にデータ端末装置からキャラクタ同期方式により出
力されるデータのビットレートおよびデータフォーマッ
トを自動的に検出するデータ伝送速度・パリティ自動検
出装置に関する。

［従来の技術］ データ端末装置のデータ入力の速度（ビットレート）お
よびバリティをデータ変復調装置（モデム）側が自動的
に判定する方法として．従来．数キャラクタから成る或
る固定の文字列（速度・バリティ設定用コマンド）を前
記データ端末装置から前記モデムに送出し，モデム側で
その波形を分析することにより，ビットレートおよびバ
リティを検出する方法が知られている。この方法の従来
例を第５図を参照して説明する。

データ端末装置からの入力信号を端子４０１から入力し
，文字列の最初のキャラクタのスタートビットをスター
ト検出回路４０３により検出する。

入力信号は，同時に、入力信号の許容される最高ビット
レートより速いサンプリングクロック４０２により．Ｎ
ビットのシフトレジスタ４０４内部に連続的に取り込ま
れる。スタート検出回路４０３のスタートビット検出に
より起動されるタイミング発生回路４０８は．Ｎビット
のデータが入力される毎に．比較回路４０５およびキャ
ラクタパターン記憶部４０６にタイミング信号を発生す
る。

キャラクタパターン記憶部４０６は，予め決められた自
動検出用パターンに対して，ビットレート，バリティを
それぞれ変化させた場合のビット列を記憶し，タイミン
グ発生回路４０８からパルスが出力される毎にＮビット
づつ出力する。比較回路４０５はシフトレジスタ４０４
から出力されるＮビットのデータと，キャラクタパター
ン記憶部４０６から読み出されるパターンを比較し６一
致しているか否かの情報を判定回路４０７に出力する。

判定回路ではＮビット毎にその情報を監視し，入力ビッ
ト列に，キャラクタパターン記憶部４０６に記憶された
複数個のパターンの中で全ビットが一致したパターンが
あるか否かを監視し，一致したものがあれば該当するパ
ターンに対応したビットレートおよびバリティを検出結
果として速度・バリティ検出端子４０９から出力する。

［発明が解決しようとする課題］ 一般にキャラクタ同期方式によるデータ伝送では．スト
ップビットの長さは任意で必ずしも固定されておらず，
このため従来の回路では２文字列を構成する各キャラク
タ間のストップビツｌ・の長さにより判定に誤りが生じ
ないようにする必要があり，制御が複雑になり，ＬＳＩ
化に適さなかった。また入力信号の符号歪により１／０
のビット変化点にジッタがあると，正しく判定できなく
なるといった欠点があった。

本発明は上述した従来の欠点を除去し，ＬＳＩ化に適し
，かつ入力キャラクタ間のストップビットが任意の長さ
を有していても検出可能で，また入力信号の符号歪によ
るジッタを吸収できるデータ伝送速度・パリティ自動検
出装置を提供することにある。

［課題を解決するための手段］ 本発明によれば．データ端末装置からキャラクタ周期方
式により送られる入力データをある周波数ｆ．のクロッ
クでサンプルし，直並列変換する第１のレジスタと；あ
る特定の文字列の個々の文字を記憶し並列に読出す複数
個のキャラクタ記憶部と：前記第１のレジスタの並列出
力と，キャラクタ記憶部からの出力の比較を行い，一致
することを検出する複数個の比較部と；該比較部の一致
信号出力に応じて内部状態を変更する状態遷移回路と；
前記一致信号に同期して１前記１１のレジスタのバリテ
ィビットに相当するビット位置の出力を直列に記憶する
第２のレジスタと；前記状態遷移回路が最終状態に達し
たのに同期して前記第２のレジスタの内容を並列に読み
出し，その値に応じてバリティを決定するバリティ検出
回路を有するブロックを，複数個含み，該ブロックの出
力の中で，状態遷移回路が最終状態に達したものを？装
置が得られる。

［実施例］ 次に，本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すデータ伝送速度・パリ
ティ自動検出装置のブロック図である。

データ端末装置から送られるキャラクタ同期方式の入力
は端子１に加えられる。この入力は同様の構成を有する
ブロック１１．１２■・・・，ＩＭに入力される。ブロ
ック１１を例に説明すると，前記入力信号は，サンプル
クロックｆ１の直並列変換レジスタ１００で．並列デー
タ（Ｄ）１０１に変換される。キャラクタ記憶部１１１
，１１２，・・・１１Ｎはデータ伝送速度及びバリティ
を検出するための特定のＮ個の文字から成る文字列の個
々の文字を記憶する。前記並列データ１０１は，比較器
１２１，１２２，・・・，１２Ｎにより．キャラクタ記
憶部１１１，１１２，・・・．１１Ｎの内容と比較され
．一致した場合に，一致信号１６１，１６２，・・・．
１６Ｎを出力する。この一致信号は複数のものが同時に
１となることはない。

判定回路１３０は．前記一致信号１６１〜１６Ｎ及び直
並列変換レジスタ１００のバリティビットに相当する位
置の出力（Ｐ）１０２を入力するもので，詳細は第３図
に示される。一致信号１６１〜１６Ｎは状態遷移回路１
７４に入力され，個個の信号の値に応じて，第４図に示
す状態遷移図に従って状態を遷移させる。第４図に示さ
れるように，初期状ＷＡＳＯからスタートし，Ｃｌ，Ｃ
２，・・・，ＣＮの順で一致（１）した時のみ最終状態
に達し，特定文字列が検出されたことを示す検出信号１
３１〜１３Ｍを出力する。この後，状態は初期状態ＳＯ
に戻る。又，途中のステートで期待している以外の一致
信号がオンした場合も初期状態Ｓｏへ戻る。

一方，バリティピット１０２は，一致信号ＣＩ，Ｃ２，
・・・，ＣＮのいずれかがＯＮとなる毎に直並列変換レ
ジスタ１７０に格納され，検出信号１３１がＯＮとなっ
たタイミングに同期して並列に読み出され，バリティ検
出回路１７２で各ビットの値を調べることにより文字列
のパリティを検出し，バリティ結果出力１４１を出力す
る。

ブロック１１〜ＩＭでは．サンプルクロックがｆｌｕ　
　ｆ２＋　・・・．ｆＭと異なる。このクロック周波数
ｆ，〜ｆｖは．検出すべき複数のデータ伝送速度ｂ，〜
ｂＭのＫ倍（Ｋ−２．　３，　４，・・・）に設定する
必要があり，Ｋに対応して直並列変換レジスタ１００で
は，第２図に示されるように，Ｋｂｉｔおきに並列デー
タを取り出す。

選択回路１５０は，前記ブロック１１〜ＩＭの検出信号
１３１〜１３Ｍのうち．オンとなったブロックに対応す
るデータ伝送速度を速度出力１５１として出力する。又
．バリティ結果出力１４１〜１４Ｍのうちオンとなった
ブロックのバリティ結果出力をバリティ出力１５２とし
て出力する。

［発明の効果］ 以上説明したように，本発明では．複雑な制御を必要と
せず１すべでハードウエア回路で実現することが可能で
，ＬＳＩ化に適するという効果がある。又．入力信号の
符号歪によるジッタを，２倍以上のサンプルクロックを
用いることにより吸収し，更に，状態遷移回路を導入し
たことにより，入力キャラクタ間のストップビットが任
意の長さを持つ場合も検出が可能となる効果もある。

１５２・・・バリティ出力端子。

【図面の簡単な説明】 第１図は本発明の実施例を示すブロック図，第２図及び
第３図は，各々直並列変換レジスタ回路，判定回路の１
例を示すブロック図，第４図は状態遷移回路で用いる状
態遷移図，第５図は従来の回路例を示すブロック図であ
る。

Claims (1)

【特許請求の範囲】
1. １、データ端末装置からキャラクタ周期方式により送ら
   れる入力データをある周波数のクロックでサンプルし、
   直並列変換する第１のレジスタと；特定の文字列の個々
   の文字を記憶し並列に読出す複数個のキャラクタ記憶部
   と；前記第１のレジスタの並列出力と、キャラクタ記憶
   部からの出力の比較を行い、一致することを検出する複
   数個の比較部と；該比較部の一致信号出力に応じて内部
   状態を変更する状態遷移回路と；前記一致信号に同期し
   て、前記第１のレジスタのパリテイビットに相当するビ
   ット位置の出力を直列に記憶する第２のレジスタと；前
   記状態遷移回路が最終状態に達したのに同期して前記第
   ２のレジスタの内容を並列に読み出し、その値に応じて
   パリテイを決定するパリテイ検出回路を有するブロック
   を、複数個含み、該ブロックの出力の中で、状態遷移回
   路が最終状態に達したものを選択し、最終結果として出
   力する選択回路を有することを特徴とするデータ伝送速
   度・パリティ自動検出装置。