CN1143288A - 用于编码数据流的差错检测和纠错系统 - Google Patents

Abstract

一种接收数据符号的解码器，包括：产生单元，接收用于计算其变换的度量的接收数据；选择器，响应该产生单元的，选择相应于由数据流的发送器产生的路径的变换路径；追溯单元，保持代表选择器的顺序判定操作的历史信息；计数器，用于控制由选择器选择的路径的非法状态变换；响应该计数器的一个控制单元，确定收缩率并调整接收数据的收缩相位。可用在VLSI接收机电路中，该电路适用于QPSK调制数据的接收。

Description

用于编码数据流的差错 检测和纠错系统

本发明涉及处理从通信信道接收的信号。更具体地，本发明涉及一种用于接收信号的综合信号处理系统，适合用于视频，高保真(HI-FI)音频，图象或其他高比特速率信号的传输。

由于增加了在信道中可实现的比特速率的信号处理技术进步的结果，所以固有模拟信号的编码传输目前日益被实际地应用。与此同时，新的数据压缩技术已趋向于减小可接受地代表模拟信息所要求的带宽。当前现有技术正在致力于在诸如利用数字技术的电缆电视的应用中更有效地传送视频和音频数据。

各种调制技术已经被利用在数字通信之中。例如，正交幅度调制(QAM)是一种数字通信技术人员惯用的相当成熟的技术。这种方法包括两个独立的符号流，每个流调制处于正交的两个载波之一。在低信噪比的应用中QAM是特别有用的。在高信噪比的应用中多电平QAM方式还被用于实现频谱效率。例如，64和256 QAM在电缆电视网络中可以实现5-7比特/秒-赫兹的频谱效率。

四相移相键控(QPSK)是在低信噪比的应用中有用的一般正交幅度调制的一种特殊情况。

ITU(国际电信联盟)-T已经采用了DVB QPSK调制方式作为针对住宅数字卫星广播的国际标准。在欧洲，16 QAM和64 QAM被用在数字电缆广播的DVB标准中。在QPSK中包括上四个符号的信号星座(constellation)被发送，每个符号具有不同的相位和恒定的幅度。该方案是按照由以下方程表示的各正交分量之和来实现的。

           A_m＝be^jθ，其中θ_m可以是{0，π/2，π，3π/2.}的任一个。必须发送两个边带，以便保持正交(quadrature)信息。

因此本发明的主要目的是改进以高传输速率接收卷积编码数据的设备，并且发送一个纠错输出数据流。

本发明的再一个目的是经济地实现用于卫星广播传输接收的小型化的设备。

本发明提供一种四相移相键控数据流的传输接收系统，该数据流是随机化的，卷积交织的和以一收缩速率收缩的并由一个解码器在收缩相位上对准的，其中数据是以符号(symbol)形式的并且在信号星座中以符号速率发送的。由该系统输出一个纠错数据流。该系统具有一个以发送的符号速率接收数据的I、Q解调器，用于变换I、Q解调器的模拟输出的一个模-数变换器，和从模-数变换器接收样值的一个正弦(sinc)内插器。定时恢复电路具有以周期T工作的第一数控振荡器，耦合到内插器和第一数控振荡器的第一环路滤波器，并具有响应于在周期T与接收符号速率之间的差的一个输出。第一数控振荡器响应于第一环路滤波器并产生一个代表各连续样值之间内插距离的信号。该内插器按照该内插距离内插接收的样值，并产生一个代表内插的样值的值的输出信号。匹配的奈奎斯特(Nyquist)滤波器耦合到内插器。一个用于控制I、Q解调器的载波恢复电路具有一个第二数控振荡器。数字去旋转电路响应第二数控振荡器和接收样值信号的同相分量和正交分量。一个相位误差估算电路耦合到去旋转电路的输出，和第二环路滤波器耦合到相位误差估算电路的输出。第二数控振荡器响应于第二环路滤波器。提供一个第二控制置用于控制解调器、定时恢复电路、载波恢复电路、滤波器和输出接口的相互作用。有一个星座旋转单元用于旋转符号的信号星座，和一个以第一模式和第二模式操作的m步内部解码器。m步内部解码器包括转移度量计算单元，用于对选定的收缩率和选定收缩相位输出的转移度量；多个相加-比较-选择部件，用于输出从转移度量得到的路径度量的值，并比较这些值并选择一最小值。一个重新定标单元对相加-比较-选择部件的输出进行操作，以便按最小值重新定标输出。状态变换模块以第一操作模式进行操作，用于检测由相加-比较-选择部件所选择的路径度量值的非法状态变换。状态变换模块输出符号收缩率，收缩相位和旋转校正的估算，和控制转移度量计算单元，以按照收缩率和收缩相位的估算改变选择的收缩率和选择的收缩相位。状态变换模块利用旋转校正估算控制星座旋转单元。同步搜索单元在第二操作模式中启动并响应于状态变换模块用于识别在数据流中的同步信息。追溯模块链接到相加-比较-选择部件上，并具有一个连续的追溯列，其中每列表示由相加-比较-选择部件在一个时间点上确定的各路径的选择值的所有历史数据。每个追溯具有多个追溯单元，每个单元接收m比特的追溯数据，其中按照至少一个以前的追溯列的内容由预解码选择线寻址追溯单元。去交织器耦合列m步内部解码器。外部解码器接收来自去交织器的去交织数据，并且一个去随机器连接到该外部解码器。一个输出接口连接到去随机器，用于输出纠错的数据流。

按照本发明的一个方面，当检测到的非法状态变换超过一个预定值时，状态变换模块控制转移度量计算单元以改变所选择的收缩率和所选择的收缩相位。

按照本发明的另一方面，该重新定标单元对相加-比较-选择的输出进行操作，重新定标该输出为非负数。最好是该输出被重新定标为其以前状态的函数。

按照本发明的再一个方面，每个追溯列的输出被置于预收费线上，和转移度量计算单元每次处理m个符号。同步搜索单元提供一个信号到第一控制单元指示搜索的结果，其中当该信号指示失败搜索结果时，第一控制单元恢复第一操作模式的状态。同步搜索单元还搜索反向同步字节。

定时恢复电路和载波恢复电路利用反馈技术处理由匹配的奈奎斯特滤波器滤波之前的数据，其中定时恢复和载波恢复误差信号从该相应恢复电路之后的电路中得到。

本发明提供用于按照卷积编码方案编码的接收数据的符号的一个解码器。该数据按照收缩矩阵进行收缩，和具有多个状态值，该值描述了一个从第一状态到后续的状态的状态变换的序列，其中由该状态变换序列规定路径。该解码器具有一个产生单元，它接收用于计算其从第一状态到后继状态的变换的度量的接收数据，其中这些度量对应于测量路径跟随数据的由发射机产生的路径的似然率。一个选择器响应于产生单元选择对应于由数据流的发射机产生的路径的一个路径。一个追溯单元保持代表选择器顺序判定操作的历史信息。提供一个计数器用于计数由选择器选择的路径的非法状态变换；和一个控制单元，响应于该计数器确定收缩率，并调整收缩相位及接收数据的载波旋转相位。

产生单元包括一个用于预计算转移度量的转移度量发生器，其中转移度量是与从第一状态到后续状态的接收数据的所有合法变换相关的概率值的大小，而且还包括一个路径度量发生器，它从转移度量发生器接收预计算的转移度量。

按照本发明的再有一个方面，路径度量发生器和选择器估价在一个操作周期中的m个连续变换，和包括多个相加-比较-选择部件。在一个时钟周期中每个相加-比较-选择部件发送m个数据符号到追溯单元。

为了更好地理解本发明的这些和其他目的，以下以举例的方式结合下列附图对本发明作详细说明，其中：

图1是使用本发明的方案的接收机的一部分的方框图；

图2是更详细的方框图，表示图1所示的接收机的定时恢复电路和载波恢复电路；

图3是表示图1所示的接收机的定时恢复电路细节的另一方框图；

图4表示图3所示的定时恢复电路的数控振荡器；

图5是更详细的地表示图1所示的接收机的DC去除电路的方框图；

图6是图5所示的DC去除电路部分的局部示意图；

图7是更详细地表示图6所示的DC去除电路部分的电原理图；

图8是用于图7所示的DC去除电路的一种三级加法器的电原理图；

图9是图1所示的接收机的载波恢复电路中的载波恢复环路的图；

图10表示用于载波恢复电路的另一实施例的自适应环路电路；

图11是图1所示的接收机的自动增益控制电路的方框图；

图12是AGC电平和图11所示的电路产生的∑-Δ调制器的输出的时间曲线图；

图13表示按照一步维特比解码处理的一种简化变换格状图；

图14是在本发明的优选实施例中执行的维特比解码处理的变换格状图的分段图；

图15是图1所示的接收机的维特比解码器的方框图；

图16是图11所示的自动增益控制电路的一部分的电原理图；

图17是表示在图15的维特比解码器中的控制单元的电原理图；

图18是图11所示的自动增益控制电路的控制方框的电原理图；

图19，20和21表示图17所示的控制单元的解码逻辑；

图22是图15所示的维特比解码器的转移度量发生部件的电原理图；

图23是更详细地表示图22的电路部分的电原理图；

图24是图23的电路中的计算单元的详细的电原理图；

图25是在图24所示的电路中使用的逻辑网络的电原理图；

图26是图23的电路的求和单元的电原理图；

图27是表示在图15中的维特比解码器的路径度量发生部件中的相加-比较-选择单元的电原理图；

图28是表示一种路径度量的计算的图；

图29是表示在图15中的维特比解码器的路径度量发生部件中的相加-比较-选择单元的分段方框图；

图30是表示在图27中维特比解码器的路径度量发生部件中的相加-比较-选择单元的一部分的电原理图；

图31是表示在图15的维特比解码器的控制部件的操作序列的流程图；

图32是在图31中所说明的控制部件的电原理图；

图33是表示在图15中的维特比解码器的追溯单元的追溯列的电原理图；

图34是用于解释表示在图23中的追溯单元的操作的模拟的方框图；

图35是说明在图15中所示的维特比解码器的同步搜索单元的操作的状态图；

图36是在图35中描述的同步搜索单元的电原理逻辑图；

图37是用于图1所示的接收机的去交织器中的随机存取存储器的逻辑组织图；

图38是图37中表示的去交织器的一部分的电原理图；

图39是图38中的去交织器的方框图；

图40是在图1中表示的接收机的中央控制部件的方框图；

图41是图40的电路中的控制解码部件的电原理图；

图42是表示描述用于图40的电路中的寄存器的电原理图；

图43是表示图40的中央控制部件的某些细节的电原理图；

图44是图43中的倒数(reciprocal)计算单元的电原理图；和

图45是图43中的误码率计算单元的电原理图；

先参照图1，表示出了采用本发明的方案的一种接收机的一部分的方框图。虽然参照欧洲电信标准prET 00421解释本实施例，但是本发明可以很容易地结合其它标准来实现。除了I、Q解调器4及其相关的模-数变换器外，接收机2是按照全CMOS设计构成的，并以单片VLSI芯片实现的。因此其操作远比利用常规电路板设计所得到的更为有效。

所提及的电信标准提供了发送的数据符号的内卷积编码，和外Reed-Solomon编码。为了恢复发送的信息，接收机2提供了内解码器和外解码器，正如从下面的描述中所见到的那样。

接收机2接收来自一个信道，例如一个卫星下行链路的四相移相键控数据。该数据按照提及的欧洲电信标准在若干规定的级中已被滤波和编码，包括：同步的随机化和同步字节反向；Reed-Sol-omon编码；Forney交织；和在卫星传输情况下的卷积编码。具体地，电信标准提供了具有限定长度K＝7的收缩卷积码，和允许1/2，2/3，3/4，5/6和7/8的码率。由该标准规定了几个指定的收缩矩阵。还应当指出，在调制前，I和Q信号以0.35的滚降(rdl-off)系数平方根自乘(raised)余弦滤波。

在常规的前端处理后，由I，Q解调器4提供一个编码的正交解调的近基带信号作为同相数据流6和正交数据流8。反馈定时恢复是在定时恢复电路10中实现的。分别在线14和16上的处理过的同相和正交的数据被传送到DC去除部件12。在符号定时恢复后，T/2间隔的样值是由在线18上的控制信号的确定来指示的。反馈载波恢复是在载波恢复电路20中实现的，其中所述载波恢复电路接收从该载波恢复电路20后面的一个点上的反馈环得到的一个误差信号。其DC偏置已被去除的同相和正交数据信号按照控制信号26分别在线22和线24上被传送到载波恢复电路20。定时恢复电路10和载波恢复电路20可以是本申请的共同受让人的审查中美国专利申请第08/480,976号和英国申请第9511551.5号中公开的那些电路，因此包括在这里做参考。

载波恢复以后，产生的同相和正交信号根据后接在部件36的十中取2的控制信号34，分别在线30和32上被传送到匹配奈奎斯特滤波器28。到定时恢复电路10和载波恢复电路20的反馈提供在反馈线38，40，42和44上。

接收机2包括自动增益控制电路46，该电路按照控制信号52分别在总线48和50上接收抽取的同相和正交的数据，并在线54上提供到一个接收机段前端(未示出)的输出。在总线48和50上的处理过的同相和正交数据还被提供到维特比解码器56。接收的卷积编码数据的当前收缩率在总线58上指示。接收的信号星座的反向由在线60上的信号指示。

由于通过I，Q解调器4处理的信号是Forney交织的，所以需要提供一个在线64上接收数据的去交织器62。由维特比解码器56分别在线66和68上提供有效控制信号和包(packet)结束信号到去交织器62。去交织的数据流然后通过线72传送到Reed-Solomon解码器70。分别在线74和76上把有效控制信号和包结束信号提供给Reed-Solo-mon解码器70。在当前字节中的纠错比特数在总线78上指示。

利用在线84，86和88上的控制信号，解码的数据通过线82被发送到去随机器和输出接口80。控制信号指示是否有效的解码已经完成，包结束的状态，和在数据中是否存在差错。数据在线90上输出。在线92上的信号指示什么时候同步字节被输出。线94和96分别指示差错条件和有效数据。

中央控制部件98调整接收机2的其它级的操作顺序。

定时恢复电路10和载波恢复电路详细地表示在图2中。这些电路是这样安排的，使得接收机2可以工作在许多不同的符号速率，或具有可变的符号速率技术。一种常规的芯片外的I、Q基带解调器，诸如GEC Plessey SL 1710I，Q解调器可被用做I，Q解调器4。有一个定时该逻辑的固定频率的系统时钟87。它必须至少等于数据的奈奎斯特频率，或否则保证满足数据的奈奎斯特频率。芯片上(on-chip)内插单元89在定时恢复环路100的控制下产生间隔为T/2的同步样值。在每个系统时钟单位(tick)由内插单元89产生或1或0的T/2样值。在一个样值已被产生的情况下，由一个“有效”控制选通器128(图3)的确定来把这种情况通知给后续的的各硬件模块。

一个固定频率的外部晶体振荡器102与在奈奎斯特滤波器28之前以T/2周期操作的芯片上数字去旋转器104，和一个芯片上载波恢复环106配合操作。奈奎斯特滤波器28最好是一个有限脉冲响应(FIR)滤波器。载波恢复环106以T/2间隔样值进行操作。I和Q的输出108和110分别由抽取器部件36(图1)进行十中取2，然后送到在图1的下部所示的差错检测和纠正电路。定时恢复：

定时恢复电路10(图1)更详细地表示在图3和4中。正交解调数据以系统时钟速率取样，正如上文所述，该速率必须是至少等于输入数据的奈奎斯特频率。正如图4所示，芯片上数控振荡器112保持符号时间的计数。数控振荡器112的状态Ω代表已经过去的各符号周期数目的固定点的计数。在每个系统时钟单位上，状态Ω递增一个等于(标称波特率÷系统时钟率)的寄存器114中的值，利用控制信号116从标称值调整。寄存器114中的值的倒数在倒数产生器118中进行。该倒数在乘法器120中乘以值[(2Ω)MOD1]÷2，并在饱和部件122中限制为小于1。匹配滤波器去旋转器单元129包括匹配滤波器124，126。匹配滤波器124，126是按照有限脉冲响应滤波器实现的，并由在载波恢复电路20(图1)中产生的一个有效信号来启动。

信号137，和Δ139可由包括用于每个同相和正交分量的正弦内插器的一个正弦(sinc)内插器单元130来接收。内插器单元130然后根据内插距离产生样值。Δ具有大于或等于0和小于1的值，但是表示为定点数。大于或等于1的值被饱和到刚刚小于1。该正弦内插器单元130分别按照Δ为1还是为0，指令产生超前或滞后样值。由该内插器覆盖的样值时间的范围是一个系统时钟周期。

数控振荡器112按照公知的GARDNER算法在一个定时环中操作。也可以使用其它的定时恢复算法，例如Muller和Muller算法。部分132含有一个按照正比-加-整数控制器实现的二阶环路滤波器。它的正比例和整数增益常数被选择，以给出所要求的阻尼因子和环路带宽。最好是，对于初始信道采集利用相对宽的带宽，以便达到最小锁定时间和保证采集。然后系数被改变以减少环路带宽并因此使其对噪声与干扰不灵敏。这种“齿轮移位”(gear shifting)操作改善了整个系统的误码率。

最好为方根自乘(raised)余弦匹配滤波器的匹配滤波器124，126被包括进来，因为Gardner算法假设数据不具有码间干扰。它们不能被放置在内插器单元130前，因为它们具有用于T/2取样数据的硬布线系数。Gardner算法利用T/2样值锁定定时样值点。该环路最好是这样采集样值点，使得奇数样值是在输入数据的零交叉点上，且偶数样值用作数据样值。

一个延迟按照下列式子被施加在对正弦内插器单元130的系统时钟速率样值的表示和内插的样值的出现之间：

             延迟＝D＋Kδ

其中δ是(系统时钟周期/N)；N是正弦内插点的数；K是(整数)内插距离ΔN；和D是在硬件中隐含的恒定延迟。

正弦内插单元130是基于一种有限脉冲响应滤波器，它利用从一个N组的库中选出的一些系数被同步(clocked)到系统时钟速率上，其中每组系数内插一个不同的延迟。从数控振荡器112输出的内插距离在Δ从0变到1时确定哪个系数库被用于产生一个给定的样值。正弦内插是基于这样的采样理论，即已经被奈奎斯特取样的一个信号可以利用正弦脉冲重建，这等效于执行在频域中的低通滤波操作。该输出由下列式子给出 $Y\left(t\right)=\underset{k=-\∞}{\overset{\∞}{\mathrm{\Σ}}}x\left(\mathrm{kt}\right)\sin c[\mathrm{\π}(t-\mathrm{kt})/T]$

如上所述，所述定时恢复电路10(图1)接收从该定时恢复电路后边的一个点的反馈环中得到的误差信号。D.C.去除：

DC去除部件12(图1)更详细地表示在图5中，包括三个模块113，117，和122。模块122主要是用于测试该电路，将不再进一步讨论。因为模块113和117是相同的并分别应用到I和Q数据流所以将只讨论模块113。

模块113详细地表示在图6中。到达7比特总线的输入数据在触发器123中被重新定时，并被送到在总线125上的一般标号为128的一个加法单元。子模块127监视到达总线133的反馈数据流，和计算置于总线136上的数据流的DC偏移。然后DC偏移从该加法单元128的输入数据中减去。该加法单元128以通常方式被安排，并定时到以60MHZ工作。加法单元128的输出被输出到一个7比特总线128上。

子模块127的结构表示在图中。它主要包括一个具有进位储存结构的24比特加法单元140。它的输入信号在总线133上，并从模块113(图5)的最后输出得到。定时考虑要求进位储存结构，因为在单个数据周期中全加法不能被求值。在被传送到下一个加法器前，每个进位输出在触发器142中重新定时。为了完整地完成加法，必须分析所有24个进位，即，允许它们传送。这是在一般称之为144的电路，在三个相同的电路146中，和在加法器行155中实现的。在该优选实施例在仅需要利用该偏移值的最高有效的七个比特。对于较低的16个比特仅需要计算进位。这是对于在电路144，146中的每个四个加法器的组来作出的。多路复用器148，150和152是按照它的相连的电路146是否正从一个前级传送一个进位，是否它将产生一个进位，或是它产生零进位输出来选择的。最后的加法单元154因为它工作在60MHZ，由于时间的限制被重新定时。最后加法单元154之中是一个三级的加法器部件156，其结构表示在图8。这是一个快速加法器，其进位状态是在组合逻辑网络158中快速选择的，而不是使其行波传送(ripple)过三个加法级160，162，164。载波恢复：

首先对载波恢复环参照图9和10予以解释，该图表示COSTAS算法相位误差部分166，二阶环路滤波器168，数控震荡器170，和数字去旋转电路172。这个电路跟踪外部调制和解调链中的任何频率误差和相位漂移。一个附加的自适应环电路174(图10)可以利用，按照最小均方(LMS)算法操作自适应地估算由交流声和抖动引起的解调相位噪声误差。该自适应环电路174不包括在该优选实施例中。

通过利用存储在ROM(未示出)中的查找表产生的SINθ和COSθ控制去旋转电路172。三角查找表的设计是公知的。

去旋转器以θ角旋转输入数据。假设(I，Q)表示一个幅度为√(I²＋Q²)，和幅角tan^-1(I/Q)＝φ的矢量。因此I＝sinφ和Q＝cosφ。我们要求按照下列方式旋转的I＝I′，和旋转的Q＝Q′：

I′＝sin(φ＋θ)和Q′＝cos(φ＋θ)。

I′＝sinφcosθ－cosφsinθ＝Icosθ－Qsinθ；和

Q′＝Qcosθ＋Isinθ

I′和Q′的计算是在去旋转电路172中所示的乘法器和加法器网络中实现的。Costas相位误差估算部分166完成该环路。

与相位估算部分166共同操作的去旋转器172还用于校正相位噪声和抖动。这种抖动是由相位误差的LMS自适应估算跟踪的。参照图10，以一个分数部分表示为定点数的去旋转的I和Q值分别在限幅器176，178中限幅到最近的合法星座值。对于QPSK，这将是+1或-1。在减法器180，182中得到去旋转的值和限幅的值之间的差，并形成误差。I和Q误差值被变换为角度误差估计θ误差。在QPSK调制的情况，θ误差是按照下表1，从包含在变角器(angulator)184中的转换网络得到的。变角器184的输出是相位抖动或交流声差错θ估算的自适应LMS估算。和许多其它相位误差估算电路例如使用Costas算法的电路一样，在本申请同一受让人的审查中的美国专利申请N0.08/481107和英国专利申请NO.9511568.9中的公开的相位误差估算电路也可以使用。

LMS算法及其符号变形(sign variant)是公知的，不在这里进一步解释。例如它在《数字通信》，(作者：Edward A.Lee和DavidG.Messerschmitt；出版者：Kluwer Academic Publishers；第二版第11章)予以讨论。

该自适应算法从标准的LMS算法稍做了修改：其中θ估算已经给出一个漏泄(Leak)。通常漏泄是零，但是每第N个周期，它是-(Sign(θ估算))。这防止θ误差增长到超过操作极限。

Costas环锁定在轴上的各星座点，即(1，0)，(0，1)，(-1，0)，(0，-1)。因此在这个例子中的误差可以估算为θ误差＝sin-1(I误差)，它近似为θ误差＝I误差。同样对于其它星座点，θ误差是+或-I误差或者Q误差，如下表1中所示

            表1

        θ误差的近似值

星座                                                             θ误差
			Q＝1	I＝0	I误差
Q＝0	I＝1	-G误差
			Q＝-1	I＝0	-I误差
Q＝0	I＝-1	Q误差

正如在上文所讨论的定时恢复控制环的情况，在二阶环168中的正比整数控制器186的正比和整数增益常数以宽的宽带值开始关断以减小采集时间，并被转移到较低的频带环路组的值，以便一旦锁定实现，可优化系统的误码率。这些值可以按照具体应用的要求很容易地选择。最好是在信道采集期间，带宽值通过在线151上重复加一个常数值到加法器153中的整数增益常数中进行扫描。随着扫描的进程实现锁定。自动增益控制：

现在参照图1和11，自动增益控制(AGC)电路46包括AGC误差部件183，它确定在总线48，50上的I，Q输入信号之间的误差及其预期的平均值。一个误差信号在总线190上产生并被AGC控制部件192接收。AGC控制部件192计算在总线194上输出的控制电压。控制电压取决于总线190的误差信号，并在时间上予以平均。由∑-Δ调制器196处理以后，控制电压被馈送至输出线198上的接收机的前端(未示出)。

误差部件183计算一个误差值，误差＝-｜I｜-｜Q｜+2*平均值(这里*表示相乘)并被更详细地表示在图16。在总线48，50上的输入分别在触发器200和202中重新定时，并且如果需要，利用作为绝对值功能的一部分的异或门204，206来求补。加法器行208将I输入的绝对值和Q输入的绝对值相加。在发生求补的情况下，利用加法器210和在加法器216的第二行的两个加法器212，214，将1加到该和的两个最低有效位。加1完成了绝对值的功能。信号的期望平均值二进制的01000000然后与由此被修改了的加法器208的行的输出相加，并将结果在总线190上输出。

图18表示AGC控制部件的结构。总线190上的误差信号利用在218处标出的22位加法器加到一个总线上的控制电压上。这种相加是对于8个最低有效位在第一级220中进行的，以及对于14个最高有效位在第二级222上进行的。为了改善性能各个加法器224是利用旁路进位(carry-by-pass)传播的快速加法器。利用一个逻辑网络226检测溢出和下溢条件。然后最后的控制电压发送到总线194并且作为新的控制电压反馈到22位加法器218。在该优选实施例中控制电压(CV)的反馈功能由下述式子表示：

CV_i＋1＝CV_i＋误差/214

再参照图11，∑-Δ调制器198是常规的，并在该优选实施例中重新定时以在7.5MHZ运行。AGC电平信号234利用总线194上的由线230表示的控制电压的反相最高有效位，和由总线232表示的控制电压的后面7位导出。图12是由实线163表示的AGC电平信号234和为一脉冲序列165的∑-Δ调制器196(图11)的输出的时间曲线图。维特比解码器：

下面参照图13进行讨论，该图表示按照以1/2编码速率的一步维特比解码处理，并利用发生器多项式为G(x)＝(x²＋x＋1，x²＋1)的具有限定长度K＝3的卷积编码器(未示出)的简化变换格状图167。1/2速率表示对于每一输入比特，编码器产生两个比特。限定长度K是可用于产生输出的最大信号数。利用诸如图167一类的变换格状图和一个输入数据序列，有可能产生跟在状态S序列之后的一个输出码流。在图167中，一个特定状态S_t可以由两个比特表示。例如，状态S_t可以假设为由参考号169表示的值2(二进制10)。在图167的表示中，在S_t＋1状态中，状态S_t的比特被移动一个位置，并且输入数据比特占用最右(最低有效位)的位置。因此状态值169在状态S_t＋1中可以合法地变换到值171和173。对于这两个变换，卷积编码器将分别产生更一般地表示为X_tY_t的值175和177。对于编码器的所有可能状态变换都可以计算，即给定的S_t和数据比特dt，下一个状态S_t＋1，X_t和Y_t都可以估算。

路径度量是在该时间的原来编码器状态序列的状态的似然率的测量。路径度量愈小，状态的可能性愈大，反之亦然。转移度量是取决于输入加在每个分支的概率值的测量。分支度量是作为汉明(Hamming)加权的，汉明加权是如图13所示的沿每个变换的每个分支的接收的符号Y_rx和期望的符号XY之间的差比特数。追溯是通过格子返回以确定初始状态的方法，该初始状态产生具有最小路径度量的状态。

在优选实施例中使用两步解码处理，对应于每次移动通过格子两步。这加倍了计算每一步时间，并且每次追溯产生两个比特，而不是一个比特。但是，每个状态要求的计算次数也加倍了。因为现在每个状态有四个可能的路径要被计算。对于每个状态仅一个路径被要求保持在存储器中。称为残存的路径的那个路径是具有最小路径度量的路径，因此是最可能的路径。

收缩在著名的欧洲电信标准中许可，由于该码更有效，所以它具有产生较高的数据传输速率的效果。在示例的表2中，卷积编码器(未示出)编码数据，产生符号X_t和Y_t，然后它们按照收缩矩阵进行收缩：

       X：10

       Y：11以产生X_t′和Y_t′，然后它们重新定时以作为在四相移相键控调制中的I、Q分量发送。当以收缩的数据解码时，省略比特对转移度量计算没有贡献。

                           表2

数据	d0	d1	d2	d3	d4
						xy	x0y0	x1y1	x2y2	x3y3	x4y4
x′y′	x0y0	y1	x2y2	y3	x4y4
						IQ	x0y0	y1x2	y2y3	x4y4

在上述给出的简单例子中，转移度量使用汉明加权计算。如果不是采用接收1或0，而是我们接收表示是1或0的信号的相对似然率的每个X_rx和Yr_x的多比特表示式，则得到重大的改进。因此，在16电平(4比特)软解码中，1是以15(二进制1111)表示。

在16电平解码中，例如，如果收到XY_rx＝(3，14)，则转移度量可如表3那样计算。当计算新的路径度量时，使用这些软计算的转移度量计算相应的路径度量，解码器性能得到显著的改善。在优选的实施例中，使用8电平(3比特)软解码。如在下面详细地说明的，使用缩短的(systolic)阵列实现追溯(traceback)。

                              表3

期望xycx	分支	计算	结果
				00	0	｜0-3｜＋｜0-14｜	17
01	1	｜0-3｜＋｜15-14｜	4
				10	2	｜15-3｜＋｜0-14｜	26
11	3	｜15-3｜＋｜15-14｜	13

在优选的实施例中，使用限制长度K＝7卷积编码数据，这相应于具有64状态的格子(trellis)。图14中示出这种情况的2级变换(transition)格子的部分表示法。

现在参见图1和15，维特比解码器56有一个旋转调节部件179，它接收线48，50上的同相和正交数据。输入数据的有效性是由线52上信号的状态表示的。在前面的状态中，解调器将信号星座锁定在任意8个载波旋转相位的任一相位，考虑到接收信号频谱可能在I、Q符号被作为Q、I符号接收的意义上被反相。但是，这个条件如下面讨论的那样进行处理，而不是在旋转调节部件179中处理。该当前旋转相位被放置在总线181上。

对于所有可能的转移(在优选的实施例中为256，使用限制长度K＝7和2级解码)，转移度量在转移度量产生部件186中的每个操作周期进行计算，这是由相位与收缩控制部件188控制的。在总线185上的当前收缩率和在总线187上的当前收缩相位从较高控制部件输入到相位与收缩控制部件188，该较高控制部件是维特比控制部件195。转移度量产生部件186的状态被映射并且被选择用于根据线197、199、201和203的状态进行收缩和相位调整。

图17中更详细地表示相位与收缩控制部件188。最大的相位数由组合的逻辑网络205从总线185上的收缩率导出并放置在总线207。由一个三比特加法器在部分209实现相位计数，该三比特加法器一般以211表示，后接以213表示的一个四比特减法器。按模计算最大的相位数的相位计数被确定并提交给相位计算部分215，这里，当前收缩相位以与部分209中相同的方式加到该相位计数。按模计算最大的相位数的当前相位出现在总线217。由于在收缩数据流的数据传输速率与系统处理速率之间存在差异，必须根据收缩相位启动和禁止维特比解码器56。全局启动信号219由一个小的逻辑网络221产生。

相位计算部分215的输出也用于部件223中以解码在总线187和217上的相位和速率信息，从而产生总线197、199、201和203上的信号，它们被传送到转移度量产生部件186(图15)。在图19、20和21中表示出总线197和199的解码逻辑，其中各个比特位置表示在线225、227、228、229、231、233和236。总线201和203上的信号(图15)分别与总线199和199上的信号互补。如在下面看到的，总线199在转移产生期间选出I、Q输入的一个选择，而总线203指示在何位置出现收缩，使得在收缩位置的数据对路径度量计算无贡献。

在图22中更详细地表示出转移度量产生部件186(图15)。I、Q数据对分别在线路238、240上接收，并且根据选择器线225、227、228、229在四个组合逻辑单元242中进行处理，它们是线197(以线244、246、248、250)和在线252及254上先前的I、Q数据的补码。从这个数据，重新构成两个符号XY对并提供给线258、260、262、264上的部件256，用于在线266上产生所有的16个可能的转移度量。先前的I、Q数据从两个延迟触发器268、270得到。

在图23中更详细地表示部件256，它包括16个相同的计算单元272，16个可能转移的每个转移各一个。在图24中又进一步详细地叙述代表性的计算单元272。每个计算单元272包括四个模块，其中期望的数据是硬布线的。模块274以表3中所示的方式对那个特定转移的输入数据和期望的数据之间的绝对差求和，并且根据线路201和203的状态迫使相应于压缩位置的数据为零。如图25所示的，模块274包括一个简单的逻辑网络，它通过反相交替的比特来确定绝对差。在线278、280、282、283上这样得到的四个差在求和单元284中求和，如在图26中详细地表示的那样，以作为转移度量在线266上输出。

现在转到图15和27，利用从线288上的转移度量产生块186得到的预计算转移度量，在路径度量产生部件189中计算路径度量。转移度量的预计算大大地简化了路径度量的计算。路径度量产生部件189能够在一个时钟周期中处理2个符号。通过适当的硬件设计选择，转移度量产生部件186和路径度量产生部件189使用一个m步维特比解码器可任选地统一为在单个时钟周期处理m个符号。

在图28中通过举例初始地表示路径度量产生部件189的结构，其中示出状态0的路径度量的计算。图14中所示的格状图的完全扩展表明：在S_t＋1，状态0可分别合法地接收从状态0、16、32和48的变换，分别表示为290、292、294和296。这些变换在表4分别称为路径0-3，相应于它们状态数的两个最高有效位。表4公开了在图14的变换的格状图中的每个合法变换的转移度量。从表4可看出，对于状态0，路径0具有期望的转移数据0；路径1期望转移数据14；路径2期望转移数据3；及路径3期望转移数据13。使用接收的数据计算每个期望的转移数据的转移度量。为了计算状态0的下一个路径度量的四个可能的候选度量，状态0的先前路径度量被加在具有期望数据0的转移度量上，使用加法器298以在线300上给出候选值0，而对另外三个路径以此类推。然后，在部件302中四个候选度量比较之后，状态0的下一个路径度量是最小的候选值，并在线304上输出。其它的候选值被废弃，因为它们不是最佳路径。

                         表4

状态0：路径0＝01＝142＝33＝13	状态32：路径0＝81＝62＝113＝5
		状态1：路径0＝121＝22＝153＝1	状态33：路径0＝41＝102＝73＝9
状态2：路径0＝71＝92＝43＝10	状态34：路径0＝151＝12＝123＝2
		状态3：路径0＝111＝52＝83＝6	状态35：路径0＝31＝132＝03＝14
状态4：路径0＝131＝32＝143＝0	状态36：路径0＝51＝112＝63＝8
		状态5：路径0＝11＝152＝23＝12	状态37：路径0＝91＝72＝103＝4
状态6：路径0＝101＝42＝93＝7	状态38：路径0＝21＝122＝13＝15
		状态7：路径0＝61＝82＝53＝11	状态39：路径0＝141＝02＝133＝3
状态8：路径0＝151＝12＝123＝2	状态40：路径0＝71＝92＝43＝10
		状态9：路径0＝31＝132＝03＝14	状态41：路径0＝111＝52＝83＝6
状态10：路径0＝81＝62＝113＝5	状态42：路径0＝01＝142＝33＝13
		状态11：路径0＝41＝102＝73＝9	状态43：路径0＝121＝22＝153＝1
状态12：路径0＝21＝122＝13＝15	状态44：路径0＝101＝42＝93＝7
		状态13：路径0＝141＝02＝133＝3	状态45：路径0＝61＝82＝53＝11
状态14：路径0＝51＝112＝63＝8	状态46：路径0＝131＝32＝143＝0
		状态15：路径0＝91＝72＝103＝4	状态47：路径0＝11＝152＝23＝12
状态16：路径0＝31＝132＝03＝14	状态48：路径0＝111＝52＝83＝6
		状态17：路径0＝151＝12＝123＝2	状态49：路径0＝71＝92＝43＝10
状态18：路径0＝41＝102＝73＝9	状态50：路径0＝121＝22＝153＝1
		状态19：路径0＝81＝62＝113＝5	状态51：路径0＝01＝142＝33＝13
状态20：路径0＝141＝02＝133＝3	状态52：路径0＝61＝82＝53＝11
		状态21：路径0＝21＝122＝13＝15	状态53：路径0＝101＝42＝93＝7
状态22：路径0＝91＝72＝103＝4	状态54：路径0＝11＝152＝23＝12
		状态23：路径0＝51＝112＝63＝8	状态55：路径0＝131＝32＝143＝0
状态24：路径0＝121＝22＝153＝1	状态56：路径0＝41＝102＝73＝9
		状态25：路径0＝01＝142＝33＝13	状态57：路径0＝81＝62＝113＝5
状态26：路径0＝111＝52＝83＝6	状态58：路径0＝31＝132＝03＝14
		状态27：路径0＝71＝92＝43＝10	状态59：路径0＝151＝12＝123＝2
状态28：路径0＝11＝152＝23＝12	状态60：路径0＝91＝72＝103＝4
		状态29：路径0＝131＝32＝143＝0	状态61：路径0＝51＝112＝63＝8
状态30：路径0＝61＝82＝53＝11	状态62：路径0＝141＝02＝133＝3
		状态31：路径0＝101＝42＝93＝7	状态63：路径0＝21＝122＝13＝15

传送于追溯上的两个数据比特指示哪条路径被选择作为具有最小路径度量，即路径0、1、2或3，因为要求及时追溯。

路径度量产生部件189包括64个加法-比较-选择块306，在图29中以部分视图完整地示出其中的一个。每个加法-比较-选择部件306产生一个路径度量。在实际的布局中，在两个32的组中安排64个加法-比较-选择部件306是方便的。这是更紧凑的设计，使路径度量路由选择纵横棒(crossbar)的长度最小进而使其驱动要求最小。最小的64路径度量在路径度量产生部件189中确定。每个加法-比较-选择部件306各在6比特总线308、310、312、314上接收相应于图14所示的变换的四个先前状态的路径度量。相应的转移度量在5比特总线316、318、320和322上接收。

图27更详细地表示出加法-比较-选择部件306的布局，其中确定所加的4个候选路径度量输入中的最小路径度量。通过将分别在总线326和328上输入的路径度量与转移度量相加，在加法器324中得到候选的路径度量。然后在比较模块330中确定最小路径度量。在图30中更详细地示出比较模块330，其中四个值进行比较找出最小值。在图30左侧的六个单元332中，进行所有可能的比较并在线334、336上输出。对于各相应单元332，线336上的输出只是线334上输出的反相。然后这些结果在逻辑网络338中解码并且放置在四比特选择总线340上。这种布局的优点是：在下面讨论的、比较和重新定标操作可流水线操作，以节约时间。

再参见图15和27，在每个加法-比较-选择部件306工作的每个数据周期，二比特信息被提供给线342和344上的追溯单元191。最小路径度量的选择使用的多路复用器实现的，它一般以346表示。为了使路径度量能以6比特表示，以便减少硬件，重新定标单元348重新定标加法器350中的最小路径度量。最小路径值根据下式重新定标： $\mathrm{RV}=\frac{{\mathrm{xz}}^{-2}}{1+z^{-1}+z^{-2}}$ 式中x是最小路径度量，RV是重新定标值，而z^-1和z^-2是分别延迟1和2个加法-比较-选择部件工作周期的x。采用延迟是因为2周期是计算最小路径度量要求的。所用的重新定标函数保证重新定标的值RV不会是负的。重新定标的路径度量在总线352上输出。

现在参见图1和15，维特比解码器56有一个控制部件195，它有几个功能。在第一操作模式，具有最小路径度量的路径的非法状态变换被计数，作为在当前估计的收缩率、收缩相位和载波相位是否已正确地确定的度量。根据非法的状态变换计数，选择新的收缩率、收缩相位和载波相位的组合。如果非法状态变换计数是在规定的容限内，则起动第二操作模式，其中启动输出数据流，在其中找到了正确的同步图。但是，保持第一操作模式的结束状态。因此如果未达到同步，第一操作模式在该结束状态恢复。这可从图31看到。在开始，在步骤354，非法状态计数器和等待计数器被复位。在判定步骤356，立即进行检查，以确定已超过非法状态变换的允许数量。

接着在步骤370对非法状态变换的出现进行测试。如果非法状态变换已不出现，控制立即转到判定步骤360。如果非法状态变换已出现，在步骤372非法状态变换计数器递增。否则控制转到步骤358。在判定步骤374执行非法状态变换累加数的另一个测试。如果该非法状态数仍在容限内，控制转到步骤358。否则执行步骤366，如在下面说明的。

在步骤358等待计数器递增。接着，在判定步骤360进行测试，以根据等待计数器的状态确定是否已评估了256周期。如果没有，在制返回至步骤356。如果已评估了256周期而且非法状态变换仍在容限内，则在步骤362启动同步搜索。然后控制前进到判定步骤364，在其中检验同步单元的活动。直到同步失效，控制保持在步骤364。

如果同步失效，控制返回到判定步骤366的第一操作模式。在步骤356的任何执行时如果非法状态变换不在容限内，控制也转移到步骤366。步骤366是一个判定步骤，其中对压缩相位和载波相位的任何可能组合的用尽(exhaustion)进行检验。如果这些还未用尽，在步骤368改变载波相位，和控制返回到步骤354。如果在判定步骤366检验失效(fail)，则在判定步骤376进行进一步的检验，确定是否已评估了所有收缩率。如果未出现用尽，则在步骤378改变收缩率和相位。如果已评估了所有收缩率与相位，则在步骤380递增容限，而且控制再次返回到步骤354。

在图32中示出图31所示的流程图的实现。在递增器382中等待计数器被递增，而其值放置在总线384。在组合逻辑386中检验等待计数器。在总线388上发信号表示容许的非法变换数，并且在比较器单元392中相对在总线390上的非法状态计数进行测试。然后在线394上产生脉冲，该脉冲在线396上输出并经过逻辑网络398反馈到控制器单元400。根据对照图31讨论的过程，控制器单元400在一般表示为402的线上输出新的载波相位、收缩率、收缩相位和新的容许极限。非法状态变换在线路404上发信号表示，它是以先前状态作为输入由逻辑网络406解码得到的，在递增器408中计数线404上的变换，并且新的计数值放置到总线410上。

寻找数据流中的同步字节的第二操作模式在线412上启动。这条线是组合的逻辑网络414的输出，它由几个控制信号控制，即容限检测线396的状态，线416上的等待计数器的状态和解码器的第二操作模式的当前状态，它在线418上指示出。

在优选实施例中缩短追溯阵列单元191(图15)使用21个周期的历史来工作，这对照图33可进一步理解。追溯阵列单元191链接路径度量产生部件189的加法-比较-选择部件306(图29)，而且包括一系列的追溯列420，每个追溯列420代表在一个时间点由加法-比较-选择部分306和路径度量产生部件189确定的所有历史的残留路径。每个追溯列420有多个追溯单元422，而每个追溯单元422接收m比特的追溯数据424。如在这里所说明的，在本实施例中m等于2。追溯列的追溯单元424由三条预解码的选择线426、428和430根据由三个解码器432解码的至少一个先前追溯列的内容(未示出)来寻址。每个追溯列420的输出放置在预充电(precharged)的线434。

根据已知的2步维特比解码理论，在每个追溯列420中获得二比特以成为下一个追溯列的两个最高有效位。在追溯中的每一级，一个6比特状态寻址64个位置之一以获得该追溯单元的内容和在该追溯中建立下一个状态。这个64比1多路复用是通过预充电(prechar-ging)两条数据线634进行的。

如上所说明的，选择线426、428和430是根据先前追溯单元的状态号连接的，线路426分接对应其状态号的解码状态[1：0]，线路428分接状态[3：2]，而线路430分接状态[5：4]。在时钟Ph1 436，两条预充电线路被拉至(pulled)VDD。在时钟Ph0 438，由选择线426、428和430只选择追溯单元424之一，并且根据该追溯数据，预充电线434被下拉。预充电线434的状态被锁存在锁存器440、442中，以用作下一个追溯列(未示出)的2个最高有效位。已经证明使用预充电线434大大地减少了追溯单元191的要求的面积。

在到达最后的追溯列时，两比特的完全解码的I、Q数据在预充电线434上输出，以由同步部件193(图15)使用。在该追溯中的历程的数量(窗口的大小)和量化的I、Q数据流中的级(level)数对于维特比解码器56(图1)的性能有重大影响。例子：

量化这些参数的方法是通过模拟。模拟的设计示于图34。只是执行1/2和7/8速率的模拟，因为它们代表编码开销中的两个极端。这些曲线被称为R_rH_hQ_q，这里r是码率，h是作为(K－1)倍数的历程，这里K是抑制长度，并且q是软解码中使用的量化级数。

这些量化图以所用的软编码级数表示。例如，量化θ＝8代表3比特量化。历程以(K－1)的倍数＝6表示，这里k是限制长度。因此历程H＝4代表一个窗口6*4＝24的一步变换，这里的*表示乘法。为了确定所要求的量化级，历程H设定为H＝8的大窗口。得到了结果并且绘在表5和6中。

速率1/2的结果表示在8和16量化级(3和4比特)之间存在着几乎为0的改善。根据速率7/8的结果，8和16级之间有一些改善。从3比特移动到4比特量化导致转移度量的最大值从28(5比特)移动到60(6比特)。这反过来又导致在路径度量产生部件189(图15)、整个解码器的时间临界部件内的较大比特宽度。从3比特移动到4比特量化的增益被认为是不值得做的，而且在优选的实施例中决定采用8级量化。

保持以8级量化，在进一步模拟期间该追溯中的历程是变化的。由此得到的结果画在表7、8、9和10中。对速率1/2的结果表示对于大于3的历程有小的增益，即3*(K－1)＝18。但是，对于速率7/8码，通过增加历程，使稳定在7，则有稳定的改善，即7*(K－1)＝42。通过在附加额外列来增加历程是相对简单的，但是对于所要求的这些列其增益从历程7变到8看来是不值得的。

SNR(dB)	R12H8Q4	R12H2Q4	R12H2Q16	R12H8Q16
					-5.0	1.56e-2	3.72e-2	2.01e-2	7.30e-3
-5.5	6.58e-3	1.71e-2	8.01e-3	2.18e-3
					-6.0	1.66e-3	7.06e-3	2.79e-3	6.34e-4
-6.5	4.07e-4	2.56e-3	8.99e-4	1.75e-4
					-7.0	1.17e-4	6.33e-4	2.54e-4	5.11e-5
-7.5	1.70e-5	2.14e-4	6.05e-5
					-8.0		5.64e-5

      表6

SNR(dB)	R78H8Q4	R78H2Q4	R78H2Q16	R78H8Q16
					-9.0				4.99e-2
-9.5			5.21e-2	1.94e-2
					-10.0	2.30e-2	6.26e-2	2.56e-2	6.28e-3
-10.5	9.00e-3	3.31e-2	1.17e-2	2.29e-3
					-11.0	3.62e-3	1.98e-2	5.64e-3	6.53e-4
-11.5	9.58e-4	1.13e-2	2.82e-3	2.50e-4
					-12.0	2.50e-4	5.88e-3	9.39e-4	1.61e-5
-12.5	8.87e-5	3.27e-3	6.93e-4
					-13.0	8.47e-5	1.33e-3	2.90e-4
-13.5		5.78e-4	1.69e-4
					-14.0		2.64e-4
-14.5		1.53e-4
					-15.0		7.66e-5

                           表7

SNR(DB)	R12H8Q8	R12H8Q2	R12H2Q8	R12H2Q2
					-4.0
-4.5	2.37e-2		6.72e-2
					-5.0	8.89e-3		3.62e-2
-5.5	3.01e-3		1.80e-2
					-6.0	6.90e-4		7.41e-3
-6.5	2.49e-4	1.46e-2	2.73e-3	4.43e-2
					-7.0	2.68e-5	4.84e-3	9.37e-4	2.18e-2
-7.5		2.05e-3	3.90e-4	1.13e-2
					-8.0		4.25e-4	8.39e-5	4.52e-3
-8.5		5.36e-5	3.65e-6	1.41e-3
					-9.0				3.94e-4
-9.5				1.75e-4
					-10.0				1.02e-4
-10.5				1.82e-5

                             表8

SNR(DB)	R78H8Q8	R78H8Q2	R78H2Q8	R78H2Q2
					-8.5	1.28e-1		1.96e-1
-9.0	4.83e-2		1.31e-1
					-9.5	2.92e-2		7.40e-2
-10.0	1.05e-2		3.94e-2
					-10.5	3.90e-3	4.73e-2	1.98e-2
-11.0	1.38e-3	2.35e-2	1.04e-2	7.75e-2
					-11.5	3.87e-4	1.16e-2	5.08e-3	5.34e-2
-12.0	4.84e-5	4.65e-3	2.48e-3	3.42e-2
					-12.5		1.54e-3	1.29e-3	1.89e-2
-13.0		5.52e-4	6.73e-4	1.03e-2
					-13.5		1.05e-4	3.02e-4	5.69e-3
-14.0		4.03e-5	3.63e-5	2.50e-3
					-14.5		3.63e-5	2.82e-5	1.87e-3
-15.0		3.25e-5	2.82e-5	1.41e-3
					-15.5				2.98e-4

                               表9

SNR(dB)	R12H7Q4	R12H6Q8	R12H5Q8	R12H4Q8	R12H3Q8
						4.5	2.37e-2	2.55e-2		3.06e-2	3.86e-2
5.0	8.76e-3	9.21e-3	1.00e-2	1.18e-2	1.56e-2
						5.5	3.13e-3	3.25e-3	3.63e-3	4.43e-3	6.27e-3
6.0	6.97e-4	7.51e-4	8.50e-4	1.18e-3	1.90e-3
						6.5	2.68e-4	2.76e-4	2.80e-4	3.49e-4	5.25e-4
7.0	2.68e-5	2.68e-5	2.68e-5	3.06e-5	6.93e-5
						7.5					7.30e-6

            表10

SNR(dB)	R78H7Q8	R78H6Q8	R78H5Q8	R78H4Q8	R78H3Q8
						9.0	6.88e-2
9.5	3.02e-2	3.93e-2	4.04e-2	4.64e-2	5.31e-2
						10.0	1.10e-2	1.33e-2	1.67e-2	2.31e-2	2.59e-2
10.5	4.01e-3	5.00e-3	6.71e-3	9.16e-3	1.10e-2
						11.0	1.32e-3	1.71e-3	2.57e-3	3.73e-3	5.07e-3
11.5	5.31e-4	7.99e-4	1.12e-3	1.66e-3	2.19e-3
						12.0	7.12e-5	1.31e-4	2.96e-4	5.25e-4	7.83e-4
12.5	7.12e-5	1.09e-4	2.13e-4	3.45e-4	5.14e-4
						13.0			4.93e-5	1.15e-4	1.97e-4
13.5					3.28e-5

同步：

同步策略采用数据流中的固定间隔同步。根据已知的欧洲电信标准，发送一个反相同步字节代替每第八个同步字节。同步搜索单元193(图15)还组装(assemble)从线161上的追溯单元191接收的两比特输出为字节。这是通过开始组装9个比特，然后评估两个8比特字节，各偏移一比特位置实现的。这样组装的两个字节被评估并且根据哪个字节具有预定的同步位图(pattern)作出输出其中之一的决定。

图15表示同步搜索单元193。同步搜索单元193在从控制部件195收到开始同步信号159之后开始对有效同步字节的搜索。该搜索单元向控制单元报告其在同步活动线157上的状态。如前所讨论的，在非法状态变换是在容限范围内之后，控制单元启动搜索单元。

在图35中画出了同步搜索单元193操作的状态图。在INACTIVE(不工作)状态452，搜索单元处于所示的不工作状态。当从控制单元收到信号IN-START-SYNC(开始同步)444时，搜索单元开始搜索在SEARCH ANYWHERE(搜索任何地方)状态446中的同步字节图型47h或B8h。字节47h对应于正同步图型，而B8h是一个反相同步图型。维特比解码器可对反相数据，通过通知同步字节数确定的条件，和由同步搜索单元193(图15)找到的反相同步字节数来工作。从追溯单元191(图15)接收的数据是2比特符号。因为解码器在使用2步处理，字节的开始将为两比特位置之一。因此搜索单元开始搜索在两个开始比特位置中的正的和负的同步字节图型。如由“未找到和未进行完所有包”的条件448所示的，继续对数据的包长度的每比特进行搜索。如果已搜索了数据的整个包，并且如由“未找到进行全部包”的条件450所示的，未找到正的或负的同步，则搜索单元返回到不工作状态452并在同步活动线157(图15)上发信号表示控制单元195(图15)搜索不成功。

当检测到同步图型时，同步单元进入锁定搜索(LOCKED SEARCH)状态454，后按步骤寻找同步(FOUNDSYNC)456。在这个状态，搜索单元认为它已找到一个有效的正或负或反相的同步字节，并且试图通过搜索期望可找到同步的的连续包间隔中的同步图型来验证。而在这个状态保持找到的连续有效和无效同步字节的计数。搜索单元保持在这个状态，直到由458表示的环路搜索同步(SEARCHING SYNC)+非同步(NSYNC)＜8所指示的那样满足两条件之一为止。如果在搜索的范围内有三相或更多个同步字节差错，退出锁定搜索状态454且搜索单元返回到搜索任何地方(SEARCH ANYWHERE)状态446，如由路径差错＞3460所示的。在这里它假定从它先前所在的包中的相对位置起-比特-比特地搜索。如果找到八个同步或反相同步字节是有效的，没有出现三个或更多个差错，则搜索单元进入同步的状态462。因此输出有效数据。搜索单元保持在这个状态直到出现信道改变为止。

现在参见图35和36，示出了同步搜索单元的逻辑图。用于解码来自输入数据的同步字节图型的组合逻辑是由逻辑门464实现的。这些门解码从上面指出的9比特组装(9-bit Assembly)的两个比特开始位置起的正和反相同步字节图型。搜索计数器466是与搜索任何地方状态446相关的计数器。在锁定搜索状态454期间，使用锁定计数器468。在搜索单元处于锁定搜索状态454时，计数器470保持已找到的反相同步字节的计数，计数器472计数已找到的正同步字节，而计数器474计数差错同步字节。在线路476上示出来自控制单元195(图15)的开始同步(IN-START-SYNC)信号。到控制单元的同步活动信号以OUT-ACTIVE 478表示。去交织器：

去交织器62将参照图1、37和38讨论。在上面指出的欧洲电信标准中规定了发送数据的十二路Forney去交织。根据该交织过程，第一字节无延迟地流过交织器。第二字节延迟17周期；第三字节延迟2×17周期，等等。在该去交织器中，第一字节延迟11×17周期；第二字节延迟10×17周期；第三字节延迟9×17周期，等等。在该优选的实施例中，用于去交织数据的11个分开的移位寄存器已以单块的3周期同步静态随机存取存储器(RAM)480实现。到存储器480内的基本地址如代表的基本地址482和484的指针由电路486产生。

在存储器480内，前11×17字节用于实现11×17字节的移位寄存器488。存储器480的随后块分配给10×17字节移位寄存器490，以此类推。因此存储器480以逻辑方法被分为11个不同的部分，在大小上单调地减少。

在图38中，加法器492输出一个有效地址，用于存取存储器480。加法器492的第一输入是当前移位寄存器即482的基本地址。第二输出496是字节计数器498的输出，代表模17。第三输入500是乘以17的一个11×4比特移位寄存器502的移出值，它是到当前移位寄存器的包索引，当前移位寄存器的模长度。

参见图39可了解去交织器62(图1)的结构，其中存储器480有1122字节。存储器480的工作由定时部件504控制，它开始一个存储读-写周期，和递增地址计数器506。存储器480接到写数据总线508和读数据总线510。控制信号包括线512上的有效信号，该信号从前面各级传播；和线514上的读数据有效信号，该信号指示存储器读操作是否成功。中央控制：

中央控制部件98(图1)先对照图40讨论。部件516是用于I²C总线(未示出)的一个控制解码部件，用于写入或从主控制部件518内的寄存器读出。部件516对照图41讨论，其中示出一条串行数据总线，并且包括用于解码数据的第一移位寄存器520和根据控制信号解码地址的第二移位寄存器522。移位寄存器522的输出放置在8比特总线524上。使用逻辑网络526上面4比特用于解码当前所考虑的块。

图42示出在中央控制部件98中使用的所有寄存器。寄存器528、530、532、534、536、538和540由I²C总线写入以配置中央控制块98(图1)。一般以542表示的一列寄存器用于监视中央控制部件98的内部状态和监视在一般以544表示的线、线546和线548上的重定时的输入信号。I²C总线读中央控制部件98是可能的，因为它是特意与外部控制设备如微处理器一起使用的，以询问和控制中央控制部件98。中央控制部件98包含与数字卫星设备控制标准DiSEqC(商标)兼容的电路。

图43示出中央控制部件98的更详细情况。n个时钟缓冲器一般标为550。在5个触发器552中出现从接收机2(图1)的其它部件输入的重定时。根据信道锁定状态机562的状态，两个多路复用器554、556分别选择到定时恢复电路10的输出，以及到总线558及560上的载波恢复电路20(图1)的输出。

总线564上值的倒数(reciprocal)在部件566中计算，它相应于倒数产生器118(图4)，并且用于定时恢复。在Reed-Solomon解码器70(图1)中检测的连续的和累加的包差错在部件568中计数。另一个计数器部件570计数紧在由维特比解码器56处理之前的解码器符号，接收在线52上的输入(图1)。它在线572、574和576上产生控制信号，用于指示信道锁定状态机562在变换到其下一个状态。

图44示出部件566的详细情况。一行的快速加法器578从保持在移位寄存器582的值中重复地减去从总线580得到的数据输入。如果这个操作不产生溢出，则该结果在多个多路复用器584中被选择。但是，如果出现溢出，则选择移位寄存器586中的原始值，然后数据向在图44左边的移位寄存器580的最高有效位移位，并且重复减操作。

现在叙述在移位寄存器582的一系列移位减法操作之后的溢出检测。除了寄存器588在最低有效位之外，第二移位寄存器586被初始化为零。移位寄存器586接收从线590上的加法器行578的最后载波输出。移位寄存器586包含一个附加的寄存器592。在移位寄存器582的一周期序列之后，在寄存器588中原始设置的比特到达寄存器594中。然后前面的寄存器591检测溢出位的存在。如果在寄存器591中出现溢出位，在线595上确认一饱和信号，而且位移位寄存器586的内容都置1。在移位寄存器582的又一个周期之后，在寄存器588中设置的原始比特到达寄存器592。然后移位寄存器582根据控制线596、599被禁止。倒数从移位寄存器586输出到总线598上。

信道锁定状态机562(图43)部分地由部件570的输入和符号计数控制。部件562驱动信道改变控制信号到接收机2(图1)的各部分，并且根据在中断线600上的各种故障，发信号通知中断。部件562还控制多路复用器554、556。

部件602提供误码率指示并组合一个无限脉冲响应滤波器，示于图45。触发器604根据芯片事件控制线608重新定时接收机的主中断线606，和线路610上的中断屏蔽的设定。监视从Reed-Solomon解码器70(图1)的输出的部件602在图45中更详细地示出。在总线612上收到每个字节的检测的比特差错计数。一组减法器614减去每64个符号的误码率的1/2¹³分数部分，它接近等效于减去每个符号的误码率的1/2¹⁹。这个安排减少了模块要求的面积，因为加法器的数量可显著地减少。更具体地讲，在每个有效符号上，该模块根据下式评估定标的误码率(BER)：

真正的误码率等于3.8×10^-6×BER。

虽然本发明已对照这里公开的结构说明了，但并不限于前述的细节，本申请将涵盖在所附权利要求范围内的任何修改和变化。

Claims (7)

1、一种用于根据卷积编码方案编码的接收数据符号的解码器，该数据根据一收缩矩阵被收缩，该数据具有多个状态值并描述从一第一状态到一后续状态的状态变换序列，其中由该状态变换序列规定一路径，该解码器包括：

一个接收所述接收数据的产生单元，用于计算其从第一状态到后续状态的变换的度量，其中所述度量相应于测量的路径跟随由一数据的编码器产生的路径的似然率；

响应所述产生单元的一个选择器，用于选择相应于由数据流的发送器产生的路径的一个路径；

一个追溯单元，用于保持代表所述选择器的顺序判定操作的历史信息；

一个计数器，用于计数由所述选择器选择的路径的非法状态变换；和

响应所述计数器的一个控制单元，用于确定收缩率和调节接收数据的收缩相位。

2、一种根据卷积编码方案编码的接收数据的符号的解码器，该数据根据一收缩矩阵进行收缩，该数据具有多个状态值并描述从一第一状态到一后续状态的状态变换序列，其中由该状态变换序列规定一路径，该解码器包括：

接收所述接收数据的一个产生单元，用于计算其从第一状态到后续状态的变换的度量，其中所述度量相应于测量的路径跟随由一数据编码器产生的路径的似然率；

响应所述产生单元的一个选择器，用于选择相应于由数据流的发送器产生的路径的一个路径；

一个追溯单元，用于保持代表所述选择器的顺序判定操作的历史信息，其中所述追溯单元有一系列的追溯列，每列保持所述历史信息的一部分，每个追溯列有多个追溯单元，其中所述追溯列的追溯单元由预解码的选择线根据至少一个先前追溯列的内容进行寻址，并且其中每个所述追溯列的输出放置在一预充电的线上。

3、一种用于数据流的差错检测与校正系统，该数据被随机化，卷积交织和以一个收缩率及收缩相位进行压缩，其中该数据为符号形式和在一信号星座中以一个符号率发送，包括：

以第一模式和第二模式工作的一个m级内解码器，所述m级内解码器包括：

一个转移度量计算单元，用于以一个选择的收缩率在选择的收缩相位输出转移度量；

多个加法-比较-选择部件，用于从所述转移度量输出路径度量值，比较所述这些值，并选择对应最小值的一个所述值；

对在所述加法-比较-选择部件的所述输出进行操作的一个重新定标单元，用于根据所述最小值重新定标所述输出；

工作在所述第一工作模式的一个状态变换模块，用于检测由所述加法-比较-选择部件选择的所述路径度量的所述值的非法状态变换，所述状态变换模块输出用于控制所述转移度量计算单元的符号的收缩率和收缩相位的估计值，以便改变所述选择的收缩率和所述选择的收缩相位；

在所述第二工作模式启动的和响应所述状态变换模块的一个同步搜索单元，用于识别数据流中的同步信息；

链接到所述加法-比较-选择部件，具有一系列追溯列的一个追溯模块，其中每列代表在一个时间点由所述加法-比较-选择部件确定的路径的选择值的所有历史数据，所述追溯列具有多个追溯单元，每个单元接收m比特的追溯数据，其中所述追溯单元由预解码的选择线根据至少一个先前追溯列的内容进行寻址；

连接所述m级内解码器的一个去交织器；

从所述去交织器接收去交织的数据的一个外解码器；和

连接所述外解码器的一个去随机化器。

4、一个用于四相移相键控数据流的传输接收系统，该数据被随机化、卷积交织和以一个收缩率及收缩相位被收缩，其中该数据为符号形式并且在信号星座中以一个符号率发送，并输出一纠错的数据流，包括：

一个I、Q解调器，它以所述发送的符号率接收数据；

一个模数变换器，用于变换所述I、Q解调器的模拟输出；

一个正弦(sinc)内插器，以一取样率从所述模数变换器接收样值；

一个定时恢复电路，包括：

第一数控振荡器，以周期T工作；

第一环路滤波器，接到所述内插器和所述第一数控振荡器，而且响应在所述周期T和所述接收符号率之间的差别有一个输出，其中所述第一数控振荡器响应所述第一环路滤波器并产生一个输出信号，该输出信号代表连续样值之间的内插距离，而且所述内插器根据所述内插距离内插所述接收的样值，并产生代表所述内插样值的输出信号；

一个匹配奈奎斯特滤波器，接到所述内插器；

一个载波恢复电路，用于控制所述I、Q解调器，包括：

第二数控振荡器；

一个数字去旋转电路，响应所述第二数控振荡器和接收取样信号的同相分量及正交分量；

一个相位差错估算电路，接到所述去旋转电路的输出；和

第二环路滤波器，接到所述相位差错估计电路的输出；其中所述第二数控振荡器响应所述第二环路滤波器；

一个星座旋转单元，用于旋转符号的信号星座；

一个m级内解码器，工作在第一模式和第二模式，所述m级内解码器包括：

一个转移度量计算单元，用于对一选择的收缩率和选择的收缩相位输出转移度量；

多个加法-比较-选择部件，用于输出来自所述转移度量的路径度量值、比较所述这些值和选择相应于最小值的一个所述值

对所述加法-比较-选择部件的所述输出进行操作的一个重新定标单元，用于根据所述最小值重新定标所述输出；

工作在所述第一工作模式的一个状态变换模块，用于检测由所述加法-比较-选择部件选择的所述路径度量的所述值的非法状态变换，所述状态变换模块输出符号的收缩率、收缩相位和旋转校正的估计值，所述状态变换模块控制所述转移度量计算单元，以便根据所述收缩率和收缩相位的估计值改变所述选择收缩率和所述收缩相位控制，而所述状态变换模块使用所述旋转校正的估计值控制所述星座旋转单元；

一个同步搜索单元，在所述第二工作模式启动和响应所述状态变换模块，用于识别数据流中的同步信息；

链接到所述加法-比较-选择部件，具有一系列追溯的一个追溯模块，其中每列代表在一个时间点由所述加法-比较-选择部件确定的路径的选择值的所有历史数据，所述追溯列具有多个追溯单元，每个单元接收m比特的追溯数据，其中所述追溯单元由预解码的选择线根据至少一个先前追溯列的内容进行寻址；

连接到所述m步内解码器的一个去交织器；

从所述去交织器接收去交织的数据的一个外解码器；

连接所述外解码器的一个去随机化器；

一个输出接口，接到所述去随机化器，用于输出纠错的数据流；知

第二控制装置，用于控制所述解调器、所述定时恢复电路、所述载波恢复电路和所述输出接口的相互作用。

5、一种解码接收数据的符号的方法，这些符号根据卷积编码方案被编码，该数据根据一收缩矩阵进行收缩，使数据具有多个状态值并且描述从一第一状态到后续状态的状态变换序列，其中由所述状态变换序列规定路径，该方法包括：

接收该数据和计算其从第一状态到后续状态的状态变换的度量，其中所述度量相应于测量的路径跟随由该数据的解码器产生的路径的似然率；

响应所述的计算步骤，选择相应于由该数据流所述发送器产生的路径的路径；

保持代表所述选择器的顺序判定操作的历史信息；

计数由所述选择器选择的路径的非法状态变换；和

在此后响应所述计数步骤，确定收缩率和调节接收数据的收缩相位。

6、一种用于数据流的差错检测及校正的方法，该数据被随机化、卷积编码、以一个收缩率和收缩相位被收缩并被交织，其中该数据为符号形式并且在信号星座中以一个符号率进行发送，该方法包括以下步骤：

以以下步骤在第一模式和第二模式中进行m步内解码；

对选择的收缩率和选择的收缩相应预计算转移度量；

从所述预计算转移度量计算路径度量；

比较所述这些路径度量并选择其中最小的路径度量；

根据所述最小路径度量重新定标所述这些值；

在所述第一模式检测相应于所述最小路径度量的路径的非法状态变换；

响应检测的非法状态变换数估算符号的收缩率和收缩相位；

响应所述估算的步骤，改变所述选择的收缩率和所述选择的收缩相位；

响应检测的非法状态变换，在所述第二模式识别数据流的同步信息；和

根据至少另一追溯列的内容，通过预解码用于寻址其追溯单元的第一追溯列中的选择线，执行追溯，处理在一个时间的追溯数据的m比特；

去交织m级内解码的数据；

外解码去交织的数据；和

去随机化外解码的数据。

7、用于四相移相键控随机化数据流的传输接收系统，该数据被卷积交织和以一个收缩率及一个收缩相位被收缩，其中该数据为符号形式，并且在信号星座中以一个符号率发送，以输出一个纠错的数据流，所述系统包括：

一个I、Q解调器，它以所述发送的符号率接收数据；

一个模数变换器，用于变换所述I、Q解调器的模拟输出；

一个正弦(sinc)内插器，以取样率从所述模数变换器接收样值；

一个定时恢复电路；

一个匹配奈奎斯特滤波器，接到所述正弦(sinc)内插器；

一个载波恢复电路，用于控制所述I、Q解调器；

一个星座旋转单元，用于旋转符号的信号星座；

一个m步内解码器，工作在第一模式和第二模式；

连接到所述m步内解码器的一个去交织器；

从所述去交织器接收去交织的数据的一个外解码器；

连接所述外解码器的一个去随机化器；

一个输出接口，接到所述去随机化器，用于输出纠错的数据流；知

第二控制装置，用于控制所述解调器、所述定时恢复电路和所述载波恢复电路的相互作用。

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