JP3359817B2 - 符号データの誤り検出及び訂正システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信チャネルから
受信された信号の処理に関し、特に、映像, ハイファイ
音声、画像、又は、その他の高ビットレート信号の伝送
に使用して最適な受信信号の統合信号処理システムに関
する。

【０００２】

【従来の技術】近年、アナログ信号の符号化伝送は、１
つのチャネル中におけるビットレートを増加させる信号
処理技術の進歩により盛んに実施されている。同時に、
新しいデータ圧縮技術は、アナログ情報の送受信に必要
な帯域を減少させる傾向にある。ディジタル技術を採用
したケーブルテレビジョンの如きアプリケーションにお
いては、より効率の良い映像及び音声データの伝送を目
指している。

【０００３】ディジタル通信においては、各種の変調技
術が用いられている。例えば, 直交振幅変調（ＱＡＭ：
Quadrature Amplitude Modulation)は、ディジタル通信
業者が好む比較的高度な技術である。この方法において
は、２つのシンボル系列を使用する。これら系列の各々
は、直交する２つの搬送波の内の１つを変調する。ＱＡ
Ｍは、特に、低いＳ／Ｎ(signal- to- noise)のアプリ
ケーションに有効である。多値ＱＡＭフォーマットは、
高Ｓ／Ｎのアプリケーションにおいて、スペクトラル(s
pectral)効率を達成する為に使用される。例えば, ６４
値及び２５６値ＱＡＭは、ケーブルテレビジョンネット
ワークにおいて、５〜７[bit/sec-Hz]なるスペクトラル
効率を達成することが可能である。

【０００４】直交位相偏移（ＱＰＳＫ：Quadrature Pha
se Shift Keying) は、一般的なＱＡＭの特別ケースで
あり、低Ｓ／Ｎのアプリケーションにおいて有効であ
る。ＩＴＵ-Ｔは、家庭用ディジタル衛星放送の国際標
準として、ＤＶＢ ＱＰＳＫ変調方式を採用した。ヨー
ロッパにおいては、１６値ＱＡＭ及び６４値ＱＡＭは、
ディジタルケーブル放送の為のＤＶＢ規格として使用さ
れた。ＱＰＳＫにおいては、各々が互いに異なる位相か
らなり、かつ一定の振幅値を有する４シンボルからなる
信号点配置が送信される。その仕組は、下記の数式によ
って表現される直交成分の総和として実施される。

【０００５】

【数１】

【０００６】ここで、θm は、{０、π/2、π、3π/2}
のいずれかに等しくなる。直交情報を保持する為に両側
波帯を送信する必要がある。

【０００７】

【発明が解決しようとする課題】本発明においては、高
伝送レートにて畳み込み符号化データを受信する装置の
改善、及び誤り訂正データ系列を得ることを目的とす
る。又、本発明は、ＱＰＳＫデータ系列の為の送受信シ
ステムを提供するものである。更に、本発明の目的は、
小型衛星放送受信装置を安価に実現することにある。

【０００８】

【課題を解決するための手段】ＱＰＳＫデータ系列の為
の送受信システムにおいて、かかるデータ系列は、ラン
ダム化され、畳み込みインターリーブされ、パンクチャ
レート(puncture rate)にてパンクチャ(puncture)さ
れ、パンクチャ位相において復号器により整合される。
又、その中でデータはシンボル状態にあり、信号点配置
でのシンボルレートにて送信される。誤り訂正データ系
列は、上記システムによって出力される。そのシステム
は、伝送シンボルレートにて上記データを取り込むＩ、
Ｑ復調器と、かかるＩ、Ｑ復調器のアナログ出力を変換
するＡ／Ｄ変換器と、かかるＡ／Ｄ変換器からのサンプ
ル値を取り込むシンク補間器とを有する。タイミング再
生回路は、周期Ｔにて動作する第１数値制御発振器と、
上記補間器及び上記第１数値制御発振器に接続された第
１ループフィルタとからなる。更に、タイミング再生回
路は、受信したシンボルレートと上記周期Ｔとの差に応
じた出力を有する。第１数値制御発振器は、上記第１ル
ープフィルタに応答して、次のサンプル間の補間距離に
対応した信号を生成する。補間器は、補間距離に応じて
受信サンプルの補間を行い、この補間サンプルの値を示
す出力信号を生成する。整合ナイキストフィルタは、上
記補間器に接続されている。上記Ｉ、Ｑ復調器を制御す
る搬送波再生回路は、第２数値制御発振器を有する。デ
ィジタルデローテーション（digital derotation)回路
は、第２数値制御発振器に応答して、サンプル信号の同
相成分及び直交成分を取り込む。位相誤差判定回路は、
上記デローテーション回路の出力に接続され、第２ルー
プフィルタは、この位相誤差判定回路の出力に接続され
ている。上記第２数値制御発振器は、上記第２ループフ
ィルタに応答する。

【０００９】すなわち、復調器の相互作用を制御する第
２制御手段、上記タイミング再生回路、上記搬送波再生
回路、上記フィルタ、及び出力インターフェースを備え
ているのである。それらは、シンボルの信号点配置をロ
ーテーション（rotation)する配置ローテーションユニ
ットと、第１モード及び第２モードにて動作するｍステ
ップ内部デコーダにてなる。ｍステップ内部デコーダ
は、選択したパンクチャレート及び選択したパンクチャ
位相としてブランチメトリックを出力するブランチメト
リック演算ユニット、及び上記ブランチメトリックに基
づいて得られたパスメトリック値を出力する複数の加算
-比較-選択ブロックを含む。加算-比較-選択ブロック
は、このパスメトリック値各々を比較して最小値を選択
する。再スケーリングユニットは、この最小値に基づい
て上記出力を再スケーリングするために、加算-比較-選
択ブロックの出力値を処理する。

【００１０】状態遷移モジュールは、第１モードにおい
て、加算-比較-選択ブロックによって選択されたパスメ
トリック値の不正な状態遷移を検出すべく動作する。上
記状態遷移モジュールは、パンクチャレート、パンクチ
ャ位相、及びシンボルに対するローテーション訂正の評
価結果を出力する。更に、かかる状態遷移モジュール
は、パンクチャレート及びパンクチャ位相の評価に基づ
いて選択パンクチャレート及び選択パンクチャ位相を変
更するブランチメトリック演算ユニットを制御する。上
記状態遷移モジュールは、ローテーション訂正の評価に
使用する配置ローテーションユニットを制御する。同期
検索ユニットは、第２モードにおいてイネーブル状態と
なり、状態遷移モジュールに応答してそのデータ系列に
おける同期情報の検知を行う。トレースバックモジュー
ルは、加算-比較-選択ブロックに接続されており、各々
が上記加算-比較-選択ブロックによってある時点におい
て決定されたパス選択値の全ての履歴データを表す一連
のトレースバック列を有する。

【００１１】トレースバック列の各々は、ｍビットのト
レースバックデータを取り込む複数のトレースバック素
子を有している。かかるトレースバック素子は、少なく
とも１の前回のトレースバック列の内容に応じて、事前
復号選択ラインによってアドレス指定される。デインタ
リーバ（deinterleaver)は、ｍステップ内部デコーダに
接続されている。外部デコーダは、かかるデインタリー
バからデインタリーブデータの供給を受ける。上記外部
デコーダは、デランドマイザー（derandomizer)に接続
されている。出力インタフェースは、上記デランドマイ
ザーに接続され、誤り訂正データ系列を出力する。

【００１２】本発明の特徴によれば、検出された不正な
状態遷移が所定の限度を越えた場合に、状態遷移モジュ
ールが、選択パンクチャレート及び選択パンクチャ位相
の更新を行うブランチメトリック演算ユニットを制御す
る。又、本発明の他の特徴によれば、再スケールユニッ
トが、加算-比較-選択出力を処理することにより、かか
る出力を負極性ではない数に再スケールする。好ましく
は、その出力は、前回の状態関数として再スケールされ
たものである。

【００１３】更に、本発明の他の特徴によれば、各トレ
ースバック列の出力は、プリチャージされたラインに配
置され、ブランチメトリック演算ユニットは、一度にｍ
ビット分のシンボルを処理する。同期検索ユニットは、
検索結果を示す信号を第１制御ユニットに供給する。第
１制御ユニットは、上記信号が検索失敗結果を示す場合
には、第１モードの動作状態を再開する。又、同期検索
ユニットは、反転同期バイトの検索をも行う。

【００１４】タイミング再生回路、及び搬送波再生回路
は、整合ナイキストフィルタによってフィルタリングを
行う前に、フィードバック技術を用いてデータ処理を行
う。この際、タイミング再生エラー信号、及び搬送波再
生エラー信号は、各再生回路に続く回路から引き出され
たものである。又、本発明においては、畳み込み符号化
方式に従って符号化された受信データのシンボルの為の
復号器を提供する。上記データは、パンクチャリングマ
トリクスに応じてパンクチャされており、最初の状態か
ら次に続く状態までの状態遷移シーケンスを表す複数の
状態値を有する。復号器の中で、パスはかかる状態遷移
シーケンスによって定義される。上記デコーダは、第１
状態から次に続く状態までの遷移メトリックを算出すべ
く受信データを取り込む生成ユニットを有する。この中
で上記メトリックは、測定されたパスが、送信機データ
によって生成されたパスの次に来る見込みに相当する。
上記生成ユニットに応じたセレクタは、送信機のデータ
系列によって生成されたパスに相当するパスを選択す
る。トレースバックユニットは、上記セレクタのシーケ
ンシャル判定動作を表す履歴情報を保持する。カウンタ
は、上記セレクタによって選択されたパスの不正な状態
遷移を計数すべく備えられ、更に、このカウンタに応じ
た制御ユニットは、パンクチャレートを決定し、受信デ
ータの搬送波ローテーション位相及びパンクチャ位相を
調整する。

【００１５】生成ユニットは、ブランチメトリックを事
前演算するブランチメトリック生成器を含む。この中
で、ブランチメトリックは、最初の状態から次の状態ま
での受信データの全ての不正遷移によって推定される見
込値である。又、上記生成ユニットは、上記ブランチメ
トリック生成器からの事前演算されたブランチメトリッ
クを取り込むパスメトリック生成器をも含む。

【００１６】更なる本発明の特徴によれば、パスメトリ
ック生成器及びセレクタは、１サイクル動作でｍ個の次
の遷移を評価し、複数の加算-比較-選択ブロックを構成
している。加算-比較-選択ブロック各々は、１クロック
サイクルでトレースバックユニットにｍシンボルデータ
を供給する。

【００１７】

【発明の実施の形態】本発明の上記目的及び他の目的の
より深い理解のために、以下に図を参照しつつ実施例を
詳細に述べる。先ず、図１において、本発明による受信
機２の一部のブロック図を示す。本発明による好ましい
構成は、ヨーロッパ電気通信規格 prETS300421の参照に
よって説明されるが、他の規格に対しても容易に実施し
得る。

【００１８】Ｉ、Ｑ復調器４及びそれに関連するＡ／Ｄ
変換器を除いて、受信機２は、全てＣＭＯＳ設計にて構
築されると共に、１チップのＶＬＳＩによって実施され
る。よって、従来のボード設計よりも高実装効率を達成
することが出来る。上記電気通信規格では、内部畳み込
み符号、及び伝送データシンボルの外部リードソロモン
符号を提供している。かかる伝送情報を復元する為に、
上記受信機２は、以下に示されるような内部デコーダ及
び外部コーダを備えている。

【００１９】受信機２は、例えば、衛星中継チャネルか
らのＱＰＳＫデータを受信する。上記データは、ヨーロ
ッパ電気通信規格に基づいて規定された幾つかのステー
ジにおいてフィルタ処理及び符号化されたものである。
かかるステージには、位相同期の為のランダム化、同期
バイト反転、リードソロモン符号、フォーニインタリー
ビング(Forney Interleaving)、及び衛星通信の場合に
は畳み込み符号を含んでいる。

【００２０】特に、上記電気通信規格は、拘束長Ｋ＝７
のパンクチャ畳み込み符号を提供しており、更に、符号
レート1/2、 2/3、 3/4、 5/6 、及び7/8を許可してい
る。規定されたパンクチャマトリクスの各々は、上記規
格によって認定されたものである。変調に先立って、上
記Ｉ及びＱ信号は、0.35のロールオフにて平方根累乗コ
サインフィルタ（square-root raised cosine-filtere
d）処理されたものである。 従来のフロント−エンド
処理の後、符号化され、直交復調された近接ベースバン
ド信号は、同相データ系列６及び直交データ系列８とし
てＩ、Ｑ復調器４によって供給される。帰還タイミング
再生は、タイミング再生回路１０によって実施される。
同相及び直交処理されたデータは、夫々ライン１４及び
１６によってＤＣ除去回路ブロック１２に伝達される。
シンボルタイミング再生の後、Ｔ/２間隔サンプルは、
ライン１８上の制御信号の有効によって表れる。帰還搬
送波再生は、搬送波再生回路２０によって実施される。
上記搬送波再生回路は、搬送波再生回路２０以降のポイ
ントからの帰還ループによって引き出されたエラー信号
を取り込む。ＤＣバイアスが除去された同相及び直交デ
ータ信号は、制御信号２６に応じて、夫々ライン２２及
びライン２４を介して搬送波再生回路２０に供給され
る。タイミング再生回路１０及び搬送波再生回路２０
は、係属中の米国出願第08/480,976号及び英国出願第95
11551.5号に開示された技術を参照することにより実施
することが出来る。

【００２１】搬送波再生の次に、搬送波再生にて得られ
た同相及び直交信号各々は、制御信号３４に応じて、ラ
イン３０及び３２を介して整合ナイキストフィルタ２８
に伝達される。その後、ブロック３６において、２だけ
デシメイション（decimation)される。タイミング再生
回路１０及び搬送波再生回路２０への帰還は、帰還ライ
ン３８、４０、４２、及び４４を介して供給される。受
信機２は、ＡＧＣ（automatic gain control）回路４６
を含む。かかるＡＧＣ回路４６は、制御信号５２に応じ
て、バス４８及び５０上のデシメイションされた同相デ
ータ及び直交データ各々を取り込む。かかるＡＧＣ回路
４６は、その出力をライン５４を介して受信機フロント
エンド（図示せず）に供給する。

【００２２】バス４８及び５０上において生成された同
相データ及び直交データは、ビタビ（Viterbi）復号器
５６にも供給される。受信された畳み込み符号化データ
の現在のパンクチャレートは、バス５８上に表される。
受信された信号点配置の転置は、ライン６０上の信号と
して表される。Ｉ、Ｑ復調器４から処理されたデータは
フォーニインターリーブされるので、ライン６４上のデ
ータを取り込むデインターリーバ（deinterleaver)６２
を備えている。ビタビ復号器からの有効制御信号、及び
パケットエンド信号は、夫々ライン６６及び６８を介し
てデインタリーバ６２に供給される。そのデインターリ
ーブされたデータ系列は、ライン７２を介してリードソ
ロモン復号器７０に供給される。有効制御信号及びパケ
ットエンド信号は、夫々ライン７４及び７６を介してリ
ードソロモン復号器７０に供給される。現在のバイト中
の訂正されたビット誤りの数は、バス７８上に表され
る。

【００２３】復号データは、ライン８４、８６及び８８
上の制御信号を使用することにより、デランドマイザ及
び出力インターフェース８０に送出される。その制御信
号は、有効な復号が達成されたか否か、パケットエンド
状態、並びに、データ中に誤りがあるか否かを表す。デ
ータはライン９０上の出力である。ライン９２上の信号
は、同期バイトが出力されたことを示す。ライン９４及
び９６は、夫々、エラー状態及び有効データを示す。中
央制御ブロック９８は、受信機２の他のステージの動作
シーケンスを統制する。

【００２４】図２において、タイミング再生回路１０及
び搬送波再生回路２０の詳細を示す。これらの回路は、
受信機２が多くの異なるシンボルレート、あるいは、可
変シンボルレート技術で動作するようになっている。GE
C Plessey SL1710 Ｉ、Ｑ復調器の如き通常のオフチップ
Ｉ、Ｑベースバンド復調器は、Ｉ、Ｑ復調器４として使用
される。これらは、論理時間を計る固定周波数システム
クロック８７である。それは、データナイキスト周波数
に等しいか否かに拘わらず、そのデータナイキスト周波
数に合うことを保証しなければならない。

【００２５】タイミング再生ループ１００の制御下にあ
るオンチップ補間器ユニット８９は、同期間隔T/2のサ
ンプル値を生成する。システムクロックの動作にて、"
1"又は"0"のT/2間隔のサンプル値が、補間器ユニット８
９により生成される。結果的に、サンプルが生成され、
その後、ハードウェアモジュールは、図３に示されるが
如き有効制御ストローブ１２８によって知らされる。固
定周波数外部水晶発振器１０２は、オンチップディジタ
ルデロテータ１０４を作動する。固定周波数外部水晶発
振器１０２は、ナイキストフィルタ２８及びオンチップ
搬送波再生ループ１０６に先だってT/2で動作する。ナ
イキストフィルタ２８は、好ましくは、ＦＩＲ(finite-
impulse-response)フィルタ である。

【００２６】搬送波再生ループ１０６は、T/2間隔サン
プルにて動作する。Ｉ及びＱ出力１０８及び１１０は、
夫々、図１に示されるデシメイタ（decimator）ブロッ
ク３６において２だけデシメイションされ、図１の下部
に示されている誤り検出及び訂正回路に供給される。タイミング再生 図３及び図４は、図１に示されるタイミング再生回路１
０のより詳細な図である。

【００２７】直交復調データは、システムクロックレー
トにて標本化され、上述した如く、かかるクロックレー
トは、少なくともその入力データのナイキスト周波数に
等しくなければならない。図４において、オンチップ数
値制御発振器１１２は、シンボル時間の正確な数を保持
している。その数値制御発振器１１２の状態Ωは、経過
したシンボル周期の数の固定ポイント数を表している。
システムクロックのタイミング毎に、その状態Ωは、レ
ジスタ１１４にある値によってインクリメントされる。
この値は、{(定格ボーレート)／(システムクロックレー
ト）｝に等しい。更に、かかる状態Ωは、制御信号１１
６を使用して定格値から調整される。逆数生成器１１８
は、そのレジスタ１１４にある値の逆数を得る。その逆
数は、乗算器１２０によって｛(2Ω) mod 1 ｝／２と乗
算され、その値はサチュレーションブロック１２２にお
いて１よりも小なる値に制限される。整合フィルタデロ
テータユニット１２９は、整合フィルタ１２４及び１２
６を含む。整合フィルタ１２４及び１２６は、有限イン
パルス応答フィルタを担う。それらは、図１に示される
搬送波再生回路２０にて生成された有効信号に応じてイ
ネーブルとなる。

【００２８】信号１３７及び補間距離１３９は、シンク
補間器ユニット１３０に供給される。シンク補間器ユニ
ット１３０は、同相及び直交成分各々に対応するシンク
補間器１１８及び１１５を備えている。上記補間器ユニ
ット１３０は、補間距離に基づくサンプル値を生成す
る。補間距離は０以上でありかつ１より小なる値を有す
るが、固定ポイント数として表される。この際、１以上
の値は１よりも小なる値に制限される。上記シンク補間
器ユニット１３０は、補間距離が１又は０の各々に対応
する先行もしくは後続するサンプルを生成すべく指示さ
れる。補間器によってカバーされたサンプルタイムの幅
は１システムクロック周期である。

【００２９】数値制御発振器１１２は、周知のガードナ
アルゴリズムに基づいたタイミングループにおいて動作
する。ミューラアルゴリズム(Muller and Muller algor
ithm)の如き他のタイミング再生アルゴリズムも使用さ
れ得る。セクション１３２は、比例−加算−積分コント
ローラ１３４として実施されている第２オーダループフ
ィルタを含む。その比例及び積分利得の定数は、ダンピ
ングファクタ及びループ帯域幅を与えるべく選択された
ものである。好ましくは、相対的に広い帯域幅がロック
タイムの最小化及び獲得の保証を目的として初期のチャ
ネル獲得に使用される。その後、かかる係数は、ループ
帯域幅を減少させるべく変更され、これによりノイズ及
び変動に対する応答性が減少する。この "ギアシフティ
ング”動作はシステム全体のビット誤り率を改善する。

【００３０】ガードナアルゴリズム(Gardner algorith
m)は、シンボル間干渉が無いデータを仮定しているの
で、上記整合フィルタ１２４及び１２６は、好ましく
は、平方根累乗コサイン整合フィルタ(square-root rai
sed cosine matched filter)を含み、それらは、T/2で
標本化されたデータにて設計されたハードワイヤード係
数を有するので、補間器ユニット１３０の後段には配置
されない。ガードナアルゴリズムは、T/2サンプルを用
いてタイミングサンプルポイントをロックする。そのル
ープは、好ましくは、入力データのゼロクロスポイント
での奇数サンプル、データサンプルとして使用された偶
数サンプルの如きサンプルポイントを要求する。

【００３１】シンク補間器ユニット１３０に対するシス
テムクロックレートサンプルの提示と補間サンプルの提
示との間において、遅延は、以下の式に従って、インポ
ーズされる。

【００３２】

【数２】

【００３３】尚、δは、(システムクロック周期／Ｎ）
である。かかるＮは、シンク補間ポイントの数である。
又、ｋは整数であり補間距離を示す。又、Ｄは、ハード
ウェアにおける一定遅延である。シンク補間器ユニット
１３０は、有限インパルス応答フィルタに基づいてお
り、システムクロックレートにて計時され、係数はＮセ
ット列から選択されたものである。上記係数セットの各
々は、異なる遅延を補間する。数値制御発振器１１２か
らの補間距離出力は、その値が０から１へと変化すると
き、どの列の係数が特定のサンプルを生成すべく使用さ
れるのかを決定する。シンク補間は、サンプリング理論
に基づく。それは、ナイキストサンプル化された信号
が、その周波数領域内においてローパスフィルタリング
処理するのと同様に、シンクパルスを用いて復元可能で
あるというサンプリング理論に基づく。その出力は、下
記の式によって与えられる。

【００３４】

【数３】

【００３５】上述した如く、図１に示されるタイミング
再生回路１０は、タイミング再生回路の後段のポイント
から帰還ループによって引き出された誤差信号を取り込
む。ＤＣ除去 図５は、図１に示されるＤＣ除去ブロック１２のより詳
細な図である。かかるＤＣ除去ブロック１２は、３つの
モジュール１１３、１１７及び１２２から構成される。
モジュール１２２は、主にテスト回路に使用される。か
かるモジュール１２２の説明は省く。モジュール１１３
及び１１７は同一構成であり、夫々、Ｉ及びＱデータ系
列が供給される。

【００３６】図６及び図７は、モジュール１１３の詳細
な回路図である。かかる図において、入力データは、７
ビットバス１２４を介して入力され、フリップフロップ
１２３にて時間合わせされ、バス１２５を介して１２８
に参照される加算ユニットに供給される。バス１３３上
に配置されるサブモジュール１２７は、バス１３３上に
供給された帰還データ系列をモニタして、そのデータ系
列におけるＤＣオフセットを計算する。そのＤＣオフセ
ットは、加算ユニット１２８によって、上記入力データ
から減算される。加算ユニット１２８は慣例的に配列さ
れており、６０［MHz]で動作する。加算ユニット１２８
の出力は、７ビットバス１３８にて出力される。

【００３７】図８〜図１１は、サブモジュール１２７の
構成を示す図である。かかるサブモジュール１２７は、
主にキャリーセーブアーキテクチャを有する２４ビット
加算ユニット１４０を備えている。その入力信号は、バ
ス１３３上にあり、図５に示されるモジュール１１３の
最終出力から引き出されたものである。全加算が１デー
タサイクル内で処理できない時は、タイミングを考慮す
る際にキャリーセーブアーキテクチャを要求する。キャ
リー出力は、次段の加算器に供給される前にフリップフ
ロップ１４２によって時間合わせされる。その全ての加
算が終了するために、全ての２４キャリーが決定するこ
とが必要となる。すなわち、それらを伝送することを許
可するのである。これは、１４４にて参照される回路、
３つの同一回路１４６、及び加算器１５５の列にて参照
される回路によって達成される。その好ましい構成は、
オフセット値の最も重要な７ビットだけ必要とする。下
位１６ビットの為に、キャリーの評価が必要となる。こ
れは、回路１４４及び１４６における４つの加算器列に
よって実施される。マルチプレクサ１４８、１５０、及
び１５２は、連結回路１４６が前段からキャリーを受け
たか否か、又は、キャリーが生成されたか否か、あるい
は、０キャリー出力が為されたか否かに応じて選択され
る。最終加算ユニット１５４は、６０[MHz]にて強制的
に同期される。

【００３８】図１２に示されるが如く、加算ユニット１
５４の内部は、３ステージ加算器ブロック１５６からな
る。高速加算器の中で、キャリーステータスは、３つの
加算ステージ１６０、１６２、１６４を介する代わり
に、組み合わせ論理回路１５８にて高速に選択される。搬送波再生 図１３及び図１４を参照して搬送波再生ループについて
説明する。

【００３９】図においては、コスタス(Costas)アルゴリ
ズム位相誤差判定部１６６、第２オーダループフィルタ
１６８、数値制御発振器１７０、及びディジタルデロー
テーション回路１７２が示されている。この回路は、外
部変調及び復調の循環鎖において、幾つかの周波数誤差
及び位相ドリフトに追従する。ＬＭＳ(least-mean-squa
re)アルゴリズムに基づいた動作を行って、ハム及びジ
ッタによる復調位相ノイズ誤差の適応判定を行うべく、
図１４に示される加算適合ループ回路１７４が使用され
る。かかる加算適合ループ回路１７４は、好ましい構成
中には含まれていない。

【００４０】sin θ及びcos θは、ＲＯＭ（図示せず）
に記憶されているルックアップテーブルの使用によって
生成され、デローテーション回路１７２を制御する。三
角関数のルックアップテーブルは周知である。そのデロ
ーテータは、θだけ入力データをローテーション(位相
回転)する。（Ｉ、Ｑ）により、

【００４１】

【数４】

【００４２】各々が与えられる。よって、

【００４３】

【数５】

【００４４】となる。ここで、デローテーション(位相
逆回転)されたＩをＩ'、デローテーションされたＱを
Ｑ'とすると、

【００４５】

【数６】

【００４６】Ｉ'及びＱ'の演算は、デローテーション回
路１７２に示されている乗算器及び加算器回路網中にお
いて実施される。 上記コスタス位相誤差判定部１６６
は、そのループを為す。かかる位相判定部１６６と共同
して上記デローテータ１７２も位相ノイズ及びジッタを
訂正するのに使用される。このジッタは、位相誤差のＬ
ＭＳ適応判定によって追従される。

【００４７】図１４を参照すると、デローテーションさ
れたＩ及びＱの値は、分数パートを有する固定ポイント
数として表され、夫々、スライサ１７６及び１７８にお
いてスライスされ、最近接適正配置（nearest legal co
nstellation）値を得る。ＱＰＳＫでは、これは＋１又
は−１となる。デローテーションされた値とスライスさ
れた値との差は、減算器１８０及び１８２において得ら
れ誤差を形成する。Ｉ及びＱの誤差値は、角誤差評価θ
誤差に変換される。ＱＰＳＫ変調の場合、上記θ誤差
は、下記のテーブルに基づいて、アンギュレータ（angu
lator)１８４に含まれるスイッチング回路網から得られ
る。かかるアンギュレータ１８４の出力は、位相ジッタ
又はハム誤差θ判定の適応ＬＭＳ判定である。

【００４８】位相誤差判定回路は、共同依頼人により出
願係属中の米国出願第08/481,107号、及び英国出願第95
11568.9号に開示されており、参考文献によって合同さ
れる。かかる位相誤差判定回路は、例えばコスタスアル
ゴリズムで構成される回路の如き、多くの他の位相誤差
判定回路として使用される。ＬＭＳアルゴリズム及びそ
のサインバリアント（sign variant）は周知であり、そ
の詳細な説明は省略する。これは、例えば、”Digital
Communication, Second Edition, by Edward A. Lee an
d David G. Messerschmitt, Kluwer Academic Publishe
rs, Chap. 11”によって論じられている。

【００４９】上記適応アルゴリズムは、上記θ判定がリ
ークを与えられているという点で、標準ＬＭＳアルゴリ
ズムにわずかに変更を加えたものである。通常、かかる
リークは０であるが、Ｎ番目周期は、 -(sign(θ estim
ate))である。θ誤差が、動作限度を越えて大きくなる
のを防ぐ。コスタスループは、中心軸上の配置ポイン
ト、すなわち(１、０)、（０、１） (０，１）, (−１，
０), (０，−１)でロックする。

【００５０】従って、その実例として与えられた誤差
は、

【００５１】

【数７】

【００５２】と判定され、そのθ誤差は、Ｉ誤差に近づ
く。同様に、その他の配列ポイントにおいてθ誤差は、
下記のテーブルに示されるように、±(I 誤差）又は±
(Ｑ 誤差）である。

【００５３】

【表１】

【００５４】上述したタイミング再生制御ループの場合
と同様に、第２オーダループ１６８における比例積分制
御装置１８６の上記比例及び積分した利得定数は、最小
取得時間になるまで広帯域幅値で動きはじめる。そし
て、低帯域幅ループセットの値に移り、システムビット
誤り率を最適化しすぐにロックされる。その値は、実際
のアプリケーションの必要条件に応じて容易に選択し得
る。

【００５５】好ましくは、チャンネル獲得の間、その帯
域幅の値は、ライン１５１上の一定値と何度も加算さ
れ、加算器１５３において積算利得定数になる。かかる
動作によりロックが生じる。自動利得制御 図１及び図１８において、ＡＧＣ(automatic gain cont
rol)回路４６は、ＡＧＣ誤差ブロック１８３を備えてお
り、バス４８及び５０上のＩ及びＱ入力信号間の誤差及
びそれらの予想平均値を決定する。誤差信号は、バス１
９０上にて生成され、ＡＧＣ制御ブロック１９２に供給
される。ＡＧＣ制御ブロック１９２は、制御電圧を演算
し、これをバス１９４上に出力する。その制御電圧はバ
ス１９０上の誤差信号に応じており、ある時間において
平均化される。シグマ・デルタ変調器１９６による処理
の後、その制御電圧は、出力ライン１９８を介して受信
機のフロントエンド（図示せずに）に供給される。

【００５６】誤差ブロック１８３は、誤差＝−｜I｜-｜
Q｜＋２*平均（*は、乗算を示す）を演算する。そし
て、その詳細を図２１に示す。バス４８及び５０上の入
力は、夫々、フリップフロップ２００及び２０２にて時
間合わせされ、補足される。必要ならば、絶対値機能部
としてエクスクルーシブオアゲート２０４及び２０６を
使用する。加算器２０８の列は、Ｉ入力の絶対値とＱ入
力の絶対値とを加算する。

【００５７】結果的に、加算器列２１６の第２列にみら
れる加算器２１０及び２つの加算器２１２及び２１４を
使用することにより、"１"が最下位２ビットの総和に加
算される。上記"１"の加算は、絶対値機能を為す。上記
信号の予測平均値 "０１００００００" は、このように
変更された加算器列２０８の出力と加算され、その結果
は、バス１９０上に出力される。

【００５８】図２４〜図２６は、ＡＧＣ制御ブロック１
９２の構成を示す図である。バス１９０上の誤差信号
は、２１８にて参照される２２ビット加算器を使用して
バス上の制御電圧と加算される。加算は、最下位８ビッ
トの為の第１ステージ２２０、及び最上位１４ビットの
為の第２ステージ２２２において進行する。性能を改善
すべく、加算器２２４の各々は、キャリーバイパス伝搬
を使用する高速加算である。

【００５９】オーバーフロー及びアンダーフローは、論
理回路網２２６によって検出される。この際、最終制御
電圧はバス１９４上に配置され、新たな制御電圧として
２２ビット加算器２１８に帰還される。好ましい構成に
おける制御電圧ＣＶの為の帰還関数は、以下の式によっ
て表される。

【００６０】

【数８】

【００６１】再び、図１５において、シグマ・デルタ変
調器１９６は、通常のものであり、好ましくは、７.５
[MHz]動作にて時間合わせされる。ＡＧＣレベル信号２
３４は、バス１９４上の制御電圧の最上位ビットを反転
させたものを使用することにより生じるものであり、ラ
イン２３０上に表れる。そして、次の制御電圧の７ビッ
トがバス２３２上に表れる。

【００６２】図１６は、実線１６３にて示されているＡ
ＧＣレベル信号２３４のタイムプロット、及び図１５に
示されるシグマ・デルタ変調器１９６の出力ライン１９
８上における直列パルス１６５を示す図である。ビタビ復号器 図１７を参照して以下に説明する。

【００６３】図１７は、１／２の符号化レートでワンス
テップビタビ復号処理した際の簡単な遷移格子ダイアグ
ラム１６７を示す図である。尚、これは、生成多項式Ｇ
(x)＝(Ｘ²＋Ｘ＋１、Ｘ²＋１）で拘束長Ｋ＝３を有する
畳み込み符号器を利用するものである。そのレート１／
２は、１ビット入力毎に表れ、符号器は２ビットを生成
する。上記拘束長Ｋは、出力を生成するために使用する
ことが出来る信号の最大数である。ダイアグラム１６７
の如き遷移格子ダイアグラム、及び後続のデータシーケ
ンスを使用することにより、状態Ｓのシーケンスに続く
出力系列を生成することが可能である。ダイアグラム１
６７において、ある状態Ｓ_tの値は２ビットにて表すこ
とが出来る。例えば、状態Ｓ_tは、数値符号１６９によ
って表される２（バイナリでは"10"）と仮定することが
できる。

【００６４】ダイアグラム１６７において、状態Ｓ_t+1
において、状態Ｓ_tのビットは、１ポジション移動す
る。そして、次にくるデータビットは最も右列（最下位
ビット）の位置を占める。従って、状態１６９の値は、
状態Ｓ_t+1において適切な値１７１及び１７３に遷移す
る。これら２つの遷移にて、上記畳み込み符号器は、ｘ
_Xｙ_tとして表される値１７５及び１７７を夫々生成す
る。全ての起こり得る状態遷移は、上記符号器で演算さ
れる。すなわち、Ｓ_t及びデータビットｄ_tが与えられ、
次の状態Ｓ_t+1、ｘ_t及びｙ_tが評価される。

【００６５】パスメトリックは、その時点での原符号器
状態シーケンスの見込みの大きさである。小なるパスメ
トリックは、より確からしい状態であり、その逆も同様
である。ブランチメトリックは、入力に依存する各ブラ
ンチに属する確からしい値の大きさである。上記ブラン
チメトリックは、図１７に示される各遷移において、各
ブランチにおける受信シンボルｘｙ_rxと、予想シンボル
ｘｙとの間の異なっているビット数であるハミング重み
にて獲得される。トレースバックは、上記格子に帰還通
過させて、最小パスメトリックで生成された初期状態を
見つけるための方法である。

【００６６】好ましい構成において、一度に２ステップ
格子を通過移動する２ステップ復号処理が用いられる。
これは、各ステップでの演算時間を２倍にし、各トレー
スバックは、１ビットではなく２ビットを生成する。し
かしながら、各状態は、演算すべき４つの可能パスを有
するので、各状態で要求される演算の数も２倍になる。

【００６７】一つのパスは、各状態毎にメモリに保持さ
れることが要求される。そのパスは、残存パスとして周
知であり、最小パスメトリックの１つであり、それ故に
最も適切なパスである。パンクチャすることは、ヨーロ
ッパ電気通信規格において認可されており、これは、符
号がより有効である時、高レートデータ伝送処理に効果
がある。

【００６８】模範的なテーブル２において、畳み込み符
号器（図示せず）は、データを符号化してシンボルｘ_t
及びｙ_tを生成し、これらは、パンクチャマトリクスｘ:
10、ｙ:11に基づいてパンクチャされて-ｘ'_t及びｙ'_tが
生成され、それから時間合わせされてＱＰＳＫ変調にお
けるＩ、Ｑとして送信される。パンクチャデータで復号
している時、省略されたビットは、ブランチメトリック
演算には提供されない。

【００６９】

【表２】

【００７０】上述の簡単な例においては、ブランチメト
リックはハミング重みを使用して演算される。"1"又は"
0"を受信する代わりに、ｘ_rx及びｙ_rxで表される多値ビ
ットを受信することにより重要な改善が生じる。これら
ｘ_rx及びｙ_rxは、信号が"1"となるか又は"0"となるかの
相関的可能性を明らかにする。従って、１６レベル(４
ビット)ソフト復号において、"1"は、"15"（バイナリで
は"1111"）によって表される。１６レベル復号におい
て、ｘｙ_rx＝(3、14)が受信されたら、ブランチメトリッ
クは、テーブル３に示されるが如く演算しても良い。

【００７１】新たなパスメトリックが演算される時、夫
々のパスメトリックは、これらソフト演算ブランチメト
リックを使用して演算され、復号器性能において重要な
改善を与える。好ましい構成において、８レベル（３ビ
ット）ソフト復号が使用される。トレースバックは、以
下に説明するように、シストリックアレー(systolic ar
ray)を使用して実施される。

【００７２】

【表３】

【００７３】好ましい構成において、データは、６４状
態を有する格子に相当する拘束長Ｋ＝７を使用して符号
化される。図１８において、この場合における２ステッ
プ遷移格子ダイアグラムの一部を表す。図１、図１９及
び図２０を参照すると、ビタビ復号器５６は、ローテー
ション調整ブロック１７９を備えており、ライン４８、
５０上の同相及び直交データを受信する。

【００７４】入力データの妥当性は、ライン５２上の信
号の状態によって表される。前段において、復調器は、
Ｉ、ＱシンボルがＱ、Ｉシンボルとして受信されること
から受信信号スペクトラムが反転されることの可能性を
考慮して、８搬送波ローテーション位相のいずれかで信
号点配置をロックすることが出来る。しかしながら、こ
の状況は、むしろローテーション調整ブロック１７９に
おいて、以下の如く処理される。現在のローテーション
位相は、バス１８１上にある。

【００７５】全ての生じ得るブランチ（拘束中 Ｋ=７、
及び２ステップ符号化を使用することによる好ましい構
成での２５６）において、ブランチメトリックは、位相
及びパンクチャ制御ブロック１８８によって制御される
ブランチメトリック生成ブロック１８６にて、各動作サ
イクル毎に演算される。バス１８５上の現在のパンクチ
ャレート及びバス１８７上の現在のパンクチャ位相は、
より高い制御ブロックであるビタビ制御ブロック１９５
から、位相及びパンクチャ制御ブロック１８８へ入力さ
れる。パンクチャ及び位相調整を行うべく、ブランチメ
トリック生成ブロック１８６での状態は、ライン１９
７、１９９、２０１及び２０３の状態に基づいて、写像
され選択される。

【００７６】図２２及び図２３において、位相及びパン
クチャ制御ブロック１８８の詳細な構成を示す。位相の
最大数は、組み合わせ論理回路網２０５によってバス１
８５上のパンクチャレートにて引き出され、バス２０７
上に送出される。位相の計数は、セクション２０９にお
いて、２１１にて参照される３ビット加算器、それに続
く４ビット減算器にて実施される。位相の最大数でモジ
ュロした位相の数は、位相演算セクション２１５にて決
定及び委ねられ、そこで、現パンクチャ位相が、セクシ
ョン２０９と同様な方法で位相計数と加算される。位相
の最大数でモジュロした位相計数は、バス２１７に示さ
れる。パンクチャデータ系列のデータ伝送レートと、シ
ステム処理レートとに差があるので、パンクチャ位相に
基づいてビタビ復号器５６をイネーブル及びディスエー
ブルする必要が生じる。総括イネーブル信号２１９は、
小規模論理回路網２２１によって生成される。

【００７７】位相演算セクション２１５の出力もまた、
ブロック２２３において使用され、バス１８７及び２１
７上の位相及びレート情報を復号してバス１９７、１９
９、２０１、及び２０３上の信号を生成する。これら
は、図１９及び図２０に示されるブランチメトリックブ
ロック１８６に供給される。バス１９７及び１９９の為
の復号ロジックは、図２７、図２８及び図２９に示さ
れ、各ビット位置は、ライン２２５、２２７、２２８、
２２９、２３１、２３３、及び２３６上において参照さ
れる。

【００７８】図１９及び図２０に示されるバス２０１及
び２０３上の信号は、バス１９７及び１９９夫々上の信
号と互いに補い合う。以下に示すように、バス１９９
は、ブランチ生成の間、Ｉ、Ｑ入力の一方を選択し、バ
ス２０３は、パンクチャ領域のデータがパスメトリック
演算に寄与しないようにパンクチャしたところを示す。

【００７９】図３０において、図１９及び図２０に示さ
れるブランチメトリック生成ブロック１８６の詳細を示
す。Ｉ及びＱデータは夫々、ライン２３８及び２４０を
介して供給され、ライン１９７（ライン２４４、２４
６、２４８、２５０にて示される）の補群である選択ラ
イン２２５、２２７、２２８、２２９、並びに、ライン
２５２及び２５４上の上記Ｉ、Ｑデータに基づいて４つ
の組み合わせ論理回路網２４２にて処理される。このデ
ータから、２つのシンボルＸＹは、全ての１６個の有効
ブランチメトリックをライン２６６上に生成する為に復
元され、ライン２５８、２６０、２６２、２６４を介し
てブロック２５６に供給される。上記Ｉ、Ｑデータは、
２つの遅延フリップフロップ２６８及び２７０から得ら
れる。

【００８０】図３１〜図３６に、ブロック２５６のより
詳細な構成を示す。図３１〜図３６において、かかるブ
ロック２５６は、１６個の有効ブランチメトリック各々
のための１６個の演算ユニット２７２を含んでいる。図
３７には、典型的な演算ユニット２７２が、より詳細に
示されている。各演算ユニット２７２は、予測データが
固定接続されている４つのモジュール２７４を含んでい
る。モジュール２７４は、特別なブランチの為に、テー
ブル３に示される方法で入力データと上記予測データと
の差の絶対値の総和を求める。そして、ライン２０１及
び２０３上の状態に基づいて、パンクチャされた位置に
相当する上記データを強制的に０にする。図３８におい
て、上記モジュール２７４は、反転オルタネートビット
によって差分の絶対値を決定する簡単な論理回路網から
なる。ライン２７８、２８０、２８２、２８３上にて得
られる４つの差分値は、ブランチメトリックとしてライ
ン２６６上に出力する為に、図３９に詳細に示されてい
る累算ユニット２８４において累算される。

【００８１】ここで、図１９、図２０、図４０及び図４
１において、ライン２８８を介してブランチメトリック
生成ブロック１８６から得られた事前演算ブランチメト
リックを利用することにより、パスメトリックが、パス
メトリック生成ブロック１８９において演算される。ブ
ランチメトリックの事前演算は、パスメトリックの演算
を非常に簡単にする。パスメトリック生成ブロック１８
９は、１クロックサイクルで２シンボルの処理を行うこ
とが出来る。適切なハードウェア設計を選択すれば、ブ
ランチメトリック生成ブロック１８６、及びパスメトリ
ック生成ブロック１８９は、ｍステージビタビ復号器を
使用することにより、１クロックサイクルでｍシンボル
を処理することを一般化出来る。

【００８２】最初に示されるパスメトリック生成ブロッ
ク１８９の機構の一例として、図４２において、状態０
におけるパスメトリックの演算が示されている。図１８
に示されている格子ダイアグラムの全展開はＳ_t+1に
て、状態０が、２９０、２９２、２９４、及び２９６各
々を参照して、状態０、１６、３２、及び４８からの遷
移を適切に受信出来ることを示している。これらの状態
遷移は、状態数の２つの最上位ビットに相当するので、
テーブル４における各パス０〜３として参照される。テ
ーブル４は、図１８の遷移格子ダイアグラムにおける各
適正遷移でのブランチメトリックを表すものである。テ
ーブル４によれば、状態０で、パス０が０なるブランチ
データを予測し、パス１が１４を予測し、パス２が３を
予測し、パス３が１３を予測することが確認出来る。受
信データを使用して、各予測ブランチデータとしてのブ
ランチメトリックは演算される。状態０での次のパスメ
トリックの為の４つの有効候補を演算すべく、状態０に
おける先行パスメトリックは、加算器２９８を使用する
ことにより、予測データ０を有する上記ブランチメトリ
ックに加算され、ライン３００上に候補を与える。加算
器２９８は、他の３つのパスに対しても同様に加算処理
を行う。ブロック３０２における候補の比較後、状態０
に対する次のパスメトリックは最小候補値であり、ライ
ン３０４上の出力である。その他の候補は最適ではない
パスとして廃棄される。

【００８３】ある時点でトレースバックを要求するよう
に、トレースバックを通過した２つのデータビットは、
最小パスメトリックすなわち０、１、２、又は３のいず
れのパスが選択されたかを示す。

【００８４】

【表４】

【００８５】パスメトリック生成ブロック１８９は、図
４３において断片的にその１つが示されている６４個の
加算-比較-選択ブロック３０６を備えている。各加算-
比較-選択ブロック３０６は、パスメトリックを生成す
る。実際の設計では、６４個の加算-比較-選択ブロック
３０６は、３２からなる２つのグループに変更すると都
合良い。これは、長さ及びパスメトリック経路の選択動
作の駆動要求を最小化するよりコンパクトな設計であ
る。６４個のパスメトリックの最小は、パスメトリック
生成ブロック１８９において決定される。加算-比較-選
択ブロック３０６の各々は、図１８に示されるが如き遷
移に対応した６ビットバス３０８、３１０、３１２、３
１４各々上の先行状態の４つのパスメトリックを取り込
む。対応するブランチメトリックは、５ビットバス３１
６、３１８、３２０、及び３２２に供給される。

【００８６】図４０及び図４１は、加算-比較-選択 ブ
ロック３０６のより詳細な装置を示す図であり、その中
で、そこに入力される４つのパスメトリック候補の内で
最も最小なパスメトリックが決定される。上記パスメト
リック候補は、加算器３２４において、バス３２６及び
３２８夫々を介して入力されるパスメトリック及びブラ
ンチメトリックの加算により得られる。この際、最小パ
スメトリックは、比較モジュール３３０によって決定さ
れる。

【００８７】図４４に、比較モジュール３３０の詳細を
示す。かかる図４４において、４つの値が比較され、そ
の最小値がみつかる。図４４の左側に示されている６つ
のユニット３３２において、全ての有効な比較が行わ
れ、ライン３３４、３３６上に出力される。かかるライ
ン３３６上の出力は、各自のユニット３３２におけるラ
イン３３４上の出力の単なる反転である。この際、かか
る結果は、論理回路網３３８において復号化され、４ビ
ット選択バス３４０上に送出される。上記装置の利点
は、以下に述べるように、加算、比較、及び再スケール
動作が、時間節約すべくパイプライン処理されることに
ある。

【００８８】再び、図１９、図２０、図４０及び図４１
を参照すると、２ビット情報は、各加算-比較-選択ブロ
ック３０６の動作データサイクル毎にライン３４２及び
３４４を介してトレースバックユニット１９１に供給さ
れる。最小パスメトリックの選択は、３４６にて示され
るマルチプレクサを使用することにより実施される。パ
スメトリックが、ハードウェアを縮小することを目的と
して６ビットにて表されることを許可すべく、再スケー
ルユニットは、加算器３５０において最小パスメトリッ
クを再スケールする。最小パス値は、下記の式に基づい
て再スケールされる。

【００８９】

【数９】

【００９０】尚、Ｘは最小パスメトリック、ＲＶは再ス
ケール値であり、Ｚ^-1及びＺ^-2各々は、加算-比較-選択
ブロック３０６の動作の１サイクル及び２サイクル分だ
け遅延されたＸである。２サイクルは、最小パスメトリ
ックを演算することを要求されるので、その遅延が使用
される。利用された再スケール機能は、再スケール値Ｒ
Ｖがけっしてマイナスにはならないことを保証する。そ
の再スケールされたパスメトリックは、バス３５２上に
出力される。

【００９１】ここで、図１、図１９及び図２０を参照す
ると、ビタビ復号器５６は、幾つかの機能を備えた制御
ブロック１９５を有する。第１モードにおいて、最小パ
スメトリックを有するパスの不正な状態遷移は、現在判
断されたパンクチャレート、パンクチャ位相、及び搬送
波位相が適切に決定されたか否かの判断基準として計数
される。不正な状態遷移総数に基づいて、新たなパンク
チャレート、パンクチャ位相、及び搬送波位相の組み合
わせが選択される。もし、不正な状態遷移総数が規定の
許容誤差内にある場合には第２モードが開始され、その
中で出力データ系は、適正同期パターンが検索されるこ
とを可能にする。しかしながら、第１モードの終了状態
は保持される。それ故に、もし、同期が取れなかった場
合、上記第１モードは、上記終了状態を再び続ける。こ
れは、図４５を参照することによって判断することが出
来る。

【００９２】最初に、ステップ３５４において、不正状
態カウンタ及び時間待ちカウンタが、リセットされる。
判定ステップ３５６による照合は、不正な状態遷移の限
度数が越えたことを決定させる。不正な状態遷移の発生
に関しては、次のステップ３７０で試験される。もし、
不正な状態遷移が発生しなかった場合、制御は、判定ス
テップ３６０に移行する。不正な状態遷移が発生した場
合、不正遷移状態カウンタは、ステップ３７２でインク
リメントされる。さもなければ、制御は、ステップ３５
８に移行する。不正な状態遷移の累積的な数の別の試験
は、ステップ３７４において実施される。もし、不正状
態の数が許容限度内である場合、制御は、ステップ３５
８に移行する。その他の場合、以下に説明するように、
ステップ３６６が実行される。

【００９３】時間待ちカウンタは、ステップ３５８でイ
ンクリメントされる。次に、判定ステップ３６０で、時
間待ちカウンタの状態に基づいて、２５６サイクルが見
極められたか否かの決定が試験される。そうでない場
合、制御はステップ３５６に戻る。２５６サイクルが見
極められ、かつ不正な状態遷移が許容限度内に残ってい
る場合には、ステップ３６２において同期検索が活性化
される。その時、制御はステップ３６４に移行し、そこ
で同期ユニットの活性が試験される。同期活性が為され
なくなるまで、制御はステップ３６４に残る。

【００９４】同期活性が為されなくなると、制御は、判
定ステップ３６６での第１モードに戻る。制御は、ステ
ップ３５６の何度かの実行により、もし、不正な状態遷
移が許容限度内にない場合もステップ３６６に移行す
る。ステップ３６６は、パンクチャ位相及び搬送波位相
の全ての可能な組み合わせが実施されたかを判定するス
テップである。実施されていない場合、搬送波位相は、
ステップ３６８において変更されて、制御はステップ３
５４に戻る。判定ステップ３６６において、全ての可能
な組み合わせが実施された場合、更なる試験が判定ステ
ップ３７６において実施され、全てのパンクチャレート
が評価されたか否かが決定される。もし、全ての可能な
組み合わせが実施されていない場合、パンクチャレート
及び位相はステップ３７８で変更される。全てのパンク
チャレート及び位相は評価され、この際、許容限度はス
テップ３８０で増加され、制御は、再びステップ３５４
に戻る。

【００９５】図４５に示されるフローダイアグラムの実
際が、図４６及び図４７に示されている。時間待ちカウ
ンタは、インクリメンタ３８２でインクリメントされ、
その値は、バス３８４上に送出される。かかる時間待ち
カウンタは、論理回路網３８６で分析される。不正遷移
の限度数は、バス３８８を介して送られ、比較器ユニッ
ト３９２において、バス３９０上の不正な状態カウント
に対して評価される。この際、１パルスがライン３９４
上に生成され、ライン３９６上に出力され、論理回路網
３９８を介して制御ユニット４００に供給される。この
制御ユニット４００は、図４５に参照される手順に基づ
いて４０２に参照されるライン上に新たな搬送波位相、
パンクチャレート、パンクチャ位相、及び新たな許容限
度を出力する。不正状態遷移は、前回の状態を入力とし
た論理回路網４０６によって復号されてライン４０４上
に出力される。ライン４０４上の遷移は、インクリメン
タ４０８において計数され、その新たな値がバス４１０
上に送出される。

【００９６】そのデータ系列中から同期バイトを探すべ
く、第２モードは、ライン４１２上に着手する。このラ
インの出力は、論理回路網４１４の出力であり、幾つか
の制御信号、すなわち、許容限度試験ライン３９６、ラ
イン４１６上における時間待ちカウンタの状態、及びラ
イン４１８上に表される復号器の第２モードによって管
理されたものである。

【００９７】図１９及び図２０に示されるシストリック
トレースバックアレイユニット１９１は、好ましい構成
において、２１周期の履歴を使用して動作する。そし
て、図４８を参照することにより理解することが出来
る。トレースバックアレイユニット１９１は、パスメト
リック生成ブロック１８９の加算-比較-選択ブロック３
０６（図４３に示される）に接続されており、連続トレ
ースバック列４２０を含む。各トレースバック列４２０
は、加算-比較-選択ブロック３０６及びパスメトリック
生成ブロック１８９によって、１ポイントで決定された
全ての履歴残存パスを表している。各トレースバック４
２０は、複数のトレースバック素子４２２を有してお
り、各トレースバック素子４２２は、ｍビットのトレー
スバックデータ４２４を取り込む。ここで、説明したよ
うに、好ましい構成においてｍ＝２である。トレースバ
ック列のトレースバック素子４２４は、先の最小トレー
スバック列（図示せぬ）の１つの内容に基づいて、３つ
の復号器４３２で復号された３つの事前復号選択ライン
４２６、４２８、及び４３０によって提供される。各ト
レースバック列４２０の出力は、プリチャージライン４
３４に送出される。

【００９８】周知の２ステップビタビ復号理論に基づい
て、２ビットは、各トレースバックにおいて次のトレー
スバック列の２つの最上位ビットになることが要求され
る。トレースバックにおける各ステージで、６ビット状
態は、６４配置の内の１をアドレスして、トレースバッ
ク素子の内容を得て、トレースバック中の次の状態を構
築する。この６４−１マルチプレクサは、２つのデータ
ライン４３４をプリチャージする。

【００９９】上述した如く、選択ライン４２６、４２
８、及び４３０は、先行のトレースバック素子の状態数
に基づいて接続され、ライン４２６はその状態数に相当
する復号状態［１：０］を引き出し、ライン４２８は状
態［３：２］を引き出し、ライン４３０は状態［５：
４］を引き出す。クロックＰＨ１である４３６上におい
て、２つのプリチャージライン４３４にはＶＤＤが印加
される。クロックＰＨ０である４３８上において、トレ
ースバック素子４２４の内の１つだけが、選択ライン４
２６、４２８、及び４３０によって選択され、プリチャ
ージライン４３４は、トレースバックデータに基づいて
プルダウンされる。プリチャージライン４３４の状態
は、次のトレースバック列（図示せず）における２つの
最上位ビットとして使用すべくラッチ４４０、４４２で
ラッチされる。プリチャージライン４３４の使用は、ト
レースバックユニット１９１によって、要求された領域
を大きく減らすことがわかる。

【０１００】最後のトレースバック列に達したとき、完
全に復号化されたＩ、Ｑデータの２ビットは、図１９及
び図２０に示される同期ブロック１９３で使用するため
に、プリチャージライン４３４上に出力される。トレー
スバックにおける履歴の量（窓の大きさ）、及び量子化
されたＩ、Ｑデータ系列におけるレベルの数は、図１に
示されるビタビ復号器５６の性能上において重要な効果
を奏する。

【０１０１】これらパラメータの量を明らかにする方法
は、シミュレーションによって示される。図４９におい
て、このシミュレーション設計を示す。これらは、全般
的な符号において２つの両極端を示すもので、１／２レ
ート及び７／８レートでのシミュレーションが唯一実施
される。曲線は、"ＲrＨhＱq"と呼ばれている。この
際、"r"は符号レートであり、"h"は多値（Ｋ−１）とし
ての履歴であり、"q"はソフト符号化において使用され
る量子化レベル数である。尚、上記Ｋは、拘束長であ
る。 量子化数は、ソフト符号化レベル使用での数を示
している。例えば、量子化Ｑ＝８は、３ビット量子化を
示す。その履歴は、多値（Ｋ−１）＝６として表せる。
尚、Ｋは拘束長である。それゆえに、履歴Ｈ＝４は、４
×６＝２４なる窓の１ステップ遷移として表せる。要求
された量子化レベルを決定すべく、その履歴、"Ｈ"は、
大なる窓Ｈ＝８に設定される。その結果は、テーブル５
及び６において、得られプロットされる。 レート１／
２での結果は、８及び１６量子化レベル（３及び４ビッ
ト）間の改善が、ほぼ０であることを示す。レート７／
８では、８及び１６量子化レベル間で幾らかの改善があ
る。３ビットから４ビットへの量子化結果の移行によ
り、ブランチメトリックの最大値が２８（５ビット）か
ら６０（６ビット）へと移行する。その結果として、復
号器全体として時間が重要となるブロックである図１９
及び図２０のパスメトリック生成ブロック１８９中で、
より大なるビット幅になる。３ビットから４ビットへの
量子化移行における利得は、考慮される価値がなく、好
ましい構成として８レベル量子化を採用することが決定
される。

【０１０２】トレースバック中における履歴は、８レベ
ルでの量子化を保持するので、シミュレーションの間中
変化する。この結果は、テーブル７、８、９及び１０に
てプロットされる。レート１／２での結果は、３より大
なる履歴、すなわち３×(Ｋ−１)＝１８での小ゲインを
表す。しかしながら、レート７／８では７すなわち７×
(Ｋ−１)＝４２で平均化されるので、増加履歴による堅
実な改善がある。履歴を増加することは、特別な列上の
加算によって比較的簡単である。しかし、履歴が７から
８へ経過する際の利得は、要求された列において価値を
見いだせない。

【０１０３】

【表５】

【０１０４】

【表６】

【０１０５】

【表７】

【０１０６】

【表８】

【０１０７】

【表９】

【０１０８】

【表１０】

【０１０９】同 期 同期運用は、データ系列中における規則的に一定間隔の
同期バイトを推量する。ヨーロッパ電気通信規格によれ
ば、反転同期バイトは、全ての第８番目の同期バイトの
代わりに送信される。

【０１１０】図１９及び図２０における同期検索ユニッ
ト１９３は、バイトの中に、ライン１６１上のトレース
バックユニット１９１から供給された２ビット出力を集
める。これは、最初の９ビットを収集し、そのとき、各
々が１ビット分だけオフセットしている２つの８ビット
バイトを評価することにより実施される。このように両
バイトの収集が評価され、判定は、それらの内、予め規
定された同期ビットパターンを有する１つを出力するこ
とを促進する。

【０１１１】図１９及び図２０に示される同期検索ユニ
ット１９３は、制御ブロック１９５からスタート同期信
号１５９が供給された後に有効な同期バイトを検索す
る。検索ユニットは、同期アクティブライン１５７上の
状態を制御ユニットに帰還供給する。上述したように、
制御ユニットは、不正な状態遷移が許容限度内にあるの
で、検索ユニットをイネーブル状態にする。

【０１１２】図５０において、同期検索ユニット１９３
の動作状態ダイアグラムを示す。図に示されているよう
に、検索ユニットは、非アクティブ状態４５２で、非ア
クティブ状態にある。IN−START−SYNC信号４４４が制
御ユニットから供給されると、検索ユニットは、同期検
索状態４４６で、"４７ｈ" 又は "Ｂ８ｈ"なる同期バイ
トパターンの検索を開始する。かかる"４７ｈ" は、同
期パターンに相当しており、"Ｂ８ｈ"は、反転同期パタ
ーンに相当している。ビタビ復号器は、反転データ、同
期バイトの数を検知することにより決定される状態、及
び図１９及び図２０における同期検索ユニット１９３に
よって検知された反転同期バイトの数に作用し得る。図
１９及び図２０におけるトレースバックユニット１９１
から供給されたデータは、２ビットシンボルとなってい
る。何故ならば、復号器は２ステップ処理を利用してお
り、１バイトの開始は２ビット位置の１つになるからで
ある。それ故に、検索ユニットは、２つのビット開始位
置において、同期バイトパターン及び反転同期バイトパ
ターンの検索を開始するのである。

【０１１３】データパケット長の全ビットに対する検索
継続は、全てのパケットに対する検索が終了しておら
ず、かつ同期バイトパターン及び反転同期バイトパター
ンが検知されない状況４４８として示される。もし、全
パケットデータが検索され、かつ、図に示される状況４
５０、すなわち、全てのパケットに対する検索が終了し
たにも拘わらず同期バイトパターン及び反転同期バイト
パターンが検知されない場合には、検索ユニットは、非
アクティブ状態４５２に戻り、図１９及び図２０に示さ
れる同期アクティブライン１５７を介して検索不成功を
示す信号を制御ユニット１９５に送出する。

【０１１４】同期パターンが検出されたとき、検索ユニ
ットは、同期検知ステップ４５６に続いて検索ロック状
態４５４に入る。この状態において検索ユニットは、有
効な同期バイト又は有効な反転同期バイトが見つかると
仮定し、同期が見つかることが予測される連続なパケッ
ト間隔中における同期パターンを検索することによって
同期を有効にすることを試みる。この状態の間、連続し
た有効同期バイト及び無効同期バイトの総計は維持され
る。２つの状態の内の１つが、図５０中の４５８に示さ
れるように、同期＋Ｎ同期＜８を満たすまで、検索ユニ
ットはこの状態にとどまる。もし、３つ又はそれ以上の
同期バイトが、検索の適用範囲内で誤ったものである場
合、検索ロック状態４５４を出て、検索ユニットは、４
６０に示されるパス"誤り＞３"によって、同期検索状態
４４６に戻る。もし、８つの同期バイト又は反転同期バ
イトが確実に検知されたら、３又はそれ以上の誤りを招
くことなく、検索ユニットは、同期状態４６２に入る。
その結果、有効データは出力である。検索ユニットは、
チャネル変更が起こるまでこの状態にとどまる。

【０１１５】図５０、及び図５１〜図５４において、同
期検索ユニットのロジックダイアグラムを示す。入力デ
ータから同期バイトパターンを復号するための組み合わ
せ論理回路は、論理ゲート４６４にて実現される。これ
らのゲートは、上述した如き９ビットの集合中の２つの
スタートビット位置から同期バイト及び反転同期バイト
を復号する。検索カウンタ４０６は、上記同期検索状態
４４６と提携されたカウンタである。上記検索ロック状
態４５４の間、ロックカウンタ４６８が使用される。検
索ユニットが検索ロック状態４５４にある時、カウンタ
４７０は検知された反転同期バイトの総数を保持し、カ
ウンタ４７２は検知された同期バイトを計数し、カウン
タ４７４は、エラー同期バイトの計数を行う。図１９及
び図２０の制御ユニット１９５からの"IN START SYNC"
信号 が、ライン４７６上に示される。制御ユニットへ
の同期アクティブ信号は、アクティブ出力４７８として
示されている。

【０１１６】デインタリーバ デインタリーバ６２は、図１、図５５及び図５６を参照
して説明される。送信データの１２通りのフォーニデイ
ンタリービング（Forney deinterleaving)は、上述した
ヨーロッパ電気通信規格において明白に述べられてい
る。かかるインタリービング処理によれば、第１バイト
は遅延なしで、インタリーバ（interleaver)を通して導
かれる。第２バイトは、１７サイクル分だけ遅延され、
第３バイトは、(２×１７)サイクル分だけ遅延される。
デインタリーバにおいて、その第１バイトが(１１×１
７)サイクル分だけ遅延され、第２バイトは、(１０×１
７)サイクル分だけ遅延され、第３バイトは、(９×１
７)サイクル分だけ遅延される。好ましい構成におい
て、データをデインタリービングする為の１１分割シフ
トレジスタは、３サイクル同期ＳＲＡＭ（static rando
m access memory)４８０の単一ブロックとして実施され
る。

【０１１７】メモリ４８０内においてベースアドレス４
８２及び４８４として示されるベースアドレスのポイン
タは、回路４８６にて生成される。かかるメモリ４８０
内において、第１の(１１×１７)バイトは、(１１×１
７)バイトシフトレジスタ４８８を実施すべく使用され
る。メモリ４８０の後段ブロックは、(１０×１７)バイ
トシフトレジスタ４９０等に割り当てられる。従って、
メモリ４８０は、大きさが単調減少している１１の異な
るセクションに論理的に分割されている。

【０１１８】図５６において、加算器４９２は、メモリ
４８０をアクセスするための有効アドレスを出力する。
加算器４９２の第１番目の入力４９４は、現在のシフト
レジスタ、すなわち４８２のベースアドレスである。第
２番目の入力４９６は、モジュロ１７で表されるバイト
カウンタ４９８の出力である。第３番目の入力５００
は、１７が乗算された１１×４ビットシフトレジスタ５
０２のシフト出力値であり、これは現在のシフトレジス
タに入れるパケットインデックスであり、現在のシフト
レジスタの長さをモジュロする。

【０１１９】図１に示されるデインタリーバ６２の機構
は、図５７を参照して認識することが出来る。この中で
メモリ４８０は、１１２２バイトを有する。メモリ４８
０の動作は、タイミングブロック５０４によって制御さ
れ、メモリ読出／書込サイクルに着手し、アドレスカウ
ンタ５０６をインクリメントする。メモリ４８０は、書
込データバス５０８及び読出データバス５１０に取り付
けられている。制御信号は、前段から供給されたライン
５１２上の有効信号、及びメモリ読出動作が成功したか
否かを表すライン５１４上の読出データ有効信号を含
む。

【０１２０】中央制御 最初に図５８を参照して図１に示される中央制御ブロッ
ク９８について説明する。ブロック５１６は、I²Ｃバス
(図示せず）の為の制御復号ブロックであり、主制御ブ
ロック５１８内のレジスタから読み出し、及びかかるレ
ジスタへの書き込みの為に使用されるものである。

【０１２１】次に、図５９及び図６０にて、かかるブロ
ック５１６について述べる。図５９及び図６０には、シ
リアルデータバスが示されており、更に、復号データの
為の第１シフトレジスタ５２０、及び制御信号に応じた
復号アドレスの為の第２シフトレジスタ５２２が含まれ
ている。シフトレジスタ５２２の出力は、８ビットバス
５２４に送出される。その上位４ビットは、論理回路網
５２６を使用することにより、現在、考慮するブロック
を復号するのに使用される。

【０１２２】図６１〜図６３は、中央制御ブロックにお
いて使用される全てのレジスタを示す図である。レジス
タ５２８、５３０、５３２、５３４、５３６、５３８及
び５４０は、I²Ｃバスによって書き込まれ、図１に示さ
れる中央制御ブロック９８を構成する。５４２にて示さ
れるが如きレジスタ列は、中央制御ブロック９８の内部
状態の監視、並びに、ライン５４４、５４６、及び５４
８に参照されるライン上の時間合わせされた入力信号の
監視を行うべく使用される。マイクロプロセッサのよう
な外部制御装置と共に使用されることを意図したもので
あるので、I²Ｃバスは中央制御ブロック９８を読み出す
ことが出来、中央制御ブロック９８に問い合わせを行い
制御する。中央制御ブロック９８は、ディジタル衛星機
器制御規格 DiSEqC (商標）と互換性のある回路を含
む。

【０１２３】図６４及び図６５は、より詳細な中央制御
ブロック９８の構成を示す図である。幾つかのクロック
バッファが５５０にて示されている。図１に示される受
信機２の他の部分からの入力の時間合わせは、フリップ
フロップ５５２にて起こる。２つのマルチプレクサ５５
４及び５５６は、チャネルロック状態装置５６２の状態
に基づいて、バス５５８及び５６０夫々を介して図１に
示されるタイミング再生回路１０及び搬送波再生回２０
の各々に選択出力を行う。バス５６４上の値の逆数は、
図４に示される逆数生成器１１８に相当するブロック５
６６において演算され、タイミング再生に使用される。

【０１２４】図１に示されるリードソロモン復号器７０
で検出された連続的かつ累積的なパケットエラーは、ブ
ロック５６８において計数される。他のカウンタブロッ
ク５７０は、図１に示されるライン５２上の入力を取り
込み、ビタビ復号器５６による処理に先だって、復号器
シンボルを直ちに計数する。それは、チャネルロック状
態装置５６２が次の状態に遷移することを表す制御信号
をライン５７２、５７４及び５７６上に生成する。

【０１２５】ブロック５６６の詳細は、図６６〜図６８
に示される。高速加算器５７８列は、シフトレジスタ５
８２で保持された値から、バス５８０から抽出されたデ
ータ入力を繰り返し減算する。もし、この減算がオーバ
フローにならなかった場合、この減算結果が複数のマル
チプレク５８４において選択される。一方、オーバフロ
ーが発生した場合、シフトレジスタ５８６における元の
値が選択される。それから、かかるデータは、図６７に
示されるように、シフトレジスタ５８０の最上位ビット
位置に向かってシフトされ、減算動作が繰り返される。

【０１２６】上記シフトレジスタ５８２における直列シ
フト−減算動作の後に続くオーバフローの検出につい
て、以下に述べる。第２シフトレジスタ５８６は、最下
位ポジションにあるレジスタ５８８を除いて０で初期化
される。シフトレジスタ５８６は、ライン５９０を介し
て加算器列５７８からの最終キャリー出力を取り込む。
シフトレジスタ５８６は、１つの特別なレジスタ５９２
を含む。シフトレジスタ５８２のサイクルシーケンスに
続いて、レジスタ５８８に設定された元のビットはレジ
スタ５９４に到着する。先行するレジスタ５９１は、そ
の時、オーバフロービットが存在するか否か試験され
る。もし、オーバフロービットがレジスタ５９１内に表
れている場合、ライン５９５上の飽和信号がアクティブ
にされ、シフトレジスタ５８６の内容は全て１に設定さ
れる。シフトレジスタ５８２の１回以上のサイクルの
後、レジスタ５８８における元のビットは 、レジスタ
５９２に到着する。それから、シフトレジスタ５８２
は、制御ライン５９６、５９９に基づいてディスエーブ
ルされる。逆数は、シフトレジスタ５８６からバス５９
８に送出される。

【０１２７】図６４及び図６５に示されるチャネルロッ
ク状態装置５６２は、入力及びブロック５７０のシンボ
ル総数によって一部制御される。ブロック５６２は、図
１に示される受信機２の各種パートに対して、チャネル
変更制御信号を駆動し、更に、割り込みライン６００上
の各種障害に従って信号を割り込みする。更に、ブロッ
ク５６２は、マルチプレクサ５５４及び５５６を制御す
る。

【０１２８】ブロック６０２は、ビット誤り率表示を提
供し、図６９〜図７２に示される有限インパルス応答フ
ィルタを含む。フリップフロップ６０４は、チップイベ
ント制御ライン６０８及びライン６１０上における割り
込みマスクの設定に応じて、受信機の為のメイン割り込
みライン６０６を時間合わせする。

【０１２９】図６９〜図７２において、上記図１に示さ
れるリードソロモン復号器７０からの出力を監視するブ
ロック６０２のより詳細な構成を示す。各バイトに対し
て検出されたビット誤りの総数は、バス６１２上に供給
される。減算器６１４の一群は、６４シンボル毎にビッ
ト誤り率の小数部1/2¹³を減算する。これは、各シンボ
ル毎に１回だけビット誤り率の小数部1/2¹⁹を減算する
ことに略等しい。加算器の数は実質的に減らせるので、
この配置は、このモジュールの為に要求された領域を減
らす。

【０１３０】特に、各有効シンボルにおいて、上記モジ
ュールは、以下の式に基づいて縮尺されたビット誤り率
(BER)を評価する。

【０１３１】

【数１０】

【０１３２】正確なビット誤り率は、3.8×10^-6×BER
と等しい。本発明は、ここに示されている構成を参照す
ることにより説明されたが、この説明された詳細に限定
されるものではない。本アプリケーションは、クレーム
の範囲内で幾らかの変更を含むものである。かかる復号
器はＱＰＳＫ変調データの受信に適応したＶＬＳＩ受信
機回路に使用することが出来る。

【図面の簡単な説明】

【図１】本発明による受信機の一部のブロック図であ
る。

【図２】図１に示される受信機のタイミング再生回路及
び搬送波再生回路を詳細に示すブロック図である。

【図３】図１に示される受信機におけるタイミング再生
回路を詳細に示す他のブロック図である。

【図４】図３に示されるタイミング再生回路４の数値制
御発振器を示す図である。

【図５】図１に示される受信機におけるＤＣ除去回路の
詳細なブロック図である。

【図６】図５に示されるＤＣ除去回路の一部の回路を示
す図である。

【図７】図５に示されるＤＣ除去回路の一部の回路を示
す図である。

【図８】図６及び図７に示されるＤＣ除去回路の一部の
より詳細な回路を示す図である。

【図９】図６及び図７に示されるＤＣ除去回路の一部の
より詳細な回路を示す図である。

【図１０】図６及び図７に示されるＤＣ除去回路の一部
のより詳細な回路を示す図である。

【図１１】図６及び図７に示されるＤＣ除去回路の一部
のより詳細な回路を示す図である。

【図１２】図８〜図１１に示されるＤＣ除去回路にて使
用された３ステージ加算器の回路を示す図である。

【図１３】図１に示される受信機の搬送波再生回路中の
搬送波再生 ループを示す図である。

【図１４】搬送波再生回路のオルタネート構成として使
用された適合ループ回路を示す図である。

【図１５】図１に示される受信機における自動利得制御
回路のブロック図である。

【図１６】図１５に示される回路によって生成されたシ
グマ・デルタ変調器 出力及びＡＧＣレベルのタイムプ
ロットを示す図である。

【図１７】１ステップビタビ復号処理に基づいた簡単な
遷移格子を示す図である。

【図１８】本発明による好ましい構成にて実施されたビ
タビ復号処理に応じた断片的な遷移格子を示す図であ
る。

【図１９】図１に示されている受信機におけるビタビ復
号器のブロック図である。

【図２０】図１に示されている受信機におけるビタビ復
号器のブロック図である。

【図２１】図１５に示される自動利得制御の一部の回路
を示す図である。

【図２２】図１９及び図２０に示されているビタビ復号
器における制御ユニットの回路を示す図である。

【図２３】図１９及び図２０に示されているビタビ復号
器における制御ユニットの回路を示す図である。

【図２４】図１５に示される自動制御回路の制御ブロッ
クの回路を示す図である。

【図２５】図１５に示される自動制御回路の制御ブロッ
クの回路を示す図である。

【図２６】図１５に示される自動制御回路の制御ブロッ
クの回路を示す図である。

【図２７】図２２及び図２３に示される制御ユニットの
論理回路を示す図である。

【図２８】図２２及び図２３に示される制御ユニットの
論理回路を示す図である。

【図２９】図２２及び図２３に示される制御ユニットの
論理回路を示す図である。

【図３０】図１９及び図２０に示されるビタビ復号器の
ブランチメトリック生成ブロックの回路を示す図であ
る。

【図３１】図３０の回路の一部のより詳細な回路を示す
図である。

【図３２】図３０の回路の一部のより詳細な回路を示す
図である。

【図３３】図３０の回路の一部のより詳細な回路を示す
図である。

【図３４】図３０の回路の一部のより詳細な回路を示す
図である。

【図３５】図３０の回路の一部のより詳細な回路を示す
図である。

【図３６】図３０の回路の一部のより詳細な回路を示す
図である。

【図３７】図３１〜図３６の回路中における演算ユニッ
トの詳細な回路を示す図である。

【図３８】図３７に示された回路において使用された論
理ネットワークの回路を示す図である。

【図３９】図３１〜図３６の回路の累算ユニットの回路
を示す図である。

【図４０】図１９及び図２０に示されるビタビ復号器の
パスメトリック生成ブロック中の加算-比較-選択ユニッ
トの回路を示す図である。

【図４１】図１９及び図２０に示されるビタビ復号器の
パスメトリック生成ブロック中の加算-比較-選択ユニッ
トの回路を示す図である。

【図４２】パスメトリック演算部の構成示す図である。

【図４３】図１９及び図２０に示されるビタビ復号器の
パスメトリック生成ブロック中の加算-比較-選択ユニッ
トの回路の断片ブロック図である。

【図４４】図４０及び図４１に示されるビタビ復号器の
パスメトリック生成ブロック中の加算-比較-選択ユニッ
トの回路の一部を示す図である。

【図４５】図１９及び図２０に示されるビタビ復号器の
制御ブロックの動作シーケンスを示す図である。

【図４６】図４５において説明された制御ブロックの回
路図である。

【図４７】図４５において説明された制御ブロックの回
路図である。

【図４８】図１９及び図２０に示されるビタビ復号器中
のトレースバックユニットのトレースバック段の回路図
である。

【図４９】図３１〜図３６に示されるトレースバックユ
ニットの動作の説明に用いたシミュレーションブロック
図である。

【図５０】図１９及び図２０に示されるビタビ復号器中
の同期検索ユニットの動作を説明する状態図である。

【図５１】図５０に表されている同期検索ユニットの論
理回路を示す図である。

【図５２】図５０に表されている同期検索ユニットの論
理回路を示す図である。

【図５３】図５０に表されている同期検索ユニットの論
理回路を示す図である。

【図５４】図５０に表されている同期検索ユニットの論
理回路を示す図である。

【図５５】図１に示された受信機のデインタリーバ中の
ランダムアクセスメモリの論理構成を示す図である。

【図５６】図５５に示されたデインターリーバの一部を
示す回路図である。

【図５７】図５６に示されたデインターリーバのブロッ
ク図である。

【図５８】図１に示された受信機の中央制御ブロックを
示す図である。

【図５９】図５８に示された回路中の制御デコードブロ
ックの回路図である。

【図６０】図５８に示された回路中の制御デコードブロ
ックの回路図である。

【図６１】図５８の回路中において使用されたレジスタ
を示す回路図である。

【図６２】図５８の回路中において使用されたレジスタ
を示す回路図である。

【図６３】図５８の回路中において使用されたレジスタ
を示す回路図である。

【図６４】図５８に示された中央制御ブロックの詳細な
回路図である。

【図６５】図５８に示された中央制御ブロックの詳細な
回路図である。

【図６６】図６４及び図６５の逆数演算ユニットの回路
図である。

【図６７】図６４及び図６５の逆数演算ユニットの回路
図である。

【図６８】図６４及び図６５の逆数演算ユニットの回路
図である。

【図６９】図６４及び図６５に示されたビット誤り率演
算ユニットの回路図である。

【図７０】図６４及び図６５に示されたビット誤り率演
算ユニットの回路図である。

【図７１】図６４及び図６５に示されたビット誤り率演
算ユニットの回路図である。

【図７２】図６４及び図６５に示されたビット誤り率演
算ユニットの回路図である。

【符号の簡単な説明】

４ Ｉ、Ｑ復調器 １０ タイミング再生回路 １２ ＤＣ除去回路 ２０ 搬送波再生回路 ２８ ナイキストフィルタ ３６ デシメイタブロック ４６ ＡＧＣ ５６ ビタビ復号器 ６２ デインターリーバ ７０ リードソロモン復号器 ８０ デランドマイザ及び出力インターフェース ９８ 中央制御ブロック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０４Ｌ 27/22 Ｈ０４Ｌ 27/22 Ａ (72)発明者 リチャード ジョン ガンマック イギリス国 エイボン ビーエス２ ８ ピーエヌ ブリストル セントジェイム ズ グロースターストリート 22 (72)発明者 チャールズ ダンロップ マックファー レーン イギリス国 グロースターシャー ジー エル11 ４イーダブリュ ダースレイ ウッドランドアベニュ ８ (72)発明者 トマス フォックスクロフト イギリス国 ブリストル ビーエス８ ３ディーティー クリフトン ペムブロ ークロード 52ビー (72)発明者 リチャード ジェームズ トマス イギリス国 ブリストル ビーエス８ １エーエル クリフトン ドーバープレ ース ２−グランドフロアーフラット (72)発明者 アンドリュー ピーター クリゴウスキ ー イギリス国 ブリストル ビーエス８ ２ディージェイ クリフトン アルマロ ード 87 ファーストフロアーフラット (72)発明者 ウィリアム フィリップ ロビンズ イギリス国 グロースターシャー ジー エル11 ５ピーイー カム スプリング ヒル 19 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/41 H04L 27/22

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 畳み込み符号化方式に基づいて符号化さ
   れた受信データシンボルの復号器であって、 前記データはパンクチャリングマトリクスに基づいてパ
   ンクチャされたものであり、前記データは複数の状態値
   を有しておりかつ最初の状態から次の状態までの状態遷
   移シーケンスを表し、前記復号器におけるパスは前記状
   態遷移のシーケンスで規定されたものであり、 前記受信データを取り込んで、測定されたパスが符号器
   のデータによって生成されたパスに続く見込みに相当す
   る最初の状態から次の状態までの遷移のメトリックを演
   算する生成ユニットと、 前記生成ユニットに応じて送信機のデータ系列にて生成
   されたパスを選択するセレクタと、 前記セレクタのシーケンシャル判定動作の履歴情報を保
   持するトレースバックユニットと、 前記セレクタによって選択されたパスの不正状態遷移を
   計数するカウンタと、 前記カウンタに応答してパンクチャレートを確定し前記
   受信データのパンクチャ位相を調整する制御ユニットと
   を有することを特徴とする復号器。
2. 【請求項２】畳み込み符号化方式に基づいて符号化され
   た受信データシンボルの復号器であって、 前記データはパンクチャリングマトリクスに基づいてパ
   ンクチャされたものであり、前記データは複数の状態値
   を有しておりかつ最初の状態から次の状態までの状態遷
   移シーケンスを表し、前記復号器におけるパスは前記状
   態遷移のシーケンスで規定されたものであり、 前記受信データを取り込んで、測定されたパスが符号器
   のデータによって生成されたパスに続く見込みに相当す
   る最初の状態から次の状態までの遷移のメトリックを演
   算する生成ユニットと、 前記生成ユニットに応じて送信機のデータ系列にて生成
   されたパスを選択するセレクタと、 前記セレクタのシーケンシャル判定動作の履歴情報を保
   持するトレースバックユニットとを備え、 前記トレースバックユニットは、各列が前記履歴情報の
   一部を保持しておりかつ各々が複数のトレースバック素
   子を有する連続トレースバック列を有し、 前記トレースバック列のトレースバック素子は、少なく
   とも前列のトレースバック列の内容に基づいて事前復号
   選択ラインによって対処され、前記トレースバック列各
   々の出力はプリチャージラインに配置されることを特徴
   とする復号器。
3. 【請求項３】 ランダム化及び畳み込みインターリーブ
   され更にパンクチャレート及びパンクチャ位相にてパン
   クチャされたデータ系列の誤り検出及び訂正システムで
   あって、 前記データはシンボル化されて信号点配列におけるシン
   ボルレートで送信されたものであり、 第１モード及び第２モード動作を行うｍステップ内部デ
   コーダと、前記ｍステップ内部デコーダに接続されたデ
   インターリーバと、前記デインターリーバからのデイン
   ターリーブデータを取り込む外部デコーダと、前記外部
   デコーダに接続されたデランドマイザとからなり、 前記ｍステップ内部デコーダは、選択されたパンクチャ
   レート及び選択されたパンクチャ位相のためのブランチ
   メトリックを出力するブランチメトリック演算ユニット
   と、 前記ブランチメトリックからのパスメトリック値を出力
   し前記パスメトリック値を比較して前記パスメトリック
   値の最小値に相当する１を選択する複数の加算-比較-選
   択ブロックと、 前記最小値に基づいて前記加算-比較-選択ブロックの出
   力を再スケールする再スケーリングユニットと、 前記第１モードにおいて前記加算-比較-選択ブロックに
   よって選択された前記パスメトリック値の不正状態遷移
   を検出し、選択された前記パンクチャレート及び選択さ
   れた前記パンクチャ位相の変更を行う前記ブランチメト
   リック演算ユニットを制御すべくパンクチャレートの評
   価及びシンボルのパンクチャ位相を出力する状態遷移モ
   ジュールと、 前記第２モードの処理においてイネーブルとなり前記状
   態遷移モジュールに応答して前記データ系列中の同期情
   報を確認する同期検索ユニットと、 前記加算-比較-選択ブロックに接続されており、各列が
   前記加算-比較-選択ブロックでの時間内のポイントで決
   定されたパス選択値の全履歴データを表すと共に各々が
   ｍビットのトレースバックデータを取り込み少なくとも
   前列のトレースバック列の内容に基づいて事前復号選択
   ラインによって対処される複数のトレースバック素子か
   らなる連続トレースバック列を有するトレースバックモ
   ジュールとからなることを特徴とする誤り検出及び訂正
   システム。
4. 【請求項４】 ランダム化及び畳み込みインターリーブ
   され更にパンクチャレート及びパンクチャ位相にてパン
   クチャされたＱＰＳＫデータ系列の伝送受信システムで
   あって、 前記データはシンボル化されて信号点配置のシンボルレ
   ートで送信されたものであり、前記伝送受信システムは
   誤り訂正データ系列を出力し、 前記送信シンボルレートで前記データを取り込むＩ、Ｑ
   復調器と、 前記Ｉ、Ｑ復調器のアナログ出力を変換するＡ／Ｄ変換
   器と、 前記Ａ／Ｄ変換器からのサンプルをサンプリングレート
   で取り込んでこれを補間間隔に基づいて補間して得られ
   た補間サンプルに対応した出力信号を生成するシンク補
   間器と、 第１ループフィルタに応答して周期Ｔで動作し次のサン
   プルまでの間隔を前記補間間隔としてこの補間間隔に対
   応した出力信号を生成する第１数値制御発振器と、前記
   補間器及び前記第１数値制御発振器に接続されており前
   記周期Ｔと受信した前記シンボルレートとの差に対応し
   た出力を有する第１ループフィルタとからなるタイミン
   グ再生回路と、 前記補間器に接続された整合ナイキストフィルタと、 第２ループフィルタに応答する第２数値制御発振器と、
   前記第２数値制御発振器に応答してサンプル信号の同相
   成及び直交成分を取り込むディジタルデローテイション
   回路と、前記ディジタルデローテーション回路の出力と
   接続された位相誤差判定回路と、前記位相誤差判定回路
   の出力と接続された第２ループフィルタとからなり前記
   Ｉ、Ｑ復調器を制御する搬送波再生回路と、 前記シンボルの信号点配置をローテーションする配置ロ
   ーテーションユニットと、選択されたパンクチャレート
   及び選択されたパンクチャ位相に対するブランチメトリ
   ックを出力するブランチメトリック演算ユニットと、 前記ブランチメトリックからのパスメトリック値を出力
   し前記パスメトリック値を比較して前記パスメトリック
   値の最小値に相当する１を選択する複数の加算-比較-選
   択ブロックと、前記最小値に基づいて前記加算-比較-選
   択ブロックの出力を再スケールする再スケーリングユニ
   ットと、前記第１モードにおいて前記加算-比較-選択ブ
   ロックによって選択された前記パスメトリック値の不正
   状態遷移を検出してパンクチャレートの評価、パンクチ
   ャ位相及びシンボルに対するローテーション訂正を出力
   し、前記パンクチャレートの評価及びパンクチャ位相に
   基づき選択された前記パンクチャレート及び選択された
   前記パンクチャ位相制御を変更する前記ブランチメトリ
   ック演算ユニットを制御し、前記ローテーション訂正の
   評価により前記配置ローテーションユニットを制御する
   状態遷移モジュールと、前記第２モードの処理において
   イネーブルとなり前記状態遷移モジュールに応答して前
   記データ系列中の同期情報を確認する同期検索ユニット
   と、前記加算-比較-選択ブロックに接続されており、各
   列が前記加算-比較-選択ブロックでの時間内のポイント
   で決定されたパス選択値の全履歴データを表すと共に各
   々がｍビットのトレースバックデータを受け取り少なく
   とも前列のトレースバック列の内容に基づいて事前復号
   選択ラインによって対処される複数のトレースバック素
   子からなる連続トレースバック列を有するトレースバッ
   クモジュールとからなり第１モード及び第２モードにお
   いて動作するｍステップ内部デコーダと、 前記ｍステップ内部デコーダに接続されたデインターリ
   ーバと、 前記デインタリーバからのデインタリーブデータを取り
   込む外部デコーダと、 前記外部デコーダに接続されたデランドマイザと、 前記デランドマイザに接続されて前記誤り訂正データ系
   列を出力する出力インターフェースと、 前記復調器の相互作用、前記タイミング再生回路、前記
   搬送波再生回路及び前記出力インターフェースを制御す
   る第２制御手段とを有することを特徴とする伝送受信シ
   ステム。
5. 【請求項５】 畳み込み符号化方式に基づいて符号化さ
   れた受信データシンボルの復号方法であって、 前記データはパンクチャリングマトリクスに基づいてパ
   ンクチャされたものであり、前記データは複数の状態値
   を有しておりかつ最初の状態から次の状態までの状態遷
   移シーケンスを表し、前記復号器におけるパスは前記状
   態遷移のシーケンスで規定されたものであり、 前記データを取り込んで最初の状態から次の状態までの
   遷移のメトリックとして、測定パスが符号器データによ
   って生成されたパスに続く見込みに対応したメトリック
   を演算する演算行程と、 前記演算行程に応答して送信機データ系列によって生成
   されたパスに相当するパスをセレクタで選択する行程
   と、 前記セレクタのシーケンシャル判定動作を示す履歴情報
   を保持する行程と、 前記セレクタによって選択された前記パスの不正な状態
   遷移を計数する計数行程と、 前記計数行程に応答して前記受信データのパンクチャレ
   ートを決定し、前記受信データのパンクチャ位相を調整
   する行程とからなることを特徴とする受信データシンボ
   ルの復号方法。
6. 【請求項６】 ランダム化及び畳み込み符号化され、パ
   ンクチャレート及びパンクチャ位相にてパンクチャさ
   れ、更にインターリーブされたデータ系列の誤り検出及
   び誤り訂正方法であって、 前記データはシンボル化されて信号点配置のシンボルレ
   ートで送信されたものであり、 選択パンクチャレート及び選択パンクチャ位相の為のブ
   ランチメトリックを事前演算して事前演算ブランチメト
   リックを求める行程と、前記事前演算ブランチメトリッ
   クからパスメトリックを演算する行程と、前記パスメト
   リックを比較して最小パスメトリックを選択する行程
   と、前記最小パスメトリックに基づいて値を再スケール
   する行程と、前記第１モードにおいて前記最小パスメト
   リックに相当するパスの不正な状態遷移を検出する行程
   と、検出された不正な状態遷移の数に応答して前記パン
   クチャレート及び前記シンボルの前記パンクチャ位相を
   判定する判定行程と、選択されたパンクチャレート及び
   パンクチャ位相を前記判定行程に応じて変更する行程
   と、検出された不正な状態遷移に応答して前記第２モー
   ドにおいて前記データ系列中の同期情報を識別する行程
   と、トレースバックを実行し、少なくとも１の他のトレ
   ースバック列の内容に応じてトレースバック素子をアド
   レスする第１トレースバック列中の選択ラインを事前復
   号することにより一度にｍビットのトレースバックデー
   タを生成する行程とにより第１モード及び第２モードに
   おけるｍステップ内部復号を行う行程と、 前記ｍステップ内部復号データをデインタリーブしてデ
   インタリーブデータを得る行程と、 前記デインタリーブデータを外部復号して外部復号デー
   タを得る行程と、 前記外部復号データをデランドマイズする行程とからな
   ることを特徴とする誤り検出及び誤り訂正方法。
7. 【請求項７】ランダム化されたデータのＱＰＳＫ系列に
   おける伝送受信システムであって、 前記データは畳み込みインターリーブされ更にパンクチ
   ャレート及びパンクチャ位相にてパンクチャされたシン
   ボルでありかつ信号点配置のシンボルレートで送信さ
   れ、前記伝送受信システムは誤り訂正データ系列を出力
   し、 前記伝送シンボルレートで前記データを取り込むＩ、Ｑ
   復調器と、 前記Ｉ、Ｑ復調器のアナログ出力を変換するＡ／Ｄ変換
   器と、 前記Ａ／Ｄ変換器からのサンプルをサンプリングレート
   にて取り込むシンク補間器と、 タイミング再生回路と、 前記シンク補間器に接続された整合ナイキストフィルタ
   と、 前記Ｉ、Ｑ復調器を制御する搬送波再生回路と、 前記シンボルの信号点配置をローテーションせしめる配
   置ローテーションユニットと、 第１モード及び第２モードにおいて動作するｍステップ
   内部デコーダと、 前記ｍステップ内部デコーダに接続されたデインタリー
   バと、 前記デインタリーバからのデインタリーブデータを取り
   込む外部デコーダと、 前記外部デコーダに接続されたデランドマイザと、 前記デランドマイザに接続されており前記誤り訂正デー
   タ系列を出力する出力インターフェースと、 前記復調器、前記タイミング再生回路及び前記搬送波再
   生回路の相互作用を制御する第２制御手段とを有するこ
   とを特徴とする伝送受信システム。