JP3347682B2 - 誤り訂正回路 - Google Patents

誤り訂正回路

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JP3347682B2
JP3347682B2 JP1511199A JP1511199A JP3347682B2 JP 3347682 B2 JP3347682 B2 JP 3347682B2 JP 1511199 A JP1511199 A JP 1511199A JP 1511199 A JP1511199 A JP 1511199A JP 3347682 B2 JP3347682 B2 JP 3347682B2
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芳和 林
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  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Error Detection And Correction (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、誤り訂正符号化を
行ってデジタル伝送されたデータを復号する誤り訂正回
路に関するものである。
【０００２】
【従来の技術】近年、日本や欧米において、ＴＶ放送の
デジタル化がケーブル、衛星、地上波の各メディアとも
に急速に進行している。日本においては、デジタルＣＡ
ＴＶの標準方式が１９９６年末に官報にて公示され、地
上波放送は２０００年頃の放送開始を目指して標準方式
の検討が行われている。一方、衛星放送については、Ｃ
Ｓ（Communication Satellite ）デジタル放送が１９９
６年より開始し、ＢＳ（Broadcasting Satellite）デジ
タル放送は２０００年の放送開始を目指して電気通信技
術審議会や電波産業会などにおいて標準方式の検討が行
われている。
【０００３】ところで、ＢＳデジタル放送においては、
ＣＳデジタル放送に比べてトランスポンダの電力を２倍
取れるため、変調方式としてＴＣ−８ＰＳＫ（Trellis
Coded-8-ary Phase Shift Keying：トレリス符号化８相
ＰＳＫ）を採用することが検討されている。これによ
り、ＱＰＳＫ（Quarternary PSK ：４相ＰＳＫ）を採用
しているＣＳデジタル放送より伝送容量を多く取ること
ができ、１トランスポンダで、ＨＤＴＶ（High Definit
ion TV）を２ｃｈ送信可能となる。あるいは、ＨＤＴＶ
の１ｃｈ分の代わりに、ＳＤＴＶ（Standard Definitio
n TV）を３ｃｈ分送信可能となる。しかしながら、変調
多値数（位相数）が大きく、符号間距離が小さくなるた
め、降雨減衰によるサービス時間率の低下、即ち視聴不
可能時間の増加をある程度招くことになる。
【０００４】この対策として、階層化伝送の採用が検討
されている（加藤他：「衛星ＩＳＤＢ方式の検討」、映
像情報メディア学会技術報告、BCS97-12(Mar. 1997)
）。これは、高解像度の映像（高階層）はＴＣ−８Ｐ
ＳＫで伝送を行い、これと同じ内容の画像で低ビットレ
ートに落とした画像（低階層）をＱＰＳＫまたはＢＰＳ
Ｋ（Binary PSK：２相ＰＳＫ）で、高階層と同じ伝送フ
レームで時分割多重で伝送を行うものである。受信機側
では、伝送フレーム内の全ての変調データ（ＴＣ−８Ｐ
ＳＫ、ＱＰＳＫ、ＢＰＳＫ）をＰＳＫ復調し、通常時に
はＴＣ−８ＰＳＫの高階層の画像をＭＰＥＧ復号して画
像をモニタに出力する。一方、強雨によりＣ／Ｎ比（Ca
rrier to Noise ratio）が低下した場合には、ＱＰＳＫ
やＢＰＳＫの低階層の画像をＭＰＥＧ復号して画像をモ
ニタに出力する。
【０００５】このような階層化伝送を行うことにより、
強雨時には低解像度の画像になるものの、サービス時間
率が低減するのを防止することができる。現在審議中の
ＢＳデジタル放送の標準方式について、図面を参照しな
がら以下に説明する。
【０００６】図７６は送信側の誤り訂正符号化装置１０
００１の構成例を示すブロック図である。本図に示す誤
り訂正符号化装置１０００１は、ＴＳ多重回路１０００
２と、ＲＳ（Reed-Solomon）符号化回路１０００３と、
ランダマイズ回路１０００４と、インターリーブ回路１
０００５と、バイト／シンボル変換回路１０００６と、
たたみ込み符号化器１０００７と、マッピング回路１０
００８と、伝送制御情報生成回路１０００９とを有して
いる。
【０００７】このような構成の誤り訂正符号化装置１０
００１の動作について説明する。複数種類のＭＰＥＧト
ランスポート・ストリーム( ＴＳ：Transport Stream)
が誤り訂正符号化装置１０００１に入力されると、ＴＳ
多重回路１０００２は複数種類のＴＳを多重し、図７７
（ａ）のように多重化ＴＳを生成する（この図の場合
は、２種類のＴＳを想定している）。
【０００８】このような複数ＴＳ多重方式は各放送事業
者の物理的独立性を持たせるために、各事業者毎にＴＳ
を割り当て、フレーム内で多重する方式である。つま
り、ＣＳデジタル放送では１トランスポンダで１ＴＳで
あったが、ＢＳデジタル放送では１トランスポンダで複
数のＴＳ（最大で８）を含ませることができる特徴があ
る。
【０００９】図７６のＲＳ符号化回路１０００３は、図
７７（ａ）に示すデータ系列に対して、ＲＳ（２０４、
１８８）の符号化を行い、ＭＰＥＧのＴＳ１８８バイト
に対して、１６バイトのパリティを付加して、図７７
（ｂ）のようなデータ系列で出力する。４８ＭＰＥＧパ
ケットを１フレームとし、８フレームを１スーパーフレ
ームとする。ランダマイズ回路１０００４は、図７７
（ｂ）のデータ系列に対して、１スーパーフレーム（４
８ＭＰＥＧパケット×８フレーム）の周期でランダマイ
ズを行い、インターリーブ回路１０００５に出力する。
図７７（ｃ）に示すように、ランダマイズ回路１０００
４内のＰＮ発生器は、各スーパーフレームの第１フレー
ムの２バイト目でリセットされ、生成多項式を用いて入
力データの乗算を行う。但し、各ＭＰＥＧパケット２０
４バイトの先頭バイト（ＭＰＥＧ同期バイト：４７ｈ）
の期間はＰＮ発生器はフリーランとして、データへの乗
算は行わない。
【００１０】なお、ランダマイズの際のＰＮ（Pseudo-r
andom Noise ）系列は、生成多項式を1 ＋x14 ＋x15 と
し、初期値を（100101010000000 ）とする。
【００１１】図７７（ｄ）は伝送フレームの構造図であ
る。ランダマイズ後の２０４バイトが１スロットであ
り、１フレームは４８スロット、１スーパーフレームは
８フレームで構成される。各スロットの先頭バイトは、
インターリーブ後にスーパーフレームの各種情報を含む
伝送制御情報に置き換えられる。
【００１２】ランダマイズされたデータ系列は、インタ
ーリーブ回路１０００５においてインターリーブされ、
バイト／シンボル変換回路１０００６に出力される。イ
ンターリーブは、各スロットの先頭バイトを除いた２０
３バイトについて、スロット単位で深さ８のブロック・
インターリーブが４８スロット分行われる。即ち図７８
に示すように、８×２０３バイトのインターリーブとす
る。そしてスロット毎にスーパーフレーム方向で深さ８
のブロックインターリーブを行う。次に第１〜８フレー
ムのｉ番目のスロットをまとめてインターリーブを行
い、１／８毎にｉ番目のスロットに戻す（１≦ｉ≦４
８）。
【００１３】以上のようなインターリーブが行われる
が、ここで、第ｉスロットについての実際の読み出しア
ドレス値を示すと（数字は、フレーム−バイトを示
す）、次のようになる。 開始 ２Ｂｙｔｅ目 ２０３Ｂｙｔｅ目 第１フレーム： １−１ ２−１ ・・・ ３−２６ 第２フレーム： ４−２６ ５−２６ ・・・ ６−５１ 第３フレーム： ７−５１ ８−５１ ・・・ １−７７ 第４フレーム： ２−７７ ３−７７ ・・・ ４−１０２ 第５フレーム： ５−１０２ ６−１０２ ・・・ ７−１２７ 第６フレーム： ８−１２７ １−１２８ ・・・ ２−１５３ 第７フレーム： ３−１５３ ４−１５３ ・・・ ５−１７８ 第８フレーム： ６−１７８ ７−１７８ ・・・ ８−２０３ 例えば第１フレームについてアクセス順序を詳しく述べ
ると、次のようになる。 １−１，２−１，３−１，・・・８−１ １−２，２−２，３−２，・・・８−２ ・・・・ ・・・・ １−２４，２−２４，３−２４，・・・８−２４ １−２５，２−２５，３−２５，・・・８−２５ １−２６，２−２６，３−２６
【００１４】以上のように、インターリーブ回路１００
０５では、スロット単位で深さ８のブロック・インター
リーブが４８スロット分行われる。符号化率をｒとする
と、上述したようにスーパーフレーム内には階層化伝送
のために、ＴＣ−８ＰＳＫ（ｒ＝２／３）、ＱＰＳＫ
（ｒ＝３／４、１／２）、ＢＰＳＫ（ｒ＝１／２）のデ
ータが存在する。１フレームは４８スロットで構成さ
れ、１スーパーフレームは４８×８スロットで構成され
るが、全スロットをＴＣ−８ＰＳＫ（ｒ＝２／３）で伝
送した場合には４８スロット分のデータを丸々送信可能
である。一方、ＱＰＳＫ（ｒ＝３／４）、ＱＰＳＫ（ｒ
＝１／２）、ＢＰＳＫ（ｒ＝１／２）は、ＴＣ−８ＰＳ
Ｋ（ｒ＝２／３）と比べて、伝送効率がそれぞれ３／
４、１／２、１／４に減少する。
【００１５】１スーパーフレームの伝送時間は一定なの
で、図７９（ａ）に示すように、ＱＰＳＫ（ｒ＝１／
２）のスロットを伝送する場合、２スロット当たり１ス
ロットがダミー・スロットとしてインターリーブ回路１
０００５に入力されることになるが、出力時には２スロ
ット当たり１スロットの有効スロットのみが入力時の１
／２の速度で読み出される。同様にして、図７９
（ｂ），（ｃ）に示すように、ＱＰＳＫ（ｒ＝３／４）
は４スロット当たり１スロット、ＢＰＳＫ（ｒ＝１／
２）は４スロット当たり３スロットがそれぞれダミー・
スロットとなる。
【００１６】前述のように、各スロットの先頭バイト
（ＭＰＥＧ同期バイト：４７ｈ）はインターリーブ後
に、スーパーフレームの各種情報を含む伝送制御情報
（ＴＭＣＣ：Transmission Multiplexing Configuratio
n Control ）に置き換えられる。図８０は伝送制御情報
生成回路１０００９の構成例である。本図に示すよう
に、伝送制御情報生成回路１０００９は、制御情報発生
部１００１０と、ＲＳ符号化回路１００１１と、ＴＡＢ
信号挿入部１００１２と、ランダマイズ回路１００１３
とを有している。
【００１７】ＴＭＣＣは、４８スロット×８フレーム＝
３８４スロット内の各スロットの先頭バイトを１スーパ
ーフレーム分集めた３８４バイトを置き換えて、スーパ
ーフレーム単位で生成される。ＴＭＣＣは重要な情報で
あるため、各フレームの先頭で主信号に先立ち、ＢＰＳ
Ｋ（ｒ＝１／２）で伝送が行われる。従って、伝送効率
がＴＣ−８ＰＳＫ（ｒ＝２／３）の１／４であるため、
実際に伝送されるデータは９６バイト（＝３８４バイト
／４）である。
【００１８】伝送制御情報生成回路１０００９の動作を
以下に説明する。図８０において、制御情報発生部１０
０１０は、２つ後のスーパーフレームの伝送制御情報と
してＴＭＣＣ４８バイトを発生し、ＲＳ符号化回路１０
０１１に出力する。また制御情報発生部１００１０は変
調パラメータを図７６のバイト／シンボル変換回路１０
００６、たたみ込み符号化器１０００７、及びマッピン
グ回路１０００８に出力する。
【００１９】図８１にＴＭＣＣ４８バイト（３８４ビッ
ト）の内容の一例を示す。ＢＳデジタル放送では、１変
調波内に複数ＴＳの採用及び放送事業者による複数変調
方式の運用切替を可能とするため、４８スロットからな
る伝送フレーム構成、即ち１スーパーフレーム＝８フレ
ームとなっている。これらはＭＰＥＧ２Ｓｙｓｔｅｍの
制御情報に対して、放送用として新たに付加された制御
情報である。各スロットの伝送モードやＴＳとの関係を
明確化するための情報として、このような伝送制御情報
（ＴＭＣＣ）を伝送する必要がある。さらに、ＴＭＣＣ
は変復調に関係する情報を伝送するための信号でもある
ため、送受信制御に関する情報をここに含ませる。図８
１において、バージョン情報はＴＭＣＣの内容変更を指
示するもので、例えば内容を変更するたびに１ずつイン
クリメントされる。受信機では、この情報を監視するこ
とにより、ＴＭＣＣの内容変更のタイミングを認識する
ことができる。
【００２０】図８２に伝送モード／スロット情報の構成
の一例を示す。伝送モードは、使用する変調方式と内符
号（たたみ込み符号）との組み合わせを示す項目であ
る。図中で割り当てスロット数は、直前の伝送モードに
割り当てられる１フレームあたりのスロット数を示す
（前述のダミー・スロット分を含む）。なお、使用され
ない伝送モードは、直後の割り当てスロット数が０であ
ることで識別される。主信号内においては、図８２に示
すように、位相数の多い変調方式、符号化率の高い内符
号方式の伝送モード順にスロットへ配置される。
【００２１】図８３に相対ＴＳ／スロット情報の構成の
一例を示す。１変調波内で複数ＴＳを伝送するため、各
ＴＳが伝送フレーム内のどのスロットに配置されている
かを明示する必要がある。ＭＰＥＧ２Ｓｙｓｔｅｍで使
用されているＴＳ＿ＩＤは１６ビットであるため、その
まま使用するのは伝送効率上好ましくない。その代わり
に、３ビットの相対ＴＳ／スロット情報により、各スロ
ットで伝送されるＴＳを相対ＴＳ番号を使用して、スロ
ット１から順に各スロット毎に示すものとする。相対Ｔ
Ｓ番号を３ビットとすることにより、１変調波内で最大
８ＴＳの伝送が可能である。
【００２２】図８４に相対ＴＳ／ＴＳ対応表の構成の一
例を示す。各相対ＴＳ番号に対するＴＳ＿ＩＤ（１６ビ
ット）の対応表を持つことにより、相対ＴＳ番号の使用
は変復調部のみで完結する。
【００２３】図８５、図８６にそれぞれ、送受信制御情
報、拡張情報の構成の一例を示す。送受信制御情報で
は、緊急警報放送における受信機起動制御のための信号
や、アップリンク局切替のための制御信号を伝送する。
また、拡張情報は将来のＴＭＣＣ拡張のために使用する
フィールドである。
【００２４】以上に示すＴＭＣＣ４８バイトが図８０の
制御情報発生部１００１０から出力されると、ＲＳ符号
化回路１００１１はＲＳ（６４、４８）の符号化を行
い、ＴＭＣＣ４８バイトに対して１６バイトのパリティ
を付加して出力する。ＴＡＢ信号挿入部１００１２は、
図８７に示すように、ＲＳ符号化された６４バイトのデ
ータ系列をそれぞれ８フレーム分に分割し、分割した８
バイトの前と後に２バイトずつのＴＡＢ信号を挿入し
て、１スーパーフレームあたり９６バイト（１フレーム
あたり１２バイト）のＴＭＣＣをランダマイズ回路１０
０１３に出力する。ここで、ＴＡＢ信号の内、Ｗ１（＝
1B95h）はフレーム同期用、Ｗ２（＝ A340h）はスーパ
ーフレーム識別用である。ＴＡＢ信号について以降の説
明では、たたみ込み符号化前の信号を大文字Ｗで表記
し、たたみ込み符号化後の信号を小文字ｗで表記する。
【００２５】図８０のランダマイズ回路１００１３は、
ＴＡＢ信号挿入部１００１２から出力されたデータ系列
に対して、ＴＭＣＣ１スーパーフレーム分（９６バイ
ト）の周期でランダマイズを行い、図７６のバイト／シ
ンボル変換回路１０００６に出力する。ランダマイズ回
路１０００４のＰＮ発生器は、図８８に示すように各ス
ーパーフレームの第１フレームの３バイト目でリセット
され、入力データと乗算が行われる。但し、各ＴＡＢ信
号（Ｗ１、Ｗ２、Ｗ３）の期間フリーランとして、デー
タへの乗算は行われない。
【００２６】以上のように、伝送制御情報生成回路１０
００９は、１スーパーフレームあたり９６バイトのＴＭ
ＣＣをバイト／シンボル変換回路１０００６に出力する
とともに、スーパーフレーム内のデータ系列の変調パラ
メータ（位相数、符号化率）を図７６のバイト／シンボ
ル変換回路１０００６、たたみ込み符号化器１０００
７、及びマッピング回路１０００８に出力する。
【００２７】伝送制御情報生成回路１０００９から出力
される１フレームあたり１２バイトのＴＭＣＣと、イン
ターリーブ回路１０００５から出力される１フレームあ
たりＴＣ−８ＰＳＫ換算で２０３×４８バイトの主信号
は、図８７に示すスーパーフレーム構造でバイト／シン
ボル変換回路１０００６に入力される。即ち、各フレー
ムの先頭１２バイトがＴＭＣＣであり、続く２０３×４
８バイトが主信号であり、８フレーム集まって１スーパ
ーフレームの構造を取る。なお、図８９に示すように、
主信号は各フレームにおいて、変調多値数（位相数）の
大きいものから順に並んでいる。但し、ＱＰＳＫについ
ては符号化率ｒ＝３／４→ｒ＝１／２のように符号化率
の高い方から並んでいる。
【００２８】バイト／シンボル変換回路１０００６は、
伝送制御情報生成回路１０００９から出力される変調パ
ラメータに従って、入力されるスーパーフレーム構造の
バイトデータ系列を、図９０に示すように、各位相数・
符号化率に対応するシンボルデータ系列に変換する。な
お、図９０に示すシンボル出力はＴＣ−８ＰＳＫ（ｒ＝
２／３）が並列２ビット、ＱＰＳＫ（ｒ＝３／４、１／
２）、ＢＰＳＫ（ｒ＝１／２）が１ビットである。
【００２９】バイト／シンボル変換回路１０００６から
出力されるスーパーフレーム構造のシンボルデータ系列
は、たたみ込み符号化器１０００７に入力される。図９
１はたたみ込み符号化器１０００７の構成例を示すブロ
ック図である。このたたみ込み符号化器１０００７は、
点線部で示すたたみ込み回路１００１４と、パンクチャ
ド・Ｐ／Ｓ（Parallel to Serial）回路１００１５とか
らなる。
【００３０】たたみ込み回路１００１４にシンボルデー
タ系列Ｄ[2:1] が入力されると、たたみ込み回路１００
１４がＬＳＢのＤ[1] ＝Ｄ１を拘束長７、符号化率１／
２でたたみ込み符号化を行って、２ビットのシンボルＣ
１，Ｃ０をパンクチャド・Ｐ／Ｓ回路１００１５に出力
する。また、シンボルデータ系列のＭＳＢのＤ[2] ＝Ｄ
２についてはたたみ込み符号化せずに、符号化シンボル
（Ｃ２、Ｃ１、Ｃ０）のＭＳＢであるＣ２をパンクチャ
ド・Ｐ／Ｓ回路１００１５に出力する。
【００３１】パンクチャド・Ｐ／Ｓ回路１００１５は、
伝送制御情報生成回路１０００９から出力される変調パ
ラメータに従って、図９２〜図９５に示すようにパンク
チャド処理とＰ／Ｓ変換とを行い、各位相数・符号化率
に対応する符号化シンボルデータをマッピング回路１０
００８に出力する。但し、ＴＣ−８ＰＳＫ（ｒ＝２／
３）とＱＰＳＫ（ｒ＝１／２）では何も処理しない。こ
のように異なる変調方式（位相数）及び符号化率を越え
て、１つのたたみ込み回路１００１４で連続的にシンボ
ルデータ系列のたたみ込み符号化が行われる。
【００３２】図９２はＴＣ−８ＰＳＫ（ｒ＝２／３）の
場合の動作例を示す。この場合、たたみ込み符号化器１
０００７に入力されたシンボルデータＤ[2:1] は、ＬＳ
ＢのＤ[1] がたたみ込み回路１００１４でたたみ込み符
号化が行われて２ビットの符号化シンボルＣ１，Ｃ０と
なる。またＭＳＢのＤ[2] はたたみ込み符号化されずに
符号化シンボルのＭＳＢのＣ２となる。これらのシンボ
ルＣ０〜Ｃ２はパンクチャド・Ｐ／Ｓ回路１００１５に
出力される。パンクチャド・Ｐ／Ｓ回路１００１５は、
何の処理もせずに１シンボル＝３ビットの８ＰＳＫシン
ボルデータＣ２、Ｃ１、Ｃ０をマッピング回路１０００
８に出力する。この場合、たたみ込み符号化器１０００
７に入力された１シンボル（２ビット）が符号化され、
１シンボル（３ビット）が出力される。従って、たたみ
込み符号化器１０００７全体として、符号化率はｒ＝２
／３となる。
【００３３】図９３はＱＰＳＫ（ｒ＝３／４）の場合の
動作例を示す。たたみ込み符号化器１０００７に入力さ
れたシンボルデータＤ[2:1] （但し、ＭＳＢのＤ[2] は
無効）は、ＬＳＢのＤ[1] がたたみ込み回路１００１４
でたたみ込み符号化が行われてＣ１，Ｃ０の２ビットに
なり、パンクチャド・Ｐ／Ｓ回路１００１５に出力され
る。パンクチャド・Ｐ／Ｓ回路１００１５では図９３に
示すように、３シンボル＝６ビットのデータより規則的
に２ビットを廃棄処理、即ちパンクチャド処理し、残り
の４ビットのデータより１シンボル＝２ビットのＱＰＳ
ＫシンボルデータＣ１，Ｃ０を生成し、マッピング回路
１０００８に出力する。なおＭＳＢのシンボルＣ２は無
効する。この場合、たたみ込み符号化器１０００７に入
力された３シンボル（３ビット）が符号化され、２シン
ボル（４ビット）が出力される。従って、たたみ込み符
号化器１０００７全体として、符号化率はｒ＝３／４と
なる。
【００３４】図９４はＱＰＳＫ（ｒ＝１／２）の場合の
動作例を示す。たたみ込み符号化器１０００７に入力さ
れたシンボルデータＤ[2:1] （但し、ＭＳＢのＤ[2] は
無効）は、ＬＳＢのＤ[1] がたたみ込み回路１００１４
でたたみ込み符号化が行われてＣ1 ，Ｃ０の２ビットに
なり、パンクチャド・Ｐ／Ｓ回路１００１５に出力され
る。パンクチャド・Ｐ／Ｓ回路１００１５は何の処理も
せずに、１シンボル＝２ビットのＱＰＳＫシンボルデー
タＣ１，Ｃ０をマッピング回路１０００８に出力する。
但しＭＳＢのシンボルＣ２を無効とする。この場合、た
たみ込み符号化器１０００７に入力された１シンボル
（１ビット）が符号化され、１シンボル（２ビット）が
出力される。従って、たたみ込み符号化器１０００７全
体として、符号化率はｒ＝１／２となる。
【００３５】図９５はＢＰＳＫ（ｒ＝１／２）の場合の
動作例を示す。たたみ込み符号化器１０００７に入力さ
れたシンボルデータＤ[2:1] （但し、ＭＳＢのＤ[2] は
無効）は、ＬＳＢのＤ[1] がたたみ込み回路１００１４
でたたみ込み符号化が行われてＣ１，Ｃ０の２ビットに
なり、パンクチャド・Ｐ／Ｓ回路１００１５に出力され
る。パンクチャド・Ｐ／Ｓ回路１００１５は図９５に示
すように、各シンボルＣ１，Ｃ０の２ビットのＰ／Ｓ変
換を行い、Ｃ０→Ｃ１の順に１シンボル＝１ビットのＢ
ＰＳＫシンボルデータ（Ｃ０／Ｃ１）をマッピング回路
１０００８に出力する。但しＭＳＢより２ビットは無効
とする。この場合、たたみ込み符号化器１０００７に入
力された１シンボル（１ビット）が符号化され、２シン
ボル（２ビット）が出力される。従って、たたみ込み符
号化器１０００７全体として、符号化率はｒ＝１／２と
なる。
【００３６】図９２〜図９５に示すように、たたみ込み
符号化器１０００７から出力されるシンボルデータは、
一定のシンボル速度で図７６のマッピング回路１０００
８に出力される。マッピング回路１０００８は、伝送制
御情報生成回路１０００９から出力される変調パラメー
タに従って、図９６に示すようにＢＰＳＫ、ＱＰＳＫ、
ＴＣ−８ＰＳＫのマッピングを夫々行い、マッピングさ
れたＩ（In-Phase）軸、Ｑ（Quadrature Phase）軸のデ
ータを、図示しない直交変調器に出力する。
【００３７】以上に説明した誤り訂正符号化装置１００
０１の入力から出力までの信号の流れを１フレームあた
りでまとめると、図９７のようになる。ここではＴＳ１
とＴＳ２の２種類のＴＳを１つの変調波で伝送するもの
とし、１フレーム（４８スロット）あたり、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）： ２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２０スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）： ４スロット （内、ダミー３スロット） を伝送するものとする。
【００３８】図９７（ａ）に示すようなＴＳ１とＴＳ２
が図７６の誤り訂正符号化装置１０００１に入力される
と、ＴＳ多重回路１０００２は２つのＴＳを多重化す
る。そしてＲＳ符号化回路１０００３がＲＳ（２０４，
１８８）符号化を行う。そしてランダマイズ回路１００
０４がランダマイズを行い、図９７（ｂ）に示すように
１フレームあたり４８スロット（１スロット＝２０４バ
イト）のデータ系列を出力する。但し、４８スロットの
内、斜線の４スロットはダミー・スロットである。ここ
で、データ系列は変調多値数（位相数）の大きいものか
ら順に並べ、ＱＰＳＫについては符号化率ｒ＝３／４→
ｒ＝１／２のように符号化率の高い方から並べる。
【００３９】インターリーブ回路１０００５は、各スロ
ットの内の先頭バイト（ＭＰＥＧ同期バイト：４７ｈ）
を除いた２０３バイトについて、前述のようにスロット
毎にスーパーフレーム方向に、深さ８のブロック・イン
ターリーブを行う。また、伝送制御情報生成回路１００
０９はＴＭＣＣを生成し、各スロットの先頭バイトであ
るＭＰＥＧ同期バイト：４７ｈと置き換える。その結
果、図９７（ｃ）に示すように、バイト／シンボル変換
回路１０００６には、各フレームについてＴＡＢ信号を
含むＴＭＣＣ１２バイトに続き、２０３バイト×４４ス
ロットの主信号で構成されたバイトデータ系列が入力さ
れる。
【００４０】バイト／シンボル変換回路１０００６は、
入力されたバイトデータ系列を、各スロットの伝送モー
ド（位相数・符号化率）に対応したシンボルデータ系列
に変換する。たたみ込み符号化器１０００７は、各スロ
ットの伝送モードに対応したたたみ込み符号化を行う。
またマッピング回路１０００８は各スロットの位相数に
応じたマッピングを行い、図９７（ｄ）に示すデータ系
列を図示しない直交変調器に出力する。なお、図９７
（ｄ）に示すように、ＴＭＣＣ１２バイト、即ち１フレ
ームあたり９６ビットは、ＢＰＳＫ（ｒ＝１／２）の符
号化が行われるため、１９２シンボル（１シンボル＝１
ビット）となる。
【００４１】また主信号において、ＴＣ−８ＰＳＫの１
スロット（２０３バイト）、即ち１６２４ビットは、符
号化の結果８１２シンボル（１シンボル＝３ビット）と
なる。ＱＰＳＫ（ｒ＝１／２）の１スロット（２０３バ
イト：ダミーを含めると２スロット分）、即ち１６２４
ビットは、符号化の結果１６２４シンボル（１シンボル
＝２ビット）となる。ＢＰＳＫ（ｒ＝１／２）の１スロ
ット（２０３バイト：ダミーを含めると４スロット
分）、即ち１６２４ビットは符号化の結果３２４８シン
ボル（１シンボル＝１ビット）となる。以上より、１フ
レームはＴＭＣＣ１９２シンボルと、主信号３８９７６
シンボル（８１２×４８）とより構成される。
【００４２】次に、以上に示した誤り訂正符号化装置１
０００１で誤り訂正符号化されたデータ系列を誤り訂正
復号する回路を、これまでに検討されてきた誤り訂正回
路（以下、従来例の誤り訂正回路という）、として図面
を参照しながら以下に説明する。
【００４３】図９８は従来例の誤り訂正回路２０００１
の構成例を示すブロック図である。この誤り訂正回路２
０００１は、ビタビ復号器２０００２と、高／低階層選
択信号生成回路２０００３と、シンボル／バイト変換回
路２０００４と、デ・インターリーブ回路２０００５
と、ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２
０００６と、デ・ランダマイズ回路２０００７と、ＲＳ
復号回路２０００８と、速度変換回路２０００９と、伝
送制御情報復号回路２００１０と、選局回路２００１１
とを有している。
【００４４】このような構成の誤り訂正回路２０００１
の動作について以下に説明する。図７６の誤り訂正符号
化装置１０００１で誤り訂正符号化されたデータ系列
が、図示しない直交変調器によって直交変調され、トラ
ンポンダを含む衛星伝送路を通して送信される。この信
号は図示しない受信側のＰＳＫ復調器でＰＳＫ復調され
る。図９１で説明したたみ込み回路１００１４の拘束長
は７であり、ＴＡＢ信号区間はＢＰＳＫで伝送される。
このためビタビ復号前のＴＡＢ信号（ｗ１、ｗ２、ｗ
３）は、図８７に示すようにそれぞれ３２シンボル（１
６×２＝３２ビット）の内、先頭１２シンボル（６ビッ
ト×２）は不確定である。しかし、残りの３２−１２＝
２０シンボルはｗ１（＝xxxECD28h ）、ｗ２（＝xxx0B6
77h ）、ｗ３（＝xxxF4988h ）のうちいずれかと確定す
る。ＰＳＫ復調器は、選局情報により選局が切り替えら
れると、まず遅延検波により復調を行い、ｗ１、ｗ２、
ｗ３を検出することにより、スーパーフレーム同期と絶
対位相とを検出する。検出後は同期検波を行ってＰＳＫ
復調データ及びスーパーフレーム同期信号を誤り訂正回
路２０００１に出力する。
【００４５】誤り訂正回路２０００１内の伝送制御情報
復号回路２００１０は、ＰＳＫ復調器より出力されたス
ーパーフレーム同期信号により、各フレームのＴＭＣＣ
１９２シンボル区間について制御信号（伝送モード）を
生成し、ビタビ復号器２０００２に出力する。ビタビ復
号器２０００２は、図９７（ｄ）に示す各フレームのＴ
ＭＣＣ１９２シンボル区間について、制御信号に従いＢ
ＰＳＫ（ｒ＝１／２）のビタビ復号を行う。そして１９
２シンボル×１／２＝９６シンボル（９６ビット）のビ
タビ復号データを伝送制御情報復号回路２００１０に出
力する。なお、ビタビ復号器２０００２の詳細について
は後述する。
【００４６】伝送制御情報復号回路２００１０の構成例
を図９９に示す。この伝送制御情報復号回路２００１０
は、デ・ランダマイズ回路２００１２と、シンボル／バ
イト変換回路２００１３と、ＲＳ復号回路２００１４
と、ＴＭＣＣ解読回路２００１５とを有している。
【００４７】伝送制御情報復号回路２００１０では、デ
・ランダマイズ回路２００１２がビタビ復号器２０００
２より出力される１フレームあたり９６シンボル（９６
ビット）、即ち１スーパーフレームあたり７６８ビット
（９６バイト）のＴＭＣＣを、図８８に示すようにＴＭ
ＣＣ１スーパーフレーム分（９６バイト）の周期でデ・
ランダマイズを行い、シンボル／バイト変換回路２００
１３に出力する。図８８に示すように、デ・ランダマイ
ズ回路２００１２内のＰＮ発生器は、図７６のランダマ
イズ回路１０００４と同様に、各スーパーフレーム分の
第１フレームの３バイト目でリセットされ、入力データ
と乗算が行われる。但し、各ＴＡＢ信号（Ｗ１、Ｗ２、
Ｗ３）の期間はＰＮ発生器はフリーランとして、データ
への乗算は行われない。
【００４８】図９９のシンボル／バイト変換回路２００
１３は、入力された１スーパーフレームあたり７６８シ
ンボル（７６８ビット）のデータ系列を９６バイトのバ
イトデータ系列に変換してＲＳ復号回路２００１４に出
力する。図８７に示すように、各フレームの１２バイト
中、ＴＡＢ信号（Ｗ１とＷ２又はＷ３）が前後に２バイ
トずつ含まれるので、正味のＴＭＣＣ信号は１フレーム
あたり８バイト（１スーパーフレームあたり６４バイ
ト）である。図９９のＲＳ復号回路２００１４は、正味
のＴＭＣＣ信号６４バイトに対して、ＲＳ（６４、４
８）の復号を行い、４８バイトの訂正済みＴＭＣＣをＴ
ＭＣＣ解読回路２００１５に出力する。
【００４９】ＴＭＣＣ解読回路２００１５は、４８バイ
トの訂正済みＴＭＣＣの内容を図８１〜図８６に示す信
号配置図と照合して解読し、伝送モード、ダミー・スロ
ット情報などの各種伝送制御情報を出力し、ＭＰＥＧの
ＴＳ＿ＩＤと相対ＴＳ番号との参照などを行う。前述の
ように、伝送制御情報復号回路２００１０において解読
を行ったＴＭＣＣは、２つ後のスーパーフレームに適用
される各種伝送制御情報である。図８７に示すように、
ＴＭＣＣはスーパーフレーム内の１〜８フレーム目の先
頭に配置されている。伝送制御情報復号回路２００１０
に８フレーム目のＴＭＣＣ（パリティ２）が入力される
までは、ＴＭＣＣの解読は完了されない。しかしなが
ら、８フレーム目の主信号は図８７に示すようにＴＣ−
８ＰＳＫ換算で２０３×４８バイト、シンボルで換算す
ると図９７（ｄ）に示すように８１２×４８シンボルあ
り、更に１スーパーフレーム分の時間余裕があるので、
この期間でＴＭＣＣの解読は十分に完了可能である。
【００５０】さて、ＰＳＫ復調器より出力されたスーパ
ーフレーム構造のシンボルデータ系列（Ｉ／Ｑ軸）がビ
タビ復号器２０００２に入力されると、ビタビ復号器２
０００２はビタビ復号を行い、復号データを高／低階層
選択信号生成回路２０００３と、シンボル／バイト変換
回路２０００４に出力する。
【００５１】図１００はビタビ復号器２０００２と高／
低階層選択信号生成回路２０００３の構成例を示すブロ
ック図である。下側破線部で示すビタビ復号器２０００
２は、デ・パンクチャド・Ｓ／Ｐ（Serial to Paralle
l）回路２００１６と、点線部で示すビタビ復号化回路
２００１７とを有している。ビタビ復号化回路２００１
７はブランチメトリック計算回路２００１８と、ＡＣＳ
（Add 、 Compare、 Select ）回路２００１９と、パス
メトリックメモリ２００２０と、パスメモリ２００２１
とを有している。また上側破線部で示す高／低階層選択
信号生成回路２０００３は、８ＰＳＫ硬判定回路２００
２２と、Ｍ段遅延回路２００２３と、ＢＥＲ（Bit Erro
r Rate）測定回路２００２４と、たたみ込み回路２００
２５とを有している。
【００５２】ビタビ復号器２０００２にＰＳＫ復調シン
ボルデータ系列（Ｉ／Ｑ軸）が入力されると、デ・パン
クチャド・Ｓ／Ｐ回路２００１６は、伝送制御情報復号
回路２００１０から出力される伝送モードに従って、図
１０１〜図１０４に示すように、各スロットの伝送モー
ドに対応したデ・パンクチャド処理、及びＳ／Ｐ変換を
行い、ビタビ復号化回路２００１７に出力する。デ・パ
ンクチャド処理及びＳ／Ｐ変換されたデータは、図９８
の伝送制御情報復号回路２００１０から出力される伝送
モードに従って、ビタビ復号化回路２００１７において
各スロットの伝送モードに対応したビタビ復号が行われ
る。そしてビタビ復号シンボルはシンボル／バイト変換
回路２０００４に出力される。誤り訂正符号化装置１０
００１におけるたたみ込み符号化は、図９１に示すよう
に１つのたたみ込み回路１００１４で連続的に行われる
ので、図９８の誤り訂正回路２０００１におけるビタビ
復号は、１つのビタビ復号器２０００２で連続的に復号
可能である。
【００５３】図１０１はＴＣ−８ＰＳＫ（ｒ＝２／３）
の場合の復号動作例を示す説明図である。ビタビ復号器
２０００２に入力された８ＰＳＫ復調シンボルデータ
（Ｉ／Ｑ軸）は、デ・パンクチャド・Ｓ／Ｐ回路２００
１６では何の処理もされず、ビタビ復号化回路２００１
７にそのまま出力される。ビタビ復号化回路２００１７
では、ブランチメトリック計算回路２００１８が、図９
６に示す８ＰＳＫの８つの符号点とのブランチメトリッ
ク、例えばユークリッド距離を計算する。ここで計算さ
れたブランチメトリックを基に、ＡＣＳ回路２００１
９、パスメトリックメモリ２００２０、及びパスメモリ
２００２１によってビタビ復号が行われる。そして１シ
ンボル＝２ビットのビタビ復号シンボル（図９２のＤ
[2:1] に対応）が、図９８のシンボル／バイト変換回路
２０００４に出力される。
【００５４】図１０２はＱＰＳＫ（ｒ＝３／４）の場合
の復号動作例を示す説明図である。ビタビ復号器２００
０２に入力されたＱＰＳＫ復調シンボルデータ（Ｉ／Ｑ
軸）が、デ・パンクチャド・Ｓ／Ｐ回路２００１６に入
力されると、図９１のパンクチャド・Ｐ／Ｓ回路１００
１５でパンクチャド処理されて廃棄されたシンボルにつ
いて、デ・パンクチャド・Ｓ／Ｐ回路２００１６がヌル
・シンボルを挿入し、２シンボルを３シンボルに変換す
る。なお、ヌル・シンボルとは、Ｑ軸上で得られた２種
類の符号点の中間値、又はＩ軸上で得られた２種類の符
号点の中間値とする。これらのシンボルは図１００のビ
タビ復号化回路２００１７に出力される。ビタビ復号化
回路２００１７では、ブランチメトリック計算回路２０
０１８が、図９６に示すＱＰＳＫの４つの符号点とのブ
ランチメトリックを計算する。そして計算されたブラン
チメトリックを基に、ＡＣＳ回路２００１９、パスメト
リックメモリ２００２０、及びパスメモリ２００２１に
よってビタビ復号が行われる。こうして１シンボル＝１
ビットのビタビ復号シンボル（図９３のＤ[1] に対応：
ＭＳＢのＤ[2] は無効）が図９８のシンボル／バイト変
換回路２０００４に出力される。
【００５５】図１０３はＱＰＳＫ（ｒ＝１／２）の場合
の復号動作例を示す説明図である。ビタビ復号器２００
０２に入力されたＱＰＳＫ復調シンボルデータ（Ｉ／Ｑ
軸）は、デ・パンクチャド・Ｓ／Ｐ回路２００１６では
何の処理もされずにビタビ復号化回路２００１７にその
まま出力される。ビタビ復号化回路２００１７では、ブ
ランチメトリック計算回路２００１８が、図９６に示す
ＱＰＳＫの４つの符号点とのブランチメトリックを計算
する。そして計算されたブランチメトリックを基に、Ａ
ＣＳ回路２００１９、パスメトリックメモリ２００２
０、及びパスメモリ２００２１によってビタビ復号が行
われる。こうして１シンボル＝１ビットのビタビ復号シ
ンボル（図９４のＤ[1] に対応し、ＭＳＢのＤ[2] は無
効とする）が、図９８のシンボル／バイト変換回路２０
００４に出力される。
【００５６】図１０４はＢＰＳＫ（ｒ＝１／２）の場合
を復号動作例を示す説明図である。ビタビ復号器２００
０２に入力されたＢＰＳＫ復調シンボルデータのＩ軸
（Ｑ軸データは無効）は、デ・パンクチャド・Ｓ／Ｐ回
路２００１６において、入力２シンボル毎に（Ｉ、Ｑ）
の１シンボルにＳ／Ｐ変換が行われてビタビ復号化回路
２００１７に出力される。ビタビ復号化回路２００１７
では、ブランチメトリック計算回路２００１８が、図９
６に示すＱＰＳＫの４つの符号点とのブランチメトリッ
クを計算する。そして計算されたブランチメトリックを
基に、ＡＣＳ回路２００１９、パスメトリックメモリ２
００２０、及びパスメモリ２００２１によってビタビ復
号が行われる。こうして１シンボル＝１ビットのビタビ
復号シンボル（図９５のＤ[1] に対応し、ＭＳＢのＤ
[2] は無効とする）が、シンボル／バイト変換回路２０
００４に出力される。
【００５７】図１０５はＴＣ−８ＰＳＫ（ｒ＝２／３）
の場合のビタビ復号化回路２００１７の動作を示すトレ
リス線図である。図９１に示すように、誤り訂正符号化
装置１０００１のたたみ符号化器１０００７において
は、ＭＳＢのＤ[2] （＝Ｄ２）は符号化されていない。
従ってＤ[2:1] ＝（Ｄ２，Ｄ１）として（０，０）及び
（１，０）、Ｄ[2:1] として（０，１）及び（１，１）
は、図１０５のトレリス線図において同じ状態と見なさ
れる。従って、時刻ｔにおいてある１状態から出力さ
れ、時刻（ｔ＋１）において同じ状態に入力するブラン
チは２つ存在する。従って図１０５に示すように、時刻
（ｔ＋１）において、状態Ｓに入力されるブランチは４
つあり、ビタビ復号化回路２００１７はその中から最小
のパスメトリックを有するブランチを図１０５の太線の
ように生き残りパスとする。各ブランチに対応する復号
シンボルは２ビットであり、パスメモリ２００２１より
最尤パスのブランチに対応する２ビットの復号シンボル
が図９８のシンボル／バイト変換回路２０００４に出力
される。
【００５８】一方、図１０６はＱＰＳＫ（ｒ＝３／４、
１／２）及びＢＰＳＫ（ｒ＝１／２）の場合のビタビ復
号化回路２００１７の動作を示すトレリス線図である。
図９１に示すように、誤り訂正符号化装置１０００１の
たたみ符号化器１０００７においては、ＭＳＢのＤ[2]
は無効である。従って、時刻ｔにおいてある１状態から
出力され、時刻（ｔ＋１）において同じ状態に入力する
ブランチは１つである。図１０６に示すように、時刻
（ｔ＋１）において、状態Ｓに入力されるブランチは２
つあり、ビタビ復号化回路２００１７はその中から最小
のパスメトリックを有するブランチを例えば図１０６の
太線のように生き残りパスとする。各ブランチに対応す
る復号シンボルは１ビットであり、パスメモリ２００２
１より最尤パスのブランチに対応する１ビットの復号シ
ンボルがシンボル／バイト変換回路２０００４に出力さ
れる。
【００５９】なお図９１に示すように、たたみ込み回路
１００１４には６つのレジスタが設けられている。従っ
て図１０５及び図１０６のトレリス線図における状態数
はどちらも６４である。即ち状態“000000”〜状態“11
1111”のいずれかである。
【００６０】一方、ＰＳＫ復調シンボルデータ系列が高
／低階層選択信号生成回路２０００３に入力されると、
図１００に示すように、８ＰＳＫ硬判定回路２００２２
は伝送制御情報復号回路２００１０から出力される伝送
モードに従って、ＴＣ−８ＰＳＫ（ｒ＝２／３）のスロ
ットのみを、図９６に示すＴＣ−８ＰＳＫの符号点に硬
判定し、１シンボル＝３ビットの硬判定結果を出力す
る。Ｍ段遅延回路２００２３はビタビ復号器２０００２
の処理遅延分（Ｍ段）遅延させてタイミングを合わせて
ＢＥＲ測定回路２００２４に出力する。また、ビタビ復
号器２０００２から出力されたＴＣ−８ＰＳＫのスロッ
トのビタビ復号データの各シンボル（１シンボル＝２ビ
ット）がたたみ込み回路２００２５に入力される。この
たたみ込み回路２００２５は図９１のたたみ込み回路１
００１４と同じ構成である。ここで再たたみ込み符号化
された各シンボル（１シンボル＝３ビット）のデータ
は、ＢＥＲ測定回路２００２４に出力される。
【００６１】ＢＥＲ測定回路２００２４はＴＣ−８ＰＳ
Ｋのスロットの各シンボル（１シンボル＝３ビット）を
比較してＢＥＲを測定し、その結果により高／低階層選
択信号（‘Ｈ’＝高階層、‘Ｌ’＝低階層）を生成し
て、誤り訂正回路２０００１に続くＭＰＥＧ復号器（図
示せず）に出力する。ＢＥＲが低い場合には、‘Ｈ’信
号を出力し、ＢＥＲが高い場合には‘Ｌ’信号を出力す
る。ＭＰＥＧ復号器は‘Ｈ’信号が入力されると高階層
信号をＭＰＥＧ復号して画像をモニタに出力し、‘Ｌ’
信号が入力されると低階層信号をＭＰＥＧ復号して画像
をモニタに出力する。
【００６２】図９８のシンボル／バイト変換回路２００
０４は、伝送制御情報復号回路２００１０から出力され
る伝送モードに従って、入力されるビタビ復号シンボル
データ系列を、各スロットの伝送モードに対応してバイ
トデータ系列に変換する。この状態を図１０７に示す。
ＴＣ−８ＰＳＫ（ｒ＝２／３）では、４シンボル（１シ
ンボル＝２ビット）を集めてバイトデータに変換する。
ＱＰＳＫ（ｒ＝３／４、１／２）及びＢＰＳＫ（ｒ＝１
／２）では、８シンボル（１シンボル＝１ビット）を集
めてバイトデータに変換する。そしてこれらの変換デー
タをデ・インターリーブ回路２０００５に出力する。
【００６３】ここで、誤り訂正符号化装置１０００１か
ら出力される１フレームあたりのデータ系列を、図９７
で示したように、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２０スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） とする。図１０８（ａ）に示すように、誤り訂正回路２
０００１に入力された１フレーム（＝３９１６８シンボ
ル）のシンボルデータ系列は、ビタビ復号器２０００２
でビタビ復号される。そして図１０８（ｂ）に示すよう
に、シンボル／バイト変換回路２０００４でバイトデー
タ系列に変換されて出力される。
【００６４】デ・インターリーブ回路２０００５ではデ
・インターリーブが施され、ここでデ・インターリーブ
されたデータは、ＭＰＥＧ同期バイト／ダミー・スロッ
ト挿入回路２０００６に出力される。このデ・インター
リーブ処理では、ＴＭＣＣ部分（ＴＣ−８ＰＳＫ換算で
４８バイト分）を除いた各スロット２０３バイトについ
て、スロット単位で深さ８のブロック・デ・インターリ
ーブが４８スロット分行われる。但し、ダミー・スロッ
ト分については行われない。図１０９に示すように、８
×２０３のデ・インターリーブとすると、スロット毎に
スーパーフレーム方向で深さ８のブロック・デ・インタ
ーリーブを行う。こうして第１〜８フレームのｉ番目の
スロットをまとめてデ・インターリーブを行い、１／８
毎にｉ番目のスロットに戻す（１≦ｉ≦４８）。以上の
ようなデ・インターリーブ処理は、送信側のインターリ
ーブ回路１０００５と書き込み／読み出し方向が逆であ
る。
【００６５】図１１０はデ・インターリーブ回路２００
０５の構成例である。このデ・インターリーブ回路２０
００５は、書き込みアドレス生成回路２００２６と、読
み出しアドレス生成回路２００２７と、メモリ回路２０
０２８とを有している。なお、デ・インターリーブを行
うために、メモリ回路２００２８は１スーパーフレーム
（４８×８スロット）の２バンク分のメモリ領域を使用
する。ここで第ｉスロットについての実際の書き込みア
ドレス値を示すと、以下のようになる。なお、数字はフ
レーム−バイトを示す。 開始 ２Ｂｙｔｅ目 ２０３Ｂｙｔｅ目 第１フレーム： １−１ ２−１ ・・・ ３−２６ 第２フレーム： ４−２６ ５−２６ ・・・ ６−５１ 第３フレーム： ７−５１ ８−５１ ・・・ １−７７ 第４フレーム： ２−７７ ３−７７ ・・・ ４−１０２ 第５フレーム： ５−１０２ ６−１０２ ・・・ ７−１２７ 第６フレーム： ８−１２７ １−１２８ ・・・ ２−１５３ 第７フレーム： ３−１５３ ４−１５３ ・・・ ５−１７８ 第８フレーム： ６−１７８ ７−１７８ ・・・ ８−２０３
【００６６】以上のように、デ・インターリーブ回路２
０００５では、スロット単位で深さ８のブロック・デ・
インターリーブが４８スロット分行われる。ただし、図
１０８（ｃ）に示すように、各フレームのＴＭＣＣ区間
がＭＰＥＧ同期４８バイト（４８スロット分）期間に利
用される。従ってデ・インターリーブ回路２０００５
は、各スロットの先頭にＭＰＥＧ同期１バイト分の隙間
を空けて各スロットを出力する。さらにデ・インターリ
ーブ回路２０００５は、ダミー・スロット分の隙間も空
けて図１０８（ｃ）に示すように１フレームあたり４８
スロット（ダミー・スロットを含む）を一定の速度で出
力する。
【００６７】図１１０に示すデ・インターリーブ回路２
０００５の動作は以下の通りである。図１０９に示すよ
うに、各スロットについて書き込みアドレス生成回路２
００２６、読み出しアドレス生成回路２００２７が、そ
れぞれ書き込みアドレス、読み出しアドレスを生成し、
メモリ回路２００２８に出力する。図１０８（ｂ）に示
すように、シンボル／バイト変換回路２０００４から出
力されたバイトデータ系列は、書き込みアドレス及び読
み出しアドレスに従って、メモリ回路２００２８に読み
書きされて、図１０８（ｃ）のようにデ・インターリー
ブされたバイトデータ系列が、図９８のＭＰＥＧ同期バ
イト／ダミー・スロット挿入回路２０００６に出力され
る。ただし、伝送制御情報復号回路２００１０から出力
されたダミー・スロット情報に従って、書き込みアドレ
ス生成回路２００２６及び読み出しアドレス生成回路２
００２７は、ダミー・スロット分のアドレスを飛ばし
て、有効スロット分のアドレスを順に生成する。
【００６８】ＭＰＥＧ同期バイト／ダミー・スロット挿
入回路２０００６は、各スロットの先頭にＭＰＥＧ同期
バイトを挿入する。かつ、伝送制御情報復号回路２００
１０から出力されたダミー・スロット情報に従って、ダ
ミー・スロット区間にＭＰＥＧヌル・パケットを挿入し
て、図１０８（ｄ）に示すようなバイトデータ系列をデ
・ランダマイズ回路２０００７に出力する。
【００６９】図１１１にデ・ランダマイズ回路２０００
７の構成例を示す。デ・ランダマイズ回路２０００７
は、破線部で示すＰＮ発生回路２００２９と、Ｐ／Ｓ変
換回路２００３０と、Ｓ／Ｐ変換回路２００３１と、ゲ
ート信号生成回路２００３２と、ｅｘ−ｏｒ（exclusiv
e-or）回路２００３３とを有している。デ・ランダマイ
ズ回路２０００７は、送信側のランダマイズ回路１００
０４と同様に、図１０８（ｄ）のデータ系列に対して１
スーパーフレームの周期でデ・ランダマイズを行う。図
１１１に示すように、ＰＮ発生回路２００２９は生成多
項式（1 ＋x14 ＋x15 ）を用いて信号処理を行うもの
で、各スーパーフレームの第１フレームの２バイト目で
リセットされ、初期値“100101010000000 ”が代入され
る。そしてＰ／Ｓ変換回路２００３０でビット系列に変
換された入力データとの乗算がｅｘ−ｏｒ回路２００３
３で行われる。乗算結果はＳ／Ｐ変換回路２００３１で
バイトデータ系列に変換されて、図９８のＲＳ復号回路
２０００８に出力される。但し図１１２に示すように、
ゲート信号生成回路２００３２が生成するゲート信号に
より、各スロット２０４バイトの先頭バイト、及びダミ
ー・スロットの期間はＰＮ発生回路２００２９はフリー
ランとしてデータへの乗算は行われない。
【００７０】ＲＳ復号回路２０００８は、デ・ランダマ
イズ回路２０００７より出力された２０４バイトのスロ
ット毎にＲＳ（２０４、１８８）の復号を行って、速度
変換回路２０００９に出力する。ただし、ＲＳ復号回路
２０００８は伝送制御情報復号回路２００１０より出力
されるダミー・スロット情報により、ダミー・スロット
に対しては復号を行わない。
【００７１】速度変換回路２０００９は、ＲＳ復号回路
２０００８より出力される１フレームあたり４８スロッ
トのデータ系列より、選局された１つのＴＳを選択し、
図１０８（ｅ）に示すように速度変換を行って、誤り訂
正データ系列（ＴＳ）を図示しないＭＰＥＧ復号器に出
力する。
【００７２】図１１３に速度変換回路２０００９の構成
例を示す。点線部で示す速度変換回路２０００９は、書
き込みアドレス生成回路２００３４と、読み出しアドレ
ス生成回路２００３５と、メモリ回路２００３６とを有
している。なお、ＴＳの選択と速度変換を行うために、
メモリ回路２００３６は１フレーム分（４８スロット）
のメモリ領域を使用する。また、図１１３には伝送制御
情報復号回路２００１０と、選局回路２００１１も図示
されている。
【００７３】図示しないＭＰＥＧ復号器より選局情報
（１６ビットのＴＳ＿ＩＤ）が選局回路２００１１に入
力されると、選局回路２００１１は伝送制御情報復号回
路２００１０に対してＴＳ＿ＩＤを出力する。伝送制御
情報復号回路２００１０は、図８４に示す相対ＴＳ／Ｔ
Ｓ対応表を参照し、該当するＴＳ＿ＩＤの相対ＴＳ番号
を選択する。次いで図８３に示す相対ＴＳ／スロット情
報を参照し、選択された相対ＴＳ番号のスロット番号情
報を選局回路２００１１に出力する。選局回路２００１
１はスロット番号情報より、速度変換回路２０００９に
対してＴＳの選択を行うためのスロット選択信号を出力
する。
【００７４】速度変換回路２０００９においては、書き
込みアドレス生成回路２００３４から出力される書き込
みアドレスにより、メモリ回路２００３６に１フレーム
分（４８スロット）のデータ系列を順次書き込む。読み
出しアドレス生成回路２００３５は、選局回路２００１
１より出力されたスロット選択信号より、ダミー・スロ
ットを含み、選択されたＮスロットのみの読み出しアド
レスを生成してメモリ回路２００３６に出力する。
【００７５】メモリ回路２００３６より選択されたＮス
ロットのみが速度変換されて、入力のＮ／４８の速度で
図示しないＭＰＥＧ復号器に出力される。図１０８
（ｅ）の場合は、Ｎ＝２４である。読み出しアドレス生
成回路２００３５は、メモリ回路２００３６より出力さ
れる各スロット（２０４バイト）毎に、ＭＰＥＧパケッ
ト有効期間（１８８バイト）が‘Ｈ’信号で、ＲＳ符号
のパリティ区間（１６バイト）が‘Ｌ’信号であるイネ
ーブル信号を図１０８（ｅ）のように生成し、図示しな
いＭＰＥＧ復号器に出力する。このイネーブル信号によ
りＭＰＥＧ復号器はＭＰＥＧパケット有効期間（１８８
バイト）のみを復号できる。
【００７６】メモリ回路２００３６より出力される図１
０８（ｅ）の出力系列について、メモリ回路２００３６
への書き込み／読み出しの様子を図１１４〜図１１７に
示す。メモリ回路２００３６には、一定の速度で１フレ
ームあたりダミー・スロットを含む４８スロットのデー
タ系列が入力される。図１０８（ｅ）は、２種類のＴＳ
の内ＴＳ１（１フレームあたり２４スロット）が選択さ
れて、入力の１／２（＝２４／４８）の速度で出力され
る状態を示している。
【００７７】図１１４は、フレーム先頭の２スロットＴ
Ｓ１（１) 〜 (２) がメモリ回路２００３６に入力され
て書き込まれた時点を示している。その間に１スロット
ＴＳ１（１) がメモリ回路２００３６から読み出されて
出力される。
【００７８】図１１５は、図１１４に続く２０スロット
ＴＳ１（３) 〜 (２２) がメモリ回路２００３６に入力
されて書き込まれた時点を示している。その間に１０ス
ロットＴＳ１（２) 〜ＴＳ１（１１) がメモリ回路２０
０３６から読み出されて出力される。
【００７９】図１１６は、図１１５に続く２２スロット
ＴＳ２（１) 〜 (２０) 及びＴＳ１（２３）と、ダミー
１スロットとがメモリ回路２００３６に入力され、書き
込まれた時点を示している。その間に１１スロットＴＳ
１（１２) 〜ＴＳ１（２２)がメモリ回路２００３６か
ら読み出されて出力される。
【００８０】図１１７は、図１１６に続く４スロット、
即ちＴＳ２（２１) 、ダミー３スロットがメモリ回路２
００３６に入力され、書き込まれた時点を示している。
その間に２スロット即ちＴＳ１（２３) 及びダミー１ス
ロットがメモリ回路２００３６から読み出されて出力さ
れる。
【００８１】以上の図１１４〜図１１７に示したよう
に、速度変換回路２０００９は１フレーム（４８スロッ
ト：ダミー・スロットを含む）のデータ系列が入力され
ると、選局されたＴＳのＮスロット、図１１４〜図１１
７の場合はＴＳ１：Ｎ＝２４を選択して、入力のＮ／４
８の速度で図示しないＭＰＥＧ復号器に出力する。
【００８２】
【発明が解決しようとする課題】従来検討されていた誤
り訂正回路２０００１は、以上のような構成で動作し、
誤り訂正データ系列（ＴＳ）をＭＰＥＧ復号器に出力し
ていた。ところで誤り訂正回路２０００１のビタビ復号
器２０００２においては、スロット間で伝送モード（位
相数・符号化率）が変化しても、伝送モードの切替時に
おける制御は考えられていなかった。
【００８３】図１１８は、伝送モード切替時におけるビ
タビ復号器２０００２中のパスメモリ２００２１（パス
メモリ長＝Ｊ）の様子を示すトレリス線図である。図１
１８（ａ）は、伝送モードＡの最終シンボルまでが図１
００のパスメモリ２００２１に入力された時点を示す。
図１１８（ｂ）は、次の伝送モードＢの第１シンボルが
パスメモリ２００２１に入力された時点を示す。図１１
８（ｃ）は、伝送モードＢの次の（Ｊ−２）シンボルま
でがパスメモリ２００２１に入力された時点を示す。
【００８４】従来の誤り訂正回路２０００１では、パス
メモリ２００２１に入力された最新のシンボル、即ちパ
スメモリ２００２１中の第Ｊ番目のシンボルの全状態の
中で、最小のパスメトリックを有する状態から、その状
態に入力している生き残りパスを（Ｊ−１）シンボル分
前に戻り、該当するパスメモリ２００２１中の第１番目
のシンボルをビタビ復号シンボルデータとして出力して
いた。
【００８５】しかしながら、図１１８（ｂ）及び（ｃ）
に示すトレリス線図では、モード切替後の伝送モードＢ
の入力シンボルにおける全状態において、最小のパスメ
トリックを判定し、モード切替前の伝送モードＡのビタ
ビ復号データ、即ちモード切替時にパスメモリ２００２
１に残留している（Ｊ−１）シンボルについてビタビ復
号シンボルデータを出力していることになる。
【００８６】例えば図１０８（ａ）に示すように、ＢＰ
ＳＫ（ｒ＝１／２）で伝送されるＴＭＣＣ１９２シンボ
ルの後に、ＴＣ−８ＰＳＫ（ｒ＝２／３）が伝送される
場合を考える。この場合、図１１８において伝送モード
ＡがＢＰＳＫ（ｒ＝１／２）であり、伝送モードＢがＴ
Ｃ−８ＰＳＫ（ｒ＝２／３）である。従来のビタビ復号
方法では、モード切替時にパスメモリ２００２１に残留
している（Ｊ−１）シンボルのＴＭＣＣシンボルは、符
号間距離の小さいＴＣ−８ＰＳＫ（ｒ＝２／３）のシン
ボル系列における最小パスメトリック判定結果によって
復号されることになる。従って、この（Ｊ−１）シンボ
ルについてはＢＰＳＫ（ｒ＝１／２）本来の誤り率より
悪化してしまうという問題点を有していた。
【００８７】また、従来のビタビ復号方法では、図８７
に示すようにＴＭＣＣ１９２シンボルの前後３２シンボ
ルずつの固定系列であるＴＡＢ信号（ｗ１、ｗ２、ｗ
３）において、後ろ２０シンボルが既知であるにも関わ
らず、ＰＳＫ復調データ系列をそのままビタビ復号器２
０００２に入力していた。従って、ＴＡＢ信号の固定系
列という特徴を利用していないという問題点も有してい
た。
【００８８】また、従来の誤り訂正回路２０００１は、
図１１０に示すようにデ・インターリーブ回路２０００
５において、メモリ回路２００２８の２スーパーフレー
ム分、即ち４８スロット×８フレーム×２バンクのバイ
トデータ領域を使用してデ・インターリーブを行ってい
た。ところがデジタルＢＳ放送においては、１トランス
ポンダで複数ＴＳを多重して送受信を行い、誤り訂正回
路２０００１は最終的は１つのＴＳのデータ系列しか出
力しない。図１０８（ｂ）に示すように、デ・インター
リーブ回路２０００５に入力されるデータ系列は１フレ
ーム（４８スロット）あたり、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：１スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２０スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：１スロット （内、ダミー３スロット） の２種類のＴＳが入力される。この場合、ＴＳ１又はＴ
Ｓ２のどちらが選局されても、１つのＴＳの全スロット
がＴＣ−８ＰＳＫで伝送された場合、１フレームあたり
最大２４スロットをデ・インターリーブして出力すれば
よい。よって従来のデ・インターリーブ回路２０００５
は、不必要なメモリ領域を使用してデ・インターリーブ
を行っているという問題点を有していた。
【００８９】さらに、従来の誤り訂正回路２０００１
は、図１１３に示す速度変換回路２０００９において、
メモリ回路２００３６の１フレーム分のメモリ領域を使
用して、ＴＳの選択と速度変換を行っていた。しかしな
がら、１ＴＳの１フレーム分、即ち上記の例では最大２
４スロットのメモリ領域のみでＴＳの選択と速度変換は
可能である。よって、従来の速度変換回路２０００９
は、不必要なメモリ領域を使用して、ＴＳの選択と速度
変換を行っているという問題点を有していた。
【００９０】また、デ・インターリーブ回路２０００５
はメモリを元来有しており、上述のように、デ・インタ
ーリーブ回路でＴＳの選択を行うと同時に速度変換を行
うと、速度変換回路２０００９は不要である。よって、
このような観点から見ると、従来の誤り訂正回路２００
０１は、不必要な速度変換回路２０００９を具備してい
るということがいえる。
【００９１】ところで、この場合にはデ・ランダマイズ
回路２０００７に入力されるデータ系列は連続したスロ
ットではなく、飛び飛びのスロットのデータ系列が入力
されることになる。従って、従来のデ・ランダマイズ回
路２０００７を用いた場合には、デ・ランダマイズを行
うことができないので、デ・インターリーブ回路２００
０５でＴＳの選択と速度変換を行うという構成は取れな
い。従って、従来のデ・ランダマイズ回路２０００７の
構成では、速度変換回路２０００９を不要にすることが
できないという問題点を有していた。
【００９２】本発明はこのような従来の問題点に鑑みて
なされたものであって、請求項１〜４記載の発明は、複
数のＭＰＥＧトランスポート・ストリームを多重した伝
送フォーマットで伝送を行う伝送方式において、スーパ
ーフレーム内において、スロット単位で深さＮのインタ
ーリーブがＭスロット分行われて送信されるデータ系列
を、各フレームのＭスロットの内、選択されたＬスロッ
トのデータのみをデ・インターリーブしてデータを出力
する誤り訂正回路を提供することを目的とする。
【００９３】請求項５記載の発明は、１フレーム＝Ｍス
ロット、１スーパーフレーム＝Ｎフレームとするとき、
スーパーフレーム単位で、連続でランダマイズが行われ
て送信されるデータ系列を、１スーパーフレーム中の
（Ｎ×Ｍ）スロットの各先頭データに対するデ・ランダ
マイズの（Ｎ×Ｍ) 種類の初期値を有し、既に選択され
た各フレームのＭスロット中Ｌスロットのデータが入力
されると、入力された各スロットに対応する初期値よ
り、入力された各スロット毎のデ・ランダマイズを行う
誤り訂正回路を提供することを目的とする。
【００９４】請求項６〜９記載の発明は、複数のＭＰＥ
Ｇトランスポート・ストリームを多重した伝送フォーマ
ットで伝送を行う伝送方式において、各フレームのＭス
ロットの内、選択されたＬスロットのデータのみをメモ
リ回路へ読み書きすることにより、選択された１フレー
ムあたりＬスロットのデータを、伝送フォーマットのＬ
／Ｍの速度で連続的に出力する誤り訂正回路を提供する
ことを目的とする。
【００９５】
【課題を解決するための手段】本願の請求項１の発明
は、複数のＭＰＥＧトランスポート・ストリームを多重
した伝送フォーマットで伝送を行う伝送方式において、
ＭＰＥＧトランスポート・ストリームの各パケット単位
のデータ系列をスロットとし、１フレーム =Ｍスロッ
ト、１スーパーフレーム＝Ｎフレームとする場合、各ス
ロットのトランスポート・ストリーム番号情報が前記ス
ーパーフレーム内に伝送制御情報として含まれ、前記ス
ーパーフレーム内において、スロット毎に深さＮのイン
ターリーブがＭスロット分行われて送信されるデータ系
列を、受信側においてデ・インターリーブする誤り訂正
回路であって、各フレームのＭスロットの内、選択され
たトランスポート・ストリームが伝送されているＬスロ
ットを示す信号をスロット選択信号とするとき、前記ス
ロット選択信号に従って、選択されたＬスロットのデー
タのみを、前記スーパーフレーム内においてスロット毎
に深さＮのデ・インターリーブを行ってデータを出力す
るデ・インターリーブ回路と、各フレームに含まれる前
記伝送制御情報を復号する伝送制御情報復号回路と、前
記伝送制御情報復号回路から出力された復号結果より、
各スロットのトランスポート・ストリーム番号情報を復
号し、選択されたトランスポート・ストリーム番号を示
す選局情報に従って前記スロット選択信号を生成し、前
記デ・インターリーブ回路に与える選局回路と、を具備
することを特徴とするものである。
【００９６】本願の請求項２の発明は、請求項１記載の
誤り訂正回路において、前記デ・インターリーブ回路
は、１種類のトランスポート・ストリームが占有する、
１フレームあたりの最大スロット数をＬmaxとすると、
メモリ回路の最大（Ｌmax×Ｎ）スロット分のみの領域
２バンクを使用し、選局された１種類のトランスポート
・ストリームのみをデ・インターリーブしてデータを出
力することを特徴とするものである。
【００９７】本願の請求項３の発明は、請求項１記載の
誤り訂正回路において、前記デ・インターリーブ回路
は、選択されてデ・インターリーブを行ったＬスロット
のデータを、伝送フォーマットのＬ／Ｍの速度で連続的
に出力することを特徴とするものである。
【００９８】本願の請求項４の発明は、請求項１記載の
誤り訂正回路において、前記デ・インターリーブ回路
は、選局されたＪ種類のトランスポート・ストリーム
が、それぞれ１フレームあたりＬ１、Ｌ２、……、Ｌj
スロットを占有しているとすると、選択されてデ・イン
ターリーブを行った１フレームあたり計（Ｌ１＋Ｌ２＋
……＋Ｌj）スロットのデータを、伝送フォーマットの
（Ｌ１＋Ｌ２＋……＋Ｌj）／Ｍの速度で連続的に出力
することを特徴とするものである。
【００９９】本願の請求項５の発明は、複数のＭＰＥＧ
トランスポート・ストリームを多重した伝送フォーマッ
トで伝送を行う伝送方式において、ＭＰＥＧトランスポ
ート・ストリームの各パケット単位のデータ系列をスロ
ットとし、１フレーム =Ｍスロット、１スーパーフレー
ム＝Ｎフレームとする場合、各スロットのトランスポー
ト・ストリーム番号情報が前記スーパーフレーム内に伝
送制御情報として含まれ、前記スーパーフレーム単位
で、連続でランダマイズが行われて伝送されるデータ系
列を、受信側においてデ・ランダマイズする誤り訂正回
路であって、各フレームのＭスロットの内、選択された
トランスポート・ストリームが伝送されているＬスロッ
トを示す信号をスロット選択信号とするとき、１スーパ
ーフレーム中の（Ｎ×Ｍ）スロットの各先頭データに対
するデ・ランダマイズの（Ｎ×Ｍ)種類の初期値を有
し、前記スロット選択信号に従って、入力された各スロ
ットの先頭データに対応する初期値より、入力された各
スロット毎のデ・ランダマイズを行うデ・ランダマイズ
回路と、各フレームに含まれる前記伝送制御情報を復号
する伝送制御情報復号回路と、前記伝送制御情報復号回
路から出力された復号結果より、各スロットのトランス
ポート・ストリーム番号情報を復号し、選択されたトラ
ンスポート・ストリーム番号を示す選局情報に従って前
記スロット選択信号を生成し、前記デ・ランダマイズ回
路に与える選局回路と、を具備することを特徴とするも
のである。
【０１００】本願の請求項６の発明は、複数のＭＰＥＧ
トランスポート・ストリームを多重した伝送フォーマッ
トで伝送を行う伝送方式において、ＭＰＥＧトランスポ
ート・ストリームの各パケット単位のデータ系列をスロ
ットとし、１フレーム =Ｍスロット、１スーパーフレー
ム＝Ｎフレームとする場合、各スロットのトランスポー
ト・ストリーム番号情報をスーパーフレーム内に伝送制
御情報として含んで伝送されるデータ系列を、受信側に
おいて選択されたトランスポート・ストリーム番号を示
す選局情報に従って選択された１フレームあたりＬスロ
ットのデータのみを出力する誤り訂正回路であって、各
フレームのＭスロットの内、選択されたトランスポート
・ストリームが伝送されているＬスロットを示す信号を
スロット選択信号とするとき、前記スロット選択信号に
従って、選択されたＬスロットのデータのみをメモリへ
読み書きすることにより，選択された１フレームあたり
Ｌスロットのデータを，伝送フォーマットのＬ／Ｍの速
度で連続的に出力する速度変換回路と、各フレームに含
まれる前記伝送制御情報を復号する伝送制御情報復号回
路と、前記伝送制御情報復号回路から出力された復号結
果より、各スロットのトランスポート・ストリーム番号
情報を復号し、前記選局情報に従って前記スロット選択
信号を生成し、前記速度変換回路に与える選局回路と、
を具備することを特徴とするものである。
【０１０１】本願の請求項７の発明は、請求項６記載の
誤り訂正回路において、前記速度変換回路は、１種類の
トランスポート・ストリームが占有する、１フレームあ
たりの最大スロット数をＬmaxとすると、前記メモリ回
路の最大Ｌmaxスロット分のみの領域を使用し、選局さ
れた１種類のトランスポート・ストリームを連続的に出
力することを特徴とするものである。
【０１０２】本願の請求項８の発明は、請求項６記載の
誤り訂正回路において、前記速度変換回路は、１種類の
トランスポート・ストリームが占有する、１フレームあ
たりの最大スロット数をＬmax、Ｋを２以上の整数とす
ると、前記メモリ回路の最大（Ｌmax×Ｋ）スロット分
のみの領域を使用し、選局されたＫ種類以下のトランス
ポート・ストリームを連続的に出力することを特徴とす
るものである。
【０１０３】本願の請求項９の発明は、請求項６記載の
誤り訂正回路において、前記速度変換回路は、選局され
たＪ種類のトランスポート・ストリームが、それぞれ１
フレームあたりＬ１、Ｌ２、……、Ｌjスロットを占有
しているとすると、Ｊ種類のトランスポート・ストリー
ムを、それぞれ伝送フォーマットのＬ１／Ｍ、Ｌ２／
Ｍ、……、Ｌj／Ｍの速度で、並列に連続的に出力する
構成に置き換えたことを特徴とするものである。
【０１０４】
【発明の実施の形態】（実施の形態１） 本発明の実施の形態１における誤り訂正回路について、
図面を参照しながら説明する。図１は本実施の形態にお
ける誤り訂正回路１０１の構成を示すブロック図であ
る。図１に示す誤り訂正回路１０１では、太い実線で図
示されたブロックが従来例と異なり、図９８に示す誤り
訂正回路２０００１のビタビ復号器２００００２に変え
て、切替制御信号で制御されるビタビ復号器１０２が設
けられ、切替制御信号を生成するビタビ復号器制御回路
１０３が加わったことが特徴である。切替制御信号と
は、変調方式及び符号化率の切替時にビタビ復号データ
を出力する際、最小のパスメトリックを判定するための
シンボルをパスメモリ中で切り替えるための信号であ
る。その他の各ブロック、即ち高／低階層選択信号生成
回路２０００３〜選局回路２００１１が設けられている
ことは図９８に示すものと同一である。
【０１０５】以上のように構成された誤り訂正回路１０
１の各ブロックとその動作について以下に説明する。た
だし、ビタビ復号器１０２の出力以降の動作については
従来例と同一であるので、それらの説明は省略する。
【０１０６】図２は本実施の形態のビタビ復号器１０２
の構成を示すブロック図であり、ビタビ復号器制御回路
１０３も併せて図示している。従来例と異なるブロック
を太い実線で示すが、このような図示方法は以下に述べ
る全てのブロック図で採用するものとする。図２のビタ
ビ復号器１０２は、デ・パンクチャド・Ｓ／Ｐ回路２０
０１６と、点線部で示すビタビ復号化回路１０４とを有
している。ビタビ復号化回路１０４は、ブランチメトリ
ック計算回路２００１８と、ＡＣＳ回路１０５と、パス
メトリックメモリ２００２０と、パスメモリ２００２１
とを有している。本実施の形態のビタビ復号器１０２
は、図１００に示す従来例のビタビ復号器２０００２と
比較して、ＡＣＳ回路１０５の内部構成のみが異なる。
【０１０７】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御方法について説明する。図３は伝送モー
ド切替時におけるビタビ復号器１０２中のパスメモリ２
００２１（パスメモリ長＝Ｊ）の様子を示すトレリス線
図である。図３（ａ）は、伝送モードＡの最終シンボル
までがパスメモリ２００２１に入力された時点のトレリ
ス線図である。図３（ｂ）は、次の伝送モードＢの第１
シンボルがパスメモリ２００２１に入力された時点のト
レリス線図である。図３（ｃ）は、伝送モードＢの次の
（Ｊ−２）シンボルまでがパスメモリ２００２１に入力
された時点のトレリス線図である。
【０１０８】図１に示すように、本実施の形態の誤り訂
正回路１０１においては、伝送制御情報復号回路２００
１０において復号された図８２の伝送モード／スロット
情報がビタビ復号器制御回路１０３に出力される。ビタ
ビ復号器制御回路１０３は、入力された伝送モード／ス
ロット情報によって、伝送モードの切替シンボルを認識
する。ビタビ復号器制御回路１０３は、図３（ａ）の伝
送モードＡの最終シンボルまでがパスメモリ２００２１
に入力される時点より、図３（ｃ）の伝送モードＢの
（Ｊ−１）シンボルがパスメモリ２００２１に入力され
る時点まで切替制御信号を生成してＡＣＳ回路１０５に
出力する。
【０１０９】ＡＣＳ回路１０５は、ビタビ復号器制御回
路１０３より出力される切替制御信号により、以下のよ
うにパスメトリックメモリ２００２０とパスメモリ２０
０２１の制御を行う。即ち図３（ａ）のように、伝送モ
ードＡの最終シンボルまでがパスメモリ２００２１に入
力される時点においては、通常のビタビ復号と同じく、
パスメモリ２００２１に入力される最新のシンボル、即
ちパスメモリ２００２１中の第Ｊ番目のシンボルの全状
態の中で、最小のパスメトリックを有する状態を判定す
る。その状態に入力している生き残りパスを（Ｊ−１）
シンボル分前に戻り、該当するパスメモリ２００２１中
の第１番目のシンボルをビタビ復号シンボルデータとし
て出力する。
【０１１０】次に図３（ｂ）のように、伝送モードＢの
第１シンボルがパスメモリ２００２１に入力される時点
においては、通常のＡＣＳ動作を行って最新のトレリス
線図を生成するべくブランチを１シンボル分伸ばす。た
だし、図３（ａ）の時点で最小のパスメトリックと判定
された状態、即ちパスメモリ２００２１中の第（Ｊ−
１）番目のシンボルに入力している生き残りパスを（Ｊ
−２）シンボル分前に戻り、該当するパスメモリ２００
２１中の第１番目のシンボルをビタビ復号シンボルデー
タとして出力する。
【０１１１】以下、パスメモリ２００２１に伝送モード
Ａの未出力データが残留している期間は、伝送モードＡ
の最終シンボルにおける最小のパスメトリックと判定さ
れた状態に入力している生き残りパスより前へ戻り、該
当するパスメモリ２００２１中の第１番目のシンボルを
ビタビ復号シンボルデータとして出力する。
【０１１２】図３（ｃ）は図３（ｂ）よりさらに伝送モ
ードＢの（Ｊ−２）シンボルがパスメモリ２００２１に
入力される時点のトレリス線図を示す。この時点では、
伝送モードＡの最終シンボルがパスメモリ２００２１中
の第１番目のシンボルに該当し、最小のパスメトリック
と判定された状態に対応するビタビ復号データをパスメ
モリ２００２１より出力する。
【０１１３】図３（ｃ）よりさらに伝送モードＢの次の
１シンボルが、パスメモリ２００２１に入力されると、
パスメモリ２００２１中のデータは全て伝送モードＢの
シンボルなので、通常のビタビ復号出力の方法を再開す
る。パスメモリ２００２１に入力される最新のシンボ
ル、即ちパスメモリ２００２１中の第Ｊ番目のシンボル
の全状態の中で、最小のパスメトリックを有する状態を
判定する。その状態に入力している生き残りパスを（Ｊ
−１）シンボル分前に戻り、該当するパスメモリ２００
２１中の第１番目のシンボルをビタビ復号シンボルデー
タとして出力する。また、ビタビ復号器１０２は、以上
に示した伝送モード切替時の制御以外は、従来例に示し
たビタビ復号器２０００２と同様の動作を行ってビタビ
復号データを出力する。
【０１１４】以上に示した構成により、本実施の形態の
誤り訂正回路１０１は、モード切替後の伝送モードＢの
影響を完全に遮断して、伝送モード切替時にパスメモリ
２００２１に残留しているモード切替前の伝送モードＡ
のビタビ復号データを出力することができる。
【０１１５】また、本実施の形態において、ビタビ復号
器制御回路１０３は切替制御信号を以下に示すように生
成し、ＡＣＳ回路１０５がビタビ復号器制御回路１０３
より出力される切替制御信号により、図４に示すように
パスメトリックメモリ２００２０とパスメモリ２００２
１の制御を行ってもよい。この場合、図１のビタビ復号
器制御回路１０３は、伝送制御情報復号回路２００１０
から出力された伝送モード／スロット情報によって、伝
送モードの切替シンボルを認識する。図４（ａ）に示す
ように、伝送モードＡの最終シンボルまでがパスメモリ
２００２１に入力される時点においてのみ、切替制御信
号を生成してＡＣＳ回路１０５に出力する。
【０１１６】図４（ａ）のように、伝送モードＡの最終
シンボルまでがパスメモリ２００２１に入力される時点
においては、ＡＣＳ回路１０５は通常のビタビ復号と同
じく、パスメモリ２００２１に入力される最新のシンボ
ル、即ちパスメモリ２００２１中の第Ｊ番目のシンボル
の全状態の中で、最小のパスメトリックを有する状態を
判定する。そして、その状態のみを有効とし、他の状態
を全て無効とするように、パスメトリックメモリ２００
２０とパスメモリ２００２１の制御を行う。
【０１１７】その他は、従来例に示したビタビ復号と同
様の復号を行う。入力された最新のシンボル、即ちパス
メモリ２００２１中の第Ｊ番目のシンボルの全状態の中
で、最小のパスメトリックを有する状態を判定する。そ
の状態に入力している生き残りパスを（Ｊ−１）シンボ
ル分前に戻り、該当するパスメモリ２００２１中の第１
番目のシンボルをビタビ復号シンボルデータとして出力
する。
【０１１８】以上に示した構成により、伝送モード切替
前の伝送モードＡの最終シンボルについては、図４
（ａ）〜（ｃ）に示すトレリス線図において、最小パス
メトリックを有する１状態のみを有効とする。従って、
本実施の形態の誤り訂正回路１０１は、モード切替後の
伝送モードＢの影響を完全に遮断して、伝送モード切替
時にパスメモリ２００２１に残留しているモード切替前
の伝送モードＡのビタビ復号データを出力することがで
きる。
【０１１９】なお、図３（ａ）〜（ｃ）まで、又は図４
（ａ）の時点において、ビタビ復号器制御回路１０３が
切替制御信号を生成するものとした。しかしながら、伝
送モード切替後の変調多値数が伝送モード切替前より大
きい場合、又は変調多値数が同じで符号化率が大きい場
合のみ切替制御信号を生成する構成にしてもよい。例え
ば、図８９に示す伝送フレームにおいては、ＴＭＣＣ
（ＢＰＳＫ：ｒ＝１／２）→次の伝送モード（ＴＣ−８
ＰＳＫ：ｒ＝２／３、又はＱＰＳＫ：ｒ＝３／４、又は
ＱＰＳＫ：ｒ＝１／２）の伝送モード切替時のみにおい
て、ビタビ復号器制御回路１０３が切替制御信号を生成
するものとしてもよい。ただし、ＴＭＣＣ（ＢＰＳＫ：
ｒ＝１／２）→ＢＰＳＫ（ｒ＝１／２）の場合を除く。
【０１２０】ビタビ復号器制御回路１０３で生成される
切替制御信号により、伝送モード切替前の伝送モードＡ
は、図３のように最終シンボルにおいて終結して復号さ
れていることになる。しかしながら、例えば主信号のＴ
Ｃ−８ＰＳＫ（ｒ＝２／３）→ＱＰＳＫ（ｒ＝３／４）
の伝送モード切替時においては、ＴＣ−８ＰＳＫ（ｒ＝
２／３）の最終シンボルに続くＱＰＳＫ（ｒ＝３／４）
のシンボルは、図９６のように、ＴＣ−８ＰＳＫ（ｒ＝
２／３）の符号点間距離より大きい符号点間距離を有し
ている。従って、ＱＰＳＫ（ｒ＝３／４）の第１シンボ
ルより続けて終結を行わずに通常のビタビ復号を行う
と、ＱＰＳＫ（ｒ＝３／４）が有するより確からしいブ
ランチメトリックが生成され、終結を行った場合よりも
パスメモリ２００２１に残留したＴＣ−８ＰＳＫ（ｒ＝
２／３）の（Ｊ−１）シンボル分のＢＥＲが低減される
ことが期待できる。
【０１２１】また図８７に示すように、ＴＭＣＣ（ＢＰ
ＳＫ：ｒ＝１／２）の前後には、２バイトずつ、ビタビ
復号器１０２の入力では２０シンボルずつの固定シンボ
ル系列がＴＡＢ信号（ｗ１、ｗ２、ｗ３）として存在す
る。よって、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２））の前
後の伝送モード切替時においては、ビタビ復号器制御回
路１０３は切替制御信号を生成しない構成にしてもよ
い。この場合には、固定シンボル系列の性質を利用した
ビタビ復号制御方法が考えられる。これについては実施
の形態２、３において説明する。
【０１２２】（実施の形態２） 本発明の実施の形態２における誤り訂正回路について、
図面を参照しながら説明する。図５は本実施の形態にお
ける誤り訂正回路２０１の構成を示すブロック図であ
る。図５に示す誤り訂正回路２０１では、太い実線で図
示されたブロックが従来例と異なり、図９８に示す誤り
訂正回路２０００１のビタビ復号器２００００２に代え
て、確定状態信号で制御されるビタビ復号器２０２が設
けられ、確定状態信号を生成するビタビ復号器制御回路
２０３が加わったことが特徴である。確定状態信号と
は、固定シンボル系列について、たたみ込み符号化器の
状態が確定する期間を示す信号である。その他の各ブロ
ック、即ち高／低階層選択信号生成回路２０００３〜選
局回路２００１１が設けられていることは図９８に示す
ものと同一である。
【０１２３】以上のように構成された誤り訂正回路２０
１の各ブロックとその動作について説明する。ただし、
ビタビ復号器２０２の出力以降の動作については、従来
例で示した通りなので、説明を省略する。
【０１２４】図６は本実施の形態のビタビ復号器２０２
の構成を示すブロック図であり、ビタビ復号器制御回路
２０３も併せて図示している。ビタビ復号器２０２は、
デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で
示すビタビ復号化回路２０４とを有している。ビタビ復
号化回路２０４は、ブランチメトリック計算回路２００
１８と、ＡＣＳ回路２０５と、パスメトリックメモリ２
００２０と、パスメモリ２００２１とを有している。本
実施の形態のビタビ復号器２０２は、図１００に示す従
来例のビタビ復号器２０００２と比較して、ＡＣＳ回路
２０５の内部構成のみが異なる。
【０１２５】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御について、特にＴＡＢ信号の固定シンボ
ル系列の性質を利用した制御方法について、以下に説明
する。図７は伝送モード切替時、例えばＴＭＣＣ（ＢＰ
ＳＫ：ｒ＝１／２）→伝送モードＢにおけるビタビ復号
器２０２中のパスメモリ２００２１（パスメモリ長＝
Ｊ）の様子を示すトレリス線図である。
【０１２６】特に図７（ａ）は、ＴＭＣＣ（ＢＰＳＫ：
ｒ＝１／２）の後ろＴＡＢ信号３２シンボル、例えば図
８７、図１０８に示すｗ２＝ xxx0B677h、又はｗ３＝ x
xxF4988hの内、たたみ込み回路１００１４の状態が確定
する２０シンボル中の第１シンボルまでがパスメモリ２
００２１に入力された時点のトレリス線図である。な
お、上記のＴＡＢ信号の内、たたみ込み回路１００１４
の状態が確定する２０シンボルは、デ・パンクチャド・
Ｓ／Ｐ回路２００１６でＳ／Ｐ変換後では１０シンボル
に相当する。
【０１２７】また図７（ｂ）は、後ろＴＡＢ信号の次の
シンボル（Ｓ／Ｐ変換後）がパスメモリ２００２１に入
力された時点のトレリス線図である。さらに図７（ｃ）
は、後ろＴＡＢ信号の残りのシンボル（Ｓ／Ｐ変換後の
８シンボル）に続き、伝送モードＢの最初の（Ｊ−１
０）シンボルがパスメモリ２００２１に入力された時点
のトレリス線図である。
【０１２８】本実施の形態の誤り訂正回路２０１におい
ては、実施の形態１と同様に、伝送制御情報復号回路２
００１０において復号された伝送モード／スロット情報
がビタビ復号器制御回路２０３に出力される。
【０１２９】ビタビ復号器制御回路２０３は、伝送制御
情報復号回路２００１０から出力された伝送モード／ス
ロット情報によって、固定系列シンボルであるＴＡＢ信
号（ｗ１、ｗ２、ｗ３）を認識する。図７（ａ）のよう
に、Ｓ／Ｐ変換後の各ＴＡＢ信号１０シンボルの第１シ
ンボルが、パスメモリ２００２１に入力される時点よ
り、各ＴＡＢ信号の第１０シンボルがパスメモリ２００
２１に入力される時点まで、確定状態信号を生成してＡ
ＣＳ回路２０５に出力する。
【０１３０】図６のＡＣＳ回路２０５は、ビタビ復号器
制御回路２０３より出力される確定状態信号により、以
下のようにパスメトリックメモリ２００２０とパスメモ
リ２００２１の制御を行う。即ち図７（ａ）の１シンボ
ル前、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ
信号３２シンボルであるｗ２＝ xxx0B677h又はｗ３＝xx
xF4988hの内、たたみ込み回路１００１４の状態が確定
する２０シンボルの１シンボル前までがパスメモリ２０
０２１に入力される時点までは、ＡＣＳ回路２０５が通
常のビタビ復号と同じく、パスメモリ２００２１に入力
される最新のシンボル、即ちパスメモリ２００２１中の
第Ｊ番目のシンボルの全状態の中で、最小のパスメトリ
ックを有する状態を判定する。そしてこの状態に入力し
ている生き残りパスを（Ｊ−１）シンボル分前に戻り、
該当するパスメモリ２００２１中の第１番目のシンボル
をビタビ復号シンボルデータとして出力する。
【０１３１】次に、たたみ込み回路１００１４の状態が
確定する後ろＴＡＢ信号（ｗ２又はｗ３）中の２０シン
ボルの第１シンボルが、パスメモリ２００２１に入力さ
れる時点では、確定した１状態のみを有効とし、他の状
態を全て無効とするように、パスメトリックメモリ２０
０２０とパスメモリ２００２１の制御を行う。
【０１３２】図７（ｂ）のように、後ろＴＡＢ信号（ｗ
２又はｗ３）の次のシンボルがパスメモリ２００２１に
入力される時点でも同様にして、確定した１状態のみを
有効とし、他の状態を全て無効とするように、パスメト
リックメモリ２００２０とパスメモリ２００２１の制御
を行う。同様の制御を、後ろＴＡＢ信号の残りのシンボ
ルが入力される時点まで行う。
【０１３３】次に、伝送モードＢの第１シンボルが入力
されると、従来例に示したビタビ復号と同様な復号を行
う。入力された最新のシンボル、即ちパスメモリ２００
２１中の第Ｊ番目のシンボルの全状態の中で、最小のパ
スメトリックを有する状態を判定する。その状態に入力
している生き残りパスを（Ｊ−１）シンボル分前に戻
し、該当するパスメモリ２００２１中の第１番目のシン
ボルをビタビ復号シンボルデータとして出力する。な
お、図７（ｃ）は、伝送モードＢの最初の（Ｊ−１０）
シンボルまでが、パスメモリ２００２１に入力された時
点を示している。
【０１３４】以上は、後ろＴＡＢ信号（ｗ２又はｗ３）
における固定シンボル系列の性質を利用したビタビ復号
制御方法であるが、前ＴＡＢ信号（ｗ１）についても同
様の制御を行うことができる。
【０１３５】また、ビタビ復号器２０２は、以上に示し
た伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１
／２）→伝送モードＢの制御以外は、従来例に示したビ
タビ復号器２０００２と同様の動作を行ってビタビ復号
データを出力するものとする。
【０１３６】以上に示した構成により、伝送モード切替
前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信
号（ｗ２又はｗ３）における固定シンボル系列の性質を
利用したビタビ復号制御を行うようにしている。従っ
て、本実施の形態の誤り訂正回路２０１は、モード切替
後の伝送モードＢの影響を完全に遮断して、伝送モード
切替時にパスメモリ２００２１に残留しているモード切
替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号
データを出力することができる。
【０１３７】後ろＴＡＢ信号（ｗ２又はｗ３）の固定シ
ンボル系列２０シンボル（Ｓ／Ｐ変換後は１０シンボ
ル）については、上記の制御方法によって常に正しいビ
タビ復号データが選択される。その結果、図７（ａ）に
示すように後ろＴＡＢ信号（ｗ２又はｗ３）の第１シン
ボルがパスメモリ２００２１に入力された時点におい
て、パスメモリに残留しているＴＭＣＣ（ＢＰＳＫ：ｒ
＝１／２）（Ｊ−１）シンボルの誤り率を低減すること
が可能である。
【０１３８】また、前ＴＡＢ信号（ｗ１）の固定シンボ
ル系列２０シンボルについても、同様のビタビ復号制御
を行うことにより、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）
のモード切替前の伝送モードＴＣ−８ＰＳＫ（ｒ＝２／
３）又はＱＰＳＫ（ｒ＝３／４、１／２）又はＢＰＳＫ
（ｒ＝１／２）の影響を遮断することができる。
【０１３９】以上に示したように、本実施の形態の誤り
訂正回路２０１は、前ＴＡＢ信号（ｗ１）と後ろＴＡＢ
信号（ｗ２又はｗ３）の固定シンボル系列それぞれ２０
シンボル（Ｓ／Ｐ変換後は１０シンボル）を利用したビ
タビ復号制御方法を行うことにより、図１０８（ａ）に
示すＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデ
ータ１２８シンボル（Ｓ／Ｐ変換後は６４シンボル）に
ついては、前後の伝送モードのシンボルの影響を完全に
遮断し、ＢＰＳＫ（ｒ＝１／２）の本来有しているたた
み込み符号化の誤り訂正能力を引き出すことができる。
【０１４０】なお、本実施の形態においては、ビタビ復
号器制御回路２０３は、図７（ａ）のように各ＴＡＢ信
号（ｗ１、ｗ２、ｗ３）２０シンボル（Ｓ／Ｐ変換後は
１０シンボル）の第１シンボルが、パスメモリ２００２
１に入力される時点より、各ＴＡＢ信号の第１０シンボ
ル（Ｓ／Ｐ変換後の最終シンボル）がパスメモリ２００
２１に入力される時点まで確定状態信号を生成して、Ａ
ＣＳ回路２０５に出力する構成とした。その代わりに、
ビタビ復号器制御回路２０３は、例えば各ＴＡＢ信号２
０シンボル（Ｓ／Ｐ変換後は１０シンボル）の第１シン
ボルがパスメモリ２００２１に入力される時点のみ確定
状態信号を生成して、ＡＣＳ回路２０５に出力する構成
としてもよい。この構成を取ることにより、ビタビ復号
器制御回路２０３とＡＣＳ回路２０５の制御を簡単化す
ることができる。各ＴＡＢ信号の第１シンボル（Ｓ／Ｐ
変換後の最終シンボル）については、図７に示すトレリ
ス線図において、確定された１状態のみが有効とされ、
他の全状態は無効とされるので、少なくともＴＭＣＣ
（ＢＰＳＫ：ｒ＝１／２）の前後の伝送モードのシンボ
ルの影響を遮断することは可能である。
【０１４１】なお上記では、ビタビ復号器制御回路２０
３は、例えば各ＴＡＢ信号２０シンボルの第１シンボル
がパスメモリ２００２１に入力される時点のみ確定状態
信号を生成して、ＡＣＳ回路２０５に出力するようにし
た。しかし、図７（ａ）〜（ｃ）に示すようにＳ／Ｐ変
換後では、確定状態信号を生成するシンボル期間は、１
シンボル以上、最大１０シンボルまでの間で任意に選択
可能であり、どのシンボルを選択するかも任意である。
【０１４２】（実施の形態３） 本発明の実施の形態３における誤り訂正回路について、
図面を参照しながら説明する。図８は本実施の形態にお
ける誤り訂正回路３０１の構成を示すブロック図であ
る。図８に示す誤り訂正回路３０１では、太い実線で図
示されたブロックが従来例と異なり、図９８の誤り訂正
回路２０００１のビタビ復号器２００００２に代えて、
固定ブランチ信号で制御されるビタビ復号器３０２が設
けられ、固定ブランチ信号を生成するビタビ復号器制御
回路３０３が加わったことが特徴である。固定ブランチ
信号とは、固定シンボル系列についてトレリス線図の状
態遷移におけるブランチを特定する信号である。その他
の各ブロック、即ち高／低階層選択信号生成回路２００
０３〜選局回路２００１１が設けられていることは図９
８に示すものと同一である。
【０１４３】以上のように構成された誤り訂正回路３０
１の各ブロックとその動作について説明する。ただし、
ビタビ復号器３０２の出力以降の動作については、従来
例で示した通りなので、説明を省略する。
【０１４４】図９は本実施の形態のビタビ復号器３０２
の構成を示すブロック図であり、ビタビ復号器制御回路
３０３も併せて図示している。ビタビ復号器３０２は、
デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線部で
示すビタビ復号化回路３０４とを有している。ビタビ復
号化回路３０４は、ブランチメトリック計算回路２００
１８と、ＡＣＳ回路３０５と、パスメトリックメモリ２
００２０と、パスメモリ２００２１とを有している。本
実施の形態のビタビ復号器３０２は、図１００の従来例
のビタビ復号器２０００２と比較して、ＡＣＳ回路３０
５の内部構成のみが変わっている。
【０１４５】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御方法について、特にＴＡＢ信号の固定シ
ンボル系列の性質を利用した制御方法について以下に説
明する。
【０１４６】図１０はビタビ復号におけるブランチの出
力方法を示すトレリス線図である。ここでは、ビタビ復
号シンボルが１シンボル＝１ビットのＱＰＳＫ（ｒ＝３
／４、１／ ２）、又はＢＰＳＫ（ｒ＝１／２）である
場合を示している。図１０（ａ）は従来のビタビ復号に
おけるブランチの出力方法を示すトレリス線図である。
時刻ｔにおいて、各状態より復号推定シンボル“１”と
“０”に対応する２つのブランチを出力する。図１０
（ａ）のように、時刻（ｔ＋１）においては状態Ｓに入
力されるブランチは２つあり、従来例で示したビタビ復
号器２０００２はその中から最小のパスメトリックを有
するブランチ（太線で示す）を生き残りパスとしてい
た。
【０１４７】一方、図１０（ｂ）はＴＡＢ信号に対して
本実施の形態のビタビ復号におけるブランチの出力方法
を示すトレリス線図である。例えば、後ろＴＡＢ信号
（ｗ２＝xxx0B677h 、復号データＷ２＝A340h ）が図９
のビタビ復号器３０２に入力される場合については、復
号推定シンボルの計１６シンボルについて、それぞれの
復号推定シンボルは“１”か“０”かが既知である。例
えば、第１シンボル＝“１”とする。従って、図１０
（ｂ）に示すように、例えば後ろＴＡＢ信号（ｗ２）の
第１シンボルについては、時刻ｔにおいて、各状態より
復号推定シンボル“１”に対応する１つのブランチのみ
を出力する。時刻（ｔ＋１）においては、状態Ｓに入力
されるブランチは１つのみであり、図１０（ｂ）の太線
のように自動的に生き残りパスが決定される。
【０１４８】図１０（ａ）と図１０（ｂ）を比較する
と、図１０（ｂ）ではＴＡＢ信号区間については、各状
態より１つのブランチ、例えば復号推定シンボル＝
“１”に対応するブランチのみを出力するため、時刻
（ｔ＋１）において各状態に入力するブランチは、復号
推定シンボル＝“１”に対応するブランチであり、それ
が自動的に生き残りパスを決定する。従って、ＴＡＢ信
号区間について誤った系列を生き残りパスとすることが
なく、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）に続く伝送モ
ードＢの影響を遮断して、伝送モード切替時にパスメモ
リ２００２１に残留しているＴＭＣＣのビタビ復号デー
タを出力することができる。一方、図１０（ａ）では、
ＴＡＢ信号が有する固定シンボル系列の性質を利用せ
ず、時刻（ｔ＋１）においては各状態に入力されるブラ
ンチは２つあり、誤った復号推定シンボルに対応するブ
ランチが、生き残りパスとして選択される可能性があ
る。
【０１４９】ここで、図１０（ｂ）に示したＴＡＢ信号
区間（固定系列区間）におけるビタビ復号制御方法を次
に説明する。図８の誤り訂正回路３０１においては、実
施の形態１と同様に、伝送制御情報復号回路２００１０
において復号された図８２の伝送モード／スロット情報
がビタビ復号器制御回路３０３に出力される。ビタビ復
号器制御回路３０３はこの伝送モード／スロット情報に
よって固定系列シンボル（ＴＡＢ信号：ｗ１、ｗ２、ｗ
３）を認識する。各ＴＡＢ信号１６シンボルの第１シン
ボルがパスメモリ２００２１に入力される時点より、各
ＴＡＢ信号の第１６シンボルがパスメモリ２００２１に
入力される時点まで固定ブランチ信号を生成してＡＣＳ
回路３０５に出力する。
【０１５０】ＡＣＳ回路３０５は、ビタビ復号器制御回
路３０３より出力される固定ブランチ信号により、トレ
リス線図の各状態より、固定系列＝“１”あるいは
“０”に対応した１つのブランチのみを出力するように
パスメトリックメモリ２００２０とパスメモリ２００２
１の制御を行う。
【０１５１】また、ビタビ復号器３０２は、以上に示し
た伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１
／２）→伝送モードＢの制御以外は、従来例に示したビ
タビ復号器２０００２と同様の動作を行ってビタビ復号
データを出力する。
【０１５２】以上に示した構成により、伝送モード切替
前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信
号（ｗ２、ｗ３）の固定シンボル系列の性質を利用した
ビタビ復号制御を行う。従って、本実施の形態の誤り訂
正回路３０１は、モード切替後の伝送モードＢの影響を
遮断して、伝送モード切替時にパスメモリ２００２１に
残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝
１／２）のビタビ復号データを出力することができる。
【０１５３】その結果、パスメモリ長＝Ｊとすると、後
ろＴＡＢ信号（ｗ２、ｗ３）の第１シンボルがパスメモ
リ２００２１に入力された時点において、パスメモリに
残留しているＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）（Ｊ−
１）シンボルの誤り率を低減することが可能である。ま
た、前ＴＡＢ信号（ｗ１）の固定シンボル系列１６シン
ボルについても、同様のビタビ復号制御を行うことによ
り、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のモード切替前
の伝送モード、即ちＴＣ−８ＰＳＫ（ｒ＝２／３）又は
ＱＰＳＫ（ｒ＝３／４、１／２）、又はＢＰＳＫ（ｒ＝
１／２）の影響を遮断することができる。
【０１５４】以上に示したように、本実施の形態の誤り
訂正回路３０１は、前ＴＡＢ信号（ｗ１）と後ろＴＡＢ
信号（ｗ２、ｗ３）の固定シンボル系列をそれぞれ１６
シンボル利用したビタビ復号制御方法を行うことによ
り、図１０８（ａ）に示すようなＴＭＣＣ（ＢＰＳＫ：
ｒ＝１／２）の実シンボルデータ１２８シンボルについ
ては（Ｓ／Ｐ変換後は、６４シンボル）、前後の伝送モ
ードのシンボルの影響を遮断し、ＢＰＳＫ（ｒ＝１／
２）の本来有しているたたみ込み符号化の誤り訂正能力
を引き出すことができる。
【０１５５】（実施の形態４） 本発明の実施の形態４における誤り訂正回路について、
図面を参照しながら説明する。図１１は本実施の形態に
おける誤り訂正回路４０１の構成を示すブロック図であ
る。図１１に示す誤り訂正回路４０１では、太い実線で
図示されたブロックが従来例と異なり、図９８の誤り訂
正回路２０００１のビタビ復号器２００００２に代え
て、状態削減信号で制御されるビタビ復号器４０２が設
けられ、状態削減信号を生成するビタビ復号器制御回路
４０３が加わったことが特徴である。状態削減信号と
は、固定シンボル系列についてトレリス線図の状態数を
削減する信号である。その他の各ブロック、即ち高／低
階層選択信号生成回路２０００３〜選局回路２００１１
が設けられていることは図９８に示すものと同一であ
る。
【０１５６】以上のように構成された誤り訂正回路４０
１の各ブロックとその動作について説明する。ただし、
ビタビ復号器４０２の出力以降の動作については、従来
例で示した通りなので説明を省略する。
【０１５７】図１２は本実施の形態のビタビ復号器４０
２の構成を示すブロック図であり、ビタビ復号器制御回
路４０３も併せて図示されている。ビタビ復号器４０２
は、デ・パンクチャド・Ｓ／Ｐ回路２００１６と、点線
部で示すビタビ復号化回路４０４とを有している。ビタ
ビ復号化回路４０４は、ブランチメトリック計算回路２
００１８と、ＡＣＳ回路４０５と、パスメトリックメモ
リ２００２０と、パスメモリ２００２１とを有してい
る。本実施の形態のビタビ復号器４０２は、従来例にお
けるビタビ復号器２０００２と比較して、ＡＣＳ回路４
０５の内部構成のみが変わっている。
【０１５８】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御方法について、特にＴＡＢ信号の固定シ
ンボル系列の性質を利用した制御方法について説明す
る。図１３は本実施の形態におけるトレリス線図の状態
削減方法を示す説明図である。図中の□は図９１に示す
たたみ込み回路１００１４の各レジスタを示し、例とし
て後ろＴＡＢ信号（ｗ２＝xxx0B677h 、Ｗ２＝A340h ）
が各レジスタに入力される場合を示している。
【０１５９】図１３において、後ろＴＡＢ信号ｗ２の１
６シンボルがビタビ復号化回路４０４に入力する直前ま
では、たたみ込み回路１００１４の全６レジスタの中身
が不定であるため、トレリス線図の状態数は図１３
（ａ）に示すように６４である。ｗ２の第１シンボルが
ビタビ復号化回路４０４に入力されると、最初のレジス
タの中身が“１”と決まるので、状態数は図１３（ｂ）
のように３２に削減される。次に、ｗ２の第２シンボル
がビタビ復号化回路４０４に入力されると、最初の２つ
のレジスタの中身が“０１”と決まるので、状態数は図
１３（ｃ）のように１６に削減される。
【０１６０】以下、１シンボルずつビタビ復号化回路４
０４に入力される毎に状態数が半減し、ｗ２の第６シン
ボルまでがビタビ復号化回路４０４に入力されると、全
６つのレジスタの中身が“０００１０１”と決まるの
で、図１３（ｇ）のように１状態に確定する。以降、ｗ
２の第１６シンボルが入力されるまで、確定した１状態
のみが有効となり、ビタビ復号化回路４０４がビタビ復
号を行う。
【０１６１】ところで、実施の形態２では、図７のよう
に例えばｗ２の後ろ１０シンボルについてのみ、確定し
た１状態のみを有効としてビタビ復号を行っていた。そ
れと比較して本実施の形態では、例えばｗ２の後ろ１０
シンボルを確定した１状態のみを有効とし、更に先頭６
シンボルについて、１シンボルずつビタビ復号化回路４
０４に入力される毎に状態数を半減させている。従っ
て、ＴＡＢ信号１６シンボル（Ｓ／Ｐ変換後）全てにつ
いて、固定系列の性質を利用して伝送モード切替時のビ
タビ復号制御を行っていることになる。
【０１６２】ここで、図１３に示したＴＡＢ信号区間
（固定系列区間）におけるビタビ復号制御の実現方法に
ついて説明する。本実施の形態の誤り訂正回路４０１に
おいては、実施の形態１と同様に伝送制御情報復号回路
２００１０において復号された、伝送モード／スロット
情報がビタビ復号器制御回路４０３に出力される。ビタ
ビ復号器制御回路４０３はこの伝送モード／スロット情
報によって固定系列シンボル（ＴＡＢ信号：ｗ１、ｗ
２、ｗ３）を認識する。各ＴＡＢ信号１６シンボルの第
１シンボルが、パスメモリ２００２１に入力される時点
より、各ＴＡＢ信号の第１６シンボルがパスメモリ２０
０２１に入力される時点まで状態削減信号を生成してＡ
ＣＳ回路４０５に出力する。
【０１６３】ＡＣＳ回路４０５は、ビタビ復号器制御回
路４０３より出力される状態削減信号により、上述のよ
うに各ＴＡＢ信号の先頭６シンボルについて、１シンボ
ルずつ状態数を半減させ、その後の１０シンボルについ
ては確定した１状態のみを有効とするように、パスメト
リックメモリ２００２０とパスメモリ２００２１の制御
を行う。また、ビタビ復号器４０２は、以上に示した伝
送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／
２）→伝送モードＢの制御以外は、従来例のビタビ復号
器２０００２と同様の動作を行って、ビタビ復号データ
を出力する。
【０１６４】以上に示した構成により、伝送モード切替
前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信
号（ｗ２、ｗ３）の固定シンボル系列の性質を利用した
ビタビ復号制御を行う。従って、本実施の形態の誤り訂
正回路４０１は、モード切替後の伝送モードＢの影響を
遮断して、伝送モード切替時にパスメモリ２００２１に
残留しているモード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝
１／２）のビタビ復号データを出力することができる。
【０１６５】その結果、後ろＴＡＢ信号（ｗ２、ｗ３）
の第１シンボルがパスメモリ２００２１に入力された時
点において、パスメモリに残留しているＴＭＣＣ（ＢＰ
ＳＫ：ｒ＝１／２）（Ｊ−１）シンボルの誤り率を低減
することが可能である。また、前ＴＡＢ信号（ｗ１）の
固定シンボル系列１６シンボルについても、同様のビタ
ビ復号制御を行うことにより、ＴＭＣＣ（ＢＰＳＫ：ｒ
＝１／２）のモード切替前の伝送モード、即ちＴＣ−８
ＰＳＫ（ｒ＝２／３）又はＱＰＳＫ（ｒ＝３／４、１／
２）又はＢＰＳＫ（ｒ＝１／２）の影響を遮断すること
ができる。
【０１６６】以上に示したように、本実施の形態の誤り
訂正回路４０１は、前ＴＡＢ信号（ｗ１）と後ろＴＡＢ
信号（ｗ２、ｗ３）の固定シンボル系列それぞれ１６シ
ンボル（Ｓ／Ｐ変換後）を利用したビタビ復号制御方法
を行うことにより、図１０８（ａ）に示すＴＭＣＣ（Ｂ
ＰＳＫ：ｒ＝１／２）の実シンボルデータ１２８シンボ
ルについては（Ｓ／Ｐ変換後は、６４シンボル）、前後
の伝送モードのシンボルの影響を遮断し、ＢＰＳＫ（ｒ
＝１／２）の本来有しているたたみ込み符号化の誤り訂
正能力を引き出すことができる。
【０１６７】更に図１３に示すように、先頭６シンボル
について、１シンボルずつパスメモリ２００２１に入力
される毎に、状態数を半減させている。従って、ＴＡＢ
信号１６シンボル全てについて、固定系列の性質を利用
して伝送モード切替時のビタビ復号制御を行っているこ
とになり、実施の形態２と３に比べて、ＴＭＣＣ（ＢＰ
ＳＫ：ｒ＝１／２）の実シンボルデータの誤り率をより
低減することができる。
【０１６８】（実施の形態５） 本発明の実施の形態５における誤り訂正回路について、
図面を参照しながら説明する。図１４は本実施の形態に
おける誤り訂正回路５０１の構成を示すブロック図であ
る。この誤り訂正回路５０１では、太い実線で図示され
たブロックが従来例と異なり、図９８に示す誤り訂正回
路２０００１に対して、シンボル座標変換信号を生成す
るビタビ復号器制御回路５０３と、シンボル座標変換信
号で制御される入力シンボル変換回路５０６とが加わっ
たことが特徴である。シンボル座標変換信号とは、固定
シンボルに対応した復調Ｉ／Ｑデータに変換する信号で
ある。その他の各ブロック、即ちビタビ復号器２０００
２、高／低階層選択信号生成回路２０００３〜選局回路
２００１１が設けられていることは図９８に示すものと
同一である。
【０１６９】以上のように構成された誤り訂正回路５０
１の各ブロックとその動作について説明する。ただし、
ビタビ復号器２０００２の出力以降の動作については、
従来例で示した通りなので、説明を省略する。
【０１７０】図１５はビタビ復号器２０００２の構成
と、ビタビ復号器２０００２及びビタビ復号器制御回路
３０３と入力シンボル変換回路５０６との接続関係を示
すブロック図である。本実施の形態のビタビ復号器２０
００２は、図１００の従来例のビタビ復号器の構成と同
じである。
【０１７１】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御方法ついて、特にＴＡＢ信号の固定シン
ボル系列の性質を利用した制御方法について説明する。
本実施の形態の誤り訂正回路５０１においては、実施の
形態１と同様に、伝送制御情報復号回路２００１０で復
号された伝送モード／スロット情報がビタビ復号器制御
回路５０３に出力される。ビタビ復号器制御回路５０３
は、この伝送モード／スロット情報によって固定系列シ
ンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認識す
る。図８７又は図１０８に示すように、ＴＭＣＣ（ＢＰ
ＳＫ：ｒ＝１／２）の後ろＴＡＢ信号３２シンボル（ｗ
２＝ xxx0B677h、又はｗ３＝ xxxF4988h）の内、たたみ
込み回路１００１４の状態が確定する後ろ２０シンボル
が入力シンボル変換回路５０６に入力される区間につい
ては、シンボル座標変換信号を生成して入力シンボル変
換回路５０６に出力する。
【０１７２】入力シンボル変換回路５０６は、ビタビ復
号器制御回路５０３より出力されるシンボル座標変換信
号に従って、たたみ込み回路１００１４の状態が確定す
る後ろ２０シンボルをその符号点のＩ／Ｑデータに変換
し、それ以外の入力シンボルについてはそのままのＩ／
Ｑデータでビタビ復号器２０００２に出力する。
【０１７３】図８７又は図１０８に示すように、ＴＭＣ
Ｃ（ＢＰＳＫ：ｒ＝１／２）の前ＴＡＢ信号３２シンボ
ル（ｗ１＝ xxxECD28h）の内、たたみ込み回路１００１
４の状態が確定する後ろ２０シンボルについても、入力
シンボル変換回路５０６は同様なＩ／Ｑ座標変換を行
う。
【０１７４】入力シンボル変換回路５０６におけるＩ／
Ｑデータの変換の様子を図１６に示す。入力シンボル変
換回路５０６は、図示しないＰＳＫ復調器からの出力さ
れた入力シンボルのＩ／Ｑ座標を、ＴＡＢ信号の内、た
たみ込み回路１００１４の状態が確定する後ろ２０シン
ボルについて、そのシンボルが“０”、あるいは“１”
の固定シンボルであるかによって、図１６のように
“０”、あるいは“１”の符号点のＩ／Ｑ座標データに
変換する。そしてビタビ復号器２０００２は従来例と同
じようにビタビ復号を行い、ビタビ復号データをシンボ
ル／バイト変換回路２０００４に出力する。
【０１７５】上記に示した通り、ＴＡＢ信号の内、たた
み込み回路１００１４の状態が確定する後ろ２０シンボ
ルについては、符号点と距離が０のＩ／Ｑ座標がビタビ
復号器２０００２に入力されることになる。即ち、ビタ
ビ復号のトレリス線図において、たたみ込み回路１００
１４の状態が確定する後ろ２０シンボルについては、変
換された符号点の正しい１状態に入力するブランチメト
リックは０で、他の全状態は非常に大きなブランチメト
リックが生成される。このような復号方法では、図７
（ａ）〜（ｃ）に示す実施の形態２のビタビ復号制御方
法と等価的な制御が行われていると見なすことができ
る。即ち、確定された１状態（変換された符号点の状
態）に入力するブランチメトリックと比較して、他の全
状態に入力するブランチメトリックはその値が非常に大
きいため、確定された１状態が最小のパスメトリックと
自動的に判定されることになる。
【０１７６】以上に示したように、本実施の形態の誤り
訂正回路５０１は、前ＴＡＢ信号（ｗ１）と後ろＴＡＢ
信号（ｗ２又はｗ３）の固定シンボル系列それぞれ２０
シンボルを利用したビタビ復号制御方法を行うことによ
り、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデ
ータ、即ち図１０８（ａ）に示す１２８シンボルについ
ては、前後の伝送モードのシンボルの影響を完全に遮断
し、ＢＰＳＫ（ｒ＝１／２）の本来有しているたたみ込
み符号化の誤り訂正能力を引き出すことができる。
【０１７７】本実施の形態では、ビタビ復号器２０００
２の前段に入力シンボル変換回路５０６を設ける構成に
しているので、図１４のビタビ復号器２０００２は従来
例のビタビ復号器をそのまま用いることができる。
【０１７８】シミュレーションにより、本実施の形態の
誤り訂正回路５０１の機能 （効果）を調べた。図１７はシミュレーションに用いた
伝送フレームの構成図である。図１７（ａ）は入力シン
ボル変換回路５０６への入力形式を示し、ＴＭＣＣはＳ
／Ｐ変換前の信号である。図１７（ｂ）はパスメモリ２
００２１への入力形式を示し、ＴＭＣＣはＳ／Ｐ変換後
の信号である。パスメモリ長は６４とし、ＴＭＣＣの後
の主信号はＴＣ−８ＰＳＫ（ｒ＝２／３）６４シンボル
のみとした。この６４シンボルの主信号により、ＴＭＣ
Ｃの第１シンボルが入力される直前では、パスメモリ２
００２１はＴＣ−８ＰＳＫ（ｒ＝２／３）６４シンボル
で満たされている状態になる。
【０１７９】図１８は上記の条件でシミュレーションし
た復号結果のＢＥＲである。Ｃ／Ｎ＝−１ｄＢとし、パ
スメモリ２００２１に後ろＴＡＢ信号（ｗ２又はｗ３）
の最終シンボルが入力された時点において、パスメモリ
２００２１に残留している６４シンボルについて、１シ
ンボル毎のＢＥＲを算出した。横軸はパスメモリ２００
２１に残留している６４シンボルを示し、縦軸はＢＥＲ
を示す。この図より明らかなように、本実施の形態の
「終結処理あり」は、従来例の「終結処理なし」と比較
して、パスメモリ２００２１に残留している各シンボル
の誤り率が改善されていることが判る。
【０１８０】（実施の形態６） 本発明の実施の形態６における誤り訂正回路について、
図面を参照しながら説明する。図１９は本実施の形態に
おける誤り訂正回路６０１の構成を示すブロック図であ
る。図１９に示す誤り訂正回路６０１では、太い実線で
図示されたブロックが従来例と異なっている。即ち、図
９８の誤り訂正回路２０００１のビタビ復号器２０００
０２に代えて、固定ブランチ信号及び確定状態信号で制
御されるビタビ復号器１０２が設けられ、固定ブランチ
信号及び確定状態信号を生成するビタビ復号器制御回路
６０３が新たに加わったことが特徴である。その他の各
ブロック、即ち高／低階層選択信号生成回路２０００３
〜選局回路２００１１が設けられていることは、図９８
に示すものと同一である。
【０１８１】以上のように構成された誤り訂正回路６０
１の動作について説明する。ただし、ビタビ復号器６０
２の出力以降の動作については従来例で示した通りなの
で、説明を省略する。
【０１８２】図２０はビタビ復号器６０２の構成を示す
ブロック図であり、ビタビ復号器制御回路６０３も併せ
て図示している。ビタビ復号器６０２は、デ・パンクチ
ャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ復
号化回路６０４とを有している。ビタビ復号化回路６０
４は、ブランチメトリック計算回路２００１８と、ＡＣ
Ｓ回路６０５と、パスメトリックメモリ２００２０と、
パスメモリ２００２１とを有している。本実施の形態の
ビタビ復号器６０２は、図６に示す実施の形態２におけ
るビタビ復号器２０２と比較して、ＡＣＳ回路６０５の
内部構成のみが変わっている。
【０１８３】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御方法について、特にＴＡＢ信号の固定シ
ンボル系列の性質を利用した制御方法について説明す
る。本実施の形態の誤り訂正回路６０１においては、実
施の形態１と同様に、伝送制御情報復号回路２００１０
において復号された伝送モード／スロット情報がビタビ
復号器制御回路６０３に出力される。ビタビ復号器制御
回路６０３は、実施の形態２と同様にして、伝送モード
／スロット情報によって、固定系列シンボルであるＴＡ
Ｂ信号（ｗ１、ｗ２、ｗ３）を認識する。図７（ａ）に
示すように、各ＴＡＢ信号の後ろ１０シンボルの第１シ
ンボルがパスメモリ２００２１に入力される時点より、
各ＴＡＢ信号の第１０シンボルがパスメモリ２００２１
に入力される時点まで、確定状態信号を生成してＡＣＳ
回路６０５に出力する。
【０１８４】ＡＣＳ回路６０５は図７（ａ）〜（ｃ）に
示すように、ビタビ復号器制御回路６０３より出力され
る確定状態信号により、実施の形態２と同様にしてパス
メトリックメモリ２００２０とパスメモリ２００２１の
制御を行う。また、ビタビ復号器制御回路６０３は、各
ＴＡＢ信号の先頭６シンボル、即ちたたみ込み回路１０
０１４が１状態に確定するまでの信号がパスメモリ２０
０２１に入力される区間について、固定ブランチ信号を
生成してＡＣＳ回路６０５に出力する。
【０１８５】ＡＣＳ回路６０５は図１０（ｂ）に示すよ
うに、ビタビ復号器制御回路６０３より出力される固定
ブランチ信号により、各ＴＡＢ信号の先頭６シンボルに
ついては、実施の形態３と同様にしてパスメトリックメ
モリ２００２０とパスメモリ２００２１の制御を行う。
また、ビタビ復号器６０２は、以上に示した伝送モード
切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送
モードＢの制御以外は、従来例に示したビタビ復号器２
０００２と同様の動作を行って、ビタビ復号データを出
力する。
【０１８６】以上に示した構成により、実施の形態２と
同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝
１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シ
ンボル系列の性質を利用したビタビ復号制御を行う。従
って、本実施の形態の誤り訂正回路６０１は、モード切
替後の伝送モードＢの影響を完全に遮断して、伝送モー
ド切替時にパスメモリ２００２１に残留しているモード
切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復
号データを出力することができる。かつ、ＴＭＣＣ（Ｂ
ＰＳＫ：ｒ＝１／２）のモード切替前の伝送モードの影
響も完全に遮断することができる。
【０１８７】更に、本実施の形態においては、各ＴＡＢ
信号の先頭６シンボルについて、固定ブランチ信号によ
るビタビ復号制御を行う。従って、ＴＡＢ信号１６シン
ボル全てについて、固定系列の性質を利用して、伝送モ
ード切替時のビタビ復号制御を行っていることになり、
実施の形態２と比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１
／２）の実シンボルデータの誤り率をより低減すること
ができる。
【０１８８】（実施の形態７） 本発明の実施の形態７における誤り訂正回路について、
図面を参照しながら説明する。図２１は本実施の形態に
おける誤り訂正回路７０１の構成を示すブロック図であ
る。図２１に示す誤り訂正回路７０１では、太い実線で
図示されたブロックが従来例と異なり、図９８の誤り訂
正回路２０００１のビタビ復号器２００００２に代え
て、固定ブランチ信号で制御されるビタビ復号器７０２
が設けられ、固定ブランチ信号及びシンボル座標変換信
号を生成するビタビ復号器制御回路７０３と、シンボル
座標変換信号で制御される入力シンボル変換回路５０６
が新たに加わったことが特徴である。その他の各ブロッ
ク、即ち高／低階層選択信号生成回路２０００３〜選局
回路２００１１が設けられていることは、図９８に示す
ものと同一である。
【０１８９】以上のように構成された誤り訂正回路７０
１の各ブロックとその動作について説明する。ただし、
ビタビ復号器７０２の出力以降の動作については、従来
例で示した通りなので説明を省略する。
【０１９０】図２２はビタビ復号器７０２の構成を示す
ブロック図であり、ビタビ復号器制御回路７０３と入力
シンボル変換回路５０６とを併せて図示している。ビタ
ビ復号器７０２は、デ・パンクチャド・Ｓ／Ｐ回路２０
０１６と、点線部で示すビタビ復号化回路７０４とを有
している。ビタビ復号化回路７０４は、ブランチメトリ
ック計算回路２００１８と、ＡＣＳ回路７０５と、パス
メトリックメモリ２００２０と、パスメモリ２００２１
とを有している。本実施の形態のビタビ復号器７０２
は、図１５に示す実施の形態５のビタビ復号器２０００
２と比較して、ＡＣＳ回路７０５の内部構成のみが変わ
っている。
【０１９１】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御方法について、特にＴＡＢ信号の固定シ
ンボル系列の性質を利用した制御方法について説明す
る。本実施の形態の誤り訂正回路７０１においては、実
施の形態１と同様に、伝送制御情報復号回路２００１０
において復号された伝送モード／スロット情報がビタビ
復号器制御回路７０３に出力される。ビタビ復号器制御
回路７０３は、伝送モード／スロット情報によって固定
系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を
認識する。図８７又は図１０８に示すように、ＴＭＣＣ
（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号３２シンボ
ル（ｗ２＝ xxx0B677h、又はｗ３＝ xxxF4988h）の内、
たたみ込み回路１００１４の状態が確定する後ろ２０シ
ンボルが、入力シンボル変換回路５０６に入力される区
間については、シンボル座標変換信号を生成して、入力
シンボル変換回路５０６に出力する。
【０１９２】入力シンボル変換回路５０６は、実施の形
態５と同様の動作を行って、Ｉ／Ｑデータをビタビ復号
器７０２に出力する。また、ビタビ復号器制御回路７０
３は、各ＴＡＢ信号の先頭６シンボル、即ちたたみ込み
回路１００１４の１状態に確定するまでがパスメモリ２
００２１に入力される区間について、固定ブランチ信号
を生成してＡＣＳ回路７０５に出力する。そしてＡＣＳ
回路７０５は、ビタビ復号器制御回路７０３より出力さ
れる固定ブランチ信号により、各ＴＡＢ信号の先頭６シ
ンボルについては、実施の形態３と同様にして、パスメ
トリックメモリ２００２０とパスメモリ２００２１の制
御を行う。また、ビタビ復号器７０２は、以上に示した
伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／
２）→伝送モードＢの制御以外は、従来例に示したビタ
ビ復号器２０００２と同様の動作を行って、ビタビ復号
データを出力する。
【０１９３】以上に示した構成により、実施の形態５と
同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝
１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シ
ンボル系列の性質を利用したビタビ復号制御を行う。従
って、本実施の形態の誤り訂正回路７０１は、モード切
替後の伝送モードＢの影響を遮断して、伝送モード切替
時にパスメモリ２００２１に残留しているモード切替前
のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号デー
タを出力することができる。かつ、ＴＭＣＣ（ＢＰＳ
Ｋ：ｒ＝１／２）のモード切替前の伝送モードの影響も
遮断することができる。
【０１９４】更に、本実施の形態においては、各ＴＡＢ
信号の先頭６シンボルについて、固定ブランチ信号によ
るビタビ復号制御を行う。従って、ＴＡＢ信号１６シン
ボル全てについて、固定系列の性質を利用して伝送モー
ド切替時のビタビ復号制御を行っていることになり、実
施の形態５と比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／
２）の実シンボルデータの誤り率をより低減することが
できる。
【０１９５】（実施の形態８） 本発明の実施の形態８における誤り訂正回路について、
図面を参照しながら説明する。図２３は本実施の形態に
おける誤り訂正回路８０１の構成を示すブロック図であ
る。図２３に示す誤り訂正回路８０１では、太い実線で
図示されたブロックが従来例と異なり、図９８の誤り訂
正回路２０００１のビタビ復号器２００００２に代え
て、状態削減信号及び確定状態信号で制御されるビタビ
復号器８０２が設けられ、状態削減信号及び確定状態信
号を生成するビタビ復号器制御回路８０３が新たに加わ
ったことが特徴である。その他の各ブロック、即ち高／
低階層選択信号生成回路２０００３〜選局回路２００１
１が設けられていることは、図９８に示すものと同一で
ある。
【０１９６】以上のように構成された誤り訂正回路８０
１の各ブロックとその動作について説明する。ただし、
ビタビ復号器８０２の出力以降の動作については、従来
例で示した通りなので説明を省略する。
【０１９７】図２４はビタビ復号器８０２の構成を示す
ブロック図であり、ビタビ復号器制御回路８０３も併せ
て図示されている。ビタビ復号器８０２は、デ・パンク
チャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ
復号化回路８０４とを有している。ビタビ復号化回路８
０４は、ブランチメトリック計算回路２００１８と、Ａ
ＣＳ回路８０５と、パスメトリックメモリ２００２０
と、パスメモリ２００２１とを有している。本実施の形
態のビタビ復号器８０２は、図６に示す実施の形態２に
おけるビタビ復号器２０２と比較して、ＡＣＳ回路８０
５の内部構成のみが変わっている。
【０１９８】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御方法について、特にＴＡＢ信号の固定シ
ンボル系列の性質を利用した制御方法について説明す
る。本実施の形態の誤り訂正回路８０１においては、実
施の形態１と同様に、伝送制御情報復号回路２００１０
において復号された伝送モード／スロット情報がビタビ
復号器制御回路８０３に出力される。
【０１９９】ビタビ復号器制御回路８０３は、実施の形
態２と同様にして、伝送制御情報復号回路２００１０か
ら出力された伝送モード／スロット情報によって、固定
系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を
認識する。図７（ａ）に示すように、各ＴＡＢ信号の後
ろ１０シンボルの第１シンボルが、パスメモリ２００２
１に入力される時点より、各ＴＡＢ信号の第１０シンボ
ルがパスメモリ２００２１に入力される時点まで確定状
態信号を生成してＡＣＳ回路８０５に出力する。
【０２００】ＡＣＳ回路８０５は、図７（ａ）〜（ｃ）
に示すように、ビタビ復号器制御回路８０３より出力さ
れる確定状態信号により、実施の形態２と同様にしてパ
スメトリックメモリ２００２０とパスメモリ２００２１
の制御を行う。また、ビタビ復号器制御回路８０３は、
各ＴＡＢ信号の先頭６シンボル、即ちたたみ込み回路１
００１４が１状態に確定するまで、がパスメモリ２００
２１に入力される区間について、状態削減信号を生成し
てＡＣＳ回路８０５に出力する。
【０２０１】ＡＣＳ回路８０５は、ビタビ復号器制御回
路８０３より出力される状態削減信号により、各ＴＡＢ
信号の先頭６シンボルについては、実施の形態４と同様
にして、パスメトリックメモリ２００２０とパスメモリ
２００２１の制御を行い、図１３に示すように、たたみ
込み回路１００１４が１状態に確定するまで状態数を半
分ずつに削減する。また、ビタビ復号器８０２は、以上
に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：
ｒ＝１／２）→伝送モードＢの制御以外は、従来例のビ
タビ復号器２０００２と同様の動作を行って、ビタビ復
号データを出力する。
【０２０２】以上に示した構成により、実施の形態２と
同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝
１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シ
ンボル系列の性質を利用したビタビ復号制御を行う。従
って、本実施の形態の誤り訂正回路８０１は、モード切
替後の伝送モードＢの影響を完全に遮断して、伝送モー
ド切替時にパスメモリ２００２１に残留しているモード
切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復
号データを出力することができる。かつ、ＴＭＣＣ（Ｂ
ＰＳＫ：ｒ＝１／２）のモード切替前の伝送モードの影
響も完全に遮断する。
【０２０３】更に、本実施の形態においては、各ＴＡＢ
信号の先頭６シンボルについて、状態削減信号によるビ
タビ復号制御を行う。従って、ＴＡＢ信号１６シンボル
全てについて、固定系列の性質を利用して、伝送モード
切替時のビタビ復号制御を行っていることになり、実施
の形態２と比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／
２）の実シンボルデータの誤り率をより低減することが
できる。
【０２０４】（実施の形態９） 本発明の実施の形態９における誤り訂正回路について、
図面を参照しながら説明する。図２５は本実施の形態に
おける誤り訂正回路９０１の構成を示すブロック図であ
る。図２５に示す誤り訂正回路９０１では、太い実線で
図示されたブロックが従来例と異なり、図９８の誤り訂
正回路２０００１のビタビ復号器２００００２に代え
て、状態削減信号及び固定ブランチ信号で制御されるビ
タビ復号器９０２が設けられ、状態削減信号及び固定ブ
ランチ信号を生成するビタビ復号器制御回路９０３が新
たに加わったことが特徴である。その他の各ブロック、
即ち高／低階層選択信号生成回路２０００３〜選局回路
２００１１が設けられていることは、図９８に示すもの
と同一である。
【０２０５】以上のように構成された誤り訂正回路９０
１の各ブロックとその動作について説明する。ただし、
ビタビ復号器９０２の出力以降の動作については、従来
例で示した通りなので説明を省略する。
【０２０６】図２６はビタビ復号器９０２の構成を示す
ブロック図であり、ビタビ復号器制御回路９０３も併せ
て図示されている。ビタビ復号器９０２は、デ・パンク
チャド・Ｓ／Ｐ回路２００１６と、点線部で示すビタビ
復号化回路９０４とを有している。ビタビ復号化回路９
０４は、ブランチメトリック計算回路２００１８と、Ａ
ＣＳ回路９０５と、パスメトリックメモリ２００２０
と、パスメモリ２００２１とを有している。本実施の形
態のビタビ復号器９０２は、図９に示す実施の形態３に
おけるビタビ復号器３０２と比較して、ＡＣＳ回路９０
５の内部構成のみが変わっている。
【０２０７】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御方法について、特にＴＡＢ信号の固定シ
ンボル系列の性質を利用した制御方法について説明す
る。本実施の形態の誤り訂正回路９０１においては、実
施の形態１と同様に、伝送制御情報復号回路２００１０
において復号された伝送モード／スロット情報がビタビ
復号器制御回路９０３に出力される。ビタビ復号器制御
回路９０３は、実施の形態３と同様にして、伝送モード
／スロット情報によって、固定系列シンボルであるＴＡ
Ｂ信号（ｗ１、ｗ２、ｗ３）を認識する。各ＴＡＢ信号
１６シンボルの第１シンボルがパスメモリ２００２１に
入力される時点より、各ＴＡＢ信号の第１６シンボルが
パスメモリ２００２１に入力される時点まで、固定ブラ
ンチ信号を生成してＡＣＳ回路９０５に出力する。
【０２０８】ＡＣＳ回路９０５は、図１０に示すよう
に、ビタビ復号器制御回路９０３より出力される固定ブ
ランチ信号により、実施の形態３と同様にして、パスメ
トリックメモリ２００２０とパスメモリ２００２１の制
御を行う。また、ビタビ復号器制御回路９０３は、各Ｔ
ＡＢ信号の先頭６シンボル、即ちたたみ込み回路１００
１４が１状態に確定するまでがパスメモリ２００２１に
入力される区間について、状態削減信号を生成してＡＣ
Ｓ回路９０５に出力する。
【０２０９】ＡＣＳ回路９０５は、図１３に示すよう
に、ビタビ復号器制御回路９０３より出力される状態削
減信号により、各ＴＡＢ信号の先頭６シンボルについて
は、実施の形態４と同様にして、パスメトリックメモリ
２００２０とパスメモリ２００２１の制御を行い、たた
み込み回路１００１４が１状態に確定するまで、状態数
を半分ずつに削減する。また、ビタビ復号器９０２は、
以上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳ
Ｋ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例
のビタビ復号器２０００２と同様の動作を行って、ビタ
ビ復号データを出力する。
【０２１０】以上に示した構成により、実施の形態３と
同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝
１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シ
ンボル系列全てを利用したビタビ復号制御を行う。従っ
て、本実施の形態の誤り訂正回路９０１は、モード切替
後の伝送モードＢの影響を遮断して、伝送モード切替時
にパスメモリ２００２１に残留しているモード切替前の
ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データ
を出力することができる。かつ、ＴＭＣＣ（ＢＰＳＫ：
ｒ＝１／２）のモード切替前の伝送モードの影響も完全
に遮断する。
【０２１１】更に、本実施の形態においては、各ＴＡＢ
信号の先頭６シンボルについて、状態削減信号によるビ
タビ復号制御を行っている。従って、ＴＡＢ信号１６シ
ンボル全てについて、固定ブランチや状態削減のよう
に、固定系列の性質を二重に利用して伝送モード切替時
のビタビ復号制御を行うことができる。このため実施の
形態３と比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）
の実シンボルデータの誤り率をより低減することができ
る。
【０２１２】（実施の形態１０） 本発明の実施の形態１０における誤り訂正回路につい
て、図面を参照しながら説明する。図２７は本実施の形
態における誤り訂正回路１００１の構成を示すブロック
図である。図２７に示す誤り訂正回路１００１では、太
い実線で図示されたブロックが従来例と異なり、図９８
の誤り訂正回路２０００１のビタビ復号器２０００２に
代えて、状態削減信号で制御されるビタビ復号器１００
２が設けられ、状態削減信号及びシンボル座標変換信号
を生成するビタビ復号器制御回路１００３と、シンボル
座標変換信号で制御される入力シンボル変換回路５０６
が新たに加わったことが特徴である。その他の各ブロッ
ク、即ち高／低階層選択信号生成回路２０００３〜選局
回路２００１１が設けられていることは、図９８に示す
ものと同一である。
【０２１３】以上のように構成された誤り訂正回路１０
０１の各ブロックとその動作について説明する。ただ
し、ビタビ復号器１００２の出力以降の動作について
は、従来例で示した通りなので説明を省略する。
【０２１４】図２８はビタビ復号器１００２の構成を示
すブロック図であり、ビタビ復号器制御回路１００３と
入力シンボル変換回路５０６も併せて図示されている。
ビタビ復号器１００２は、デ・パンクチャド・Ｓ／Ｐ回
路２００１６と、点線部で示すビタビ復号化回路１００
４とを有している。ビタビ復号化回路１００４は、ブラ
ンチメトリック計算回路２００１８と、ＡＣＳ回路１０
０５と、パスメトリックメモリ２００２０と、パスメモ
リ２００２１とを有している。本実施の形態のビタビ復
号器１００２は、実施の形態５におけるビタビ復号器２
０００２と比較して、ＡＣＳ回路１００５の内部構成の
みが変わっている。
【０２１５】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御方法について、特にＴＡＢ信号の固定シ
ンボル系列の性質を利用した制御方法について説明す
る。本実施の形態の誤り訂正回路１００１においては、
実施の形態１と同様に、伝送制御情報復号回路２００１
０において復号された伝送モード／スロット情報がビタ
ビ復号器制御回路１００３に出力される。
【０２１６】ビタビ復号器制御回路１００３は、実施の
形態５と同様にして、伝送制御情報復号回路２００１０
から出力された伝送モード／スロット情報によって、固
定系列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）
を認識する。図８７又は図１０８に示すように、ＴＭＣ
Ｃ（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号３２シン
ボル（ｗ２＝ xxx0B677h、又はｗ３＝ xxxF4988h）の
内、たたみ込み回路１００１４の状態が確定する後ろ２
０シンボルが入力シンボル変換回路５０６に入力される
区間については、シンボル座標変換信号を生成して、入
力シンボル変換回路５０６に出力する。入力シンボル変
換回路５０６は、実施の形態５と同様の動作を行って、
Ｉ／Ｑデータをビタビ復号器１００２に出力する。
【０２１７】また、ビタビ復号器制御回路１００３は、
各ＴＡＢ信号の先頭６シンボル、即ちたたみ込み回路１
００１４が１状態に確定するまでがパスメモリ２００２
１に入力される区間について、状態削減信号を生成して
ＡＣＳ回路１００５に出力する。ＡＣＳ回路１００５
は、ビタビ復号器制御回路１００３より出力される状態
削減信号により、各ＴＡＢ信号の先頭６シンボルについ
ては、実施の形態４と同様にして、パスメトリックメモ
リ２００２０とパスメモリ２００２１の制御を行い、図
１３に示すようにたたみ込み回路１００１４が１状態に
確定するまで、状態数を半分ずつに削減する。また、ビ
タビ復号器１００２は、以上に示した伝送モード切替
時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）→伝送モー
ドＢの制御以外は、従来例のビタビ復号器２０００２と
同様の動作を行ってビタビ復号データを出力する。
【０２１８】以上に示した構成により、実施の形態５と
同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝
１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シ
ンボル系列を利用したビタビ復号制御を行う。従って、
本実施の形態の誤り訂正回路１００１は、モード切替後
の伝送モードＢの影響を完全に遮断して、伝送モード切
替時にパスメモリ２００２１に残留しているモード切替
前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号デ
ータを出力することができる。かつ、ＴＭＣＣ（ＢＰＳ
Ｋ：ｒ＝１／２）のモード切替前の伝送モードの影響も
完全に遮断する。
【０２１９】更に、本実施の形態においては、各ＴＡＢ
信号の先頭６シンボルについて、状態削減信号によるビ
タビ復号制御を行う。従って、ＴＡＢ信号１６シンボル
全てについて、固定系列の性質を利用して伝送モード切
替時のビタビ復号制御を行っていることになる。従って
実施の形態５と比較して、ＴＭＣＣ（ＢＰＳＫ：ｒ＝１
／２）の実シンボルデータの誤り率をより低減すること
ができる。
【０２２０】（実施の形態１１） 本発明の実施の形態１１における誤り訂正回路につい
て、図面を参照しながら説明する。図２９は本実施の形
態における誤り訂正回路１１０１の構成を示すブロック
図である。図２９に示す誤り訂正回路１１０１では、太
い実線で図示されたブロックが従来例と異なり、図９８
の誤り訂正回路２０００１のビタビ復号器２０００２に
代えて、状態削減信号、固定ブランチ信号、及び確定状
態信号で制御されるビタビ復号器１１０２が設けられ、
状態削減信号、固定ブランチ信号、及び確定状態信号を
生成するビタビ復号器制御回路１１０３が新たに加わっ
たことが特徴である。その他の各ブロック、即ち高／低
階層選択信号生成回路２０００３〜選局回路２００１１
が設けられていることは、図９８に示すものと同一であ
る。
【０２２１】以上のように構成された誤り訂正回路１１
０１の各ブロックとその動作について説明する。ただ
し、ビタビ復号器１１０２の出力以降の動作について
は、従来例で示した通りなので説明を省略する。
【０２２２】図３０はビタビ復号器１１０２の構成を示
すブロック図であり、ビタビ復号器制御回路１１０３も
併せて図示している。図３０に示すように、ビタビ復号
器１１０２は、デ・パンクチャド・Ｓ／Ｐ回路２００１
６と、点線部で示すビタビ復号化回路１１０４とを有し
ている。ビタビ復号化回路１１０４は、ブランチメトリ
ック計算回路２００１８と、ＡＣＳ回路１１０５と、パ
スメトリックメモリ２００２０と、パスメモリ２００２
１とを有している。即ち、本実施の形態のビタビ復号器
１１０２は、実施の形態２のビタビ復号器２０２と比較
して、ＡＣＳ回路１１０５の内部構成のみが変わってい
る。
【０２２３】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御方法について、特にＴＡＢ信号の固定シ
ンボル系列の性質を利用した制御方法について説明す
る。
【０２２４】本実施の形態の誤り訂正回路１１０１にお
いては、実施の形態１と同様に、伝送制御情報復号回路
２００１０において復号された図８２の伝送モード／ス
ロット情報がビタビ復号器制御回路１１０３に出力され
る。ビタビ復号器制御回路１１０３は実施の形態２と同
様にして、伝送モード／スロット情報によって固定系列
シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認識
する。図７（ａ）に示すように、各ＴＡＢ信号の後ろ１
０シンボルの第１シンボルがパスメモリ２００２１に入
力される時点より、各ＴＡＢ信号の第１０シンボル（Ｓ
／Ｐ変換後の最終シンボル）がパスメモリ２００２１に
入力される時点まで確定状態信号を生成して図３０のＡ
ＣＳ回路１１０５に出力する。
【０２２５】ＡＣＳ回路１１０５は、図７（ａ）〜
（ｃ）に示すように、ビタビ復号器制御回路１１０３よ
り出力される確定状態信号により、実施の形態２と同様
にしてパスメトリックメモリ２００２０とパスメモリ２
００２１の制御を行う。また、ビタビ復号器制御回路１
１０３は、各ＴＡＢ信号の先頭６シンボル、即ち、たた
み込み回路１００１４が１状態に確定するまでがパスメ
モリ２００２１に入力される区間について、固定ブラン
チ信号と状態削減信号とを生成してＡＣＳ回路１１０５
に出力する。
【０２２６】ＡＣＳ回路１１０５は、図１０（ｂ）に示
すようにビタビ復号器制御回路１１０３より出力される
固定ブランチ信号により、各ＴＡＢ信号の先頭６シンボ
ルについては、実施の形態３と同様にしてパスメトリッ
クメモリ２００２０とパスメモリ２００２１の制御を行
う。更に、ＡＣＳ回路１１０５は、ビタビ復号器制御回
路１１０３より出力される状態削減信号により、各ＴＡ
Ｂ信号の先頭６シンボルについては、実施の形態４と同
様にして、パスメトリックメモリ２００２０とパスメモ
リ２００２１の制御を行い、図１３に示すようにたたみ
込み回路１００１４が１状態に確定するまで状態数を半
分ずつに削減する。また、ビタビ復号器１１０２は、以
上に示した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳ
Ｋ：ｒ＝１／２）→伝送モードＢの制御以外は、従来例
のビタビ復号器２０００２と同様の動作を行って、ビタ
ビ復号データを出力する。
【０２２７】以上に示した構成により、実施の形態２と
同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝
１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シ
ンボル系列の性質を利用したビタビ復号制御を行う。従
って、本実施の形態の誤り訂正回路１１０１は、モード
切替後の伝送モードＢの影響を完全に遮断して、伝送モ
ード切替時にパスメモリ２００２１に残留しているモー
ド切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ
復号データを出力することができる。かつ、ＴＭＣＣ
（ＢＰＳＫ：ｒ＝１／２）のモード切替前の伝送モード
の影響も完全に遮断することができる。
【０２２８】更に、本実施の形態においては、各ＴＡＢ
信号の先頭６シンボルについて、固定ブランチ信号と状
態削減信号によるビタビ復号制御を行う。従って、ＴＡ
Ｂ信号１６シンボル全てについて、固定系列の性質を利
用して伝送モード切替時のビタビ復号制御を行っている
ことになり、実施の形態２や６などと比較して、ＴＭＣ
Ｃ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータの誤り
率を更に低減することができる。
【０２２９】（実施の形態１２） 本発明の実施の形態１２における誤り訂正回路につい
て、図面を参照しながら説明する。図３１は本実施の形
態における誤り訂正回路１２０１の構成を示すブロック
図である。図３１に示す誤り訂正回路１２０１では、太
い実線で図示されたブロックが従来例と異なり、図９８
の誤り訂正回路２０００１のビタビ復号器２０００２に
代えて、状態削減信号及び固定ブランチ信号で制御され
るビタビ復号器１２０２が設けられ、状態削減信号、固
定ブランチ信号、及びシンボル座標変換信号を生成する
ビタビ復号器制御回路１２０３と、シンボル座標変換信
号で制御される入力シンボル変換回路５０６が新たに加
わったことが特徴である。その他の各ブロック、即ち高
／低階層選択信号生成回路２０００３〜選局回路２００
１１が設けられていることは、図９８に示すものと同一
である。
【０２３０】以上のように構成された誤り訂正回路１２
０１の各ブロックとその動作について説明する。ただ
し、ビタビ復号器１２０２の出力以降の動作については
従来例で示した通りなので説明を省略する。
【０２３１】図３２はビタビ復号器１２０２の構成を示
すブロック図であり、ビタビ復号器制御回路１２０３と
入力シンボル変換回路５０６も併せて図示している。ビ
タビ復号器１２０２は、デ・パンクチャド・Ｓ／Ｐ回路
２００１６と、点線部で示すビタビ復号化回路１２０４
とを有している。ビタビ復号化回路１２０４は、ブラン
チメトリック計算回路２００１８と、ＡＣＳ回路１２０
５と、パスメトリックメモリ２００２０と、パスメモリ
２００２１とを有している。即ち、本実施の形態のビタ
ビ復号器１２０２は、実施の形態５のビタビ復号器２０
００２と比較して、ＡＣＳ回路１２０５の内部構成のみ
が変わっている。
【０２３２】図１１８を用いて説明した発明の解決課題
に対して、伝送モードの切替時における本実施の形態の
ビタビ復号制御方法について、特にＴＡＢ信号の固定シ
ンボル系列の性質を利用した制御方法について説明す
る。
【０２３３】本実施の形態の誤り訂正回路１２０１にお
いては、実施の形態１と同様に、伝送制御情報復号回路
２００１０により復号された図８２の伝送モード／スロ
ット情報が、ビタビ復号器制御回路１２０３に出力され
る。ビタビ復号器制御回路１２０３は、実施の形態５と
同様にして、伝送モード／スロット情報によって固定系
列シンボルであるＴＡＢ信号（ｗ１、ｗ２、ｗ３）を認
識する。図８７又は図１０８に示すように、ＴＭＣＣ
（ＢＰＳＫ：ｒ＝１／２）の後ろＴＡＢ信号３２シンボ
ル（ｗ２＝ xxx0B677h、又はｗ３＝ xxxF4988h）の内、
たたみ込み回路１００１４の状態が確定する後ろ２０シ
ンボルが入力シンボル変換回路５０６に入力される区間
については、シンボル座標変換信号を生成して入力シン
ボル変換回路５０６に出力する。
【０２３４】入力シンボル変換回路５０６は、図１６に
示すように実施の形態５と同様の動作を行って、Ｉ／Ｑ
データをビタビ復号器１２０２に出力する。また、ビタ
ビ復号器制御回路１２０３は、各ＴＡＢ信号の先頭６シ
ンボル、即ち、たたみ込み回路１００１４の１状態に確
定するまでがパスメモリ２００２１に入力される区間に
ついて、固定ブランチ信号と状態削減信号を生成してＡ
ＣＳ回路１２０５に出力する。ＡＣＳ回路１２０５は、
図１０（ｂ）に示すように、ビタビ復号器制御回路１２
０３より出力される固定ブランチ信号により、各ＴＡＢ
信号の先頭６シンボルについては、実施の形態３と同様
にして、パスメトリックメモリ２００２０とパスメモリ
２００２１の制御を行う。更に、ＡＣＳ回路１２０５
は、図１３に示すように、ビタビ復号器制御回路１２０
３より出力される状態削減信号により、各ＴＡＢ信号の
先頭６シンボルについては、実施の形態４と同様にし
て、パスメトリックメモリ２００２０とパスメモリ２０
０２１の制御を行い、たたみ込み回路１００１４が１状
態に確定するまで状態数を半分ずつに削減する。
【０２３５】また、ビタビ復号器１２０２は、以上に示
した伝送モード切替時、即ちＴＭＣＣ（ＢＰＳＫ：ｒ＝
１／２）→伝送モードＢの制御以外は、従来例のビタビ
復号器２０００２と同様の動作を行ってビタビ復号デー
タを出力する。
【０２３６】以上に示した構成により、実施の形態５と
同様に、伝送モード切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝
１／２）のＴＡＢ信号（ｗ１、ｗ２又はｗ３）の固定シ
ンボル系列の性質を利用したビタビ復号制御を行う。従
って、本実施の形態の誤り訂正回路１２０１は、モード
切替後の伝送モードＢの影響を遮断して、伝送モード切
替時にパスメモリ２００２１に残留しているモード切替
前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号デ
ータを出力することができる。かつ、ＴＭＣＣ（ＢＰＳ
Ｋ：ｒ＝１／２）のモード切替前の伝送モードの影響も
遮断することができる。
【０２３７】更に、本実施の形態においては、各ＴＡＢ
信号の先頭６シンボルについて、固定ブランチ信号と状
態削減信号によるビタビ復号制御を行う。従って、ＴＡ
Ｂ信号１６シンボル全てについて、固定系列の性質を利
用して、伝送モード切替時のビタビ復号制御を行ってい
ることになり、実施の形態５や７などと比較して、ＴＭ
ＣＣ（ＢＰＳＫ：ｒ＝１／２）の実シンボルデータの誤
り率を更に低減することができる。
【０２３８】（実施の形態１３） 本発明の実施の形態１３における誤り訂正回路につい
て、図面を参照しながら説明する。図３３は本実施の形
態における誤り訂正回路１３０１の構成を示すブロック
図である。図３３に示す誤り訂正回路１３０１では、太
い実線で図示されたブロックが従来例と異なり、内部構
成が異なるデ・インターリーブ回路１３０２と選局回路
１３０３が設けられ、デ・インターリーブ回路１３０２
が選局回路１３０３の出力するスロット選択信号で制御
されるように構成したことが特徴である。その他の各ブ
ロック、即ちビタビ復号器２０００２〜シンボル／バイ
ト変換回路２０００４、ＭＰＥＧ同期バイト／ダミー・
スロット挿入回路２０００６〜伝送制御情報復号回路２
００１０の各機能は、図９８に示すものと同一である。
【０２３９】以上のように構成された誤り訂正回路１３
０１の各ブロックとその動作について説明する。ただ
し、デ・インターリーブ回路１３０２の入力以前と、出
力以降の動作については、従来例で示した通りなので説
明を省略する。
【０２４０】図３４はデ・インターリーブ回路１３０２
の構成例を示すブロック図である。デ・インターリーブ
回路１３０２は、書き込みアドレス生成回路１３０４
と、読み出しアドレス生成回路１３０５と、メモリ回路
１３０６とを有している。なお、デ・インターリーブを
行うために、本実施の形態のメモリ回路１３０６は２４
×８スロットの２バンク分のメモリ領域を使用するもの
としている。
【０２４１】発明が解決しようとする課題で説明したよ
うに、従来のデ・インターリーブ回路２０００５は不必
要なメモリ領域を使用して、デ・インターリーブを行っ
ている。本実施の形態のデ・インターリーブ回路は、こ
の問題点を解決するように構成されている。以下、本実
施の形態の動作について説明する。
【０２４２】従来例で示したと同様に、デ・インターリ
ーブ回路１３０２に入力されるデータ系列は、１フレー
ム（４８スロット）あたり、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２０スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の２種類のＴＳが図１０８（ｂ）のように入力されるも
のとする。
【０２４３】従来例においては、図１０９に示すよう
に、入力された１フレームあたり４８スロットの入力デ
ータ系列全てを、図１１０のメモリ回路２００２８に書
き込み、読み出しを行っていた。従ってデ・インターリ
ーブ回路２０００５からの出力データ系列は、図３５
（ａ）のようであった。
【０２４４】一方、本実施の形態のデ・インターリーブ
回路１３０２おいては、選局回路１３０３より出力され
るスロット選択信号により選局された１ＴＳ、この例の
場合、２４スロット／フレームのみのデータ系列を、メ
モリ回路１３０６に書き込み、読み出しを行うように制
御する。このため図３４の書き込みアドレス生成回路１
３０４と読み出しアドレス生成回路１３０５が、それぞ
れ選択された１ＴＳのスロットに対応したアドレスのみ
を生成し、メモリ回路１３０６に出力する。なお、選択
されていないＴＳに対応するスロットのアドレスはフリ
ーランとする。従って、デ・インターリーブ回路１３０
２からの出力データ系列は図３５（ｂ）のようになる。
【０２４５】以上の構成により、本実施の形態のインタ
ーリーブ回路１３０２は、選局される１ＴＳのみの入力
データ系列をメモリ回路１３０６に書き込み、読み出し
を行うことにより、使用するメモリ領域を半分に削減す
ることができる。
【０２４６】なお、本実施の形態では、ＴＳ１、ＴＳ２
ともそれぞれ１フレームあたり２４スロットずつを占有
するものとしたが、例えば、ＢＳデジタル放送の規格に
おいて、１ＴＳが占有する１フレームあたりの最大スロ
ット数が決められていれば、最大スロット数×８スロッ
トの２バンク分のメモリ領域を用意しておけばよく、メ
モリ回路１３０６が使用するメモリ領域は、本実施の形
態のように２４×８スロットの２バンク分に限らない。
【０２４７】また、上記実施の形態では、デ・インター
リーブ回路１３０２に入力されるデータ系列は、１フレ
ーム（４８スロット）あたり２種類のＴＳで、１種類の
ＴＳが選局されるものとした。ここで例えば、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１４スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝３／４）：４スロット （内、ダミー１スロット） ＴＳ３：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の３種類のＴＳが入力される場合を考える。即ち１トラ
ンスポンダに３ＴＳを割り当てる。１種類のＴＳが選局
される場合には、上述のように、選局された１ＴＳのみ
をメモリ回路１３０６に書き込み、読み出しを行えばよ
い。また、２種類のＴＳが選局される場合、例えばある
１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画とす
る場合には、選局された２ＴＳのみをメモリ回路１３０
６に書き込み、読み出しを行えばよい。この場合には、
ＢＳデジタル放送の規格において、１ＴＳが占有する１
フレームあたりの最大スロット数が決められていれば、
最大スロット数×８×２スロットの２バンク分のメモリ
領域を用意しておけばよい。他に、例えば８種類のＴＳ
が入力され、４種類のＴＳが選局された場合についても
同様である。
【０２４８】（実施の形態１４） 本発明の実施の形態１４における誤り訂正回路につい
て、図面を参照しながら説明する。図３６は本実施の形
態における誤り訂正回路１４０１の構成を示すブロック
図である。図３６に示す誤り訂正回路１４０１では、太
い実線で図示されたブロックが従来例と異なり、内部構
成が異なるデ・インターリーブ回路１４０２とデ・ラン
ダマイズ回路１４０７と選局回路１４０３が設けられ、
デ・インターリーブ回路１４０２とデ・ランダマイズ回
路１４０７が選局回路１４０３の出力するスロット選択
信号で制御されるように構成したことと、速度変換回路
２０００９が削除されたことが特徴である。その他の各
ブロック、即ちビタビ復号器２０００２〜シンボル／バ
イト変換回路２０００４、ＭＰＥＧ同期バイト／ダミー
・スロット挿入回路２０００６、ＲＳ復号回路２０００
８、伝送制御情報復号回路２００１０の各機能は、図９
８に示すものと同一である。
【０２４９】以上のように構成された誤り訂正回路１４
０１の各ブロックとその動作について説明する。ただ
し、デ・インターリーブ回路１４０２の入力以前と、デ
・ランダマイズ回路１４０７の出力以降の動作について
は、従来例で示した通りなので説明を省略する。
【０２５０】図３７はデ・インターリーブ回路１４０２
の構成例を示すブロック図である。デ・インターリーブ
回路１４０２は、書き込みアドレス生成回路１４０４
と、読み出しアドレス生成回路１４０５と、メモリ回路
１４０６とを有している。なお、デ・インターリーブを
行うために、本実施の形態のメモリ回路１４０６は２４
×８スロットの２バンク分のメモリ領域を使用するもの
とする。
【０２５１】発明が解決しようとする課題で説明したよ
うに、従来の誤り訂正回路２０００１は不必要な速度変
換回路を有している。本実施の形態のデ・インターリー
ブ回路及びデ・ランダマイズ回路１４０７は、この問題
点を解決するように構成されている。
【０２５２】従来例で示したと同様に、デ・インターリ
ーブ回路１４０２に入力されるデータ系列は、図１０８
（ｂ）に示すように、１フレーム（４８スロット）あた
り、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２０スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の２種類のＴＳが入力されるものとする。
【０２５３】従来例においては、デ・インターリーブ回
路２０００５からの出力データ系列は図３８（ａ）のよ
うであった。また、前述した実施の形態１３において
は、デ・インターリーブ回路１３０２からの出力データ
系列は、図３５（ｂ）のように選局されたＴＳに対応す
るスロットがバースト的に出力される。
【０２５４】本実施の形態においては、実施の形態１３
と同様に、選局回路１４０３より出力されるスロット選
択信号により選局された１ＴＳ、この例の場合は２４ス
ロット／フレームのみのデータ系列を、メモリ回路１４
０６に書き込みを行うように制御する。このため、書き
込みアドレス生成回路１４０４は、選択された１ＴＳの
スロットに対応したアドレスのみを生成し、メモリ回路
１４０６に出力する。なお、選択されていないＴＳに対
応するスロットのアドレスはフリーランとする。
【０２５５】また、選局回路１４０３より出力されるス
ロット選択信号により選局された１ＴＳのみのデータ系
列を、メモリ回路１４０６からバースト的にではなく、
連続的に読み出しを行うように制御する。このため、読
み出しアドレス生成回路１４０５は、選択された１ＴＳ
のスロットに対応したアドレスのみを書き込み速度の半
分（＝２４／４８）の速度で生成し、メモリ回路１４０
６に出力する。なお、選択されていないＴＳに対応する
スロットのアドレスは生成されず、飛ばされる。この場
合のデ・インターリーブ回路１４０２からの出力データ
系列は、図３８（ｂ）のようになる。
【０２５６】以上の構成により、本実施の形態のインタ
ーリーブ回路１４０２は、選局される１ＴＳのみの入力
データ系列をメモリ回路１４０６に書き込み、読み出し
を行うことにより、使用するメモリ領域を半分に削減す
ることができる。また、インターリーブ回路１４０２は
速度変換を行って、ＭＰＥＧ同期バイト／ダミー・スロ
ット挿入回路２０００６にデ・インターリーブされたデ
ータ系列を出力する。
【０２５７】なお、上記実施の形態では、ＴＳ１、ＴＳ
２ともそれぞれ１フレームあたり２４スロットずつを占
有するものとしたが、例えばＢＳデジタル放送の規格に
おいて、１ＴＳが占有する１フレームあたりの最大スロ
ット数が決められていれば、最大スロット数×８スロッ
トの２バンク分のメモリ領域を用意しておけばよく、メ
モリ回路１４０６が使用するメモリ領域は、上記実施の
形態のように２４×８スロットの２バンク分に限らな
い。
【０２５８】また、上記実施の形態では、デ・インター
リーブ回路１４０２に入力されるデータ系列は、１フレ
ーム（４８スロット）あたり、２種類のＴＳで構成さ
れ、１種類のＴＳが選局されるものとした。ここで例え
ば、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１４スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝３／４）：４スロット （内、ダミー１スロット） ＴＳ３：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の３種類のＴＳが入力される場合を考える。即ち１トラ
ンスポンダは３ＴＳで構成される。１種類のＴＳが選局
される場合には、上述のように、選局された１ＴＳのみ
をメモリ回路１４０６に書き込み、速度変換を行って、
１６／４８＝１／３の速度で読み出しを行えばよい。ま
た、２種類のＴＳが選局される場合、１ＴＳはモニタ表
示とし、１ＴＳはビデオ録画とする場合のように、選局
された２ＴＳのみをメモリ回路１４０６に書き込み、３
２／４８＝２／３の速度で読み出しを行えばよい。この
場合には、ＢＳデジタル放送の規格において、１ＴＳが
占有する１フレームあたりの最大スロット数が決められ
ていれば、最大スロット数×８×２スロットの２バンク
分のメモリ領域を用意しておけばよい。他に、例えば８
種類のＴＳが入力され、４種類のＴＳが選局された場合
についても同様である。
【０２５９】発明が解決しようとする課題で説明したよ
うに、上述のデ・インターリーブ回路１４０２を用いた
場合に、従来のデ・ランダマイズ回路２０００７に入力
されるデータ系列は連続したスロットではなく、飛び飛
びのスロットのデータ系列が入力されることになる。従
って、従来のデ・ランダマイズ回路２０００７を用いた
場合には、デ・ランダマイズを行うことができない。本
実施の形態のデ・ランダマイズ回路はこの問題点を解決
するように構成されている。この点についての動作説明
を以下にする。
【０２６０】図３９は本実施の形態におけるデ・ランダ
マイズ回路１４０７の構成を示すブロック図である。デ
・ランダマイズ回路１４０７は、破線部で示すＰＮ発生
回路１４０８と、Ｐ／Ｓ変換回路２００３０と、Ｓ／Ｐ
変換回路２００３１と、ゲート信号生成回路２００３２
と、ｅｘ−ｏｒ回路２００３３とを有している。ＰＮ発
生回路１４０８はスロット選択信号で制御される初期値
発生回路１４０９を含んで構成される。本実施の形態に
おけるデ・ランダマイズ回路１４０７は、図１１１に示
す従来例のデ・ランダマイズ回路２０００７に対して、
初期値発生回路１４０９が加わったことを特徴とする。
【０２６１】図３８（ｂ）に示すように、デ・インター
リーブ回路１４０２から出力されたデータ系列は、ＭＰ
ＥＧ同期バイト／ダミー・スロット挿入回路２０００６
において、各スロットの先頭にＭＰＥＧ同期バイトが挿
入される。かつ、伝送制御情報復号回路２００１０から
出力されたダミー・スロット情報に従って、ダミー・ス
ロット区間にＭＰＥＧヌル・パケットが挿入されて、図
４０に示すようなバイトデータ系列をデ・ランダマイズ
回路１４０７に出力する。
【０２６２】デ・ランダマイズ回路１４０７は、図４０
のデータ系列に対して、１スーパーフレームの周期でデ
・ランダマイズを行う。ＰＮ発生回路１４０８は、その
特性が生成多項式（1 ＋x14 ＋x15 ）で表現され、各ス
ーパーフレームの第１フレームの２バイト目でリセット
される。このときの初期値は“100101010000000 ”にな
る。Ｐ／Ｓ変換回路２００３０でビット系列に変換され
た入力データとＰＮ発生回路１４０８の出力値とが、ｅ
ｘ−ｏｒ回路２００３３で乗算される。この乗算結果は
Ｓ／Ｐ変換回路２００３１において、バイトデータ系列
に変換されて、図３６のＲＳ復号回路２０００８に出力
される。
【０２６３】但し、ゲート信号生成回路２００３２が生
成するゲート信号により、各スロット２０４バイトの先
頭バイト及びダミー・スロットの期間は、ＰＮ発生回路
１４０８がフリーランとしてｅｘ−ｏｒ回路２００３３
はデータの乗算を行わない。また、図４０においてＴＳ
１（１）〜ＴＳ１（２２）までは、ＰＮ発生回路１４０
８は連続的に動作を行う。しかしながら、初期値発生回
路１４０９はＴＳ１（２３）については、スロット選択
信号によりＴＳ１（２３）に対応した初期値を、スロッ
トの２バイト目でロードする。これは、図１０８（ｄ）
に示すように、ＴＳ１（２２）とＴＳ１（２３）が連続
的にランダマイズされていないからである。よって、図
３９の初期値発生回路１４０９は、スロット選択信号に
より、４８×８スロット分全ての２バイト目の初期値を
生成する構成にしておけばよい。
【０２６４】以上の構成により、本実施の形態のデ・ラ
ンダマイズ回路１４０７は、上述のデ・インターリーブ
回路１４０２を用いた場合にも対応してデ・ランダマイ
ズを行うことができ、速度変換回路２０００９を不要に
することができる。この場合、図１０８（ｅ）に示すよ
うなイネーブル信号、即ち１８８バイトのＭＰＥＧパケ
ット有効期間が‘Ｈ’となり、１６バイトのＲＳ符号の
パリティ区間が‘Ｌ’となる信号を生成するように、図
３６の選局回路１４０３を構成すればよい。
【０２６５】なお、本実施の形態においては、デ・ラン
ダマイズ回路１４０７におけるＰＮ発生をビットシリア
ルとしたが、８ビットパラレルのＰＮ発生としてもよ
い。その場合には、図３９のＰ／Ｓ変換回路２００３０
とＳ／Ｐ変換回路２００３１とを不要にすることができ
る。
【０２６６】（実施の形態１５） 本発明の実施の形態１５における誤り訂正回路につい
て、図面を参照しながら説明する。図４１は本実施の形
態における誤り訂正回路１５０１の構成を示すブロック
図である。図４１に示す誤り訂正回路１５０１では、太
い実線で示すように内部構成が異なる。速度変換回路１
５０２と選局回路１５０３が新たに設けられ、速度変換
回路１５０２が選局回路１５０３の出力するスロット選
択信号で制御されるように構成したことが特徴である。
その他の各ブロック、即ちビタビ復号器２０００２〜Ｒ
Ｓ復号回路２００８、伝送制御情報復号回路２００１０
の各機能は、図９８に示すものと同一である。
【０２６７】以上のように構成された誤り訂正回路１５
０１の各ブロックとその動作について説明する。ただ
し、速度変換回路１５０２の入力以前については、従来
例で示した通りなので説明を省略する。
【０２６８】図４２は速度変換回路１５０２の構成例を
示すブロック図である。点線部で示す速度変換回路１５
０２は、書き込みアドレス生成回路１５０４と、読み出
しアドレス生成回路１５０５と、メモリ回路１５０６と
を有している。なお、ＴＳの選択と速度変換を行うため
に、本実施の形態のメモリ回路１５０６は、２４スロッ
トのメモリ領域を使用する。なお、図４２には伝送制御
情報復号回路２００１０と選局回路１５０３も図示され
ている。
【０２６９】発明が解決しようとする課題で説明したよ
うに、従来の速度変換回路２０００９は、不必要なメモ
リ領域を使用して、ＴＳの選択と速度変換を行ってい
る。本実施の形態の速度変換回路１５０２はこの問題点
を解決するように構成されている。以下、本実施の形態
の速度変換回路１５０２の動作について説明する。
【０２７０】従来例で示したと同様に、速度変換回路１
５０２に入力されるデータ系列は、図１０８（ｄ）に示
すように、１フレーム（４８スロット）あたり、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：２０スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の２種類のＴＳが入力されるものとする。
【０２７１】図示しないＭＰＥＧ復号器より、選局情報
が図４２の選局回路１５０３に入力されると、選局回路
１５０３は、従来例と同様にして、伝送制御情報復号回
路２００１０より出力されるスロット番号情報より、速
度変換回路１５０２に対してＴＳの選択を行うためのス
ロット選択信号を出力する。従来例においては、速度変
換回路２０００９は、図１１４〜図１１７に示すよう
に、入力された４８スロットの入力データ系列全てを図
１１３のメモリ回路２００３６に書き込み、読み出して
いた。
【０２７２】一方、本実施の形態においては、選局回路
１５０３より出力されるスロット選択信号により、選局
された１ＴＳ、この例の場合は２４スロット／フレーム
のみのデータ系列をメモリ回路１５０６に書き込みを行
うように制御する。このため、書き込みアドレス生成回
路１５０４は、選択された１ＴＳのスロットに対応した
アドレスのみを生成し、メモリ回路１５０６に出力す
る。なお、選択されていないＴＳに対応するスロットの
アドレスはフリーランとする。
【０２７３】また、選局回路１５０３より出力されるス
ロット選択信号により、選局された１ＴＳのみのデータ
系列を、メモリ回路１５０６から連続的に読み出しを行
うように制御する。このため、読み出しアドレス生成回
路１５０５は、選択された１ＴＳのスロットに対応した
アドレスのみを、書き込み速度の半分（＝２４／４８）
の速度で生成し、メモリ回路１５０６に出力する。な
お、選択されていないＴＳに対応するスロットのアドレ
スは生成されず、飛ばされる。
【０２７４】以上の動作により、速度変換回路１５０２
からの出力データ系列は、図１０８（ｅ）のように従来
例と同じになる。また、読み出しアドレス生成回路１５
０５は図１０８（ｅ）に示すように、従来例と同様にメ
モリ回路１５０６より出力される２０４バイトの各スロ
ット毎に、１８８バイトのＭＰＥＧパケット有効期間が
‘Ｈ’となり、ＲＳ符号の１６バイトのパリティ区間で
‘Ｌ’となるイネーブル信号を生成し、図示しないＭＰ
ＥＧ復号器に出力する。
【０２７５】以上の構成により、本実施の形態の速度変
換回路１５０２は、選局される１ＴＳのみの入力データ
系列をメモリ回路１５０６に書き込み、読み出しを行う
ことにより、使用するメモリ領域を半分に削減すること
ができる。
【０２７６】なお、上記実施の形態では、ＴＳ１、ＴＳ
２とも１フレームあたりそれぞれ２４スロットずつを占
有するものとしたが、例えば、ＢＳデジタル放送の規格
において、１ＴＳが占有する１フレームあたりの最大ス
ロット数が決められていれば、その最大スロット数のメ
モリ領域を用意しておけばよく、メモリ回路１５０６が
使用するメモリ領域は、上記実施の形態のように２４ス
ロットに限らない。
【０２７７】また、上記実施の形態では、速度変換回路
１５０２に入力されるデータ系列は、１フレーム（４８
スロット）あたり２種類のＴＳで構成され、１種類のＴ
Ｓが選局されるものとした。ここで例えば、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１４スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝３／４）：４スロット （内、ダミー１スロット） ＴＳ３：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の３種類のＴＳが入力される場合を考える。
【０２７８】１種類のＴＳが選局される場合には、上述
のように、選局された１ＴＳのみをメモリ回路１５０６
に書き込み、速度変換を行って、１６／４８＝１／３の
速度で読み出しを行えばよい。また、２種類のＴＳが選
局される場合、例えばある１ＴＳはモニタ表示とし、他
の１ＴＳはビデオ録画とする場合には、選局された２Ｔ
Ｓのみをメモリ回路１５０６に書き込み、速度変換を行
って３２／４８＝２／３の速度で読み出しを行えばよ
い。この場合には、ＢＳデジタル放送の規格において、
１ＴＳが占有する１フレームあたりの最大スロット数が
決められていれば、最大スロット数×２スロットのメモ
リ領域を用意しておけばよい。他に、例えば８種類のＴ
Ｓが入力され、４種類のＴＳが選局された場合について
も同様である。
【０２７９】また、速度変換回路として、選局された複
数のＴＳを速度変換して、連続的に並列に出力する構成
も考えられる。図４３は並列出力の速度変換回路１５０
８を有する場合の誤り訂正回路１５０７の構成を示すブ
ロック図である。図４３に示す誤り訂正回路１５０７で
は、速度変換回路１５０８及び選局回路１５０９の内部
構成が、図４１の速度変換回路１５０２及び選局回路１
５０３の内部構成と比較して変わっている。その他の各
ブロック、即ちビタビ復号器２０００２〜ＲＳ復号回路
２０００８、伝送制御情報復号回路２００１０の各機能
は、図４１に示すものと同一である。
【０２８０】図４４は速度変換回路１５０８の構成例を
示すブロック図である。点線部で示す速度変換回路１５
０８は、書き込みアドレス生成回路１５１０と、読み出
しアドレス生成回路１５１１と、メモリ回路１５１２と
を有している。なお、ＴＳの選択と速度変換を行うため
に、本実施の形態のメモリ回路１５１２は３２スロット
のメモリ領域を使用する。また、図４４には、伝送制御
情報復号回路２００１０と選局回路１５０９も図示され
ている。
【０２８１】ここで、速度変換回路１５０８に入力され
るデータ系列を、１フレーム（４８スロット）あたり、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１４スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝３／４）：４スロット （内、ダミー１スロット） ＴＳ３：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の３種類のＴＳが入力される場合を考える。
【０２８２】２種類のＴＳが選局される場合、例えばあ
る１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画と
する場合には、選局された２ＴＳのみをメモリ回路１５
１２に書き込み、速度変換を行って、１／３（＝１６／
４８）の速度で２ＴＳを並列に読み出せばよい。他に例
えば、８種類のＴＳが入力され、４種類のＴＳが選局さ
れた場合についても同様である。
【０２８３】なお、上記実施の形態において、速度変換
回路１５０２又は速度変換回路１５０８は、１スロット
＝２０４バイトとし、パリティバイト１６バイトもメモ
リ回路１５０６又はメモリ回路１５１２に読み書きし、
イネーブル信号付きで出力する構成とした。この構成に
限らずに、パリティバイト１６バイトはメモリ回路１５
０６又はメモリ回路１５１２に読み書きしないで速度変
換を行う構成も考えられる。この場合には、メモリ回路
１５０６又はメモリ回路１５１２の使用領域を更に１８
８／２０４＝４７／５１に削減でき、読み出しアドレス
生成回路１５０５又は読み出しアドレス生成回路１５１
１はイネーブル信号を生成する必要がなくなる。４７／
５１の速度変換については、例えばカウント値が５１に
なると、リップル・キャリー（桁上げ）信号を出力する
カウンタ回路を設け、このカウンタ回路に４７ずつ入力
すれば実現は容易である。この場合、リップル・キャリ
ー信号が、入力の４７／５１の速度で出力される。
【０２８４】（実施の形態１６）本発明の実施の形態１
６における誤り訂正回路について、図面を参照しながら
説明する。図４５は本実施の形態における誤り訂正回路
１６０１の構成を示すブロック図である。図４５に示す
誤り訂正回路１６０１では、太い実線で示すようにデ・
インターリーブ回路１３０２と速度変換回路１６０２と
選局回路１６０３の内部構成が異なり、デ・インターリ
ーブ回路１３０２と速度変換回路１５０２とが選局回路
１５０３の出力するスロット選択信号で制御されるよう
に構成したことが特徴である。その他の各ブロック、即
ちビタビ復号器２０００２〜シンボル／バイト変換回路
２０００４、ＭＰＥＧ同期バイト／ダミー・スロット挿
入回路２０００６〜ＲＳ復号回路２０００８、伝送制御
情報復号回路２００１０は、図９８に示すものと同一で
ある。またデ・インターリーブ回路１３０２は図３３に
示すものと同一である。
【０２８５】以上のように構成された誤り訂正回路１６
０１の各ブロックとその動作について説明する。ただ
し、デ・インターリーブ回路１３０２の入力以前につい
ては、従来例で示した通りなので説明を省略する。
【０２８６】実施の形態１３で説明したように、図３５
（ｂ）に示すデ・インターリーブされたデータが、デ・
インターリーブ回路１３０２より出力される。１ＴＳの
１フレームあたりの有効スロット数は２４である。
【０２８７】デ・インターリーブ回路１３０２より出力
され、図３５（ｂ）に示すバイトデータ系列は、従来例
と同様にして、図４５のＭＰＥＧ同期バイト／ダミー・
スロット挿入回路２０００６、デ・ランダマイズ回路２
０００７、ＲＳ復号回路２０００８で処理されて、速度
変換回路１６０２に出力される。但し、図１０８（ｃ）
と図３５（ｂ）とを比較すれば分かるように、本実施の
形態の場合、１フレームあたりの有効スロット数は２４
である。従って、ＭＰＥＧ同期バイト／ダミー・スロッ
ト挿入回路２０００６、デ・ランダマイズ回路２０００
７、及びＲＳ復号回路２０００８で従来例と同様に処理
されても、有効スロットについては図１０８と同じデー
タ系列が出力されることになる。
【０２８８】図４６は速度変換回路１６０２の構成例を
示すブロック図である。点線部で示す速度変換回路１６
０２は、書き込みアドレス生成回路１６０４と、読み出
しアドレス生成回路１６０５と、メモリ回路１６０６と
を有している。なお、ＴＳの選択と速度変換を行うため
に、本実施の形態のメモリ回路１６０６は、２４スロッ
トのメモリ領域を使用する。また、図４６には伝送制御
情報復号回路２００１０と選局回路１６０３とが図示さ
れている。
【０２８９】図示しないＭＰＥＧ復号器より、選局情報
が選局回路１６０３に入力されると、選局回路１６０３
は従来例と同様にして、伝送制御情報復号回路２００１
０より出力されるスロット番号情報より、速度変換回路
１６０２に対してＴＳの選択を行うためのスロット選択
信号を出力する。選局回路１６０３より出力されるスロ
ット選択信号により選局された１ＴＳ、この例の場合は
２４スロット／フレームの有効スロットのみのデータ系
列を、実施の形態１５と同様にしてメモリ回路１６０６
に書き込みを行うように制御する。このため、書き込み
アドレス生成回路１６０４は、選択された１ＴＳのスロ
ットに対応したアドレスのみを生成し、メモリ回路１６
０６に出力する。なお、選択されていないＴＳ、即ち２
４スロット／フレームの無効スロットに対応するスロッ
トのアドレスは、フリーランとする。
【０２９０】また、スロット選択信号により選局された
１ＴＳのみのデータ系列を、実施の形態１５と同様にし
てメモリ回路１６０６から連続的に読み出しを行うよう
に制御する。このため、読み出しアドレス生成回路１６
０５は、選択された１ＴＳのスロットに対応したアドレ
スのみを書き込み速度の２４／４８＝１／２の速度で生
成し、メモリ回路１６０６に出力する。なお、選択され
ていないＴＳに対応するスロットのアドレスは生成され
ず、飛ばされる。
【０２９１】以上により、速度変換回路１６０２からの
出力データ系列は、図１０８（ｅ）に示すように従来例
と同じである。また、読み出しアドレス生成回路１６０
５は、従来例と同様に、メモリ回路１６０６より出力さ
れる２０４バイトの各スロット毎に、図１０８（ｅ）に
示すような１８８バイトのＭＰＥＧパケット有効期間が
‘Ｈ’であり、ＲＳ符号の１６バイトのパリティ区間が
‘Ｌ’であるイネーブル信号を生成し、図示しないＭＰ
ＥＧ復号器に出力する。
【０２９２】以上の構成により、本実施の形態の速度変
換回路１６０２は、デ・インターリーブ回路１３０２で
すでに選択された１ＴＳのみの入力データ系列が入力さ
れると、その１ＴＳのみのデータ系列をメモリ回路１６
０６に書き込み、読み出しを行うことにより、使用する
メモリ領域を半分に削減することができる。
【０２９３】なお、上記実施の形態では、ＴＳ１、ＴＳ
２とも１フレームあたりそれぞれ２４スロットずつを占
有するものとしたが、例えば、ＢＳデジタル放送の規格
において、１ＴＳが占有する１フレームあたりの最大ス
ロット数が決められていれば、その最大スロット数のメ
モリ領域を用意しておけばよく、メモリ回路１６０６が
使用するメモリ領域は、上記実施の形態のように２４ス
ロットに限らない。
【０２９４】また、上記実施の形態では、速度変換回路
１６０２に入力されるデータ系列は、１フレーム（４８
スロット）あたり２種類のＴＳで構成され、１種類のＴ
Ｓが選局されるものとした。ここで例えば、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１４スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝３／４）：４スロット （内、ダミー１スロット） ＴＳ３：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の３種類のＴＳが入力される場合を考える。１種類のＴ
Ｓが選局される場合には、上述のように選局された１Ｔ
Ｓのみをメモリ回路１６０６に書き込み、速度変換を行
って１６／４８＝１／３の速度で読み出しを行えばよ
い。また、２種類のＴＳが選局される場合、例えばある
１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画の場
合には、選局された２ＴＳのみをメモリ回路１６０６に
書き込み、速度変換を行って、３２／４８＝２／３の速
度で読み出しを行えばよい。この場合には、ＢＳデジタ
ル放送の規格において、１ＴＳが占有する１フレームあ
たりの最大スロット数が決められていれば、最大スロッ
ト数×２スロットのメモリ領域を用意しておけばよい。
他に、例えば８種類のＴＳが入力され、４種類のＴＳが
選局された場合についても同様である。
【０２９５】また、速度変換回路として、選局された複
数のＴＳを速度変換して、連続的に並列に出力する構成
も考えられる。図４７は並列出力の速度変換回路１６０
８を有する場合の誤り訂正回路１６０７の構成を示すブ
ロック図である。速度変換回路１６０８は、デ・インタ
ーリーブ回路１３０２ですでに選択された複数のＴＳを
速度変換して、連続的に並列に出力するものである。図
４７に示す誤り訂正回路１６０７では、デ・インターリ
ーブ回路１３０２、速度変換回路１６０８、選局回路１
６０９の内部構成が、図４１のデ・インターリーブ回路
２０００５、速度変換回路１５０２及び選局回路１５０
３の内部構成と比較して変わっている。その他の各ブロ
ック、即ちビタビ復号器２０００２、シンボル／バイト
変換回路２０００４、ＭＰＥＧ同期バイト／ダミー・ス
ロット挿入回路２０００６、デ・ランダマイズ回路２０
００７、ＲＳ復号回路２０００８、伝送制御情報復号回
路２００１０は、図４１に示すものと同一である。
【０２９６】図４８は速度変換回路１６０８の構成例を
示すブロック図である。点線部で示す速度変換回路１６
０８は、書き込みアドレス生成回路１６１０と、読み出
しアドレス生成回路１６１１と、メモリ回路１６１２と
を有している。なお、ＴＳの選択と速度変換を行うため
に、本実施の形態のメモリ回路１６１２は３２スロット
のメモリ領域を使用する。また、図４８には伝送制御情
報復号回路２００１０と選局回路１６０９とが図示され
ている。
【０２９７】ここで、速度変換回路１６０８に入力され
るデータ系列を、１フレーム（４８スロット）あたり、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１４スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝３／４）：４スロット （内、ダミー１スロット） ＴＳ３：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の３種類のＴＳが入力される場合を考える。
【０２９８】２種類のＴＳが選局される場合、例えばあ
る１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画と
する場合には、デ・インターリーブ回路１３０２ですで
に選択された２ＴＳのみをメモリ回路１６１２に書き込
み、速度変換を行って１６／４８＝１／３の速度で２Ｔ
Ｓを並列に読み出せばよい。他に、例えば８種類のＴＳ
が入力され、４種類のＴＳが選局された場合についても
同様である。
【０２９９】なお、上記実施の形態において、速度変換
回路１６０２又は速度変換回路１６０８は、１スロット
＝２０４バイトで、パリティバイト１６バイトもメモリ
回路１６０６又はメモリ回路１６１２に読み書きし、イ
ネーブル信号付きで出力する構成とした。この構成に限
らずに、パリティバイト１６バイトはメモリ回路１６０
６又はメモリ回路１６１２に読み書きしないで、速度変
換を行う構成も考えられる。この場合には、メモリ回路
１６０６又はメモリ回路１６１２の使用領域を更に１８
８／２０４＝４７／５１に削減でき、読み出しアドレス
生成回路１６０５又は読み出しアドレス生成回路１６１
１は、イネーブル信号を生成する必要がなくなる。４７
／５１の速度変換については、例えばカウント値が５１
になると、リップル・キャリー（桁上げ）信号を出力す
るカウンタ回路を設け、このカウンタ回路に４７ずつ入
力すれば実現は容易である。この場合、リップル・キャ
リー信号が、入力の４７／５１の速度で出力される。
【０３００】（実施の形態１７） 本発明の実施の形態１７における誤り訂正回路につい
て、図面を参照しながら説明する。なお、以下に示す実
施の形態においては、「ＴＭＣＣなし」、即ちスーパー
フレーム構造が時間的に一定である場合を前提としてい
る。本実施の形態における誤り訂正回路は、実施の形態
１〜１６で説明した誤り訂正回路において、各種制御情
報が周期的に生成される以外は、基本的には動作は同一
である。従って、同一動作の部分については説明を省略
する。
【０３０１】図４９は送信側の誤り訂正符号化装置１７
０１の構成例を示すブロック図である。本図に示す誤り
訂正符号化装置１７０１は、ＴＳ多重回路１０００２
と、ＲＳ符号化回路１０００３と、ランダマイズ回路１
０００４と、インターリーブ回路１０００５と、バイト
／シンボル変換回路１０００６と、たたみ込み符号化器
１０００７と、マッピング回路１０００８とを有し、図
７６に示す従来例の伝送制御情報生成回路１０００９に
代えて、ＴＡＢ／データ情報生成回路１７０２が設けら
れたことが特徴である。なお、ＴＳ多重回路１０００２
〜マッピング回路１０００８の各機能は、図７６に示す
ものと同一である。
【０３０２】図５０は、誤り訂正符号化装置１７０１に
おけるランダマイズ回路１０００４までの出力データ系
列を示すデータ配置図である。ここでのデータ配置で
は、図７７に示す「ＴＭＣＣあり」の場合と全く同じ流
れである。但し、図５０（ｄ）のスーパーフレーム構成
に示すように、各スロットの先頭バイトはインターリー
ブ後に、ＴＭＣＣの代わりに１フレームあたり１２バイ
トの信号に置き換えられる。これらの１２バイトの信号
は、前ＴＡＢ信号２バイトのＷ１、映像以外のデータ、
例えば文字多重データ８バイト、後ろＴＡＢ信号２バイ
トのＷ２又はＷ３である。
【０３０３】図５１は、バイト／シンボル変換回路１０
００６に入力されるスーパーフレーム構造のバイトデー
タ系列におけるデータ配置図である。図８７に示すよう
に、「ＴＭＣＣあり」の場合と比較して、ＴＭＣＣ実デ
ータ、即ち１フレームあたり８バイトが映像以外のデー
タ、例えば文字多重データ８バイトに置き換わっている
ことが特徴である。このこと以外は、図８７と同一のス
ーパーフレーム構造である。即ち、図４９のＴＡＢ／デ
ータ情報生成回路１７０２は、各フレーム毎に１２バイ
トの同期信号を、前ＴＡＢ信号（Ｗ１）２バイト、映像
以外の文字多重データを８バイト、後ろＴＡＢ信号（Ｗ
２又はＷ３）２バイトの順に生成する。また、ＴＡＢ／
データ情報生成回路１７０２は、周期的に一定の変調パ
ラメータを生成して出力する。
【０３０４】図５２は、バイト／シンボル変換回路１０
００６に入力されるスーパーフレーム構造の１フレーム
あたりのバイトデータ系列において、各伝送モードのス
ロット数の一例を示す説明図である。本図に示すよう
に、 ＴＣ−８ＰＳＫ（ｒ＝２／３）：４２スロット ＱＰＳＫ（ｒ＝３／４） ： ０スロット ＱＰＳＫ（ｒ＝１／２） ： ２スロット（内、ダミー１スロット） ＢＰＳＫ（ｒ＝１／２） ： ４スロット（内、ダミー３スロット） であり、時間的にこのスロット数は変化しないものとす
る。
【０３０５】図５３は、誤り訂正符号化装置１７０１の
入力から出力までの信号の流れをまとめた１フレームあ
たりのデータ配置図である。図９７（ｄ）の「ＴＭＣＣ
あり」２の場合と比較して、図５３（ｄ）はＴＭＣＣの
実データ、即ち１２８シンボル／フレームの部分が、文
字多重データ８バイトがたたみ込み符号化されたシンボ
ルに変わっているのみで、他の部分は同一である。
【０３０６】次に、誤り訂正符号化装置１７０１で誤り
訂正符号化されたデータ系列を誤り訂正復号する誤り訂
正回路について、図面を参照しながら以下に説明する。
【０３０７】図５４は、実施の形態１で説明したように
「ＴＭＣＣあり」の場合に対して、「ＴＭＣＣなし」の
場合、即ち実施の形態１７における誤り訂正回路１７０
３の構成例を示すブロック図である。この誤り訂正回路
１７０３では、太い実線で図示されたブロックが従来例
と異なる。本実施の形態の誤り訂正回路１７０３では、
切替制御信号で制御されるビタビ復号器１０２と、切替
制御信号を生成するビタビ復号器制御回路１０３とが設
けられ、実施の形態１〜１６における伝送制御情報復号
回路２００１０に代わって、制御信号発生回路１７０４
が設けられたことと、実施の形態１〜１６と内部構成が
異なる選局回路１７０５が設けられたことが特徴であ
る。その他の各ブロック、即ち高／低階層選択信号生成
回路２０００３〜速度変換回路２０００９が設けられて
いることは、図１に示すものと同一である。
【０３０８】このような構成の誤り訂正回路１７０３の
動作について説明する。図４９に示すような送信側の誤
り訂正符号化装置１７０１で誤り訂正符号化されたデー
タ系列は、図示しない直交変調器によって直交変調さ
れ、衛星伝送路を通して送信される。トランスポンダか
ら送信された信号は、受信側の図示しないＰＳＫ復調器
に入力されてＰＳＫ復調される。図９１に示すたたみ込
み回路１００１４の拘束長が７であり、ＴＡＢ信号区間
はＢＰＳＫで伝送されるため、ビタビ復号前のＴＡＢ信
号（ｗ１、ｗ２、ｗ３）は、それぞれ３２シンボル（３
２ビット）の内、先頭１２シンボルは不確定であるが、
残りの２０シンボルは図５１に示すようにｗ１（＝xxxE
CD28h ）、ｗ２（＝xxx0B677h ）、ｗ３（＝xxxF4988h
）と確定する。ＰＳＫ復調器は、選局情報により選局
が切り替えられると、まず遅延検波により復調を行い、
ｗ１、ｗ２、ｗ３を検出する。こうしてＰＳＫ復調器は
スーパーフレーム同期と絶対位相とを検出し、検出後は
同期検波を行ってＰＳＫ復調データ及びスーパーフレー
ム同期信号を、図５４の誤り訂正回路１７０３に出力す
る。
【０３０９】誤り訂正回路１７０３では、ＰＳＫ復調器
より出力されたスーパーフレーム同期信号により制御信
号発生回路１７０４が動作を行い、各種制御情報、即ち
伝送モード／スロット情報、伝送モード、ダミー・スロ
ット情報を一定の周期で生成して出力する。また、制御
信号発生回路１７０４は、ビタビ復号器１０２より出力
される各フレーム６４ビット（６４シンボル）の文字多
重データの部分のみを抜き取って出力する。
【０３１０】ビタビ復号器制御回路１０３は、実施の形
態１と同様にして、制御信号発生回路１７０４より出力
された伝送モード／スロット情報により切替制御信号を
生成して、ビタビ復号器１０２に出力する。ビタビ復号
器１０２は、図２に示す実施の形態１と同様の動作を行
う。
【０３１１】以上に示した誤り訂正回路１７０３の誤り
訂正能力は、実施の形態１の誤り訂正回路と同程度に確
保される。なお、実施の形態１と同様に、伝送モード切
替後の変調多値数が伝送モード切替前より大きい場合、
又は変調多値数が同じで符号化率が大きい場合のみ、切
替制御信号を生成する構成にしてもよい。
【０３１２】また、実施の形態１と同様に、スーパーフ
レーム同期信号（ＢＰＳＫ：ｒ＝１／２）の前後の伝送
モード切替時においては、ビタビ復号器制御回路１０３
は切替制御信号を生成しないような構成にしてもよい。
この場合には、固定シンボル系列の性質を利用したビタ
ビ復号制御方法が考えられる。これについては実施の形
態１８、１９にて説明する。
【０３１３】（実施の形態１８）本発明の実施の形態１
８における誤り訂正回路について、図面を参照しながら
説明する。なお、本実施の形態においても「ＴＭＣＣな
し」で、スーパーフレーム構造が時間的に一定の場合に
ついて説明する。
【０３１４】図５５は、実施の形態２で説明した「ＴＭ
ＣＣあり」の場合に対して、「ＴＭＣＣなし」の場合の
誤り訂正回路１８０１の構成例を示すブロック図であ
る。この誤り訂正回路１８０１は、図５に示す実施の形
態２の誤り訂正回路２０１において、内部構成の異なる
選局回路１７０５が設けられたことと、伝送制御情報復
号回路２００１０に代わって制御信号発生回路１７０４
が設けられたことが特徴である。その他の各ブロック、
即ちビタビ復号器２０２〜ビタビ復号器制御回路２０
３、高／低階層選択信号生成回路２０００３〜速度変換
回路２０００９の各機能は図５に示すものと同一であ
る。
【０３１５】本実施の形態の誤り訂正回路１８０１にお
いては、実施の形態２の場合と同様に、ビタビ復号器制
御回路２０３が制御信号発生回路１７０４より出力され
た伝送モード／スロット情報により確定状態信号を生成
して、図６のビタビ復号器２０２に出力する。ビタビ復
号器２０２は図７に示すように実施の形態２と同様の動
作を行う。また、制御信号発生回路１７０４は、ビタビ
復号器２０２より出力される各フレーム６４ビット（６
４シンボル）の文字多重データの部分のみを抜き取って
出力する。
【０３１６】以上に示した誤り訂正回路１８０１の誤り
訂正能力は、実施の形態２の誤り訂正回路と同程度に確
保される。なお、実施の形態２と同様に、ビタビ復号器
制御回路２０３は、確定状態信号を生成するシンボル期
間は１シンボル以上、最大１０シンボルまでの間で任意
に選択可能であり、どのシンボルを選択するかも任意で
ある。
【０３１７】（実施の形態１９） 本発明の実施の形態１９における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３１８】図５６は、実施の形態３で説明を行った
「ＴＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の
誤り訂正回路１９０１の構成例を示すブロック図であ
る。この誤り訂正回路１９０１は、図８に示す実施の形
態３の誤り訂正回路３０１において、内部構成の異なる
選局回路１７０５が設けられたことと、伝送制御情報復
号回路２００１０に代わって制御信号発生回路１７０４
が設けられたことが特徴である。その他の各ブロック、
即ちビタビ復号器３０２〜ビタビ復号器制御回路３０
３、高／低階層選択信号生成回路２０００３〜速度変換
回路２０００９の各機能は、図８に示すものと同一であ
る。
【０３１９】本実施の形態の誤り訂正回路１９０１にお
いては、実施の形態３の場合と同様にして、ビタビ復号
器制御回路３０３が制御信号発生回路１７０４より出力
された伝送モード／スロット情報により固定ブランチ信
号を生成して、図９のビタビ復号器３０２に出力する。
ビタビ復号器３０２は、図１０に示すように実施の形態
３と同様の動作を行う。また、制御信号発生回路１７０
４は、ビタビ復号器３０２より出力される各フレーム６
４ビット（６４シンボル）の文字多重データの部分のみ
を抜き取って出力する。
【０３２０】以上に示した誤り訂正回路１９０１の誤り
訂正能力は、実施の形態３の誤り訂正回路と同程度に確
保される。
【０３２１】（実施の形態２０） 本発明の実施の形態２０における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３２２】図５７は、実施の形態４で説明した「ＴＭ
ＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂
正回路２００１の構成例を示すブロック図である。この
誤り訂正回路２００１は、図１１に示す実施の形態４の
誤り訂正回路４０１において、内部構成の異なる選局回
路１７０５が設けられたことと、伝送制御情報復号回路
２００１０に代わって、制御信号発生回路１７０４が設
けられたことが特徴である。その他の各ブロック、即ち
ビタビ復号器４０２〜ビタビ復号器制御回路４０３、高
／低階層選択信号生成回路２０００３〜速度変換回路２
０００９の各機能は、図１１に示すものと同一である。
【０３２３】本実施の形態の誤り訂正回路２００１にお
いては、実施の形態４と同様にして、ビタビ復号器制御
回路４０３が制御信号発生回路１７０４より出力された
伝送モード／スロット情報により状態削減信号を生成し
て、図１２のビタビ復号器４０２に出力する。ビタビ復
号器４０２は、図１３に示すように実施の形態３と同様
の動作を行う。また制御信号発生回路１７０４は、ビタ
ビ復号器４０２より出力される各フレーム６４ビット
（６４シンボル）の文字多重データの部分のみを抜き取
って出力する。
【０３２４】以上に示した誤り訂正回路２００１の誤り
訂正能力は、実施の形態４の誤り訂正回路と同程度に確
保される。
【０３２５】（実施の形態２１） 本発明の実施の形態２１における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３２６】図５８は、実施の形態５で説明した「ＴＭ
ＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂
正回路２１０１の構成例を示すブロック図である。この
誤り訂正回路２００１は、図１４に示す実施の形態５の
誤り訂正回路５０１において、内部構成の異なる選局回
路１７０５が設けられたことと、伝送制御情報復号回路
２００１０に代わって制御信号発生回路１７０４が設け
られたことが特徴である。その他の各ブロック、即ち入
力シンボル変換回路５０６、ビタビ復号器制御回路５０
３、ビタビ復号器２０００２〜速度変換回路２０００９
の各機能は、図１４に示すものと同一である。
【０３２７】本実施の形態の誤り訂正回路２１０１にお
いては、ビタビ復号器制御回路５０３が、制御信号発生
回路１７０４より出力された伝送モード／スロット情報
によりシンボル座標変換信号を生成して、図１５に示す
入力シンボル変換回路５０６に出力することは、実施の
形態５と同様である。入力シンボル変換回路５０６は、
図１６に示すように、実施の形態５と同様の動作を行
う。また、制御信号発生回路１７０４は、ビタビ復号器
５０２より出力される各フレーム６４ビット（６４シン
ボル）の文字多重データの部分のみを抜き取って出力す
る。
【０３２８】以上に示した誤り訂正回路２１０１の誤り
訂正能力は、実施の形態５の誤り訂正回路と同程度に確
保される。
【０３２９】（実施の形態２２） 本発明の実施の形態２２における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３３０】図５９は、実施の形態６で説明した「ＴＭ
ＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂
正回路２２０１の構成例を示すブロック図である。この
誤り訂正回路２２０１は、図１９に示す実施の形態６の
誤り訂正回路６０１において、内部構成の異なる選局回
路１７０５が設けられたことと、伝送制御情報復号回路
２００１０に代わって、制御信号発生回路１７０４が設
けられたことが特徴である。その他の各ブロック、即ち
ビタビ復号器６０２〜ビタビ復号器制御回路６０３、高
／低階層選択信号生成回路２０００３〜速度変換回路２
０００９の各機能は、図１９に示すものと同一である。
【０３３１】本実施の形態の誤り訂正回路２２０１にお
いては、実施の形態６と同様にして、ビタビ復号器制御
回路６０３が制御信号発生回路１７０４より出力された
伝送モード／スロット情報により確定状態信号と固定ブ
ランチ信号を生成して、図２０のビタビ復号器６０２に
出力する。ビタビ復号器６０２は実施の形態６と同様の
動作を行う。また、制御信号発生回路１７０４は、ビタ
ビ復号器６０２より出力される各フレーム６４ビット
（６４シンボル）の文字多重データの部分のみを抜き取
って出力する。
【０３３２】以上に示した誤り訂正回路２２０１の誤り
訂正能力は、実施の形態６の誤り訂正回路と同程度に確
保される。
【０３３３】（実施の形態２３） 本発明の実施の形態２３における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３３４】図６０は、実施の形態７で説明した「ＴＭ
ＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂
正回路２３０１の構成例を示すブロック図である。この
誤り訂正回路２３０１は、図２１に示す実施の形態７の
誤り訂正回路７０１において、内部構成の異なる選局回
路１７０５が設けられたことと、伝送制御情報復号回路
２００１０に代わって、制御信号発生回路１７０４が設
けられたことが特徴である。その他の各ブロック、即ち
入力シンボル変換回路５０６、ビタビ復号器７０２〜ビ
タビ復号器制御回路７０３、高／低階層選択信号生成回
路２０００３〜速度変換回路２０００９の各機能は、図
２１に示すものと同一である。
【０３３５】本実施の形態の誤り訂正回路２３０１にお
いては、実施の形態７の場合と同様にして、ビタビ復号
器制御回路７０３が制御信号発生回路１７０４より出力
された伝送モード／スロット情報によりシンボル座標変
換信号を生成して入力シンボル変換回路５０６に出力
し、また固定ブランチ信号を生成して図２２のビタビ復
号器７０２に出力する。入力シンボル変換回路５０６と
ビタビ復号器７０２は、実施の形態７と同様の動作を行
う。また、制御信号発生回路１７０４は、ビタビ復号器
７０２より出力される各フレーム６４ビット（６４シン
ボル）の文字多重データの部分のみを抜き取って出力す
る。
【０３３６】以上に示した誤り訂正回路２３０１の誤り
訂正能力は、実施の形態７の誤り訂正回路と同程度に確
保される。
【０３３７】（実施の形態２４） 本発明の実施の形態２４における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３３８】図６１は、実施の形態８で説明した「ＴＭ
ＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂
正回路２４０１の構成例を示すブロック図である。この
誤り訂正回路２４０１は、図２３に示す実施の形態８の
誤り訂正回路８０１において、内部構成の異なる選局回
路１７０５が設けられたことと、伝送制御情報復号回路
２００１０に代わって、制御信号発生回路１７０４が設
けられたことが特徴である。その他の各ブロック、即ち
ビタビ復号器８０２〜ビタビ復号器制御回路８０３、高
／低階層選択信号生成回路２０００３〜速度変換回路２
０００９の各機能は、図２３に示すものと同一である。
【０３３９】本実施の形態の誤り訂正回路２４０１にお
いては、実施の形態８の場合と同様にして、ビタビ復号
器制御回路８０３が制御信号発生回路１７０４より出力
された伝送モード／スロット情報により確定状態信号と
状態削減信号を生成して、図２４のビタビ復号器８０２
に出力する。ビタビ復号器８０２は、実施の形態８と同
様の動作を行う。また、制御信号発生回路１７０４は、
ビタビ復号器８０２より出力される各フレーム６４ビッ
ト（６４シンボル）の文字多重データの部分のみを抜き
取って出力する。
【０３４０】以上に示した誤り訂正回路２４０１の誤り
訂正能力は、実施の形態８の誤り訂正回路と同程度に確
保される。
【０３４１】（実施の形態２５） 本発明の実施の形態２５における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３４２】図６２は、実施の形態９で説明した「ＴＭ
ＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り訂
正回路２５０１の構成例を示すブロック図である。この
誤り訂正回路２５０１は、図２５に示す実施の形態９の
誤り訂正回路９０１において、内部構成の異なる選局回
路１７０５が設けられたことと、伝送制御情報復号回路
２００１０に代わって、制御信号発生回路１７０４が設
けられたことが特徴である。その他の各ブロック、即ち
ビタビ復号器９０２〜ビタビ復号器制御回路９０３、高
／低階層選択信号生成回路２０００３〜速度変換回路２
０００９の各機能は、図２５に示すものと同一である。
【０３４３】本実施の形態の誤り訂正回路２５０１にお
いては、実施の形態９の場合と同様にして、ビタビ復号
器制御回路９０３が制御信号発生回路１７０４より出力
された伝送モード／スロット情報により固定ブランチ信
号と状態削減信号を生成して、図２６のビタビ復号器９
０２に出力する。ビタビ復号器９０２は実施の形態９と
同様の動作を行う。また、制御信号発生回路１７０４
は、ビタビ復号器９０２より出力される各フレーム６４
ビット（６４シンボル）の文字多重データの部分のみを
抜き取って出力する。
【０３４４】以上に示した誤り訂正回路２５０１の誤り
訂正能力は、実施の形態９の誤り訂正回路と同程度に確
保される。
【０３４５】（実施の形態２６） 本発明の実施の形態２６における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について、説明を行う。
【０３４６】図６３は、実施の形態１０で説明した「Ｔ
ＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り
訂正回路２６０１の構成例を示すブロック図である。こ
の誤り訂正回路２６０１は、図２７に示す実施の形態１
０の誤り訂正回路１００１において、内部構成の異なる
選局回路１７０５が設けられたことと、伝送制御情報復
号回路２００１０に代わって、制御信号発生回路１７０
４が設けられたことが特徴である。その他の各ブロッ
ク、即ち入力シンボル変換回路５０６、ビタビ復号器１
００２〜ビタビ復号器制御回路１００３、高／低階層選
択信号生成回路２０００３〜速度変換回路２０００９の
各機能は、図２７に示すものと同一である。
【０３４７】本実施の形態の誤り訂正回路２６０１にお
いては、実施の形態１０の場合と同様にして、ビタビ復
号器制御回路１００３が制御信号発生回路１７０４より
出力された伝送モード／スロット情報によりシンボル座
標変換信号を生成して入力シンボル変換回路５０６に出
力し、また状態削減信号を生成して図２８のビタビ復号
器１００２に出力する。入力シンボル変換回路５０６と
ビタビ復号器１００２は、実施の形態１０と同様の動作
を行う。また、制御信号発生回路１７０４は、ビタビ復
号器１００２より出力される各フレーム６４ビット（６
４シンボル）の文字多重データの部分のみを抜き取って
出力する。
【０３４８】以上に示した誤り訂正回路２６０１の誤り
訂正能力は、実施の形態１０の誤り訂正回路と同程度に
確保される。
【０３４９】（実施の形態２７） 本発明の実施の形態２７における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３５０】図６４は、実施の形態１１で説明した「Ｔ
ＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り
訂正回路２７０１の構成例を示すブロック図である。こ
の誤り訂正回路２７０１は、図２９に示す実施の形態１
１の誤り訂正回路１１０１において、内部構成の異なる
選局回路１７０５が設けられたことと、伝送制御情報復
号回路２００１０に代わって、制御信号発生回路１７０
４が設けられたことが特徴である。その他の各ブロッ
ク、即ちビタビ復号器１１０２〜ビタビ復号器制御回路
１１０３、高／低階層選択信号生成回路２０００３〜速
度変換回路２０００９の各機能は、図２９に示すものと
同一である。
【０３５１】本実施の形態の誤り訂正回路２７０１にお
いては、実施の形態１１の場合と同様にして、ビタビ復
号器制御回路１１０３が制御信号発生回路１７０４より
出力された伝送モード／スロット情報により、確定状態
信号、固定ブランチ信号、状態削減信号を生成して、図
３０のビタビ復号器１１０２に出力する。ビタビ復号器
１１０２は実施の形態１１と同様の動作を行う。また、
制御信号発生回路１７０４は、ビタビ復号器１１０２よ
り出力される各フレーム６４ビット（６４シンボル）の
文字多重データの部分のみを抜き取って出力する。
【０３５２】以上に示した誤り訂正回路２７０１の誤り
訂正能力は、実施の形態１１の誤り訂正回路と同程度に
確保される。
【０３５３】（実施の形態２８） 本発明の実施の形態２８における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３５４】図６５は、実施の形態１２で説明した「Ｔ
ＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り
訂正回路２８０１の構成例を示すブロック図である。こ
の誤り訂正回路２８０１は、図３１に示す実施の形態１
２の誤り訂正回路１２０１において、内部構成が異なる
選局回路１７０５が設けられたことと、伝送制御情報復
号回路２００１０に代わって、制御信号発生回路１７０
４が設けられたことが特徴である。その他の各ブロッ
ク、即ち入力シンボル変換回路５０６、ビタビ復号器１
２０２〜ビタビ復号器制御回路１２０３、高／低階層選
択信号生成回路２０００３〜速度変換回路２０００９の
各機能は、図３１に示すものと同一である。
【０３５５】本実施の形態の誤り訂正回路２８０１にお
いては、実施の形態１２の場合と同様にして、ビタビ復
号器制御回路１２０３が制御信号発生回路１７０４より
出力された伝送モード／スロット情報によりシンボル座
標変換信号を生成して入力シンボル変換回路５０６に出
力し、また固定ブランチ信号と状態削減信号とを生成し
て図３２のビタビ復号器１２０２に出力する。入力シン
ボル変換回路５０６とビタビ復号器１２０２とは、実施
の形態１２と同様の動作を行う。また制御信号発生回路
１７０４は、ビタビ復号器１２０２より出力される各フ
レーム６４ビット（６４シンボル）の文字多重データの
部分のみを抜き取って出力する。
【０３５６】以上に示した誤り訂正回路２８０１の誤り
訂正能力は、実施の形態１２の誤り訂正回路と同程度に
確保される。
【０３５７】（実施の形態２９） 本発明の実施の形態２９における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３５８】図６６は、実施の形態１３で説明した「Ｔ
ＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り
訂正回路２９０１の構成例を示すブロック図である。こ
の誤り訂正回路２９０１は、図３３に示す実施の形態１
３の誤り訂正回路１３０１において、内部構成の異なる
選局回路１７０５が設けられたことと、伝送制御情報復
号回路２００１０に代わって、制御信号発生回路１７０
４が設けられたことが特徴である。その他の各ブロッ
ク、即ちデ・インターリーブ回路１３０２、ビタビ復号
器２０００２〜シンボル／バイト変換回路２０００４、
ＭＰＥＧ同期バイト／ダミー・スロット挿入回路２００
０６〜速度変換回路２０００９の各機能は、図３３に示
すものと同一である。
【０３５９】本実施の形態の誤り訂正回路２９０１にお
いては、図８４に示す相対ＴＳ／ＴＳ対応表と図８３に
示す相対ＴＳ／スロット情報は既知とし、時間的に一定
である。従って、選局回路１７０５は、既知である相対
ＴＳ／ＴＳ対応表と相対ＴＳ／スロット情報を有し、そ
れらの情報よりスロット選択信号を生成して、図３４の
デ・インターリーブ回路１３０２に出力する。デ・イン
ターリーブ回路１３０２は、図３５に示すように実施の
形態１３と同様の動作を行う。
【０３６０】以上に示した誤り訂正回路２９０１の誤り
訂正能力は、実施の形態１３の誤り訂正回路と同程度に
確保される。
【０３６１】なお、実施の形態１３と同様に、例えばＢ
Ｓデジタル放送の規格において、１ＴＳが占有する１フ
レームあたりの最大スロット数が決められていれば、最
大スロット数×８スロットの２バンク分のメモリ領域を
用意しておけばよく、メモリ回路１３０６が使用するメ
モリ領域は、実施の形態１３と同様に２４×８スロット
の２バンク分に限らない。
【０３６２】また、実施の形態１３と同様に例えば、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１４スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝３／４）：４スロット （内、ダミー１スロット） ＴＳ３：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の３種類のＴＳが入力される場合を考える。即ち１トラ
ンスポンダに３ＴＳを割り当てる。１種類のＴＳが選局
される場合には、実施の形態１３と同様に、選局された
１ＴＳのみをメモリ回路１３０６に書き込み、読み出し
を行えばよい。また、２種類のＴＳが選局される場合、
例えばある１ＴＳはモニタ表示とし、他の１ＴＳはビデ
オ録画とする場合には、選局された２ＴＳのみをメモリ
回路１３０６に書き込み、読み出しを行えばよい。この
場合には、ＢＳデジタル放送の規格において、１ＴＳが
占有する１フレームあたりの最大スロット数が決められ
ていれば、最大スロット数×８×２スロットの２バンク
分のメモリ領域を用意しておけばよい。他に、例えば８
種類のＴＳが入力され、４種類のＴＳが選局された場合
についても同様である。
【０３６３】（実施の形態３０） 本発明の実施の形態３０における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３６４】図６７は、実施の形態１４で説明した「Ｔ
ＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り
訂正回路３００１の構成例を示すブロック図である。こ
の誤り訂正回路３００１は、図３６に示す実施の形態１
４の誤り訂正回路１４０１において、内部構成の異なる
選局回路１７０５が設けられたことと、伝送制御情報復
号回路２００１０に代わって、制御信号発生回路１７０
４が設けられたことが特徴である。その他の各ブロッ
ク、即ちデ・インターリーブ回路１４０２、デ・ランダ
マイズ回路１４０７、ビタビ復号器２０００２〜シンボ
ル／バイト変換回路２０００４、ＭＰＥＧ同期バイト／
ダミー・スロット挿入回路２０００６、ＲＳ復号回路２
０００８〜速度変換回路２０００９の各機能は、図３６
に示すものと同一である。
【０３６５】本実施の形態の誤り訂正回路３００１にお
いては、実施の形態２９の場合と同様にして、選局回路
１７０５がスロット選択信号を生成して、図３７のデ・
インターリーブ回路１４０２と図３９のデ・ランダマイ
ズ回路１４０７とに出力する。デ・インターリーブ回路
１４０２とデ・ランダマイズ回路１４０７とは、図３８
（ｂ）及び図４０に示すように実施の形態１４と同様の
動作を行う。
【０３６６】以上に示した誤り訂正回路３００１の誤り
訂正能力は、実施の形態１４の誤り訂正回路と同程度に
確保される。
【０３６７】なお、実施の形態１４と同様に、例えばＢ
Ｓデジタル放送の規格において、１ＴＳが占有する１フ
レームあたりの最大スロット数が決められていれば、最
大スロット数×８スロットの２バンク分のメモリ領域を
用意しておけばよく、メモリ回路１４０６が使用するメ
モリ領域は、実施の形態１４と同様に２４×８スロット
の２バンク分に限らない。
【０３６８】また、実施の形態１４と同様に例えば、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１４スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝３／４）：４スロット （内、ダミー１スロット） ＴＳ３：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の３種類のＴＳが入力される場合を考える。即ち１トラ
ンスポンダに３ＴＳを割り当てる。１種類のＴＳが選局
される場合には、実施の形態１４と同様に、選局された
１ＴＳのみをメモリ回路１４０６に書き込み、速度変換
を行って１６／４８＝１／３の速度で読み出しを行えば
よい。また、２種類のＴＳが選局される場合、例えばあ
る１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画と
する場合には、選局された２ＴＳのみをメモリ回路１４
０６に書き込み、３２／４８＝２／３の速度で読み出し
を行えばよい。この場合には、ＢＳデジタル放送の規格
において、１ＴＳが占有する１フレームあたりの最大ス
ロット数が決められていれば、最大スロット数×８×２
スロットの２バンク分のメモリ領域を用意しておけばよ
い。他に、例えば８種類のＴＳが入力され、４種類のＴ
Ｓが選局された場合についても同様である。
【０３６９】また、本実施の形態の場合、実施の形態１
４と同様にして、図１０８（ｅ）に示すようなイネーブ
ル信号、即ち１８８バイトのＭＰＥＧパケット有効期間
が‘Ｈ’となり、１６バイトのＲＳ符号のパリティ区間
が‘Ｌ’となる信号は、図６７の選局回路１７０５が生
成すればよい。
【０３７０】なお、本実施の形態においては、デ・ラン
ダマイズ回路１４０７におけるＰＮ発生をビットシリア
ルとしたが、８ビットパラレルのＰＮ発生としてもよ
い。その場合には、Ｐ／Ｓ変換回路２００３０とＳ／Ｐ
変換回路２００３１を不要にすることができる。
【０３７１】（実施の形態３１） 本発明の実施の形態３１における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３７２】図６８は、実施の形態１５で説明した「Ｔ
ＭＣＣあり」に対して、「ＴＭＣＣなし」の場合の誤り
訂正回路３１０１の構成例を示すブロック図である。こ
の誤り訂正回路３１０１は、図４１に示す実施の形態１
５の誤り訂正回路１５０１において、内部構成の異なる
選局回路１７０５が設けられたことと、伝送制御情報復
号回路２００１０に代わって、制御信号発生回路１７０
４が設けられたことが特徴である。その他の各ブロッ
ク、即ち速度変換回路１５０２、ビタビ復号器２０００
２〜ＲＳ復号回路２０００８の各機能は図４１に示すも
のと同一である。
【０３７３】本実施の形態の誤り訂正回路３１０１にお
いては、実施の形態２９の場合と同様にして、選局回路
１７０５がスロット選択信号を生成して図６９の速度変
換回路１５０２に出力する。速度変換回路１５０２は実
施の形態１５と同様の動作を行う。
【０３７４】以上に示した誤り訂正回路３１０１の誤り
訂正能力は、実施の形態１５の誤り訂正回路と同程度に
確保される。
【０３７５】なお、実施の形態１５と同様に、例えばＢ
Ｓデジタル放送の規格において、１ＴＳが占有する１フ
レームあたりの最大スロット数が決められていれば、そ
の最大スロット数のメモリ領域を用意しておけばよく、
メモリ回路１５０６が使用するメモリ領域は、実施の形
態１５と同様に２４スロットに限らない。
【０３７６】また、実施の形態１５と同様に例えば、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１４スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝３／４）：４スロット （内、ダミー１スロット） ＴＳ３：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／２）：４スロット （内、ダミー３スロット） の３種類のＴＳが入力される場合を考える。即ち１トラ
ンスポンダに３ＴＳを割り当てる。１種類のＴＳが選局
される場合には、実施の形態１５と同様に、選局された
１ＴＳのみをメモリ回路１５０６に書き込み、速度変換
を行って１６／４８＝１／３の速度で読み出しを行えば
よい。また、２種類のＴＳが選局される場合、例えばあ
る１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画と
する場合には、選局された２ＴＳのみをメモリ回路１５
０６に書き込み、速度変換を行って３２／４８＝２／３
の速度で読み出しを行えばよい。この場合には、ＢＳデ
ジタル放送の規格において、１ＴＳが占有する１フレー
ムあたりの最大スロット数が決められていれば、最大ス
ロット数×２スロットのメモリ領域を用意しておけばよ
い。他に、例えば８種類のＴＳが入力され、４種類のＴ
Ｓが選局された場合についても同様である。
【０３７７】また、実施の形態１５で説明を行ったよう
に、速度変換回路１５０８は、選局された複数のＴＳを
速度変換して、連続的に並列に出力するような構成も考
えられる。
【０３７８】図７０は、図４３に示した「ＴＭＣＣあ
り」の場合の誤り訂正回路１５０７に対して、「ＴＭＣ
Ｃなし」の場合の並列出力の機能を有する誤り訂正回路
３１０２の構成例を示すブロック図である。この誤り訂
正回路３１０２は、図４３に示す実施の形態１５の誤り
訂正回路１５０７において、内部構成の異なる選局回路
１７０５が設けられたことと、伝送制御情報復号回路２
００１０に代わって、制御信号発生回路１７０４が設け
られたことが特徴である。その他の各ブロック、即ち速
度変換回路１５０８、ビタビ復号器２０００２〜ＲＳ復
号回路２０００８）の各機能は図４３に示すものと同一
である。
【０３７９】速度変換回路１５０８は、選局回路１７０
５より出力されたスロット選択信号により、図７１に示
すように実施の形態１５と同様の動作を行う。
【０３８０】以上に示した誤り訂正回路３１０２の誤り
訂正能力は、実施の形態１５の誤り訂正回路と同程度に
確保される。
【０３８１】なお、パリティバイトの１６バイトは、メ
モリ回路１５０６又はメモリ回路１５１２に読み書きし
ないで、速度変換を行うような構成も考えられる。この
場合には、メモリ回路１５０６又はメモリ回路１５１２
の使用領域を１８８／２０４＝４７／５１に削減でき、
読み出しアドレス生成回路１５０５又は読み出しアドレ
ス生成回路１５１１はイネーブル信号を生成する必要が
なくなる。４７／５１の速度変換については、例えばカ
ウント値が５１になると、リップル・キャリー（桁上
げ）信号を出力するカウンタ回路を設け、このカウンタ
回路に４７ずつ入力すれば実現は容易である。この場合
リップル・キャリー信号が入力の４７／５１の速度で出
力される。
【０３８２】（実施の形態３２） 本発明の実施の形態３２における誤り訂正回路につい
て、図面を参照しながら説明する。なお、本実施の形態
においても「ＴＭＣＣなし」で、スーパーフレーム構造
が時間的に一定の場合について説明する。
【０３８３】図７２は、「ＴＭＣＣあり」の場合の誤り
訂正回路１６０１に対して、「ＴＭＣＣなし」の場合の
誤り訂正回路３２０１の構成例を示すブロック図であ
る。この誤り訂正回路３２０１は、図４５に示す実施の
形態１６の誤り訂正回路１６０１において、内部構成の
異なる選局回路１７０５が設けられたことと、伝送制御
情報復号回路２００１０に代わって、制御信号発生回路
１７０４が設けられたことが特徴である。その他の各ブ
ロック、即ちデ・インターリーブ回路１３０２、速度変
換回路１６０２、ビタビ復号器２０００２〜シンボル／
バイト変換回路２０００４、ＭＰＥＧ同期バイト／ダミ
ー・スロット挿入回路２０００６〜ＲＳ復号回路２００
０８の各機能は、図４５に示すものと同一である。
【０３８４】本実施の形態の誤り訂正回路３２０１にお
いては、実施の形態２９で説明したように、図３５
（ｂ）に示すデ・インターリーブされたデータが、デ・
インターリーブ回路１３０２より出力される。１ＴＳで
１フレームあたりの有効スロット数は２４である。
【０３８５】図３５（ｂ）に示すように、デ・インター
リーブ回路１３０２より出力されたバイトデータ系列
は、従来例と同様にしてＭＰＥＧ同期バイト／ダミー・
スロット挿入回路２０００６、デ・ランダマイズ回路２
０００７、ＲＳ復号回路２０００８で処理されて、速度
変換回路１６０２に出力される。選局回路１７０５は実
施の形態２９と同様にして、スロット選択信号を生成し
て図７３の速度変換回路１６０２に出力する。速度変換
回路１６０２は実施の形態１６と同様の動作を行う。
【０３８６】以上に示した誤り訂正回路３２０１の誤り
訂正能力は、実施の形態１６の誤り訂正回路と同程度に
確保される。
【０３８７】なお、実施の形態１６と同様に、例えばＢ
Ｓデジタル放送の規格において、１ＴＳが占有する１フ
レームあたりの最大スロット数が決められていれば、そ
の最大スロット数のメモリ領域を用意しておけばよく、
メモリ回路１６０６が使用するメモリ領域は、実施の形
態１６と同様に２４スロットに限らない。
【０３８８】また、実施の形態１６と同様に例えば、 ＴＳ１：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１４スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝１／２）：２スロット （内、ダミー１スロット） ＴＳ２：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＱＰＳＫ（ｒ＝３／４）：４スロット （内、ダミー１スロット） ＴＳ３：＜高階層の画像＞ＴＣ−８ＰＳＫ ：１２スロット ＜低階層の画像＞ＢＰＳＫ（ｒ＝１／2 ）：４スロット （内、ダミー３スロット） の３種類のＴＳが入力される場合を考える。即ち１トラ
ンスポンダに３ＴＳを割り当てる。１種類のＴＳが選局
される場合には、実施の形態１６と同様に、選局された
１ＴＳのみをメモリ回路１６０６に書き込み、速度変換
を行って１６／４８＝１／３の速度で読み出しを行えば
よい。また、２種類のＴＳが選局される場合、例えばあ
る１ＴＳはモニタ表示とし、他の１ＴＳはビデオ録画と
する場合には、選局された２ＴＳのみをメモリ回路１６
０６に書き込み、速度変換を行って３２／４８＝２／３
の速度で読み出しを行えばよい。この場合には、ＢＳデ
ジタル放送の規格において、１ＴＳが占有する１フレー
ムあたりの最大スロット数が決められていれば、最大ス
ロット数×２スロットのメモリ領域を用意しておけばよ
い。他に、例えば８種類のＴＳが入力され、４種類のＴ
Ｓが選局された場合についても同様である。
【０３８９】また、実施の形態１６で説明を行ったよう
に、速度変換回路１６０８は、選局された複数のＴＳを
速度変換して、連続的に並列に出力するような構成も考
えられる。
【０３９０】図７４は、「ＴＭＣＣあり」の場合の誤り
訂正回路１６０７に対して、「ＴＭＣＣなし」の場合の
並列出力の機能を有する誤り訂正回路３２０２の構成例
を示すブロック図である。この誤り訂正回路３２０２
は、図４７に示す実施の形態１６の誤り訂正回路１６０
７において、内部構成の異なる選局回路１７０５が設け
られたことと、伝送制御情報復号回路２００１０に代わ
って、制御信号発生回路１７０４が設けられたことが特
徴である。その他の各ブロック、即ちデ・インターリー
ブ回路１３０２、速度変換回路１６０８、ビタビ復号器
２０００２〜シンボル／バイト変換回路２０００４、Ｍ
ＰＥＧ同期バイト／ダミー・スロット挿入回路２０００
６〜ＲＳ復号回路２０００８の各機能は、図４３に示す
ものと同一である。
【０３９１】速度変換回路１６０８は、図７５に示すよ
うに選局回路１７０５より出力されたスロット選択信号
により、実施の形態１６と同様の動作を行う。
【０３９２】以上に示した誤り訂正回路３２０２の誤り
訂正能力は、実施の形態１６の誤り訂正回路と同程度に
確保される。
【０３９３】なお、実施の形態１６と同様に、１６バイ
トのパリティバイトは、メモリ回路１６０６又はメモリ
回路１６１２に読み書きしないで速度変換を行うような
構成も考えられる。この場合には、メモリ回路１６０６
又はメモリ回路１６１２の使用領域を１８８／２０４＝
４７／５１に削減でき、読み出しアドレス生成回路１６
０５又は読み出しアドレス生成回路１６１１は、イネー
ブル信号を生成する必要がなくなる。４７／５１の速度
変換については、例えばカウント値が５１になると、リ
ップル・キャリー（桁上げ）信号を出力するカウンタ回
路を設け、このカウンタ回路に４７ずつ入力すれば実現
は容易である。この場合、リップル・キャリー信号が入
力の４７／５１の速度で出力される。
【０３９４】なお、上記実施の形態１において、誤り訂
正回路１０１は、現在審議中のＢＳデジタル放送の標準
方式に準拠し、図７６の誤り訂正符号化装置１０００１
で符号化されたデータ系列をビタビ復号し、伝送モード
切替後の伝送モードＢの影響を完全に遮断して、伝送モ
ード切替時にパスメモリ２００２１に残留している伝送
モード切替前の伝送モードＡのビタビ復号データを出力
する構成としている。
【０３９５】しかしながら、送信フレームが複数の変調
方式と複数の符号化率のシンボルによって構成され、フ
レーム毎に各シンボルの変調方式・符号化率に関する情
報が伝送制御情報として含まれ、各フレームのシンボル
は異なる変調方式及び符号化率を越えて、連続的に１つ
のたたみ込み符号化器でたたみ込み符号化されて伝送さ
れたデータ系列を、上記実施の形態１と同様な構成によ
りビタビ復号する。そして伝送モード切替後の伝送モー
ドＢの影響を完全に遮断して、伝送モード切替時にパス
メモリ２００２１に残留している伝送モード切替前の伝
送モードＡのビタビ復号データを出力できることは明ら
かである。
【０３９６】また、上記実施の形態２〜１２において、
誤り訂正回路２０１、３０１、４０１、５０１、６０
１、７０１、８０１、９０１、１００１、１１０１、及
び１２０１は、現在審議中のＢＳデジタル放送の標準方
式に準拠し、図７６の誤り訂正符号化装置１０００１に
おいて符号化されたデータ系列をビタビ復号する。そし
て、ＴＭＣＣの前後に付加されているＴＡＢ信号の固定
シンボル系列の性質を利用して、ＴＭＣＣの伝送モード
切替時の前後の伝送モードの影響を完全に遮断して、伝
送モード切替時にパスメモリ２００２１に残留している
ＴＭＣＣのビタビ復号データを出力する構成としてい
る。
【０３９７】しかしながら、送信フレームが複数の変調
方式と複数の符号化率のシンボルによって構成され、変
調方式及び符号化率の切替時において、切替前の最終シ
ンボルに続いて終結のための固定シンボル系列を含む場
合を有し、フレーム毎に各シンボルの変調方式・符号化
率に関する情報が伝送制御情報として含まれ、各フレー
ムのシンボルは異なる変調方式及び符号化率を越えて、
連続的に１つのたたみ込み符号化器でたたみ込み符号化
されて伝送されたデータ系列を、上記実施の形態２〜１
２と同様な構成によりビタビ復号する。そして、固定シ
ンボル系列の性質を利用して、伝送モード切替後の伝送
モードＢの影響を完全に遮断して、伝送モード切替時に
パスメモリ２００２１に残留している伝送モード切替前
の伝送モードＡのビタビ復号データを出力できることは
明らかである。
【０３９８】また、上記実施の形態１３において、誤り
訂正回路１３０１は、現在審議中のＢＳデジタル放送の
標準方式に準拠し、図７６の誤り訂正符号化装置１００
０１において符号化されたデータ系列をデ・インターリ
ーブし、選局されたＴＳのみをメモリ回路１３０６に読
み書きすることにより、使用するメモリ領域を削減する
構成としている。
【０３９９】しかしながら、複数のＭＰＥＧトランスポ
ート・ストリームを多重した伝送フォーマットで伝送を
行う伝送方式において、ＭＰＥＧトランスポート・スト
リームの各パケット単位のデータ系列をスロットとし、
１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレ
ームとするとき、各スロットのトランスポート・ストリ
ーム番号情報が、スーパーフレーム内に伝送制御情報と
して含まれ、スーパーフレーム内において、スロット単
位で深さＮのインターリーブがＭスロット分行われて送
信されるデータ系列を、上記実施の形態１３と同様な構
成により、デ・インターリーブし、選局されたＴＳのみ
をメモリ回路１３０６に読み書きすることにより、使用
するメモリ領域を削減できることは明らかである。
【０４００】また、上記実施の形態１４において、誤り
訂正回路１４０１は、現在審議中のＢＳデジタル放送の
標準方式に準拠し、図７６の誤り訂正符号化装置１００
０１において符号化されたデータ系列をデ・インターリ
ーブするとともに、選局されたＴＳのみを速度変換して
出力する構成としている。
【０４０１】しかしながら、複数のＭＰＥＧトランスポ
ート・ストリームを多重した伝送フォーマットで伝送を
行う伝送方式において、ＭＰＥＧトランスポート・スト
リームの各パケット単位のデータ系列をスロットとし、
１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレ
ームとするとき、各スロットのトランスポート・ストリ
ーム番号情報が、スーパーフレーム内に伝送制御情報と
して含まれ、スーパーフレーム内において、スロット単
位で深さＮのインターリーブがＭスロット分行われて送
信されるデータ系列を、上記実施の形態１４と同様な構
成により、デ・インターリーブするとともに、選局され
たＴＳのみを速度変換して出力できることは明らかであ
る。
【０４０２】また、上記実施の形態１４において、誤り
訂正回路１４０１は、現在審議中のＢＳデジタル放送の
標準方式に準拠し、図７６の誤り訂正符号化装置１００
０１において符号化されたデータ系列が、デ・インター
リーブされ、選局されたＴＳのみを速度変換して出力さ
れたデータ系列を、４８×８スロット分（１スーパーフ
レーム分）全ての２バイト目の初期値を生成可能な初期
値発生回路１４０９を設けてデ・ランダマイズを行う構
成としている。
【０４０３】しかしながら、複数のＭＰＥＧトランスポ
ート・ストリームを多重した伝送フォーマットで伝送を
行う伝送方式において、ＭＰＥＧトランスポート・スト
リームの各パケット単位のデータ系列をスロットとし、
１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレ
ームとするとき、各スロットのトランスポート・ストリ
ーム番号情報が、スーパーフレーム内に伝送制御情報と
して含まれ、スーパーフレーム単位で、連続でランダマ
イズが行われて送信されるデータ系列を、上記実施の形
態１４と同様な構成により、デ・ランダマイズを行うこ
とができることは明らかである。
【０４０４】また、上記実施の形態１５において、誤り
訂正回路１５０１及び誤り訂正回路１５０７は、現在審
議中のＢＳデジタル放送の標準方式に準拠し、図７６の
誤り訂正符号化装置１０００１において符号化されたデ
ータ系列を速度変換し、選局されたＴＳのみをメモリ回
路１５０６又はメモリ回路１５１２に読み書きすること
により、使用するメモリ領域を削減する構成としてい
る。
【０４０５】しかしながら、複数のＭＰＥＧトランスポ
ート・ストリームを多重した伝送フォーマットで伝送を
行う伝送方式において、ＭＰＥＧトランスポート・スト
リームの各パケット単位のデータ系列をスロットとし、
１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレ
ームとするとき、各スロットのトランスポート・ストリ
ーム番号情報を、スーパーフレーム内に伝送制御情報と
して含んで伝送されるデータ系列を、上記実施の形態１
５と同様な構成により速度変換し、選局されたＴＳのみ
をメモリ回路１５０６又はメモリ回路１５１２に読み書
きすることにより、使用するメモリ領域を削減できるこ
とは明らかである。
【０４０６】また、上記実施の形態１６において、誤り
訂正回路１６０１及び誤り訂正回路１６０７は、現在審
議中のＢＳデジタル放送の標準方式に準拠し、図７６の
誤り訂正符号化装置１０００１において符号化されたデ
ータ系列をデ・インターリーブし、デ・インターリーブ
回路１３０２から選局されたＴＳのみが出力され、速度
変換回路１６０２又は速度変換回路１６０８がデータ系
列を速度変換し、選局されたＴＳのみをメモリ回路１６
０６又はメモリ回路１６１２に読み書きすることによ
り、使用するメモリ領域を削減する構成としている。
【０４０７】しかしながら、複数のＭＰＥＧトランスポ
ート・ストリームを多重した伝送フォーマットで伝送を
行う伝送方式において、ＭＰＥＧトランスポート・スト
リームの各パケット単位のデータ系列をスロットとし、
１フレーム＝Ｍスロット、１スーパーフレーム＝Ｎフレ
ームとするとき、各スロットのトランスポート・ストリ
ーム番号情報が、スーパーフレーム内に伝送制御情報と
して含まれ、スーパーフレーム内において、スロット単
位で深さＮのインターリーブがＭスロット分行われて送
信されるデータ系列を、上記実施の形態１６と同様な構
成により、デ・インターリーブし、デ・インターリーブ
回路１３０２から選局されたＴＳのみが出力され、速度
変換回路１６０２又は速度変換回路１６０８がデータ系
列を速度変換し、選局されたＴＳのみをメモリ回路１６
０６又はメモリ回路１６１２に読み書きすることによ
り、使用するメモリ領域を削減できることは明らかであ
る。
【０４０８】また、上記実施の形態１７において、誤り
訂正回路１７０３は、現在審議中のＢＳデジタル放送の
標準方式において、「ＴＭＣＣなし」、即ちスーパーフ
レーム構造が時間的に一定とした図４９の誤り訂正符号
化装置１７０１において、図５３のように符号化された
データ系列をビタビ復号し、伝送モード切替後の伝送モ
ードＢの影響を完全に遮断して、伝送モード切替時にパ
スメモリ２００２１に残留している伝送モード切替前の
伝送モードＡのビタビ復号データを出力する構成として
いる。
【０４０９】しかしながら、送信側のデータ系列が複数
の変調方式と複数の符号化率のシンボルによって構成さ
れ、各シンボルは異なる変調方式及び符号化率を越え
て、連続的に１つのたたみ込み符号化器でたたみ込み符
号化されて伝送されたデータ系列を、上記実施の形態１
７と同様な構成によりビタビ復号し、伝送モード切替後
の伝送モードＢの影響を完全に遮断して、伝送モード切
替時にパスメモリ２００２１に残留している伝送モード
切替前の伝送モードＡのビタビ復号データを出力できる
ことは明らかである。
【０４１０】また、上記実施の形態１８〜２８におい
て、誤り訂正回路１８０１，１９０１，２００１，２１
０１，２２０１，２３０１，２４０１，２５０１，２６
０１，２７０１，２８０１は、現在審議中のＢＳデジタ
ル放送の標準方式において、「ＴＭＣＣなし」、即ちス
ーパーフレーム構造が時間的に一定とした図４９の誤り
訂正符号化装置１７０１において、図５３のように符号
化されたデータ系列をビタビ復号し、文字多重データの
前後に付加されているＴＡＢ信号の固定シンボル系列の
性質を利用して、文字多重データの伝送モード切替時の
前後の伝送モードの影響を完全に遮断して、伝送モード
切替時にパスメモリ２００２１に残留している文字多重
データのビタビ復号データを出力する構成としている。
【０４１１】しかしながら、送信側のデータ系列が複数
の変調方式と複数の符号化率のシンボルによって構成さ
れ、変調方式及び符号化率の切替時において、切替前の
最終シンボルに続いて終結のための固定シンボル系列を
含む場合を有し、各シンボルは異なる変調方式及び符号
化率を越えて、連続的に１つのたたみ込み符号化器でた
たみ込み符号化されて伝送されたデータ系列を、上記実
施の形態１８〜２８と同様な構成によりビタビ復号し、
固定シンボル系列の性質を利用して、伝送モード切替後
の伝送モードＢの影響を完全に遮断して、伝送モード切
替時にパスメモリ２００２１に残留している伝送モード
切替前の伝送モードＡのビタビ復号データを出力できる
ことは明らかである。
【０４１２】また、上記実施の形態２９において、誤り
訂正回路２９０１は、現在審議中のＢＳデジタル放送の
標準方式において、「ＴＭＣＣなし」、即ちスーパーフ
レーム構造が時間的に一定とした図４９の誤り訂正符号
化装置１７０１において、図９７のように符号化された
データ系列をデ・インターリーブし、選局されたスロッ
トのみをメモリ回路１３０６に読み書きすることによ
り、使用するメモリ領域を削減する構成としている。
【０４１３】しかしながら、伝送フォーマットにおい
て、最小単位の固定長データ系列をスロットとし、１フ
レーム＝Ｍスロット、１スーパーフレーム＝Ｎフレーム
とするとき、スーパーフレーム内において、スロット単
位で深さＮのインターリーブがＭスロット分行われて送
信されるデータ系列を、上記実施の形態２９と同様な構
成によりデ・インターリーブし、選局されたスロットの
みをメモリ回路１３０６に読み書きすることにより、使
用するメモリ領域を削減できることは明らかである。
【０４１４】また、上記実施の形態３０において、誤り
訂正回路３００１は、現在審議中のＢＳデジタル放送の
標準方式において、「ＴＭＣＣなし」、即ちスーパーフ
レーム構造が時間的に一定とした図４９の誤り訂正符号
化装置１７０１において、図９７のように符号化された
データ系列をデ・インターリーブするとともに、選局さ
れたスロットのみを速度変換して出力する構成としてい
る。
【０４１５】しかしながら、伝送フォーマットにおい
て、最小単位の固定長データ系列をスロットとし、１フ
レーム＝Ｍスロット、１スーパーフレーム＝Ｎフレーム
とするとき、スーパーフレーム内において、スロット単
位で深さＮのインターリーブがＭスロット分行われて送
信されるデータ系列を、上記実施の形態３０と同様な構
成によりデ・インターリーブするとともに、選局された
スロットのみを速度変換して出力できることは明らかで
ある。
【０４１６】また、上記実施の形態３０において、誤り
訂正回路３００１は、現在審議中のＢＳデジタル放送の
標準方式において、「ＴＭＣＣなし」、即ちスーパーフ
レーム構造が時間的に一定とした図４９の誤り訂正符号
化装置１７０１において、図９７のように符号化された
データ系列が、デ・インターリーブされ、選局されたス
ロットのみを速度変換して出力されたデータ系列を、４
８×８スロット分（１スーパーフレーム分）全ての２バ
イト目の初期値を生成可能な初期値発生回路１４０９を
設けて、デ・ランダマイズを行う構成としている。
【０４１７】しかしながら、伝送フォーマットにおい
て、最小単位の固定長データ系列をスロットとし、１フ
レーム＝Ｍスロット、１スーパーフレーム＝Ｎフレーム
とするとき、スーパーフレーム単位で、連続でランダマ
イズが行われて送信されるデータ系列を、上記実施の形
態３０と同様な構成によりデ・ランダマイズを行うこと
ができることは明らかである。
【０４１８】また、上記実施の形態３１において、誤り
訂正回路３１０１及び誤り訂正回路３１０２は、現在審
議中のＢＳデジタル放送の標準方式において、「ＴＭＣ
Ｃなし」、即ちスーパーフレーム構造が時間的に一定と
した図４９の誤り訂正符号化装置１７０１において、図
９７のように符号化されたデータ系列を速度変換し、選
局されたスロットのみをメモリ回路１５０６又はメモリ
回路１５１２に読み書きすることにより、使用するメモ
リ領域を削減する構成としている。
【０４１９】しかしながら、伝送フォーマットにおい
て、最小単位の固定長データ系列をスロットとし、１フ
レーム＝Ｍスロット、１スーパーフレーム＝Ｎフレーム
とするとき、送信されたデータ系列を、上記実施の形態
３１と同様な構成により、速度変換し、選局されたスロ
ットのみをメモリ回路１５０６又はメモリ回路１５１２
に読み書きすることにより、使用するメモリ領域を削減
できることは明らかである。
【０４２０】また、上記実施の形態３２において、現在
審議中のＢＳデジタル放送の標準方式において、「ＴＭ
ＣＣなし」、即ちスーパーフレーム構造が時間的に一定
とした図４９の誤り訂正符号化装置１７０１において、
図９７のように符号化されたデータ系列をデ・インター
リーブし、デ・インターリーブ回路１３０２から選局さ
れたスロットのみが出力され、速度変換回路１６０２又
は速度変換回路１６０８がデータ系列を速度変換し、選
局されたスロットのみをメモリ回路１６０６又はメモリ
回路１６１２に読み書きすることにより、使用するメモ
リ領域を削減する構成としている。
【０４２１】しかしながら、伝送フォーマットにおい
て、最小単位の固定長データ系列をスロットとし、１フ
レーム＝Ｍスロット、１スーパーフレーム＝Ｎフレーム
とするとき、スーパーフレーム内において、スロット単
位で深さＮのインターリーブがＭスロット分行われて送
信されるデータ系列を、上記実施の形態３２と同様な構
成によりデ・インターリーブし、デ・インターリーブ回
路１３０２から選局されたスロットのみが出力され、速
度変換回路１６０２又は速度変換回路１６０８がデータ
系列を速度変換し、選局されたスロットのみをメモリ回
路１６０６又はメモリ回路１６１２に読み書きすること
により、使用するメモリ領域を削減できることは明らか
である。
【０４２２】また、上記実施の形態１において、伝送モ
ード切替前の伝送モードＡの最終シンボルについて、ト
レリス線図において最小パスメトリックを有する１状態
のみを有効としていた。
【０４２３】その代わりに、図２のＡＣＳ回路１０５
が、ビタビ復号器制御回路１０３から出力される切替制
御信号を用いてパスメトリックメモリ２００２０の値を
リセットする構成としてもよい。即ち図１１９のトレリ
ス線図に示すように、伝送モード切替前の伝送モードＡ
の最終シンボルについて、トレリス線図において最小パ
スメトリックを有する１状態のパスメトリック（Path M
etric ：ＰＭ）のみを、取り得る最小の値、例えば”
０”にする。そして他の状態を、取り得る最大の値にリ
セットする。この構成により、モード切替後の伝送モー
ドＢの影響を遮断して、伝送モード切替時にパスメモリ
２００２１に残留しているモード切替前の伝送モードＡ
のビタビ復号データを出力することができる。この構成
によれば、パスメトリックメモリ２００２０の値を単に
リセットするだけであるので、制御が簡易になるという
利点がある。
【０４２４】また、上記実施の形態２において、図６の
ＡＣＳ回路２０５が、ビタビ復号器制御回路２０３から
出力される確定状態信号を用いて、確定した１状態のみ
を有効とし、他の状態を全て無効とするように、パスメ
トリックメモリ２００２０とパスメモリ２００２１の制
御を行う構成としていた。
【０４２５】その代わりに、図６のＡＣＳ回路２０５
が、確定状態信号を用いてパスメトリックメモリ２００
２０の値をリセットする構成としてもよい。即ち図１２
０のトレリス線図に示すように、確定した１状態のパス
メトリックのみを、取り得る最小の値、例えば”０”に
する。そして他の状態を、取り得る最大の値にリセット
する。この構成により、モード切替後の伝送モードＢの
影響を遮断して、伝送モード切替時にパスメモリ２００
２１に残留しているモード切替前のＴＭＣＣ（ＢＰＳ
Ｋ：ｒ＝１／２）のビタビ復号データを出力することが
できる。この構成によれば、パスメトリックメモリ２０
０２０の値を単にリセットするだけであるので、制御が
簡易になるという利点がある。
【０４２６】また、上記の構成においても、図１２０
（ａ）に示すように、図６のビタビ復号器制御回路２０
３は、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シンボル
（Ｓ／Ｐ変換後は１０シンボル）の第１シンボルが、パ
スメモリ２００２１に入力される時点より、各ＴＡＢ信
号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボル）が
パスメモリ２００２１に入力される時点まで確定状態信
号を生成して、ＡＣＳ回路２０５に出力する構成に限定
する必要はない。図１２０（ａ）〜（ｃ）に示すよう
に、確定状態信号を生成する期間は、１シンボル以上、
最大１０シンボルまでの間で任意に選択可能であり、ど
のシンボルを選択するかも任意である。
【０４２７】シミュレーションにより、上記の構成によ
るＢＥＲの改善効果を調べた。図１２１は、シミュレー
ションに用いた伝送フレームの構成図である。図１２１
（ａ）は、ビタビ復号器２０２への入力時の信号配置図
であり（ＴＭＣＣはＳ／Ｐ変換前）、図１２１（ｂ）
は、パスメモリ２００２１への入力時の信号配置図であ
る（ＴＭＣＣはＳ／Ｐ変換後）。パスメモリ長は６４と
し、ＴＭＣＣの後の主信号は、ＴＣ−８ＰＳＫ（ｒ＝２
／３）６４シンボルのみとした。この６４シンボルの主
信号により、ＴＭＣＣの第１シンボルが入力される直前
では、パスメモリ２００２１はＴＣ−８ＰＳＫ（ｒ＝２
／３）６４シンボルで満たされている状態になる。
【０４２８】図１２２はＣ／Ｎ＝−２ｄＢという条件下
での上記のシミュレーション結果である。パスメモリ２
００２１に後ろＴＡＢ信号（ｗ２又はｗ３）の最終シン
ボルが入力された時点において、パスメモリ２００２１
に残留している６４シンボルについて、１シンボル毎の
ＢＥＲを算出した。横軸はパスメモリ２００２１に残留
している６４シンボルを示し、縦軸はＢＥＲの値を示
す。図１２２では、後ろＴＡＢ信号（ｗ２又はｗ３）の
第１シンボル、あるいは最終シンボルでパスメトリック
メモリ２００２０の値をリセットする場合について示し
ている。
【０４２９】図１２２より明らかなように、本実施の形
態の「終結処理あり」は、従来例の「終結処理なし」と
比較して、パスメモリ２００２１に残留している各シン
ボルの誤り率が改善されていることが判る。また、後ろ
ＴＡＢ信号の第１シンボルでパスメトリックメモリ２０
０２０の値をリセットする方が、最終シンボルでリセッ
トするよりも、図１２２の０〜４７シンボル目で示され
る正味のＴＭＣＣデータのＢＥＲが低減されており、よ
り効果的であるといえる。
【０４３０】また、上記実施の形態４において、図１２
のＡＣＳ回路４０５は、ビタビ復号器制御回路４０３か
ら出力される状態削減信号を用いて、各ＴＡＢ信号の先
頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎
に（Ｓ／Ｐ変換後）状態数を半減させている。その後の
１０シンボル（Ｓ／Ｐ変換後）については、確定した１
状態のみを有効とするように、パスメトリックメモリ２
００２０とパスメモリ２００２１の制御を行う構成とし
ていた。
【０４３１】その代わりに、図１２のＡＣＳ回路４０５
が、状態削減信号を用いてパスメトリックメモリ２００
２０の値をリセットする構成としてもよい。即ち、各Ｔ
ＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、
１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１
６、８、４、２、１状態のパスメトリックのみを、取り
得る最小の値、例えば”０”にし、他の状態を、取り得
る最大の値にリセットする。このような構成により、モ
ード切替後の伝送モードＢの影響を遮断して、伝送モー
ド切替時にパスメモリ２００２１に残留しているモード
切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復
号データを出力することができる。このような構成によ
れば、パスメトリックメモリ２００２０の値を単にリセ
ットするだけであるので、制御が簡易になるという利点
がある。
【０４３２】また、上記実施の形態６において、図７
（ａ）〜（ｃ）で示す実施の形態２と同様に、図２０の
ＡＣＳ回路６０５はビタビ復号器制御回路６０３から出
力される確定状態信号を用いて、確定した１状態のみを
有効とし、他の状態を全て無効とするように、パスメト
リックメモリ２００２０とパスメモリ２００２１の制御
を行っていた。
【０４３３】その代わりに、図２０のＡＣＳ回路６０５
が確定状態信号を用いてパスメトリックメモリ２００２
０の値をリセットする構成としてもよい。即ち、確定し
た１状態のパスメトリックのみを、取り得る最小の値、
例えば”０”にし、他の状態を、取り得る最大の値にリ
セットする。このように構成により、モード切替後の伝
送モードＢの影響を遮断して、伝送モード切替時にパス
メモリ２００２１に残留しているモード切替前のＴＭＣ
Ｃ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力
することができる。このような構成によれば、パスメト
リックメモリ２００２０の値を単にリセットするだけで
あるので、制御が簡易になるという利点がある。
【０４３４】また、上記実施の形態８において、図７
（ａ）〜（ｃ）で示す実施の形態２と同様に、図２４の
ＡＣＳ回路８０５は、ビタビ復号器制御回路８０３から
出力される確定状態信号を用いて、確定した１状態のみ
を有効とし、他の状態を全て無効とするように、パスメ
トリックメモリ２００２０とパスメモリ２００２１の制
御を行っていた。また図１３で示す実施の形態４と同様
に、ＡＣＳ回路８０５は、ビタビ復号器制御回路８０３
から出力される状態削減信号を用いて、各ＴＡＢ信号の
先頭６シンボル（Ｓ／Ｐ変換後）については、パスメト
リックメモリ２００２０とパスメモリ２００２１の制御
を行っていた。そしてたたみ込み回路１００１４が１状
態に確定するまで、状態数を半分ずつに削減するような
構成としていた。
【０４３５】その代わりに、図２４のＡＣＳ回路８０５
が、確定状態信号を用いてパスメトリックメモリ２００
２０の値をリセットする構成としてもよい。即ち、確定
した１状態のパスメトリックのみを、取り得る最小の
値、例えば”０”にし、他の状態を、取り得る最大の値
にリセットする。また、ＡＣＳ回路８０５が、状態削減
信号を用いてパスメトリックメモリ２００２０の値をリ
セットする構成としてもよい。即ち、各ＴＡＢ信号の先
頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎
に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、
２、１状態のパスメトリックのみを、取り得る最小の
値、例えば”０”にし、他の状態を、取り得る最大の値
にリセットする。このような構成により、モード切替後
の伝送モードＢの影響を遮断して、伝送モード切替時に
パスメモリ２００２１に残留しているモード切替前のＴ
ＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを
出力することができる。このような構成によれば、パス
メトリックメモリ２００２０の値を単にリセットするだ
けであるので、制御が簡易になるという利点がある。
【０４３６】また、上記実施の形態８において、図２４
のビタビ復号器制御回路８０３は、図７（ａ）に示すよ
うに、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シンボル
（Ｓ／Ｐ変換後は、１０シンボル）の第１シンボルがパ
スメモリ２００２１に入力される時点より、各ＴＡＢ信
号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボル）が
パスメモリ２００２１に入力される時点まで確定状態信
号を生成して、ＡＣＳ回路８０５に出力する構成とし
た。
【０４３７】その代わりに、図２４のＡＣＳ回路８０５
が、ビタビ復号器制御回路８０３から出力される確定状
態信号を用いて、パスメトリックメモリ２００２０の値
をリセットする構成としてもよい。即ち図１２０に示す
ように、確定した１状態のパスメトリックのみを、取り
得る最小の値、例えば”０”にし、他の状態を、取り得
る最大の値にリセットする。このような構成により、モ
ード切替後の伝送モードＢの影響を遮断して、伝送モー
ド切替時にパスメモリ２００２１に残留しているモード
切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復
号データを出力することができる。このような構成によ
れば、パスメトリックメモリ２００２０の値を単にリセ
ットするだけであるので、制御が簡易になるという利点
がある。
【０４３８】また、上記実施の形態９において、図２６
のＡＣＳ回路９０５は、図１３に示す実施の形態４と同
様にして、ビタビ復号器制御回路９０３から出力される
状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボル
（Ｓ／Ｐ変換後）については、パスメトリックメモリ２
００２０とパスメモリ２００２１の制御を行っていた。
そして、たたみ込み回路１００１４が１状態に確定する
まで、状態数を半分ずつに削減する構成としていた。
【０４３９】その代わりに、図２６のＡＣＳ回路９０５
が状態削減信号を用いてパスメトリックメモリ２００２
０の値をリセットする構成としてもよい。即ち、各ＴＡ
Ｂ信号の先頭６シンボル（Ｓ／Ｐ変換後）について、１
シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、
８、４、２、１状態のパスメトリックのみを、取り得る
最小の値、例えば”０”にし、他の状態を、取り得る最
大の値にリセットする。このような構成により、モード
切替後の伝送モードＢの影響を遮断して、伝送モード切
替時にパスメモリ２００２１に残留しているモード切替
前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号デ
ータを出力することができる。このような構成によれ
ば、パスメトリックメモリ２００２０の値を単にリセッ
トするだけであるので、制御が簡易になるという利点が
ある。
【０４４０】また、上記実施の形態１０において、図２
８のＡＣＳ回路１００５は、図１３に示す実施の形態４
と同様にして、ビタビ復号器制御回路１００３から出力
される状態削減信号を用いて、各ＴＡＢ信号の先頭６シ
ンボル（Ｓ／Ｐ変換後）については、パスメトリックメ
モリ２００２０とパスメモリ２００２１の制御を行って
いた。そして、たたみ込み回路１００１４が１状態に確
定するまで、状態数を半分ずつに削減する構成としてい
た。
【０４４１】その代わりに、図２８のＡＣＳ回路１００
５が、状態削減信号を用いてパスメトリックメモリ２０
０２０の値をリセットする構成としてもよい。即ち、各
ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）につい
て、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、
１６、８、４、２、１状態のパスメトリックのみを、取
り得る最小の値、例えば”０”にし、他の状態を、取り
得る最大の値にリセットする。このような構成により、
モード切替後の伝送モードＢの影響を遮断して、伝送モ
ード切替時にパスメモリ２００２１に残留しているモー
ド切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ
復号データを出力することができる。このような構成に
よれば、パスメトリックメモリ２００２０の値を単にリ
セットするだけであるので、制御が簡易になるという利
点がある。
【０４４２】また、上記実施の形態１１において、図３
０のＡＣＳ回路１１０５は、図７（ａ）〜（ｃ）に示す
実施の形態２と同様にして、ビタビ復号器制御回路１１
０３から出力される確定状態信号を用いて、確定した１
状態のみを有効とし、他の状態を全て無効とするよう
に、パスメトリックメモリ２００２０とパスメモリ２０
０２１の制御を行っていた。またＡＣＳ回路１１０５
は、図１３に示す実施の形態４と同様にして、ビタビ復
号器制御回路１１０３から出力される状態削減信号を用
いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）
については、パスメトリックメモリ２００２０とパスメ
モリ２００２１の制御を行っていた。そして、たたみ込
み回路１００１４が１状態に確定するまで、状態数を半
分ずつに削減する構成としていた。
【０４４３】その代わりに、図３０のＡＣＳ回路１１０
５が、確定状態信号を用いてパスメトリックメモリ２０
０２０の値をリセットする構成としてもよい。即ち、確
定した１状態のパスメトリックのみを、取り得る最小の
値、例えば”０”にし、他の状態を、取り得る最大の値
にリセットする。また、ＡＣＳ回路１１０５が状態削減
信号を用いてパスメトリックメモリ２００２０の値をリ
セットする構成としてもよい。即ち、各ＴＡＢ信号の先
頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル毎
に（Ｓ／Ｐ変換後）、確定した３２、１６、８、４、
２、１状態のパスメトリックのみを、取り得る最小の
値、例えば”０”にし、他の状態を、取り得る最大の値
にリセットする。このような構成により、モード切替後
の伝送モードＢの影響を遮断して、伝送モード切替時に
パスメモリ２００２１に残留しているモード切替前のＴ
ＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを
出力することができる。このような構成によれば、パス
メトリックメモリ２００２０の値を単にリセットするだ
けであるので、制御が簡易になるという利点がある。
【０４４４】また、上記実施の形態１１において、図３
０のビタビ復号器制御回路１１０３は、図７（ａ）に示
すように、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シン
ボル（Ｓ／Ｐ変換後は、１０シンボル）の第１シンボル
が、パスメモリ２００２１に入力される時点より、各Ｔ
ＡＢ信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボ
ル）がパスメモリ２００２１に入力される時点まで確定
状態信号を生成して、ＡＣＳ回路２０５に出力する構成
とした。
【０４４５】その代わりに、図３０のＡＣＳ回路１１０
５が、ビタビ復号器制御回路１１０３から出力される確
定状態信号を用いてパスメトリックメモリ２００２０の
値をリセットする構成としてもよい。即ち図１２０に示
すように、確定した１状態のパスメトリックのみを、取
り得る最小の値、例えば”０”にし、他の状態を、取り
得る最大の値にリセットする。このような構成により、
モード切替後の伝送モードＢの影響を遮断して、伝送モ
ード切替時にパスメモリ２００２１に残留しているモー
ド切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ
復号データを出力することができる。このような構成に
よれば、パスメトリックメモリ２００２０の値を単にリ
セットするだけであるので、制御が簡易になるという利
点がある。
【０４４６】また、上記実施の形態１２において、図３
２のＡＣＳ回路１２０５は、図１３で示す実施の形態４
と同様にして、ビタビ復号器制御回路１２０３から出力
される状態削減信号を用いて、各ＴＡＢ信号の先頭６シ
ンボル（Ｓ／Ｐ変換後）については、パスメトリックメ
モリ２００２０とパスメモリ２００２１の制御を行って
いた。そして、たみ込み回路１００１４が１状態に確定
するまで、状態数を半分ずつに削減する構成としてい
た。
【０４４７】その代わりに、図３２のＡＣＳ回路１２０
５が、状態削減信号を用いてパスメトリックメモリ２０
０２０の値をリセットする構成としてもよい。即ち、各
ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）につい
て、１シンボル毎に（Ｓ／Ｐ変換後）、確定した３２、
１６、８、４、２、１状態のパスメトリックのみを、取
り得る最小の値、例えば”０”にし、他の状態を、取り
得る最大の値にリセットする。このような構成により、
モード切替後の伝送モードＢの影響を遮断して、伝送モ
ード切替時にパスメモリ２００２１に残留しているモー
ド切替前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ
復号データを出力することができる。このような構成に
よれば、パスメトリックメモリ２００２０の値を単にリ
セットするだけであるので、制御が簡易になるという利
点がある。
【０４４８】また、上記実施の形態１７において、伝送
モード切替前の伝送モードＡの最終シンボルについて、
トレリス線図において最小パスメトリックを有する１状
態のみを有効としていた。
【０４４９】その代わりに、図２のＡＣＳ回路１０５
が、ビタビ復号器制御回路１０３から出力される切替制
御信号を用いてパスメトリックメモリ２００２０の値を
リセットする構成としてもよい。即ち図１１９に示すよ
うに、伝送モード切替前の伝送モードＡの最終シンボル
について、トレリス線図において最小パスメトリックを
有する１状態のパスメトリックのみを、取り得る最小の
値、例えば”０”にし、他の状態を、取り得る最大の値
にリセットする。このような構成により、モード切替後
の伝送モードＢの影響を遮断して、伝送モード切替時に
パスメモリ２００２１に残留しているモード切替前の伝
送モードＡのビタビ復号データを出力することができ
る。このような構成によれば、パスメトリックメモリ２
００２０の値を単にリセットするだけであるので、制御
が簡易になるという利点がある。
【０４５０】また、上記実施の形態１８において、図６
のＡＣＳ回路２０５が、ビタビ復号器制御回路２０３か
ら出力される確定状態信号を用いて、確定した１状態の
みを有効とし、他の状態を全て無効とするように、パス
メトリックメモリ２００２０とパスメモリ２００２１の
制御を行う構成としていた。
【０４５１】その代わりに、ＡＣＳ回路２０５が、ビタ
ビ復号器制御回路２０３から出力される確定状態信号を
用いてパスメトリックメモリ２００２０の値をリセット
する構成としてもよい。即ち図１２０に示すように、確
定した１状態のパスメトリックのみを、取り得る最小の
値、例えば”０”にし、他の状態を、取り得る最大の値
にリセットする。このような構成により、モード切替後
の伝送モードＢの影響を遮断して、伝送モード切替時に
パスメモリ２００２１に残留しているモード切替前の文
字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号デ
ータを出力することができる。このような構成によれ
ば、パスメトリックメモリ２００２０の値を単にリセッ
トするだけであるので、制御が簡易になるという利点が
ある。
【０４５２】また、上述の構成においても、図６のビタ
ビ復号器制御回路２０３は、図１２０（ａ）に示すよう
に、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シンボル
（Ｓ／Ｐ変換後は、１０シンボル）の第１シンボルが、
パスメモリ２００２１に入力される時点より、各ＴＡＢ
信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボル）
がパスメモリ２００２１に入力される時点まで確定状態
信号を生成して、ＡＣＳ回路２０５に出力するように構
成することもできる。また図１２０（ａ）〜（ｃ）に示
すように、確定状態信号を生成する期間は、１シンボル
以上、最大１０シンボルまでの間で任意に選択可能であ
り、どのシンボルを選択するかも任意である。
【０４５３】また、上記実施の形態２０において、図１
２のＡＣＳ回路４０５は、ビタビ復号器制御回路４０３
から出力される状態削減信号を用いて、各ＴＡＢ信号の
先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボル
毎に（Ｓ／Ｐ変換後）状態数を半減させ、その後の１０
シンボル（Ｓ／Ｐ変換後）については、確定した１状態
のみを有効とするように、パスメトリックメモリ２００
２０とパスメモリ２００２１の制御を行う構成としてい
た。
【０４５４】その代わりに、ＡＣＳ回路４０５が、状態
削減信号を用いてパスメトリックメモリ２００２０の値
をリセットする構成としてもよい。即ち、各ＴＡＢ信号
の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボ
ル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、
４、２、１状態のパスメトリックのみを、取り得る最小
の値、例えば”０”にし、他の状態を、取り得る最大の
値にリセットする。このような構成により、モード切替
後の伝送モードＢの影響を遮断して、伝送モード切替時
にパスメモリ２００２１に残留しているモード切替前の
文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号
データを出力することができる。このような構成によれ
ば、パスメトリックメモリ２００２０の値を単にリセッ
トするだけであるので、制御が簡易になるという利点が
ある。
【０４５５】また、上記実施の形態２２においては、図
２０のＡＣＳ回路６０５は、図７（ａ）〜（ｃ）で示す
実施の形態２と同様にして、ビタビ復号器制御回路６０
３から出力される確定状態信号を用いて、確定した１状
態のみを有効とし、他の状態を全て無効とするように、
パスメトリックメモリ２００２０とパスメモリ２００２
１の制御を行っていた。
【０４５６】その代わりに、ＡＣＳ回路６０５が、確定
状態信号を用いてパスメトリックメモリ２００２０の値
をリセットする構成としてもよい。即ち、確定した１状
態のパスメトリックのみを、取り得る最小の値、例え
ば”０”にし、他の状態を、取り得る最大の値にリセッ
トする。このような構成により、モード切替後の伝送モ
ードＢの影響を遮断して、伝送モード切替時にパスメモ
リ２００２１に残留しているモード切替前の文字多重デ
ータ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出
力することができる。このような構成によれば、パスメ
トリックメモリ２００２０の値を単にリセットするだけ
であるので、制御が簡易になるという利点がある。
【０４５７】また、上記実施の形態２４において、図２
４のＡＣＳ回路８０５は、図７（ａ）〜（ｃ）で示す実
施の形態２と同様にして、ビタビ復号器制御回路８０３
から出力される確定状態信号を用いて、確定した１状態
のみを有効とし、他の状態を全て無効とするように、パ
スメトリックメモリ２００２０とパスメモリ２００２１
の制御を行っていた。またＡＣＳ回路８０５は、図１３
に示す実施の形態４と同様にして、ビタビ復号器制御回
路８０３から出力される状態削減信号を用いて、各ＴＡ
Ｂ信号の先頭６シンボル（Ｓ／Ｐ変換後）については、
パスメトリックメモリ２００２０とパスメモリ２００２
１の制御を行っていた。そして、たたみ込み回路１００
１４が１状態に確定するまで、状態数を半分ずつに削減
する構成としていた。
【０４５８】その代わりに、ＡＣＳ回路８０５が、確定
状態信号を用いてパスメトリックメモリ２００２０の値
をリセットする構成としてもよい。即ち、確定した１状
態のパスメトリックのみを、取り得る最小の値、例え
ば”０”にし、他の状態を、取り得る最大の値にリセッ
トする。また、ＡＣＳ回路８０５が、状態削減信号を用
いてパスメトリックメモリ２００２０の値をリセットす
る構成としてもよい。即ち、各ＴＡＢ信号の先頭６シン
ボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／
Ｐ変換後）、確定した３２、１６、８、４、２、１状態
のパスメトリックのみを、取り得る最小の値、例えば”
０”にし、他の状態を、取り得る最大の値にリセットす
る。このような構成により、モード切替後の伝送モード
Ｂの影響を遮断して、伝送モード切替時にパスメモリ２
００２１に残留しているモード切替前の文字多重データ
（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力す
ることができる。このような構成によれば、パスメトリ
ックメモリ２００２０の値を単にリセットするだけであ
るので、制御が簡易になるという利点がある。
【０４５９】また、上記実施の形態２４において、図２
４のビタビ復号器制御回路８０３は、図７（ａ）に示す
ように、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シンボ
ル（Ｓ／Ｐ変換後は、１０シンボル）の第１シンボル
が、パスメモリ２００２１に入力される時点より、各Ｔ
ＡＢ信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボ
ル）がパスメモリ２００２１に入力される時点まで確定
状態信号を生成して、ＡＣＳ回路２０５に出力する構成
とした。
【０４６０】その代わりに、ＡＣＳ回路８０５が、ビタ
ビ復号器制御回路８０３から出力される確定状態信号を
用いてパスメトリックメモリ２００２０の値をリセット
する構成としてもよい。即ち図１２０に示すように、確
定した１状態のパスメトリックのみを、取り得る最小の
値、例えば”０”にし、他の状態を、取り得る最大の値
にリセットする。このような構成により、モード切替後
の伝送モードＢの影響を遮断して、伝送モード切替時に
パスメモリ２００２１に残留しているモード切替前のＴ
ＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを
出力することができる。このような構成によれば、パス
メトリックメモリ２００２０の値を単にリセットするだ
けであるので、制御が簡易になるという利点がある。
【０４６１】また、上記実施の形態２５において、図２
６のＡＣＳ回路９０５は、図１３に示す実施の形態４と
同様にして、ビタビ復号器制御回路９０３から出力され
る状態削減信号を用いて、各ＴＡＢ信号の先頭６シンボ
ル（Ｓ／Ｐ変換後）については、パスメトリックメモリ
２００２０とパスメモリ２００２１の制御を行ってい
た。そして、たたみ込み回路１００１４が１状態に確定
するまで、状態数を半分ずつに削減する構成としてい
た。
【０４６２】その代わりに、ＡＣＳ回路９０５が、状態
削減信号を用いてパスメトリックメモリ２００２０の値
をリセットする構成としてもよい。即ち、各ＴＡＢ信号
の先頭６シンボル（Ｓ／Ｐ変換後）について、１シンボ
ル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、
４、２、１状態のパスメトリックのみを、取り得る最小
の値、例えば”０”にし、他の状態を、取り得る最大の
値にリセットする。このような構成により、モード切替
後の伝送モードＢの影響を遮断して、伝送モード切替時
にパスメモリ２００２１に残留しているモード切替前の
文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号
データを出力することができる。このような構成によれ
ば、パスメトリックメモリ２００２０の値を単にリセッ
トするだけであるので、制御が簡易になるという利点が
ある。
【０４６３】また、上記実施の形態２６において、図２
８のＡＣＳ回路１００５は、図１３に示す実施の形態４
と同様にして、ビタビ復号器制御回路１００３から出力
される状態削減信号を用いて、各ＴＡＢ信号の先頭６シ
ンボル（Ｓ／Ｐ変換後）については、パスメトリックメ
モリ２００２０とパスメモリ２００２１の制御を行って
いた。そして、たたみ込み回路１００１４が１状態に確
定するまで、状態数を半分ずつに削減する構成としてい
た。
【０４６４】その代わりに、ＡＣＳ回路１００５が、状
態削減信号を用いてパスメトリックメモリ２００２０の
値をリセットする構成としてもよい。即ち、各ＴＡＢ信
号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シン
ボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、
４、２、１状態のパスメトリックのみを、取り得る最小
の値、例えば”０”にし、他の状態を、取り得る最大の
値にリセットする。このような構成により、モード切替
後の伝送モードＢの影響を遮断して、伝送モード切替時
にパスメモリ２００２１に残留しているモード切替前の
文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号
データを出力することができる。このような構成によれ
ば、パスメトリックメモリ２００２０の値を単にリセッ
トするだけであるので、制御が簡易になるという利点が
ある。
【０４６５】また、上記実施の形態２７において、図３
０のＡＣＳ回路１１０５は、図７（ａ）〜（ｃ）で示す
実施の形態２と同様にして、ビタビ復号器制御回路１１
０３から出力される確定状態信号を用いて、確定した１
状態のみを有効とし、他の状態を全て無効とするよう
に、パスメトリックメモリ２００２０とパスメモリ２０
０２１の制御を行っていた。またＡＣＳ回路１１０５
は、図１３に示す実施の形態４と同様にして、ビタビ復
号器制御回路１１０３から出力される状態削減信号を用
いて、各ＴＡＢ信号の先頭６シンボル（Ｓ／Ｐ変換後）
については、パスメトリックメモリ２００２０とパスメ
モリ２００２１の制御を行っていた。そして、たたみ込
み回路１００１４が１状態に確定するまで、状態数を半
分ずつに削減する構成としていた。
【０４６６】その代わりに、ＡＣＳ回路１１０５が、確
定状態信号を用いてパスメトリックメモリ２００２０の
値をリセットする構成としてもよい。即ち、確定した１
状態のパスメトリックのみを、取り得る最小の値、例え
ば”０”にし、他の状態を、取り得る最大の値にリセッ
トする。またＡＣＳ回路１１０５が、状態削減信号を用
いてパスメトリックメモリ２００２０の値をリセットす
る構成としてもよい。即ち、各ＴＡＢ信号の先頭６シン
ボル（Ｓ／Ｐ変換後）について、１シンボル毎に（Ｓ／
Ｐ変換後）、確定した３２、１６、８、４、２、１状態
のパスメトリックのみを、取り得る最小の値、例えば”
０”にし、他の状態を、取り得る最大の値にリセットす
る。このような構成により、モード切替後の伝送モード
Ｂの影響を遮断して、伝送モード切替時にパスメモリ２
００２１に残留しているモード切替前の文字多重データ
（ＢＰＳＫ：ｒ＝１／２）のビタビ復号データを出力す
ることができる。このような構成によれば、パスメトリ
ックメモリ２００２０の値を単にリセットするだけであ
るので、制御が簡易になるという利点がある。
【０４６７】また、上記実施の形態２７において、図３
０のビタビ復号器制御回路１１０３は、図７（ａ）に示
すように、各ＴＡＢ信号（ｗ１、ｗ２、ｗ３）２０シン
ボル（Ｓ／Ｐ変換後は、１０シンボル）の第１シンボル
が、パスメモリ２００２１に入力される時点より、各Ｔ
ＡＢ信号の第１０シンボル（Ｓ／Ｐ変換後の最終シンボ
ル）がパスメモリ２００２１に入力される時点まで確定
状態信号を生成して、ＡＣＳ回路１１０５に出力する構
成とした。
【０４６８】その代わりに、ＡＣＳ回路１１０５が、ビ
タビ復号器制御回路１１０３から出力される確定状態信
号を用いてパスメトリックメモリ２００２０の値をリセ
ットする構成としてもよい。即ち図１２０に示すよう
に、確定した１状態のパスメトリックのみを、取り得る
最小の値、例えば”０”にし、他の状態を、取り得る最
大の値にリセットする。このような構成により、モード
切替後の伝送モードＢの影響を遮断して、伝送モード切
替時にパスメモリ２００２１に残留しているモード切替
前のＴＭＣＣ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号デ
ータを出力することができる。このような構成によれ
ば、パスメトリックメモリ２００２０の値を単にリセッ
トするだけであるので、制御が簡易になるという利点が
ある。
【０４６９】また、上記実施の形態２８において、図３
２のＡＣＳ回路１２０５は、図１３に示す実施の形態４
と同様にして、ビタビ復号器制御回路１２０３から出力
される状態削減信号を用いて、各ＴＡＢ信号の先頭６シ
ンボル（Ｓ／Ｐ変換後）については、パスメトリックメ
モリ２００２０とパスメモリ２００２１の制御を行って
いた。そして、たたみ込み回路１００１４が１状態に確
定するまで、状態数を半分ずつに削減する構成としてい
た。
【０４７０】その代わりに、ＡＣＳ回路１２０５が、状
態削減信号を用いてパスメトリックメモリ２００２０の
値をリセットする構成としてもよい。即ち、各ＴＡＢ信
号の先頭６シンボル（Ｓ／Ｐ変換後）について、１シン
ボル毎に（Ｓ／Ｐ変換後）、確定した３２、１６、８、
４、２、１状態のパスメトリックのみを、取り得る最小
の値、例えば”０”にし、他の状態を、取り得る最大の
値にリセットする。このような構成により、モード切替
後の伝送モードＢの影響を遮断して、伝送モード切替時
にパスメモリ２００２１に残留しているモード切替前の
文字多重データ（ＢＰＳＫ：ｒ＝１／２）のビタビ復号
データを出力することができる。このような構成によれ
ば、パスメトリックメモリ２００２０の値を単にリセッ
トするだけであるので、制御が簡易になるという利点が
ある。
【０４７１】
【発明の効果】以上のように、請求項１記載の発明によ
れば、複数のＭＰＥＧトランスポート・ストリームを多
重した伝送フォーマットで伝送を行う伝送方式におい
て、スーパーフレーム内において、スロット単位で深さ
ＮのインターリーブがＭスロット分行われて送信される
データ系列を、各フレームのＭスロットの内、選択され
たＬスロットのデータのみをデ・インターリーブしてデ
ータを出力することができる。
【０４７２】請求項２記載の発明によれば、１種類のト
ランスポート・ストリームが占有する、１フレームあた
りの最大スロット数をＬmax とすると、メモリ回路の最
大（Ｌmax ×Ｎ）スロット分のみの領域２バンクを使用
し、必要最小限のメモリ領域のみにより、選局された１
種類のトランスポート・ストリームのみをデ・インター
リーブしてデータを出力することができる。
【０４７３】請求項３記載の発明によれば、複数のＭＰ
ＥＧトランスポート・ストリームを多重した伝送フォー
マットで伝送を行う伝送方式において、各フレームのＭ
スロットの内、選択されたＬスロットのデータのみをデ
・インターリーブし、伝送フォーマットのＬ／Ｍの速度
で連続的に出力することができる。
【０４７４】請求項４記載の発明によれば、複数のＭＰ
ＥＧトランスポート・ストリームを多重した伝送フォー
マットで伝送を行う伝送方式において、選局されたＪ種
類のトランスポート・ストリームが、それぞれ１フレー
ムあたりＬ１、Ｌ２、……、Ｌj スロットを占有してい
るとすると、各フレームのＭスロットの内、１フレーム
あたり計（Ｌ１＋Ｌ２＋……＋Ｌj ）スロットのデータ
のデ・インターリーブを行い、伝送フォーマットの（Ｌ
１＋Ｌ２＋……＋Ｌj ）／Ｍの速度で連続的に出力する
ことができる。
【０４７５】請求項５記載の発明によれば、伝送制御情
報が送信される場合について、１フレーム＝Ｍスロッ
ト、１スーパーフレーム＝Ｎフレームとするとき、スー
パーフレーム単位で、連続でランダマイズが行われて送
信されるデータ系列を、１スーパーフレーム中の（Ｎ×
Ｍ）スロットの各先頭データに対するデ・ランダマイズ
の（Ｎ×Ｍ) 種類の初期値を有し、既に選択された、各
フレームのＭスロット中Ｌスロットのデータが入力され
ると、入力された各スロットに対応する初期値より、入
力された各スロット毎のデ・ランダマイズを行うことが
できる。
【０４７６】請求項６記載の発明によれば、複数のＭＰ
ＥＧトランスポート・ストリームを多重した伝送フォー
マットで伝送を行う伝送方式において、各フレームのＭ
スロットの内、選択されたＬスロットのデータのみをメ
モリ回路へ読み書きすることにより、選択された１フレ
ームあたりＬスロットのデータを、伝送フォーマットの
Ｌ／Ｍの速度で連続的に出力することができる。
【０４７７】請求項７記載の発明によれば、１種類のト
ランスポート・ストリームが占有する、１フレームあた
りの最大スロット数をＬmax とすると、メモリ回路の最
大Ｌmax スロット分のみの領域を使用し、必要最小限の
メモリ領域のみにより、選局された１種類のトランスポ
ート・ストリームを、速度変換を行って連続的に出力す
ることができる。
【０４７８】請求項８記載の発明によれば、１種類のト
ランスポート・ストリームが占有する、１フレームあた
りの最大スロット数をＬmax 、Ｋを２以上の整数とする
と、メモリ回路の最大（Ｌmax ×Ｋ）スロット分のみの
領域を使用し、必要最小限のメモリ領域のみにより、選
局されたＫ種類以下のトランスポート・ストリームを、
速度変換を行って連続的に出力することができる。
【０４７９】請求項９記載の発明によれば、選局された
Ｊ種類のトランスポート・ストリームが、それぞれ１フ
レームあたりＬ１、Ｌ２、……、Ｌj スロットを占有し
ているとすると、Ｊ種類のトランスポート・ストリーム
を、それぞれ伝送フォーマットのＬ１／Ｍ、Ｌ２／Ｍ、
……、Ｌj ／Ｍの速度で、並列に連続的に出力すること
ができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における誤り訂正回路の
全体構成を示すブロック図である。
【図２】実施の形態１におけるビタビ復号器の構成を示
すブロック図である。
【図３】実施の形態１において、伝送モード切替時のパ
スメモリの様子（トレリス線図）を示す説明図である。
【図４】実施の形態１において、伝送モード切替時のパ
スメモリの様子（トレリス線図）を示す他の一例の説明
図である。
【図５】本発明の実施の形態２における誤り訂正回路の
全体構成を示すブロック図である。
【図６】実施の形態２におけるビタビ復号器の構成を示
すブロック図である。
【図７】実施の形態２において、伝送モード切替時のパ
スメモリの様子（トレリス線図）を示す説明図である。
【図８】本発明の実施の形態３における誤り訂正回路の
全体構成を示すブロック図である。
【図９】実施の形態３におけるビタビ復号器の構成を示
すブロック図である。
【図１０】実施の形態３において、伝送モード切替時の
ブランチの出力方法を示す説明図である。
【図１１】本発明の実施の形態４における誤り訂正回路
の全体構成を示すブロック図である。
【図１２】実施の形態４におけるビタビ復号器の構成を
示すブロック図である。
【図１３】実施の形態４において、伝送モード切替時の
トレリス線図の状態削減方法を示す説明図である。
【図１４】本発明の実施の形態５における誤り訂正回路
の全体構成を示すブロック図である。
【図１５】実施の形態５におけるビタビ復号器の構成を
示すブロック図である。
【図１６】実施の形態５において、固定系列のＩ／Ｑ座
標の変換方法を示す説明図である。
【図１７】実施の形態５において、シミュレーションに
用いる伝送フレーム構成を示す説明図である。
【図１８】実施の形態５において、シミュレーション結
果を示す説明図である。
【図１９】本発明の実施の形態６における誤り訂正回路
の全体構成を示すブロック図である。
【図２０】実施の形態６におけるビタビ復号器の構成を
示すブロック図である。
【図２１】本発明の実施の形態７における誤り訂正回路
の全体構成を示すブロック図である。
【図２２】実施の形態７におけるビタビ復号器の構成を
示すブロック図である。
【図２３】本発明の実施の形態８における誤り訂正回路
の全体構成を示すブロック図である。
【図２４】実施の形態８におけるビタビ復号器の構成を
示すブロック図である。
【図２５】本発明の実施の形態９における誤り訂正回路
の全体構成を示すブロック図である。
【図２６】実施の形態９におけるビタビ復号器の構成を
示すブロック図である。
【図２７】本発明の実施の形態１０における誤り訂正回
路の全体構成を示すブロック図である。
【図２８】実施の形態１０におけるビタビ復号器の構成
を示すブロック図である。
【図２９】本発明の実施の形態１１における誤り訂正回
路の全体構成を示すブロック図である。
【図３０】実施の形態１１におけるビタビ復号器の構成
を示すブロック図である。
【図３１】本発明の実施の形態１２における誤り訂正回
路の全体構成を示すブロック図である。
【図３２】実施の形態１２におけるビタビ復号器の構成
を示すブロック図である。
【図３３】本発明の実施の形態１３における誤り訂正回
路の全体構成を示すブロック図である。
【図３４】実施の形態１３におけるデ・インターリーブ
回路の構成を示すブロック図である。
【図３５】実施の形態１３において、デ・インターリー
ブ回路からの出力データ系列を示す説明図である。
【図３６】本発明の実施の形態１４における誤り訂正回
路の全体構成を示すブロック図である。
【図３７】実施の形態１４におけるデ・インターリーブ
回路の構成を示すブロック図である。
【図３８】実施の形態１４において、デ・インターリー
ブ回路からの出力データ系列を示す説明図である。
【図３９】実施の形態１４におけるデ・ランダマイズ回
路の構成を示すブロック図である。
【図４０】実施の形態１４のデ・ランダマイズ回路にお
いて、ゲート信号と初期値生成の様子を示す説明図であ
る。
【図４１】本発明の実施の形態１５における誤り訂正回
路の全体構成を示すブロック図である。
【図４２】実施の形態１５における速度変換回路の構成
を示すブロック図である。
【図４３】本発明の実施の形態１５における誤り訂正回
路の他の一例の全体構成を示すブロック図である。
【図４４】実施の形態１５における速度変換回路の他の
一例の構成を示すブロック図である。
【図４５】本発明の実施の形態１６における誤り訂正回
路の全体構成を示すブロック図である。
【図４６】実施の形態１６における速度変換回路の構成
を示すブロック図である。
【図４７】本発明の実施の形態１６における誤り訂正回
路の他の一例の全体構成を示すブロック図である。
【図４８】実施の形態１６における速度変換回路の他の
一例の構成を示すブロック図である。
【図４９】本発明の実施の形態１７〜３２における誤り
訂正符号化装置の全体構成を示すブロック図である。
【図５０】実施の形態１７〜３２における誤り訂正符号
化装置において、ランダマイズ回路までの出力データ系
列を示す説明図である。
【図５１】実施の形態１７〜３２の誤り訂正符号化装置
において、バイト／シンボル回路に入力されるスーパー
フレーム構造のバイトデータ系列を示す説明図である。
【図５２】本発明の実施の形態１７〜３２において、ス
ーパーフレーム構造の各伝送モードのスロット数の一例
を示す説明図である。
【図５３】実施の形態１７〜３２の誤り訂正符号化装置
において、入力から出力までの出力データ系列を示す説
明図である。
【図５４】本発明の実施の形態１７における誤り訂正回
路の全体構成を示すブロック図である。
【図５５】本発明の実施の形態１８における誤り訂正回
路の全体構成を示すブロック図である。
【図５６】本発明の実施の形態１９における誤り訂正回
路の全体構成を示すブロック図である。
【図５７】本発明の実施の形態２０における誤り訂正回
路の全体構成を示すブロック図である。
【図５８】本発明の実施の形態２１における誤り訂正回
路の全体構成を示すブロック図である。
【図５９】本発明の実施の形態２２における誤り訂正回
路の全体構成を示すブロック図である。
【図６０】本発明の実施の形態２３における誤り訂正回
路の全体構成を示すブロック図である。
【図６１】本発明の実施の形態２４における誤り訂正回
路の全体構成を示すブロック図である。
【図６２】本発明の実施の形態２５における誤り訂正回
路の全体構成を示すブロック図である。
【図６３】本発明の実施の形態２６における誤り訂正回
路の全体構成を示すブロック図である。
【図６４】本発明の実施の形態２７における誤り訂正回
路の全体構成を示すブロック図である。
【図６５】本発明の実施の形態２８における誤り訂正回
路の全体構成を示すブロック図である。
【図６６】本発明の実施の形態２９における誤り訂正回
路の全体構成を示すブロック図である。
【図６７】本発明の実施の形態３０における誤り訂正回
路の全体構成を示すブロック図である。
【図６８】本発明の実施の形態３１における誤り訂正回
路の全体構成を示すブロック図である。
【図６９】実施の形態３１における速度変換回路の構成
を示すブロック図である。
【図７０】本発明の実施の形態３１における誤り訂正回
路の他の一例の全体構成を示すブロック図である。
【図７１】実施の形態３１における速度変換回路の他の
一例の構成を示すブロック図である。
【図７２】本発明の実施の形態３２における誤り訂正回
路の全体構成を示すブロック図である。
【図７３】実施の形態３２における速度変換回路の構成
を示すブロック図である。
【図７４】本発明の実施の形態３２における誤り訂正回
路の他の一例の全体構成を示すブロック図である。
【図７５】実施の形態３２における速度変換回路の他の
一例の構成を示すブロック図である。
【図７６】従来例における誤り訂正符号化装置の全体構
成を示すブロック図
【図７７】従来例における誤り訂正符号化装置におい
て、ランダマイズ回路までの出力データ系列を示す説明
図である。
【図７８】従来例の誤り訂正符号化装置において、イン
ターリーブの様子を示す説明図である。
【図７９】従来例の誤り訂正符号化装置において、ダミ
ー・スロットを示す説明図である。
【図８０】従来例における伝送制御情報生成回路の構成
を示すブロック図である。
【図８１】従来例におけるＴＭＣＣ全体の内容の一例を
示す説明図である。
【図８２】従来例のＴＭＣＣにおいて、伝送モード／ス
ロット情報の内容の一例を示す説明図である。
【図８３】従来例のＴＭＣＣにおいて、相対ＴＳ／スロ
ット情報の内容の一例を示す説明図である。
【図８４】従来例のＴＭＣＣに於いて、相対ＴＳ／ＴＳ
番号対応表の内容の一例を示す説明図である。
【図８５】従来例のＴＭＣＣにおいて、送受信制御情報
の内容の一例を示す説明図である。
【図８６】従来例のＴＭＣＣにおいて、拡張情報の内容
の一例を示す説明図である。
【図８７】従来例における誤り訂正符号化装置におい
て、バイト／シンボル回路に入力されるスーパーフレー
ム構造のバイトデータ系列を示す説明図である。
【図８８】従来例の誤り訂正符号化装置のランダマイズ
回路において、ゲート信号生成の様子を示す説明図であ
る。
【図８９】従来例において、スーパーフレーム構造の一
例を示す説明図である。
【図９０】従来例の誤り訂正符号化装置において、バイ
ト／シンボル回路でのバイト／シンボルの様子を示す説
明図である。
【図９１】従来例におけるたたみ込み符号化器の構成を
示すブロック図である。
【図９２】従来例の誤り訂正符号化装置のたたみ込み符
号化器において、ＴＣ−８ＰＳＫ（ｒ＝２／３）たたみ
込み符号化、パンクチャド処理、及びＰ／Ｓ変換の様子
を示す説明図である。
【図９３】従来例の誤り訂正符号化装置のたたみ込み符
号化器において、ＱＰＳＫ（ｒ＝３／４）の場合のたた
み込み符号化、パンクチャド処理、及びＰ／Ｓ変換の様
子を示す説明図である。
【図９４】従来例の誤り訂正符号化装置のたたみ込み符
号化器において、ＱＰＳＫ（ｒ＝１／２）の場合のたた
み込み符号化、パンクチャド処理、及びＰ／Ｓ変換の様
子を示す説明図である。
【図９５】従来例の誤り訂正符号化装置のたたみ込み符
号化器において、ＢＰＳＫ（ｒ＝１／２）の場合のたた
み込み符号化、パンクチャド処理、及びＰ／Ｓ変換の様
子を示す説明図である。
【図９６】従来例の誤り訂正符号化装置のマッピング回
路において、マッピングの様子を示す説明図である。
【図９７】従来例における誤り訂正符号化装置におい
て、入力から出力までの出力データ系列を示す説明図で
ある。
【図９８】従来例における誤り訂正回路の全体構成を示
すブロック図である。
【図９９】従来例における伝送制御情報復号回路の構成
を示すブロック図である。
【図１００】従来例におけるビタビ復号器と高／低階層
選択信号生成回路との構成を示すブロック図である。
【図１０１】従来例のビタビ復号器において、ＴＣ−８
ＰＳＫ（ｒ＝２／３）の場合のビタビ復号、デ・パンク
チャド処理、及びＳ／Ｐ変換の様子を示す説明図であ
る。
【図１０２】従来例のビタビ復号器において、ＱＰＳＫ
（ｒ＝３／４）の場合のビタビ復号、デ・パンクチャド
処理、及びＳ／Ｐ変換の様子を示す説明図である。
【図１０３】従来例のビタビ復号器において、ＱＰＳＫ
（ｒ＝１／２）の場合のビタビ復号、デ・パンクチャド
処理、及びＳ／Ｐ変換の様子を示す説明図である。
【図１０４】従来例のビタビ復号器において、ＢＰＳＫ
（ｒ＝１／２）の場合のビタビ復号、デ・パンクチャド
処理、及びＳ／Ｐ変換の様子を示す説明図である。
【図１０５】従来例のビタビ復号器において、ＴＣ−８
ＰＳＫの場合のトレリス線図の様子を示す説明図であ
る。
【図１０６】従来例のビタビ復号器において、ＱＰＳＫ
とＢＰＳＫの場合のトレリス線図の様子を示す説明図で
ある。
【図１０７】従来例の誤り訂正回路において、シンボル
／バイト回路によるシンボル／バイト変換の様子を示す
説明図である。
【図１０８】従来例における誤り訂正回路において、入
力から出力までの出力データ系列を示す説明図である。
【図１０９】従来例の誤り訂正回路のデ・インターリー
ブ回路において、デ・インターリーブの様子を示す説明
図である。
【図１１０】従来例におけるデ・インターリーブ回路の
構成を示すブロック図である。
【図１１１】従来例におけるデ・ランダマイズ回路の構
成を示すブロック図である。
【図１１２】従来例におけるデ・ランダマイズ回路にお
いて、ゲート信号生成の様子を示す説明図である。
【図１１３】従来例における速度変換回路の構成を示す
ブロック図である。
【図１１４】従来例の誤り訂正回路の速度変換回路にお
いて、速度変換の様子を示す説明図である。
【図１１５】従来例の誤り訂正回路の速度変換回路にお
いて、速度変換の様子を示す説明図である。
【図１１６】従来例の誤り訂正回路の速度変換回路にお
いて、速度変換の様子を示す説明図である。
【図１１７】従来例の誤り訂正回路の速度変換回路にお
いて、速度変換の様子を示す説明図である。
【図１１８】従来例において、伝送モード切替時のパス
メモリの様子（トレリス線図）を示す説明図である。
【図１１９】実施の形態１において、伝送モード切替時
のパスメモリの様子（トレリス線図）を示す一例の説明
図である。
【図１２０】実施の形態２において、伝送モード切替時
のパスメモリの様子（トレリス線図）を示す一例の説明
図である。
【図１２１】実施の形態２において、シミュレーション
に用いる伝送フレーム構成を示す説明図である。
【図１２２】実施の形態２において、シミュレーション
結果を示す説明図である。
【符号の説明】
１０１，２０１，３０１，４０１，５０１，６０１，７
０１，８０１，９０１，１００１，１１０１，１２０
１，１３０１，１４０１，１５０１，１５０７，１６０
１，１６０７，１７０３，１８０１，１９０１，２００
１，２１０１，２２０１，２３０１，２４０１，２５０
１，２６０１，２７０１，２８０１，２９０１，３００
１，３１０１，３１０２，３２０１，３２０２，２００
０１ 誤り訂正回路１０２，２０２，３０２，４０２，
６０２，７０２，８０２，９０２，１００２，１１０
２，１２０２，２０００２ ビタビ復号器 １０３，２０３，３０３，４０３，５０３，６０３，７
０３，８０３，９０３，１００３，１１０３，１２０３
ビタビ復号器制御回路 １０４，２０４，３０４，４０４，６０４，７０４，８
０４，９０４，１００４，１１０４，１２０４，２００
１７ ビタビ復号化回路 １０５，２０５，３０５，４０５，６０５，７０５，８
０５，９０５，１００５，１１０５，１２０５，２００
１９ ＡＣＳ回路 ５０６ 入力シンボル変換回路 １３０２，１４０２，２０００５ デ・インターリーブ
回路 １３０３，１４０３，１５０３，１５０９，１６０３，
１６０９，１７０５，２００１１ 選局回路 １３０４，１４０４，１５０４，１５１０，１６０４，
１６１０，２００２６，２００３４ 書き込みアドレス
生成回路 １３０５，１４０５，１５０５，１５１１，１６０５，
１６１１，２００２７，２００３５ 読み出しアドレス
生成回路 １３０６，１４０６，１５０６，１５１２，１６０６，
１６１２，２００２８，２００３６ メモリ回路 １４０７，２０００７，２００１２ デ・ランダマイズ
回路 １４０８，２００２９ ＰＮ発生回路 １４０９ 初期値発生回路 １５０２，１５０８，１６０２，１６０８，２０００９
速度変換回路 １７０１，１０００１ 誤り訂正符号化装置 １７０２ ＴＡＢ／データ情報生成回路 １７０４ 制御信号発生回路 １０００２ ＴＳ多重回路 １０００３，１００１１ ＲＳ符号化回路 １０００４ ランダマイズ回路 １０００５ インターリーブ回路 １０００６ バイト／シンボル変換回路 １０００７ たたみ込み符号化器 １０００８ マッピング回路 １０００９ 伝送制御情報生成回路 １００１０ 制御情報発生部 １００１２ ＴＡＢ信号挿入部 １００１３ ランダマイズ回路 １００１４，２００２５ たたみ込み回路 １００１５ パンクチャド・Ｐ／Ｓ回路 ２０００３ 高／低階層選択信号生成回路 ２０００４，２００１３ シンボル／バイト変換回路 ２０００６ ＭＰＥＧ同期バイト／ダミー・スロット挿
入回路 ２０００８，２００１４ ＲＳ復号回路 ２００１０ 伝送制御情報復号回路 ２００１５ ＴＭＣＣ解読回路 ２００１６ デ・パンクチャド・Ｓ／Ｐ回路 ２００１８ ブランチメトリック計算回路 ２００２０ パスメトリックメモリ ２００２１ パスメモリ ２００２２ ８ＰＳＫ硬判定回路 ２００２３ Ｍ段遅延回路 ２００２４ ＢＥＲ測定回路 ２００３０ Ｐ／Ｓ変換回路 ２００３１ Ｓ／Ｐ変換回路 ２００３２ ゲート信号生成回路 ２００３３ ｅｘ−ｏｒ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 芳和 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 中倉 康浩 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 鎌田 剛弘 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平９−247003（ＪＰ，Ａ) 特開 平11−177642（ＪＰ，Ａ) 特開 平８−294098（ＪＰ，Ａ) 特開 平９−321813（ＪＰ，Ａ) 特開 平11−177537（ＪＰ，Ａ) 国際公開99／8412（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 H04L 1/00 H04L 27/00 H04N 7/00

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のＭＰＥＧトランスポート・ストリ
    ームを多重した伝送フォーマットで伝送を行う伝送方式
    において、ＭＰＥＧトランスポート・ストリームの各パ
    ケット単位のデータ系列をスロットとし、１フレーム =
    Ｍスロット、１スーパーフレーム＝Ｎフレームとする場
    合、各スロットのトランスポート・ストリーム番号情報
    が前記スーパーフレーム内に伝送制御情報として含ま
    れ、前記スーパーフレーム内において、スロット毎に深
    さＮのインターリーブがＭスロット分行われて送信され
    るデータ系列を、受信側においてデ・インターリーブす
    る誤り訂正回路であって、 各フレームのＭスロットの内、選択されたトランスポー
    ト・ストリームが伝送されているＬスロットを示す信号
    をスロット選択信号とするとき、前記スロット選択信号
    に従って、選択されたＬスロットのデータのみを、前記
    スーパーフレーム内においてスロット毎に深さＮのデ・
    インターリーブを行ってデータを出力するデ・インター
    リーブ回路と、 各フレームに含まれる前記伝送制御情報を復号する伝送
    制御情報復号回路と、前記伝送制御情報復号回路から出
    力された復号結果より、各スロットのトランスポート・
    ストリーム番号情報を復号し、選択されたトランスポー
    ト・ストリーム番号を示す選局情報に従って前記スロッ
    ト選択信号を生成し、前記デ・インターリーブ回路に与
    える選局回路と、を具備することを特徴とする誤り訂正
    回路。
  2. 【請求項２】 前記デ・インターリーブ回路は、 １種類のトランスポート・ストリームが占有する、１フ
    レームあたりの最大スロット数をＬmaxとすると、 メモリ回路の最大（Ｌmax×Ｎ）スロット分のみの領域
    ２バンクを使用し、選局された１種類のトランスポート
    ・ストリームのみをデ・インターリーブしてデータを出
    力することを特徴とする請求項１記載の誤り訂正回路。
  3. 【請求項３】 前記デ・インターリーブ回路は、 選択されてデ・インターリーブを行ったＬスロットのデ
    ータを、伝送フォーマットのＬ／Ｍの速度で連続的に出
    力することを特徴とする請求項１記載の誤り訂正回路。
  4. 【請求項４】 前記デ・インターリーブ回路は、選局さ
    れたＪ種類のトランスポート・ストリームが、それぞれ
    １フレームあたりＬ１、Ｌ２、……、Ｌjスロットを占
    有しているとすると、 選択されてデ・インターリーブを行った１フレームあた
    り計（Ｌ１＋Ｌ２＋……＋Ｌj）スロットのデータを、
    伝送フォーマットの（Ｌ１＋Ｌ２＋……＋Ｌj）／Ｍの
    速度で連続的に出力することを特徴とする請求項１記載
    の誤り訂正回路。
  5. 【請求項５】 複数のＭＰＥＧトランスポート・ストリ
    ームを多重した伝送フォーマットで伝送を行う伝送方式
    において、ＭＰＥＧトランスポート・ストリームの各パ
    ケット単位のデータ系列をスロットとし、１フレーム =
    Ｍスロット、１スーパーフレーム＝Ｎフレームとする場
    合、各スロットのトランスポート・ストリーム番号情報
    が前記スーパーフレーム内に伝送制御情報として含ま
    れ、前記スーパーフレーム単位で、連続でランダマイズ
    が行われて伝送されるデータ系列を、受信側においてデ
    ・ランダマイズする誤り訂正回路であって、各フレーム
    のＭスロットの内、選択されたトランスポート・ストリ
    ームが伝送されているＬスロットを示す信号をスロット
    選択信号とするとき、１スーパーフレーム中の（Ｎ×
    Ｍ）スロットの各先頭データに対するデ・ランダマイズ
    の（Ｎ×Ｍ)種類の初期値を有し、前記スロット選択信
    号に従って、入力された各スロットの先頭データに対応
    する初期値より、入力された各スロット毎のデ・ランダ
    マイズを行うデ・ランダマイズ回路と、 各フレームに含まれる前記伝送制御情報を復号する伝送
    制御情報復号回路と、前記伝送制御情報復号回路から出
    力された復号結果より、各スロットのトランスポート・
    ストリーム番号情報を復号し、選択されたトランスポー
    ト・ストリーム番号を示す選局情報に従って前記スロッ
    ト選択信号を生成し、前記デ・ランダマイズ回路に与え
    る選局回路と、を具備することを特徴とする誤り訂正回
    路。
  6. 【請求項６】 複数のＭＰＥＧトランスポート・ストリ
    ームを多重した伝送フォーマットで伝送を行う伝送方式
    において、ＭＰＥＧトランスポート・ストリームの各パ
    ケット単位のデータ系列をスロットとし、１フレーム =
    Ｍスロット、１スーパーフレーム＝Ｎフレームとする場
    合、各スロットのトランスポート・ストリーム番号情報
    をスーパーフレーム内に伝送制御情報として含んで伝送
    されるデータ系列を、受信側において選択されたトラン
    スポート・ストリーム番号を示す選局情報に従って選択
    された１フレームあたりＬスロットのデータのみを出力
    する誤り訂正回路であって、 各フレームのＭスロットの内、選択されたトランスポー
    ト・ストリームが伝送されているＬスロットを示す信号
    をスロット選択信号とするとき、前記スロット選択信号
    に従って、選択されたＬスロットのデータのみをメモリ
    へ読み書きすることにより，選択された１フレームあた
    りＬスロットのデータを、伝送フォーマットのＬ／Ｍの
    速度で連続的に出力する速度変換回路と、 各フレームに含まれる前記伝送制御情報を復号する伝送
    制御情報復号回路と、 前記伝送制御情報復号回路から出力された復号結果よ
    り、各スロットのトランスポート・ストリーム番号情報
    を復号し、前記選局情報に従って前記スロット選択信号
    を生成し、前記速度変換回路に与える選局回路と、を具
    備することを特徴とする誤り訂正回路。
  7. 【請求項７】 前記速度変換回路は、 １種類のトランスポート・ストリームが占有する、１フ
    レームあたりの最大スロット数をＬmaxとすると、 前記メモリ回路の最大Ｌmaxスロット分のみの領域を使
    用し、選局された１種類のトランスポート・ストリーム
    を連続的に出力することを特徴とする請求項６記載の誤
    り訂正回路。
  8. 【請求項８】 前記速度変換回路は、 １種類のトランスポート・ストリームが占有する、１フ
    レームあたりの最大スロット数をＬmax、Ｋを２以上の
    整数とすると、 前記メモリ回路の最大（Ｌmax×Ｋ）スロット分のみの
    領域を使用し、選局されたＫ種類以下のトランスポート
    ・ストリームを連続的に出力することを特徴とする請求
    項６記載の誤り訂正回路。
  9. 【請求項９】 前記速度変換回路を、選局されたＪ種類
    のトランスポート・ストリームが、それぞれ１フレーム
    あたりＬ１、Ｌ２、……、Ｌjスロットを占有している
    とすると、 Ｊ種類のトランスポート・ストリームを、それぞれ伝送
    フォーマットのＬ１／Ｍ、Ｌ２／Ｍ、……、Ｌj／Ｍの
    速度で、並列に連続的に出力する構成に置き換えたこと
    を特徴とする請求項６記載の誤り訂正回路。
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