JP2768169B2 - データ伝送方式 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
- H03M13/256—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with trellis coding, e.g. with convolutional codes and TCM
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送方式に関
し、特に畳込み符号器およびビタビ復号器と多相又は多
値ディジタル無線変復調装置とを備えたデータ伝送方式
において、変調方式を一定にしたままで情報速度を上げ
た場合でも変調速度が変わらないデータ伝送方式に関す
る。
し、特に畳込み符号器およびビタビ復号器と多相又は多
値ディジタル無線変復調装置とを備えたデータ伝送方式
において、変調方式を一定にしたままで情報速度を上げ
た場合でも変調速度が変わらないデータ伝送方式に関す
る。
【０００２】
【従来の技術】一般に多相位相変調又は多値振幅変調方
式において、１信号点のシンボルがＮビットの場合に、
２N 個の信号点を配置することができる。さらにＮビッ
トの各シンボルに対して、例えば１ビットの冗長ビット
を付加することにより、２次元に配列される信号点は２
N+1 個となり、信号点が２倍となる。この２N+1 個の信
号点は、任意の２個の信号点のユークリッド距離より
も、部分集合に属する２個の信号点間のユークリッド距
離が大きくなるように集合分割がなされている。符号化
は有限状態メモリの状態遷移を使っていくつかの系列の
みが有効となるように状態間の遷移に応じて、対応する
部分集合を選択していく。このように符号化された信号
系列を受信側で復号する際には、最ゆう復号法として知
られているビタビアルゴリズムが用いられる。
式において、１信号点のシンボルがＮビットの場合に、
２N 個の信号点を配置することができる。さらにＮビッ
トの各シンボルに対して、例えば１ビットの冗長ビット
を付加することにより、２次元に配列される信号点は２
N+1 個となり、信号点が２倍となる。この２N+1 個の信
号点は、任意の２個の信号点のユークリッド距離より
も、部分集合に属する２個の信号点間のユークリッド距
離が大きくなるように集合分割がなされている。符号化
は有限状態メモリの状態遷移を使っていくつかの系列の
みが有効となるように状態間の遷移に応じて、対応する
部分集合を選択していく。このように符号化された信号
系列を受信側で復号する際には、最ゆう復号法として知
られているビタビアルゴリズムが用いられる。
【０００３】従来、この種のデータ伝送方式は、図６に
示すように、送信側は、畳み込み符号器４１、信号点配
置を設定するマッピング回路４２、例えばＮ＝３ビット
として８信号点を作成し、この８信号点を入力して位相
変調する８ＰＳＫ変調器４３から構成される。受信側
は、８ＰＳＫ復調器４４、ビタビ復号器４５から構成さ
れる。ここで畳み込み符号器４１の各信号点の出力値
（ｙ２，ｙ１，ｙ０）はマッピング回路４２を使って図
４で示す位置にマッピングされ、８相位相変調（８ＰＳ
Ｋ）変調器４３によって変調され、通信路へ伝送され
る。伝送中に雑音が付加された８相位相変調信号は、８
ＰＳＫ復調器４４で復調され、Ｍビット軟判定Ｉｃｈ，
Ｑｃｈデータを得る。このｍビット軟判定Ｉｃｈ，Ｑｃ
ｈデータは、ビタビ復号器４５に入力され、推定された
情報データ系列ｄが求められる。
示すように、送信側は、畳み込み符号器４１、信号点配
置を設定するマッピング回路４２、例えばＮ＝３ビット
として８信号点を作成し、この８信号点を入力して位相
変調する８ＰＳＫ変調器４３から構成される。受信側
は、８ＰＳＫ復調器４４、ビタビ復号器４５から構成さ
れる。ここで畳み込み符号器４１の各信号点の出力値
（ｙ２，ｙ１，ｙ０）はマッピング回路４２を使って図
４で示す位置にマッピングされ、８相位相変調（８ＰＳ
Ｋ）変調器４３によって変調され、通信路へ伝送され
る。伝送中に雑音が付加された８相位相変調信号は、８
ＰＳＫ復調器４４で復調され、Ｍビット軟判定Ｉｃｈ，
Ｑｃｈデータを得る。このｍビット軟判定Ｉｃｈ，Ｑｃ
ｈデータは、ビタビ復号器４５に入力され、推定された
情報データ系列ｄが求められる。
【０００４】次に従来の畳込み符号器４１の動作を図１
２により説明する。初めに畳込み符号器４１は入力端子
７７，７８の前に備えられたシリアルパラレル変換器７
６を通して並列変換された情報ビットｘ１，ｘ２を入力
する。今、符号化率２／３とすると本符号器は、入力端
子７７，７８から入力された情報ビットｘ１，ｘ２とレ
ジスタ８２，８３の出力との排他的論理和を行ない、排
他的論理和回路８５，８６から出力される。この出力は
それぞれレジスタ８３，８４に格納される。この時符号
化データとして情報ビットｘ１，ｘ２の出力ｙ１，ｙ２
と冗長ビットｙ０を付加して（ｙ２，ｙ１，ｙ０）を出
力する。本符号器は情報ビットｘ１，ｘ２が入力される
毎に上記の動作を繰り返し、その毎に（ｙ２，ｙ１，ｙ
０）を出力する。出力されたデータ（ｙ２，ｙ１，ｙ
０）は図４で示す位置にマッピングされる。次に符号化
率を３／４の信号が入力された場合に、畳込み符号器は
前述の符号器をそのまま使用するとすれば、情報ビット
ｘ１，ｘ２，ｘ３の３ビットに対して前述のｘ１，ｘ２
に依存して決まる冗長ビットｙ０を付加して４ビットと
なる。ここでｘ３は誤り訂正符号化、すなわち畳み込み
符号化を通さない非符号化ビットｘ３が入ることにな
る。また、１シンボルは（ｘ１，ｘ２，ｘ３，ｙ０）と
なるので、前述のデータ伝送システム（図６）で説明し
た８ＰＳＫ変調器を使用できず、１シンボル４ビット構
成の例えば１６ＱＡＭ変調器を用意する必要がある。
２により説明する。初めに畳込み符号器４１は入力端子
７７，７８の前に備えられたシリアルパラレル変換器７
６を通して並列変換された情報ビットｘ１，ｘ２を入力
する。今、符号化率２／３とすると本符号器は、入力端
子７７，７８から入力された情報ビットｘ１，ｘ２とレ
ジスタ８２，８３の出力との排他的論理和を行ない、排
他的論理和回路８５，８６から出力される。この出力は
それぞれレジスタ８３，８４に格納される。この時符号
化データとして情報ビットｘ１，ｘ２の出力ｙ１，ｙ２
と冗長ビットｙ０を付加して（ｙ２，ｙ１，ｙ０）を出
力する。本符号器は情報ビットｘ１，ｘ２が入力される
毎に上記の動作を繰り返し、その毎に（ｙ２，ｙ１，ｙ
０）を出力する。出力されたデータ（ｙ２，ｙ１，ｙ
０）は図４で示す位置にマッピングされる。次に符号化
率を３／４の信号が入力された場合に、畳込み符号器は
前述の符号器をそのまま使用するとすれば、情報ビット
ｘ１，ｘ２，ｘ３の３ビットに対して前述のｘ１，ｘ２
に依存して決まる冗長ビットｙ０を付加して４ビットと
なる。ここでｘ３は誤り訂正符号化、すなわち畳み込み
符号化を通さない非符号化ビットｘ３が入ることにな
る。また、１シンボルは（ｘ１，ｘ２，ｘ３，ｙ０）と
なるので、前述のデータ伝送システム（図６）で説明し
た８ＰＳＫ変調器を使用できず、１シンボル４ビット構
成の例えば１６ＱＡＭ変調器を用意する必要がある。
【０００５】次にビタビ復号器４５の動作を図１３の構
成図、およびＡＣＳ（Ａｄｄ Ｃｏｍｐａｒｅ Ｓｅｌ
ｅｃｔ）回路の内部構成を示す加算回路５０〜５３、お
よび比較器５４，セレクタ５５を含む図１０と、セレク
タ回路を含む図１１により説明する。図１３において、
８相ＰＳＫ信号の場合に復調された入力端子８７，８８
からのｍビット軟判定Ｉｃｈ，Ｑｃｈは、枝メトリック
発生器８９により、図４に示した各８相信号点と受信点
との尤度（ブランチメトリックと呼ぶ）ＢＭ０，ＢＭ
１，…ＢＭ７が求められる。ＢＭ０〜ＢＭ７はＡＣＳ回
路９０に入力される。なお、図９は、畳込み符号器のト
レリス遷移を表した図である。図１０に示すようにＡＣ
Ｓ回路９０のトレリス遷移図に示される０状態の処理と
してはＢＭ０＋ＰＭ０，ＢＭ４＋ＰＭ２，ＢＭ２＋ＰＭ
４，ＢＭ６＋ＰＭ６が加算器５０，５１，５２，５３に
より計算され、最も尤度が高いパスメトリックが比較器
５４によって算出し、セレクタ５５により選択され、次
時刻でのＰＭ０となる。ここで４状態から遷移したもの
が選ばれたとする。この選択されたパスに連動して図１
１のセレクタ５６，６０，６４，６８のセレクト信号Ｓ
ＥＬ０によってパスメモリ内の４状態シフトレジスタ７
６に蓄積されているパスの履歴が、０状態シフトレジス
タ７６へ右に１つシフトされて格納され、０状態シフト
レジスタ７６には遷移間出力値である２つの情報ビット
“０１”が格納される。同様に１，２，…，７状態に関
しても図９に示すトレリス遷移に従う回路によって上記
操作が同時に実行される。受信シンボルが入力される毎
にＰＭ０〜ＰＭ７の最尤値が最尤パス判定器９２によっ
て検出され、セレクタ７２によって最尤パスの状態をも
つシフトレジスタの最終段の出力が選択され、推定復号
ビットを示す推定値ｘ２，ｘ１を得る。
成図、およびＡＣＳ（Ａｄｄ Ｃｏｍｐａｒｅ Ｓｅｌ
ｅｃｔ）回路の内部構成を示す加算回路５０〜５３、お
よび比較器５４，セレクタ５５を含む図１０と、セレク
タ回路を含む図１１により説明する。図１３において、
８相ＰＳＫ信号の場合に復調された入力端子８７，８８
からのｍビット軟判定Ｉｃｈ，Ｑｃｈは、枝メトリック
発生器８９により、図４に示した各８相信号点と受信点
との尤度（ブランチメトリックと呼ぶ）ＢＭ０，ＢＭ
１，…ＢＭ７が求められる。ＢＭ０〜ＢＭ７はＡＣＳ回
路９０に入力される。なお、図９は、畳込み符号器のト
レリス遷移を表した図である。図１０に示すようにＡＣ
Ｓ回路９０のトレリス遷移図に示される０状態の処理と
してはＢＭ０＋ＰＭ０，ＢＭ４＋ＰＭ２，ＢＭ２＋ＰＭ
４，ＢＭ６＋ＰＭ６が加算器５０，５１，５２，５３に
より計算され、最も尤度が高いパスメトリックが比較器
５４によって算出し、セレクタ５５により選択され、次
時刻でのＰＭ０となる。ここで４状態から遷移したもの
が選ばれたとする。この選択されたパスに連動して図１
１のセレクタ５６，６０，６４，６８のセレクト信号Ｓ
ＥＬ０によってパスメモリ内の４状態シフトレジスタ７
６に蓄積されているパスの履歴が、０状態シフトレジス
タ７６へ右に１つシフトされて格納され、０状態シフト
レジスタ７６には遷移間出力値である２つの情報ビット
“０１”が格納される。同様に１，２，…，７状態に関
しても図９に示すトレリス遷移に従う回路によって上記
操作が同時に実行される。受信シンボルが入力される毎
にＰＭ０〜ＰＭ７の最尤値が最尤パス判定器９２によっ
て検出され、セレクタ７２によって最尤パスの状態をも
つシフトレジスタの最終段の出力が選択され、推定復号
ビットを示す推定値ｘ２，ｘ１を得る。
【０００６】
【発明が解決しようとする課題】この従来のデータ伝送
方式では、前述したように例えば符号化率２／３で８Ｐ
ＳＫ変復調であったものが、符号化率３／４とすると、
１６ＱＡＭ変復調器を使用しなくてはいけなくなる。す
なわち、従来の符号化変調方式では、変調速度を一定に
して情報速度を上げた場合には、少なくとも同一の変復
調装置を用いて対応できない欠点があった。
方式では、前述したように例えば符号化率２／３で８Ｐ
ＳＫ変復調であったものが、符号化率３／４とすると、
１６ＱＡＭ変復調器を使用しなくてはいけなくなる。す
なわち、従来の符号化変調方式では、変調速度を一定に
して情報速度を上げた場合には、少なくとも同一の変復
調装置を用いて対応できない欠点があった。
【０００７】本発明の目的は変調速度を一定にして情報
速度を上げた場合でも、従来の畳込み符号器および変復
調装置を変更することなく、データを伝送できるデータ
伝送方式を提供することにある。
速度を上げた場合でも、従来の畳込み符号器および変復
調装置を変更することなく、データを伝送できるデータ
伝送方式を提供することにある。
【０００８】
【課題を解決するための手段】本発明のデータ伝送方式
は、送信側においてシリアルデータを並列変換して畳み
込み符号化により冗長ビットを付加する第１のデータ系
列信号と前記冗長ビットを外して代りにデータビットを
付加する第２のデータ系列信号とを出力する直列並列変
換手段と、前記第１のデータ系列を入力して前記冗長ビ
ットを出力する畳み込み符号化手段と、前記第１のデー
タ系列信号に前記冗長ビットを付加した符号化信号と前
記第２のデータ系列とを入力して所定の周期で交互に選
択する選択手段と選択された信号を二次元の信号点に写
像する機能を備え、受信側において復調された二次元の
Ｉチャネル，Ｑチャネル軟判定データを入力して前記符
号化信号ならびに前記第２のデータ系列信号と各信号点
との尤度を求める枝メトリックデータを出力する枝メト
リック発生手段と、前記第２のデータ系列信号に対応す
る枝メトリックデータを入力してその大小関係を調べる
比較手段と、前記比較手段の結果を入力して再編成され
た枝メトリックデータを選択する第１の選択手段と、前
記第１の選択手段の出力データと前記符号化信号に対応
する枝メトリックデータとを周期的に選択する第２の選
択手段と、前記第２の選択手段の出力である枝メトリッ
クと前時刻までの生き残りパスのメトリックとを加算
し、ある状態に合流する最も確からしいパスを選択する
ＡＣＳ（ＡｄｄＣｏｍｐａｒｅ Ｓｅｌｅｃｔ）回路と
生き残りパスを記憶するパスメモリと現時刻の最尤のパ
スメトリックを求める最尤パス判定器と再尤パス判定器
の情報により、現時刻の復号ビットの推定値をパスメモ
リより出力する最尤パス判定手段と、前記比較手段の比
較結果を示す出力信号を前記最尤パス判定手段を通過す
る時間に対応して一定期間保持する保持手段と、前記保
持手段の出力信号を入力し前記最尤パス判定手段の出力
信号の制御により前記第２のデータ信号の推定付加ビッ
トを選択する第３の選択手段と、前記最尤パス判定手段
の出力信号と前記第３の選択手段の出力信号とを入力し
て並列直列変換する手段とを有する。
は、送信側においてシリアルデータを並列変換して畳み
込み符号化により冗長ビットを付加する第１のデータ系
列信号と前記冗長ビットを外して代りにデータビットを
付加する第２のデータ系列信号とを出力する直列並列変
換手段と、前記第１のデータ系列を入力して前記冗長ビ
ットを出力する畳み込み符号化手段と、前記第１のデー
タ系列信号に前記冗長ビットを付加した符号化信号と前
記第２のデータ系列とを入力して所定の周期で交互に選
択する選択手段と選択された信号を二次元の信号点に写
像する機能を備え、受信側において復調された二次元の
Ｉチャネル，Ｑチャネル軟判定データを入力して前記符
号化信号ならびに前記第２のデータ系列信号と各信号点
との尤度を求める枝メトリックデータを出力する枝メト
リック発生手段と、前記第２のデータ系列信号に対応す
る枝メトリックデータを入力してその大小関係を調べる
比較手段と、前記比較手段の結果を入力して再編成され
た枝メトリックデータを選択する第１の選択手段と、前
記第１の選択手段の出力データと前記符号化信号に対応
する枝メトリックデータとを周期的に選択する第２の選
択手段と、前記第２の選択手段の出力である枝メトリッ
クと前時刻までの生き残りパスのメトリックとを加算
し、ある状態に合流する最も確からしいパスを選択する
ＡＣＳ（ＡｄｄＣｏｍｐａｒｅ Ｓｅｌｅｃｔ）回路と
生き残りパスを記憶するパスメモリと現時刻の最尤のパ
スメトリックを求める最尤パス判定器と再尤パス判定器
の情報により、現時刻の復号ビットの推定値をパスメモ
リより出力する最尤パス判定手段と、前記比較手段の比
較結果を示す出力信号を前記最尤パス判定手段を通過す
る時間に対応して一定期間保持する保持手段と、前記保
持手段の出力信号を入力し前記最尤パス判定手段の出力
信号の制御により前記第２のデータ信号の推定付加ビッ
トを選択する第３の選択手段と、前記最尤パス判定手段
の出力信号と前記第３の選択手段の出力信号とを入力し
て並列直列変換する手段とを有する。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例のデータ伝送方式のブロ
ック図である。図２は、本実施例の受信側の要部である
データ系列を復号する復号器のブロック図である。
る。図１は、本発明の一実施例のデータ伝送方式のブロ
ック図である。図２は、本実施例の受信側の要部である
データ系列を復号する復号器のブロック図である。
【００１０】まず、図１の実施例の送信側は入力端子３
９から情報速度ｆI ｂｐｓ（ｂｉｔｐｅｒ ｓｅｃｏｎ
ｄ）の信号系列を直並列変換器４０により、３本のデー
タ系列ｚ２，ｚ１，ｚ０に分割する。このとき、各信号
系列の情報速度は、ｚ２をｆI ／７，ｚ１を３ｆI ／
７，ｚ０を３ｆI ／７ｂｐｓである（図３参照）。ｚ
１，ｚ０は符号化率２／３の畳込み符号器４１へ３ｆI
／７毎に入力される。畳込み符号器４１は、図１４に示
すが、符号器自体は従来例の図１２と同様である。図１
４において、ｚ０とレジスタ３１の出力，ｚ１とレジス
タ３２の出力はそれぞれ排他的論理和３４，３５にそれ
ぞれ入力し、レジスタ３３の出力，排他的論理和３４，
３５の出力は、それぞれシフトレジスタ３１，３２，３
３に入力し、符号化データとして、（ｚ１，ｚ０，Ｐ）
を出力する。ここで、Ｐはシフトレジスタ３３からの出
力で冗長ビットを表す。最終的な符号器の出力値（ｙ
２，ｙ１，ｙ０）は、セレクタ１０により、（ｚ２，ｚ
１，ｚ０）又は（ｚ１，ｚ０，Ｐ）のどちらかを得るの
で、符号化率は７／９となる。従来例に適用すると、情
報速度は（６／７）ｆI ｂｐｓとなる。また、変調速度
は実施例，従来例共に（３／７）ｆI ｂａｕｄ（ボー）
となり、情報速度を上げたにもかかわらず変わっていな
い。
９から情報速度ｆI ｂｐｓ（ｂｉｔｐｅｒ ｓｅｃｏｎ
ｄ）の信号系列を直並列変換器４０により、３本のデー
タ系列ｚ２，ｚ１，ｚ０に分割する。このとき、各信号
系列の情報速度は、ｚ２をｆI ／７，ｚ１を３ｆI ／
７，ｚ０を３ｆI ／７ｂｐｓである（図３参照）。ｚ
１，ｚ０は符号化率２／３の畳込み符号器４１へ３ｆI
／７毎に入力される。畳込み符号器４１は、図１４に示
すが、符号器自体は従来例の図１２と同様である。図１
４において、ｚ０とレジスタ３１の出力，ｚ１とレジス
タ３２の出力はそれぞれ排他的論理和３４，３５にそれ
ぞれ入力し、レジスタ３３の出力，排他的論理和３４，
３５の出力は、それぞれシフトレジスタ３１，３２，３
３に入力し、符号化データとして、（ｚ１，ｚ０，Ｐ）
を出力する。ここで、Ｐはシフトレジスタ３３からの出
力で冗長ビットを表す。最終的な符号器の出力値（ｙ
２，ｙ１，ｙ０）は、セレクタ１０により、（ｚ２，ｚ
１，ｚ０）又は（ｚ１，ｚ０，Ｐ）のどちらかを得るの
で、符号化率は７／９となる。従来例に適用すると、情
報速度は（６／７）ｆI ｂｐｓとなる。また、変調速度
は実施例，従来例共に（３／７）ｆI ｂａｕｄ（ボー）
となり、情報速度を上げたにもかかわらず変わっていな
い。
【００１１】この処理の過程を示したタイミングチャー
トが図３である。Ｄ０，Ｄ１，…，Ｄ１３，Ｄ１４，…
のデータ系列ｄは、ｚ２系列としてＤ０，Ｄ７，…であ
り、ｚ１系列としてＤ１，Ｄ３，Ｄ５，Ｄ８，Ｄ１２，
…であり、ｚ０系列としてＤ２，Ｄ４，Ｄ６，Ｄ９，Ｄ
１１，Ｄ１３，…の各系列に分割される。次にセレクタ
１０によって３まず畳込み符号器４１の出力（Ｄ１，Ｄ
３，Ｐ１，２）が選ばれ、次いで、同じく畳込み符号器
４１の出力（Ｄ３，Ｄ４，Ｐ３，４）が選ばれ、最後
に、（ｚ２，ｚ１，ｚ０）の組である（Ｄ０，Ｄ５，Ｄ
６）が選択される。このように、Ｄ５，Ｄ６により得ら
れた冗長ビットＰ５ｂを捨てて、代りにＤ０を加えた
（Ｄ０，Ｄ５，Ｄ６）の信号点を送信しても、受信側で
従来のビタビ復号器に、後述するこのシンボル区間のブ
ランチメトリックの与え方については後述するが、Ｄ０
の復号方法によって、Ｄ０，Ｄ５，Ｄ６は、多少の劣化
を伴なうが復号できる。以後この繰り返してセレクタ１
０を選択していく。
トが図３である。Ｄ０，Ｄ１，…，Ｄ１３，Ｄ１４，…
のデータ系列ｄは、ｚ２系列としてＤ０，Ｄ７，…であ
り、ｚ１系列としてＤ１，Ｄ３，Ｄ５，Ｄ８，Ｄ１２，
…であり、ｚ０系列としてＤ２，Ｄ４，Ｄ６，Ｄ９，Ｄ
１１，Ｄ１３，…の各系列に分割される。次にセレクタ
１０によって３まず畳込み符号器４１の出力（Ｄ１，Ｄ
３，Ｐ１，２）が選ばれ、次いで、同じく畳込み符号器
４１の出力（Ｄ３，Ｄ４，Ｐ３，４）が選ばれ、最後
に、（ｚ２，ｚ１，ｚ０）の組である（Ｄ０，Ｄ５，Ｄ
６）が選択される。このように、Ｄ５，Ｄ６により得ら
れた冗長ビットＰ５ｂを捨てて、代りにＤ０を加えた
（Ｄ０，Ｄ５，Ｄ６）の信号点を送信しても、受信側で
従来のビタビ復号器に、後述するこのシンボル区間のブ
ランチメトリックの与え方については後述するが、Ｄ０
の復号方法によって、Ｄ０，Ｄ５，Ｄ６は、多少の劣化
を伴なうが復号できる。以後この繰り返してセレクタ１
０を選択していく。
【００１２】次に受信側のビタビ復号器の動作を図２に
より説明する。まず、入力端子２１，２２から入力され
たｍビット軟判定Ｉｃｈ，Ｑｃｈデータｒ＝（ｒ１，ｒ
０）は枝メトリック発生器１１により、図４に示すよう
に、各８相信号点と受信点との尤度（ブランチメトリッ
クと呼ぶ）ＢＭ０，ＢＭ１，…，ＢＭ７が求められる。
最初に受信したシンボルが畳込み符号器４１から出力さ
れた冗長ビットを含むとすると、セレクタ１５はＡ側を
選択し、ＢＭ０（ダッシュ），ＢＭ１（ダッシュ），
…，ＢＭ７（ダッシュ）を出力する。セレクタ１５の出
力であるブランチメトリックはＡＣＳ回路１６に入力さ
れる。畳込み符号器のトレリス遷移を表した図９に示す
ように、各行は状態０〜７の８つの状態を示す。０状態
を例にとって考えると、０状態は０，２，４，６状態か
ら遷移したパスの合流点となっていて、その遷移間出力
値は０，４，２，６である。したがって、図１０に示す
ようにＡＣＳ回路１６の０状態の処理としてはＢＭ０
（ダッシュ）＋ＰＭ０，ＢＭ４（ダッシュ）＋ＰＭ２，
ＢＭ２（ダッシュ）＋ＰＭ４，ＢＭ６（ダッシュ）＋Ｐ
Ｍ６が加算器５０，５１，５２，５３により計算され、
最も尤度が高いパスメトリックが比較器５４によって算
出し、セレクタ５５により選択され、次時刻のＰＭ０と
なる。ここで、４状態から遷移したものが選ばれたとす
ると、この選ばれたパスに連動して、セレクタ５６，６
０，６４，６８のセレクト信号ＳＥＬ０によってパスメ
モリ内の４状態シフトレジスタ７６に蓄積されているパ
スの履歴が０状態シフトレジスタ７６に右に１つシフト
されて格納され、０状態シフトレジスタ７６の初段には
遷移間出力値であるこの情報ビット“０１”が格納され
る。同様に、１，２，…，７状態に関しても図９に示す
トレリス遷移図に従う回路によって、上記操作が同時に
実行される。受信シンボルが入力される毎に、ＰＭ０〜
ＰＭ７の最尤値が最尤パス判定器１８によって検出さ
れ、セレクタ７２によって最尤パスの状態をもつシフト
レジスタの最終段の出力値が選択され、推定復号ビット
の推定値ｚ１，ｚ０を得る。
より説明する。まず、入力端子２１，２２から入力され
たｍビット軟判定Ｉｃｈ，Ｑｃｈデータｒ＝（ｒ１，ｒ
０）は枝メトリック発生器１１により、図４に示すよう
に、各８相信号点と受信点との尤度（ブランチメトリッ
クと呼ぶ）ＢＭ０，ＢＭ１，…，ＢＭ７が求められる。
最初に受信したシンボルが畳込み符号器４１から出力さ
れた冗長ビットを含むとすると、セレクタ１５はＡ側を
選択し、ＢＭ０（ダッシュ），ＢＭ１（ダッシュ），
…，ＢＭ７（ダッシュ）を出力する。セレクタ１５の出
力であるブランチメトリックはＡＣＳ回路１６に入力さ
れる。畳込み符号器のトレリス遷移を表した図９に示す
ように、各行は状態０〜７の８つの状態を示す。０状態
を例にとって考えると、０状態は０，２，４，６状態か
ら遷移したパスの合流点となっていて、その遷移間出力
値は０，４，２，６である。したがって、図１０に示す
ようにＡＣＳ回路１６の０状態の処理としてはＢＭ０
（ダッシュ）＋ＰＭ０，ＢＭ４（ダッシュ）＋ＰＭ２，
ＢＭ２（ダッシュ）＋ＰＭ４，ＢＭ６（ダッシュ）＋Ｐ
Ｍ６が加算器５０，５１，５２，５３により計算され、
最も尤度が高いパスメトリックが比較器５４によって算
出し、セレクタ５５により選択され、次時刻のＰＭ０と
なる。ここで、４状態から遷移したものが選ばれたとす
ると、この選ばれたパスに連動して、セレクタ５６，６
０，６４，６８のセレクト信号ＳＥＬ０によってパスメ
モリ内の４状態シフトレジスタ７６に蓄積されているパ
スの履歴が０状態シフトレジスタ７６に右に１つシフト
されて格納され、０状態シフトレジスタ７６の初段には
遷移間出力値であるこの情報ビット“０１”が格納され
る。同様に、１，２，…，７状態に関しても図９に示す
トレリス遷移図に従う回路によって、上記操作が同時に
実行される。受信シンボルが入力される毎に、ＰＭ０〜
ＰＭ７の最尤値が最尤パス判定器１８によって検出さ
れ、セレクタ７２によって最尤パスの状態をもつシフト
レジスタの最終段の出力値が選択され、推定復号ビット
の推定値ｚ１，ｚ０を得る。
【００１３】次に冗長ビットを捨てて代りに情報ビット
Ｄ０を付加されている場合の復号処理を説明する。前述
したように、送信シンボル（ｙ２，ｙ１，ｙ０）は畳込
み符号器の出力で、２次元座標（ＳI ，ＳQ ）のある点
に写像されている。受信点(rI ，ｒQ ）とこの８つの送
信点（ＳI ，ＳQ ）との間のブランチメトリックは、冗
長ビットを削減していない受信シンボルでは従来例と同
じ方法でＢＭ２（ダッシュ）〜ＢＭ７（ダッシュ）が算
出できる。しかし、冗長ビットが削除されていて、替わ
りに情報ビットが付加されている場合のブランチメトリ
ックの算出方法は異なる。まず、送信側で（Ｄｎ，Ｄｎ
＋１，Ｐｎ，ｎ＋１）の替わりに（Ｄｎ−５，Ｄｎ，Ｄ
ｎ＋１）を送っているため、（Ｄｎ，Ｄｎ＋１，Ｐｎ，
ｎ＋１）の形に戻して考えなくてはならない。そこで、
Ｐｎ，ｎ＋１はわからないため、送信シンボルは（Ｄ
ｎ，Ｄｎ＋１，０）又は（Ｄｎ，Ｄｎ＋１，１）の２通
りが考えられる。Ｄｎ，Ｄｎ＋１は０，１の値を取るの
で実際に、｛（０，０，０），（０，０，１）｝，
｛（０，１，０），（０，１，１）｝，｛（１，０，
０），（１，０，１）｝，｛（１，１，０），（１，
１，１）｝の４つのグループのいずれかであると推定さ
れる。
Ｄ０を付加されている場合の復号処理を説明する。前述
したように、送信シンボル（ｙ２，ｙ１，ｙ０）は畳込
み符号器の出力で、２次元座標（ＳI ，ＳQ ）のある点
に写像されている。受信点(rI ，ｒQ ）とこの８つの送
信点（ＳI ，ＳQ ）との間のブランチメトリックは、冗
長ビットを削減していない受信シンボルでは従来例と同
じ方法でＢＭ２（ダッシュ）〜ＢＭ７（ダッシュ）が算
出できる。しかし、冗長ビットが削除されていて、替わ
りに情報ビットが付加されている場合のブランチメトリ
ックの算出方法は異なる。まず、送信側で（Ｄｎ，Ｄｎ
＋１，Ｐｎ，ｎ＋１）の替わりに（Ｄｎ−５，Ｄｎ，Ｄ
ｎ＋１）を送っているため、（Ｄｎ，Ｄｎ＋１，Ｐｎ，
ｎ＋１）の形に戻して考えなくてはならない。そこで、
Ｐｎ，ｎ＋１はわからないため、送信シンボルは（Ｄ
ｎ，Ｄｎ＋１，０）又は（Ｄｎ，Ｄｎ＋１，１）の２通
りが考えられる。Ｄｎ，Ｄｎ＋１は０，１の値を取るの
で実際に、｛（０，０，０），（０，０，１）｝，
｛（０，１，０），（０，１，１）｝，｛（１，０，
０），（１，０，１）｝，｛（１，１，０），（１，
１，１）｝の４つのグループのいずれかであると推定さ
れる。
【００１４】次に、受信点が図５の位置にあり、この受
信点が冗長ビットを捨てて代りに情報付加ビットがある
場合のブランチメトリックの求め方について説明してい
く。しきい値判定により、この受信点ｒのシンボルは
（０，０，１）と推定される。各グループの送信シンボ
ルのどちらで送られたのか確定できないので、実際のブ
ランチメトリックは同じ値とする方が妥当である。そこ
で送信シンボルが、｛（０，０，０），（０，０，
１）｝，｛（０，１，０），（０，１，１）｝，
｛（１，０，０），（１，０，１）｝，｛（１，１，
０），（１，１，１）｝となる可能性の度合を求めてい
く。送信シンボルが（Ｄｎ−５，Ｄｎ，Ｄｎ＋１）のと
きでもブランチメトリックＢＭ０〜ＢＭ７と与えられて
いる。例えば、ＢＭ３は受信点のシンボル（０，０，
１）と送信点３のシンボル（０，１，１）に対するブラ
ンチメトリックであり、（０，１，１）が雑音によって
（０，０，１）に変化する可能性の度合を示すものであ
る。さらに、ＢＭ３は（０，１，１）の下線部となる可
能性の度合も含んでいるので、｛（１，１，０），
（１，１，１）｝が送信シンボルと仮定した場合のブラ
ンチメトリックとして用いることもできる。また、ＢＭ
７は（１，１，１）が雑音によって（０，０，１）に変
化する可能性の度合を示し、（１，１，１）の下線部下
の２数字が１，１となる可能性の度合も含んでいる。し
たがってＢＭ３とＢＭ７は、どちらもグループ｛（１，
１，０），（１，１，１）｝が送信シンボルである度合
を示すブランチメトリックであり、最終的にＢＭ３とＢ
Ｍ７の大きい方が、（１，１，０）に対するブランチメ
トリック，ＢＭ６（ダッシュ）＝ＭＡＸ｛ＢＭ３，ＢＭ
７｝，（１，１，１）に対するブランチメトリック，Ｂ
Ｍ７（ダッシュ）となる。同様に、｛（０，０，０），
（０，０，１）｝のグループでは、ＢＭ０とＢＭ４の大
きい方が（０，０，０）に対してＢＭ０（ダッシュ）
（０，０，１）に対してＢＭ１（ダッシュ）｛（０，
１，０），（０，１，１）｝のグループでは、ＢＭ１と
ＢＭ５の大きい方が（０，１，０）に対してＢＭ２（ダ
ッシュ）（０，１，１）に対してＢＭ３（ダッシュ）
｛（１，０，０），（１，０，１）｝のグループでは、
（１，０，０）に対してＢＭ２とＢＭ６の大きい方がＢ
Ｍ４（ダッシュ）（１，０，１）に対してＢＭ５（ダッ
シュ）となる。各グループのＢＭｉとＢＭ（ｉ＋４）
（ｉ＝０，１，２，３）の大きい方を選び出す処理は、
図２の比較器６，７，８，９で各ＢＭｉとＢＭ（ｉ＋
４）の大小を比較し、セレクタ１３Ａ，１３Ｂ，１３
Ｃ，１３Ｄで大きい方を選ぶことで行なわれる。このと
きセレクタ１５はＢ側が選択される。セレクタ１５のＡ
側，Ｂ側選択のタイミングは図７に示す通りである。Ｂ
Ｍ０（ダッシュ）〜ＢＭ７（ダッシュ）が求められれ
ば、上述と同様にＡＣＳ回路１６，最尤パス判定器１８
とパスメモリ１７を動作させる。また、比較器１２Ａ〜
１２Ｄで得られた選択信号は付加ビットｚ２を推定する
ためにシフトレジスタ１４Ａ〜１４Ｄに入力される。
信点が冗長ビットを捨てて代りに情報付加ビットがある
場合のブランチメトリックの求め方について説明してい
く。しきい値判定により、この受信点ｒのシンボルは
（０，０，１）と推定される。各グループの送信シンボ
ルのどちらで送られたのか確定できないので、実際のブ
ランチメトリックは同じ値とする方が妥当である。そこ
で送信シンボルが、｛（０，０，０），（０，０，
１）｝，｛（０，１，０），（０，１，１）｝，
｛（１，０，０），（１，０，１）｝，｛（１，１，
０），（１，１，１）｝となる可能性の度合を求めてい
く。送信シンボルが（Ｄｎ−５，Ｄｎ，Ｄｎ＋１）のと
きでもブランチメトリックＢＭ０〜ＢＭ７と与えられて
いる。例えば、ＢＭ３は受信点のシンボル（０，０，
１）と送信点３のシンボル（０，１，１）に対するブラ
ンチメトリックであり、（０，１，１）が雑音によって
（０，０，１）に変化する可能性の度合を示すものであ
る。さらに、ＢＭ３は（０，１，１）の下線部となる可
能性の度合も含んでいるので、｛（１，１，０），
（１，１，１）｝が送信シンボルと仮定した場合のブラ
ンチメトリックとして用いることもできる。また、ＢＭ
７は（１，１，１）が雑音によって（０，０，１）に変
化する可能性の度合を示し、（１，１，１）の下線部下
の２数字が１，１となる可能性の度合も含んでいる。し
たがってＢＭ３とＢＭ７は、どちらもグループ｛（１，
１，０），（１，１，１）｝が送信シンボルである度合
を示すブランチメトリックであり、最終的にＢＭ３とＢ
Ｍ７の大きい方が、（１，１，０）に対するブランチメ
トリック，ＢＭ６（ダッシュ）＝ＭＡＸ｛ＢＭ３，ＢＭ
７｝，（１，１，１）に対するブランチメトリック，Ｂ
Ｍ７（ダッシュ）となる。同様に、｛（０，０，０），
（０，０，１）｝のグループでは、ＢＭ０とＢＭ４の大
きい方が（０，０，０）に対してＢＭ０（ダッシュ）
（０，０，１）に対してＢＭ１（ダッシュ）｛（０，
１，０），（０，１，１）｝のグループでは、ＢＭ１と
ＢＭ５の大きい方が（０，１，０）に対してＢＭ２（ダ
ッシュ）（０，１，１）に対してＢＭ３（ダッシュ）
｛（１，０，０），（１，０，１）｝のグループでは、
（１，０，０）に対してＢＭ２とＢＭ６の大きい方がＢ
Ｍ４（ダッシュ）（１，０，１）に対してＢＭ５（ダッ
シュ）となる。各グループのＢＭｉとＢＭ（ｉ＋４）
（ｉ＝０，１，２，３）の大きい方を選び出す処理は、
図２の比較器６，７，８，９で各ＢＭｉとＢＭ（ｉ＋
４）の大小を比較し、セレクタ１３Ａ，１３Ｂ，１３
Ｃ，１３Ｄで大きい方を選ぶことで行なわれる。このと
きセレクタ１５はＢ側が選択される。セレクタ１５のＡ
側，Ｂ側選択のタイミングは図７に示す通りである。Ｂ
Ｍ０（ダッシュ）〜ＢＭ７（ダッシュ）が求められれ
ば、上述と同様にＡＣＳ回路１６，最尤パス判定器１８
とパスメモリ１７を動作させる。また、比較器１２Ａ〜
１２Ｄで得られた選択信号は付加ビットｚ２を推定する
ためにシフトレジスタ１４Ａ〜１４Ｄに入力される。
【００１５】このシフトレジスタ１４Ａ〜１４Ｄとセレ
クタ２０の関連動作を説明する。冗長ビットを削除した
送信シンボル（Ｄｎ−５，Ｄｎ，Ｄｎ＋１）の場合、Ｄ
ｎ，Ｄｎ＋１の復号は、ＢＭ０〜ＢＭ７からＢＭ０（ダ
ッシュ）〜ＢＭ７（ダッシュ）を作り、ＡＣＳ回路に入
力することで可能となる。しかし、Ｄｎ−５はビタビ復
号器で復号されていないので、別に処理回路を設ける必
要がある。ビタビ復号器でＤｎ，Ｄｎ＋１が復号される
過程において、ＡＣＳ回路では、送信された（Ｄｎ，Ｄ
ｎ＋１）が（０，０）（０，１）（１，０）（１，１）
である場合の可能性の度合を入力した。この（０，０）
（０，１）（１，０）（１，１）の各組に応じてＤｎ−
５の候補が結びつけられる。つまり｛（０，０，０），
（１，０，０）｝，｛（０，０，１），（１，０，
１）｝，｛（０，１，０），（０，１，１）｝，
｛（０，１，１），（１，１，１）｝（下線部がＤｎ，
Ｄｎ＋１の組を示す）の各グループの各信号点を受信点
と比較して近い方を選ぶことである。比較器１２Ａ〜１
２Ｄで選択された各グループのＤｎ−５の候補は、各シ
フトレジスタ１４Ａ〜１４Ｄで遅延させられ、ビタビ復
号器で復号された推定値ｚ１，ｚ２（Ｄｎ，Ｄｎ＋１）
の和に対応するものが各シフトレジスタの出力からセレ
クタ２０により選ばれ、Ｄｎ−５の推定値Ｚ２となる。
クタ２０の関連動作を説明する。冗長ビットを削除した
送信シンボル（Ｄｎ−５，Ｄｎ，Ｄｎ＋１）の場合、Ｄ
ｎ，Ｄｎ＋１の復号は、ＢＭ０〜ＢＭ７からＢＭ０（ダ
ッシュ）〜ＢＭ７（ダッシュ）を作り、ＡＣＳ回路に入
力することで可能となる。しかし、Ｄｎ−５はビタビ復
号器で復号されていないので、別に処理回路を設ける必
要がある。ビタビ復号器でＤｎ，Ｄｎ＋１が復号される
過程において、ＡＣＳ回路では、送信された（Ｄｎ，Ｄ
ｎ＋１）が（０，０）（０，１）（１，０）（１，１）
である場合の可能性の度合を入力した。この（０，０）
（０，１）（１，０）（１，１）の各組に応じてＤｎ−
５の候補が結びつけられる。つまり｛（０，０，０），
（１，０，０）｝，｛（０，０，１），（１，０，
１）｝，｛（０，１，０），（０，１，１）｝，
｛（０，１，１），（１，１，１）｝（下線部がＤｎ，
Ｄｎ＋１の組を示す）の各グループの各信号点を受信点
と比較して近い方を選ぶことである。比較器１２Ａ〜１
２Ｄで選択された各グループのＤｎ−５の候補は、各シ
フトレジスタ１４Ａ〜１４Ｄで遅延させられ、ビタビ復
号器で復号された推定値ｚ１，ｚ２（Ｄｎ，Ｄｎ＋１）
の和に対応するものが各シフトレジスタの出力からセレ
クタ２０により選ばれ、Ｄｎ−５の推定値Ｚ２となる。
【００１６】
【発明の効果】以上説明したように本発明は、送信側で
は、従来の畳込み符号器の出力と情報ビットのみの２種
類のデータ信号出力をある一定間隔で切り換えることに
より、符号化率が可変となる符号器を含んで構成し、受
信側では、従来の畳込み符号器に対応するビタビアルゴ
リズムを実行する機能と、情報ビットのみの出力に対す
る受信シンボルのデータ信号に対応してブランチメトリ
ックを再構成し、（ｚ２，ｚ１，ｚ０）のうちの推定値
ｚ２を推定する機能を付加したので、同一の変復調器を
備えた既設のデータ伝送回線を用いて、変調速度を一定
にしたままで、情報速度が上げられる効果がある。ま
た、ビタビ復号器に関して、ＡＣＳ回路，パスメモリが
共用できるのでＬＳＩ化に適している。さらに既設のデ
ータ伝送回線の使用可能な帯域の範囲内で、情報速度が
可変なデータ信号を伝送できるので、既設の周波数帯域
の有効利用に多大の効果がある。
は、従来の畳込み符号器の出力と情報ビットのみの２種
類のデータ信号出力をある一定間隔で切り換えることに
より、符号化率が可変となる符号器を含んで構成し、受
信側では、従来の畳込み符号器に対応するビタビアルゴ
リズムを実行する機能と、情報ビットのみの出力に対す
る受信シンボルのデータ信号に対応してブランチメトリ
ックを再構成し、（ｚ２，ｚ１，ｚ０）のうちの推定値
ｚ２を推定する機能を付加したので、同一の変復調器を
備えた既設のデータ伝送回線を用いて、変調速度を一定
にしたままで、情報速度が上げられる効果がある。ま
た、ビタビ復号器に関して、ＡＣＳ回路，パスメモリが
共用できるのでＬＳＩ化に適している。さらに既設のデ
ータ伝送回線の使用可能な帯域の範囲内で、情報速度が
可変なデータ信号を伝送できるので、既設の周波数帯域
の有効利用に多大の効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の要部である復号器のブロック図であ
る。
る。
【図３】本実施例の動作を説明するタイミングチャート
である。
である。
【図４】本実施例および従来例に共通の信号点の説明図
である。
である。
【図５】本実施例の信号点の説明図である。
【図６】従来のデータ伝送方式の説明図である。
【図７】本実施例のタイミングの説明図である。
【図８】本実施例のタイミングの説明図である。
【図９】一般的な符号化率２／３のトレリス遷移図であ
る。
る。
【図１０】一般的なＡＣＳ回路の要部の構成図である。
【図１１】一般的なＡＣＳ回路の要部の説明図である。
【図１２】従来の符号器の構成図である。
【図１３】従来のビタビ復号器の構成図である。
【図１４】本実施例の要部の符号器を含む構成図であ
る。
る。
１０，１３Ａ〜１３Ｄ，１５，２０ セレクタ １１ 枝メトリック発生器 １２ 比較器群 １２Ａ〜１２Ｄ 比較器 １３ セレクタ群 １４ シフトレジスタ群 １４Ａ〜１４Ｄ，３１〜３３ シフトレジスタ １６ ＡＣＳ回路 １７ バスメモリ １８ 最尤パス判定器 １９ 並列直列変換器（Ｐ／Ｓ） ３４，３５ 排他的論理和回路 ３９ 入力端子 ４０ 直列並列変換回路 ４１ 畳込み符号器 ４２ マッピング回路 ４３ ８ＰＳＫ変調器 ４４ ８ＰＳＫ復調器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 - 13/22
Claims (1)
- 【請求項１】 送信側においてシリアルデータを並列変
換して畳み込み符号化により冗長ビットを付加する第１
のデータ系列信号と前記冗長ビットを外して代りにデー
タビットを付加する第２のデータ系列信号とを出力する
直列並列変換手段と、前記第１のデータ系列を入力して
前記冗長ビットを出力する畳み込み符号化手段と、前記
第１のデータ系列信号に前記冗長ビットを付加した符号
化信号と前記第２のデータ系列とを入力して所定の周期
で交互に選択する選択手段と選択された信号を二次元の
信号点に写像する機能を備え、 受信側において復調された二次元のＩチャネル，Ｑチャ
ネル軟判定データを入力して前記符号化信号ならびに前
記第２のデータ系列信号と各信号点との尤度を求める枝
メトリックデータを出力する枝メトリック発生手段と、
前記第２のデータ系列信号に対応する枝メトリックデー
タを入力してその大小関係を調べる比較手段と、前記比
較手段の結果を入力して再編成された枝メトリックデー
タを選択する第１の選択手段と、前記第１の選択手段の
出力データと前記符号化信号に対応する枝メトリックデ
ータとを周期的に選択する第２の選択手段と、前記第２
の選択手段の出力である枝メトリックと前時刻までの生
き残りパスのメトリックとを加算し、ある状態に合流す
る最も確からしいパスを選択するＡＣＳ（ＡｄｄＣｏｍ
ｐａｒｅ Ｓｅｌｅｃｔ）回路と生き残りパスを記憶す
るパスメモリと現時刻の最尤のパスメトリックを求める
最尤パス判定器と再尤パス判定器の情報により、現時刻
の復号ビットの推定値をパスメモリより出力する最尤パ
ス判定手段と、前記比較手段の比較結果を示す出力信号
を前記最尤パス判定手段を通過する時間に対応して一定
期間保持する保持手段と、前記保持手段の出力信号を入
力し前記最尤パス判定手段の出力信号の制御により前記
第２のデータ信号の推定付加ビットを選択する第３の選
択手段と、前記最尤パス判定手段の出力信号と前記第３
の選択手段の出力信号とを入力して並列直列変換する手
段とを有することを特徴とするデータ伝送方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252437A JP2768169B2 (ja) | 1992-09-22 | 1992-09-22 | データ伝送方式 |
| US08/124,932 US5457705A (en) | 1992-09-22 | 1993-09-21 | Method of and system for data transmission employing trellis coded modulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252437A JP2768169B2 (ja) | 1992-09-22 | 1992-09-22 | データ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104942A JPH06104942A (ja) | 1994-04-15 |
| JP2768169B2 true JP2768169B2 (ja) | 1998-06-25 |
Family
ID=17237367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4252437A Expired - Lifetime JP2768169B2 (ja) | 1992-09-22 | 1992-09-22 | データ伝送方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5457705A (ja) |
| JP (1) | JP2768169B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2713423B1 (fr) * | 1993-11-30 | 1996-03-29 | Alcatel Telspace | Codeur et décodeur différentiels pour la modulation MDP-8 codée en treillis par l'approche pragmatique. |
| JPH07245635A (ja) * | 1994-03-04 | 1995-09-19 | Sony Corp | 信号点マッピング方法および信号点検出方法 |
| JPH07288479A (ja) * | 1994-04-18 | 1995-10-31 | Nec Corp | 誤り訂正連接符号化方法及び装置 |
| US5583889A (en) * | 1994-07-08 | 1996-12-10 | Zenith Electronics Corporation | Trellis coded modulation system for HDTV |
| JPH0837467A (ja) * | 1994-07-26 | 1996-02-06 | Sony Corp | ビタビ復号器およびビタビ復号方法 |
| JP2605641B2 (ja) * | 1994-11-14 | 1997-04-30 | 日本電気株式会社 | 可変ビットレート判別方法及び装置 |
| JPH08255434A (ja) * | 1995-03-20 | 1996-10-01 | Fujitsu Ltd | Ｐｒｍｌの符号化方法、その符号を復調する方法及び装置、及びそれを利用したｐｒｍｌシステム |
| US5938790A (en) * | 1997-03-04 | 1999-08-17 | Silicon Systems Research Ltd. | Sequence error event detection and correction using fixed block digital sum codes |
| JP3246471B2 (ja) | 1999-03-31 | 2002-01-15 | 日本電気株式会社 | マルチレート送信装置 |
| US6598205B1 (en) * | 1999-08-31 | 2003-07-22 | Broadcom Corporation | Memory-based shuffle-exchange traceback for gigabit ethernet transceiver |
| US7225393B2 (en) | 1999-10-01 | 2007-05-29 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder and Viterbi decoding method |
| US6654929B1 (en) | 1999-10-01 | 2003-11-25 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder and Viterbi decoding method |
| US6745365B2 (en) | 1999-12-28 | 2004-06-01 | Hitachi Kokusai Electric Inc. | Coder with error correction, decoder with error correction and data transmission apparatus using the coder and decoder |
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