JP2940581B2 - Ｆｍ復調器 - Google Patents
Ｆｍ復調器Info
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- JP2940581B2 JP2940581B2 JP22365592A JP22365592A JP2940581B2 JP 2940581 B2 JP2940581 B2 JP 2940581B2 JP 22365592 A JP22365592 A JP 22365592A JP 22365592 A JP22365592 A JP 22365592A JP 2940581 B2 JP2940581 B2 JP 2940581B2
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Description
【０００１】
【産業上の利用分野】本発明はＦＭ復調器に関し、詳細
にはデジタル信号処理技術を用いたＦＭ復調器に関す
る。
にはデジタル信号処理技術を用いたＦＭ復調器に関す
る。
【０００２】
【従来の技術】デジタル信号処理技術を用いた従来のア
ークタンジェント型ＦＭ復調器は例えば特公平３−７５
０９５号に示されたものがあり、これは図３に示すよう
に構成されている。すなわち、デジタル化された入力Ｆ
Ｍ信号を９０度移相器２によって移相し、移相されたＦ
Ｍ信号Ｘと遅延時間補正器３によって９０度移相器２の
遅延時間を補正されたＦＭ信号Ｙとは１／４縮小回路１
６によって各々の絶対値とそれぞれのＦＭ信号が存在す
る象限に基づいて決定される符号情報Ｖとを得て、両絶
対値出力の大小を比較した比較回路１７の出力に基づい
てスイッチ回路１８を制御し、｜Ｘ｜≧｜Ｙ｜の場合に
おいては｜Ｘ｜を除算回路７のＡ入力とし、かつ｜Ｙ｜
を除算回路７のＢ入力とし、｜Ｘ｜＜｜Ｙ｜の場合にお
いては入力を切替て除算回路７に供給し、除算回路７に
おいてＡ／Ｂの演算を行う。
ークタンジェント型ＦＭ復調器は例えば特公平３−７５
０９５号に示されたものがあり、これは図３に示すよう
に構成されている。すなわち、デジタル化された入力Ｆ
Ｍ信号を９０度移相器２によって移相し、移相されたＦ
Ｍ信号Ｘと遅延時間補正器３によって９０度移相器２の
遅延時間を補正されたＦＭ信号Ｙとは１／４縮小回路１
６によって各々の絶対値とそれぞれのＦＭ信号が存在す
る象限に基づいて決定される符号情報Ｖとを得て、両絶
対値出力の大小を比較した比較回路１７の出力に基づい
てスイッチ回路１８を制御し、｜Ｘ｜≧｜Ｙ｜の場合に
おいては｜Ｘ｜を除算回路７のＡ入力とし、かつ｜Ｙ｜
を除算回路７のＢ入力とし、｜Ｘ｜＜｜Ｙ｜の場合にお
いては入力を切替て除算回路７に供給し、除算回路７に
おいてＡ／Ｂの演算を行う。
【０００３】したがって、除算回路７からの除算出力Ｚ
は｜Ｘ｜≧｜Ｙ｜の場合においてはｔａｎαであり、｜
Ｘ｜＜｜Ｙ｜の場合においてはｃｏｔａｎαである。除
算出力ＺによってアークタンジェントＲＯＭ１９のアド
レス指定を行って、除算出力Ｚの値に応じたアークタン
ジェント（ａｒｃｔａｎ）の値を読み出す。読み出され
たａｒｃｔａｎの値は符号反転回路２１によって符号反
転し、符号反転出力とπ／２の値と加算器１２によって
加算してアークコタンジェント（ａｒｃｃｏｔａｎ）に
変換し、除算出力の値に応じたａｒｃｔａｎの値とａｒ
ｃｃｏｔａｎの値とを比較回路１７の出力に基づいてス
イッチ回路２０において一方を選択する。この選択は｜
Ｘ｜≧｜Ｙ｜の場合においてはａｒｃｔａｎｎの値を選
択し、｜Ｘ｜＜｜Ｙ｜の場合においてはａｒｃｃｏｔａ
ｎの値を選択する。
は｜Ｘ｜≧｜Ｙ｜の場合においてはｔａｎαであり、｜
Ｘ｜＜｜Ｙ｜の場合においてはｃｏｔａｎαである。除
算出力ＺによってアークタンジェントＲＯＭ１９のアド
レス指定を行って、除算出力Ｚの値に応じたアークタン
ジェント（ａｒｃｔａｎ）の値を読み出す。読み出され
たａｒｃｔａｎの値は符号反転回路２１によって符号反
転し、符号反転出力とπ／２の値と加算器１２によって
加算してアークコタンジェント（ａｒｃｃｏｔａｎ）に
変換し、除算出力の値に応じたａｒｃｔａｎの値とａｒ
ｃｃｏｔａｎの値とを比較回路１７の出力に基づいてス
イッチ回路２０において一方を選択する。この選択は｜
Ｘ｜≧｜Ｙ｜の場合においてはａｒｃｔａｎｎの値を選
択し、｜Ｘ｜＜｜Ｙ｜の場合においてはａｒｃｃｏｔａ
ｎの値を選択する。
【０００４】スイッチ回路２０において選択された出力
と符号情報Ｖとからは１／４復元回路２２によって復元
して、差分回路１４によって差分をとって復調信号を得
ている。
と符号情報Ｖとからは１／４復元回路２２によって復元
して、差分回路１４によって差分をとって復調信号を得
ている。
【０００５】
【発明が解決しとうとする課題】しかし、上記した従来
のＦＭ復調器によればｔａｎの値またはｃｏｔａｎの値
を算出してＲＯＭの記憶容量の減少を図っている。しか
しながら、入力ＦＭ信号が１０ビット、出力位相差１６
ビットに適応した場合、ＲＯＭの記憶容量は１６ｋビッ
ト必要であって、９０度移相器などの構成要素を含めた
集積化にはさらにＲＯＭ記憶容量の減少が必要であると
いう問題点があった。
のＦＭ復調器によればｔａｎの値またはｃｏｔａｎの値
を算出してＲＯＭの記憶容量の減少を図っている。しか
しながら、入力ＦＭ信号が１０ビット、出力位相差１６
ビットに適応した場合、ＲＯＭの記憶容量は１６ｋビッ
ト必要であって、９０度移相器などの構成要素を含めた
集積化にはさらにＲＯＭ記憶容量の減少が必要であると
いう問題点があった。
【０００６】本発明は、記憶手段の記憶容量が減少でき
て集積回路化に適したＦＭ復調器を提供することを目的
とする。
て集積回路化に適したＦＭ復調器を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明のＦＭ復調器は、
入力ＦＭ信号を受けて互いに直行するＦＭ信号に変換す
る変換手段と、変換手段から出力された２信号の絶対値
をとって大きい方を信号Ｘとし、小さい方を信号Ｙとし
て出力し、かつ前記入力ＦＭ信号の符号に基づく情報を
示す信号Ｖを出力する縮小回路と、前記信号ＸおよびＹ
からＸ／Ｙを演算する除算回路と、前記除算回路の出力
中の上位ビットを受けて上位ビットの値Ｚｕに対応する
アークタンジェントの値を出力する第１記憶手段と、前
記除算回路の出力中の上位ビットを受けて上位ビットの
値Ｚｕ＋１に対応するアークタンジェントの値と上位ビ
ットの値Ｚｕに対応するアークタンジェントの値との差
分を出力する第２記憶手段と、前記上位ビットの値Ｚｕ
に対応して前記第１記憶手段から出力されるアークタン
ジェントの値を前記上位ビットの値Ｚｕに対応して前記
第２記憶手段から出力されるアークタンジェントの差分
値と前記除算回路の出力中の下位ビットとに基づいて補
間したアークタンジェントの値を出力する補間手段と、
前記補間手段により補間された出力を前記信号Ｖに基づ
いて修正復元する復元回路と、前記復元回路からの出力
の差分をとる差分回路とを備えたことを特徴とする。
入力ＦＭ信号を受けて互いに直行するＦＭ信号に変換す
る変換手段と、変換手段から出力された２信号の絶対値
をとって大きい方を信号Ｘとし、小さい方を信号Ｙとし
て出力し、かつ前記入力ＦＭ信号の符号に基づく情報を
示す信号Ｖを出力する縮小回路と、前記信号ＸおよびＹ
からＸ／Ｙを演算する除算回路と、前記除算回路の出力
中の上位ビットを受けて上位ビットの値Ｚｕに対応する
アークタンジェントの値を出力する第１記憶手段と、前
記除算回路の出力中の上位ビットを受けて上位ビットの
値Ｚｕ＋１に対応するアークタンジェントの値と上位ビ
ットの値Ｚｕに対応するアークタンジェントの値との差
分を出力する第２記憶手段と、前記上位ビットの値Ｚｕ
に対応して前記第１記憶手段から出力されるアークタン
ジェントの値を前記上位ビットの値Ｚｕに対応して前記
第２記憶手段から出力されるアークタンジェントの差分
値と前記除算回路の出力中の下位ビットとに基づいて補
間したアークタンジェントの値を出力する補間手段と、
前記補間手段により補間された出力を前記信号Ｖに基づ
いて修正復元する復元回路と、前記復元回路からの出力
の差分をとる差分回路とを備えたことを特徴とする。
【０００８】また、補間手段は第２記憶手段からの出力
と除算回路の出力中の下位ビットとを乗算する乗算回路
と、第１記憶手段からの出力と前記乗算回路からの出力
とを加算する加算回路とを備えて構成してもよい。
と除算回路の出力中の下位ビットとを乗算する乗算回路
と、第１記憶手段からの出力と前記乗算回路からの出力
とを加算する加算回路とを備えて構成してもよい。
【０００９】第１記憶手段、第２記憶手段および補間手
段に代えて、除算回路の出力中の上位ビットを受けて上
位ビットの値Ｚｕに対応する第１のアークタンジェント
の値および上位ビットの値Ｚｕ＋１に対応する第２のア
ークタンジェントの値を出力する記憶手段と、前記記憶
手段から出力された第１のアークタンジェントの値がロ
ードされる第１レジスタと、前記記憶手段から出力され
た第２のアークタンジェントの値がロードされる第２レ
ジスタと、前記第２レジスタに記憶の値から前記第１レ
ジスタに記憶の値を減算する減算回路と、前記減算回路
からの出力と前記除算回路の出力中の下位ビットとを乗
算する乗算回路と、前記第１レジスタに記憶の値と前記
乗算回路の第１記憶手段からの出力とを加算する加算回
路とを備えて構成しても良い。
段に代えて、除算回路の出力中の上位ビットを受けて上
位ビットの値Ｚｕに対応する第１のアークタンジェント
の値および上位ビットの値Ｚｕ＋１に対応する第２のア
ークタンジェントの値を出力する記憶手段と、前記記憶
手段から出力された第１のアークタンジェントの値がロ
ードされる第１レジスタと、前記記憶手段から出力され
た第２のアークタンジェントの値がロードされる第２レ
ジスタと、前記第２レジスタに記憶の値から前記第１レ
ジスタに記憶の値を減算する減算回路と、前記減算回路
からの出力と前記除算回路の出力中の下位ビットとを乗
算する乗算回路と、前記第１レジスタに記憶の値と前記
乗算回路の第１記憶手段からの出力とを加算する加算回
路とを備えて構成しても良い。
【００１０】
【作用】本発明のＦＭ復調器によれば、除算回路の出力
中の下位ビットに基づいて、除算回路の出力中の上位ビ
ットを受けた第１および第２記憶手段からの出力アーク
タンジェントの値が補間され、補間されたアークタンジ
ェントの値に基づいてＦＭ復調される。この場合に、除
算回路の出力中の上位ビット数が少なくても所定誤差範
囲内のアークタンジェントの値が得られて、第１および
第２記憶手段の記憶容量は少なくて済むことになる。
中の下位ビットに基づいて、除算回路の出力中の上位ビ
ットを受けた第１および第２記憶手段からの出力アーク
タンジェントの値が補間され、補間されたアークタンジ
ェントの値に基づいてＦＭ復調される。この場合に、除
算回路の出力中の上位ビット数が少なくても所定誤差範
囲内のアークタンジェントの値が得られて、第１および
第２記憶手段の記憶容量は少なくて済むことになる。
【００１１】請求項２および３のＦＭ復調器によれば、
補間にビット数の少ない乗算回路を用いているため、回
路規模が小さくて済むことになる。請求項３のＦＭ復調
器の場合も記憶手段の記憶容量は少なくて済むことは請
求項１のＦＭ復調器の場合と同様である。
補間にビット数の少ない乗算回路を用いているため、回
路規模が小さくて済むことになる。請求項３のＦＭ復調
器の場合も記憶手段の記憶容量は少なくて済むことは請
求項１のＦＭ復調器の場合と同様である。
【００１２】
【実施例】以下本発明を実施例により説明する。図１は
本発明の一実施例の構成を示すブロック図である。
本発明の一実施例の構成を示すブロック図である。
【００１３】本実施例は、デジタル化された入力ＦＭ信
号Ｆ（ＫＴ）は９０度移相器２によって９０度移相させ
る。Ｋは整数、Ｔはサンプリング周期を示している。入
力されたＦＭ信号Ｆ（ＫＴ）は遅延時間補正器３に供給
して９０度移相器２の遅延時間を補正して、移相された
ＦＭ信号Ｓ（ＫＴ）と遅延時間補正回路３から出力され
るＦＭ信号Ｃ（ＫＴ）の間に９０度の位相差をもたせ
る。ＦＭ信号Ｃ（ＫＴ）とＦＭ信号Ｓ（ＫＴ）とは１／
８縮小回路４に供給して、入力信号の絶対値信号Ｘ（Ｋ
Ｔ）、Ｙ（ＫＴ）およびそれぞれの入力ＦＭ信号が存在
する象限に基づいて決定される符号情報Ｖ（ＫＴ）を得
る。
号Ｆ（ＫＴ）は９０度移相器２によって９０度移相させ
る。Ｋは整数、Ｔはサンプリング周期を示している。入
力されたＦＭ信号Ｆ（ＫＴ）は遅延時間補正器３に供給
して９０度移相器２の遅延時間を補正して、移相された
ＦＭ信号Ｓ（ＫＴ）と遅延時間補正回路３から出力され
るＦＭ信号Ｃ（ＫＴ）の間に９０度の位相差をもたせ
る。ＦＭ信号Ｃ（ＫＴ）とＦＭ信号Ｓ（ＫＴ）とは１／
８縮小回路４に供給して、入力信号の絶対値信号Ｘ（Ｋ
Ｔ）、Ｙ（ＫＴ）およびそれぞれの入力ＦＭ信号が存在
する象限に基づいて決定される符号情報Ｖ（ＫＴ）を得
る。
【００１４】１／８縮小回路４から出力される絶対値信
号Ｘ（ＫＴ）、Ｙ（ＫＴ）は除算回路７に入力して｛Ｘ
（ＫＴ）／Ｙ（ＫＴ）｝の除算をする。除算出力Ｚ（Ｋ
Ｔ）中の上位ビットＺ（ＫＴ）ｕをＲＯＭ９およびＲＯ
Ｍ１０にアドレスデータとして供給し、ＲＯＭ９および
ＲＯＭ１０の記憶値を読み出す。ここで、ＲＯＭ９は上
位ビットＺ（ＫＴ）ｕの値に対応するａｒｃｔａｎの値
が格納してあり、ＲＯＭ１０は上位ビットＺ（ＫＴ）ｕ
+1に対応するａｒｃｔａｎの値と上位ビットＺ（ＫＴ）
ｕに対応するａｒｃｔａｎの値の差分が格納してある。
したがって、上位ビットＺ（ＫＴ）ｕが供給されたこと
によってＲＯＭ９は上位ビットＺ（ＫＴ）ｕの値に対す
るａｒｃｔａｎの値を出力し、ＲＯＭ１０は上位ビット
Ｚ（ＫＴ）ｕ＋１に対するａｒｃｔａｎの値と上位ビッ
トＺ（ＫＴ）ｕに対するａｒｃｔａｎの値の差分を出力
する。
号Ｘ（ＫＴ）、Ｙ（ＫＴ）は除算回路７に入力して｛Ｘ
（ＫＴ）／Ｙ（ＫＴ）｝の除算をする。除算出力Ｚ（Ｋ
Ｔ）中の上位ビットＺ（ＫＴ）ｕをＲＯＭ９およびＲＯ
Ｍ１０にアドレスデータとして供給し、ＲＯＭ９および
ＲＯＭ１０の記憶値を読み出す。ここで、ＲＯＭ９は上
位ビットＺ（ＫＴ）ｕの値に対応するａｒｃｔａｎの値
が格納してあり、ＲＯＭ１０は上位ビットＺ（ＫＴ）ｕ
+1に対応するａｒｃｔａｎの値と上位ビットＺ（ＫＴ）
ｕに対応するａｒｃｔａｎの値の差分が格納してある。
したがって、上位ビットＺ（ＫＴ）ｕが供給されたこと
によってＲＯＭ９は上位ビットＺ（ＫＴ）ｕの値に対す
るａｒｃｔａｎの値を出力し、ＲＯＭ１０は上位ビット
Ｚ（ＫＴ）ｕ＋１に対するａｒｃｔａｎの値と上位ビッ
トＺ（ＫＴ）ｕに対するａｒｃｔａｎの値の差分を出力
する。
【００１５】ＲＯＭ１０からの出力と除算出力Ｚ（Ｋ
Ｔ）中の下位ビットＺ（ＫＴ）ｄとを乗算回路１１にお
いて乗算する。乗算回路１１の出力とＲＯＭ９からの出
力とは加算回路１２において加算する。加算回路１２の
出力を１／８復元回路１３に供給して、符号情報Ｖ（Ｋ
Ｔ）に応じて位相角を−１８０度から１８０度に復元
し、１／８復元回路１３からの出力を差分回路１４に供
給して差分をとって、復調出力を得る。
Ｔ）中の下位ビットＺ（ＫＴ）ｄとを乗算回路１１にお
いて乗算する。乗算回路１１の出力とＲＯＭ９からの出
力とは加算回路１２において加算する。加算回路１２の
出力を１／８復元回路１３に供給して、符号情報Ｖ（Ｋ
Ｔ）に応じて位相角を−１８０度から１８０度に復元
し、１／８復元回路１３からの出力を差分回路１４に供
給して差分をとって、復調出力を得る。
【００１６】上記のように構成された一実施例の作用を
説明する。デジタル化された入力ＦＭ信号から９０度移
相器２と遅延補正回路３とから互いに直交する信号Ｃ
（ＫＴ）およびＳ（ＫＴ）が出力され、１／８縮小回路
４から絶対値Ｘ（ＫＴ）、Ｙ（ＫＴ）および符号情報Ｖ
（ＫＴ）がそれぞれ出力される。ここで、Ｘ（ＫＴ）＝
｜Ｃ（ＫＴ）｜，Ｙ（ＫＴ）＝｜Ｓ（ＫＴ）｜、または
Ｘ（ＫＴ）＝｜Ｓ（ＫＴ）｜，Ｙ（ＫＴ）＝｜Ｃ（Ｋ
Ｔ）｜であって、１／８縮小回路４において、Ｘ（Ｋ
Ｔ）＜Ｙ（ＫＴ）となるほうが除算回路７へ選択出力さ
れる。符号情報Ｖ（ＫＴ）はＣ（ＫＴ）＝ｃｏｓθ（Ｋ
Ｔ），Ｓ（ＫＴ）＝ｓｉｎθ（ＫＴ）を満たすθ（Ｋ
Ｔ）の値が、πＶ（ＫＴ）／４≦θ（ＫＴ）＜π｛Ｖ
（ＫＴ）＋１｝／４を満たす整数値で、０〜７の値であ
る。
説明する。デジタル化された入力ＦＭ信号から９０度移
相器２と遅延補正回路３とから互いに直交する信号Ｃ
（ＫＴ）およびＳ（ＫＴ）が出力され、１／８縮小回路
４から絶対値Ｘ（ＫＴ）、Ｙ（ＫＴ）および符号情報Ｖ
（ＫＴ）がそれぞれ出力される。ここで、Ｘ（ＫＴ）＝
｜Ｃ（ＫＴ）｜，Ｙ（ＫＴ）＝｜Ｓ（ＫＴ）｜、または
Ｘ（ＫＴ）＝｜Ｓ（ＫＴ）｜，Ｙ（ＫＴ）＝｜Ｃ（Ｋ
Ｔ）｜であって、１／８縮小回路４において、Ｘ（Ｋ
Ｔ）＜Ｙ（ＫＴ）となるほうが除算回路７へ選択出力さ
れる。符号情報Ｖ（ＫＴ）はＣ（ＫＴ）＝ｃｏｓθ（Ｋ
Ｔ），Ｓ（ＫＴ）＝ｓｉｎθ（ＫＴ）を満たすθ（Ｋ
Ｔ）の値が、πＶ（ＫＴ）／４≦θ（ＫＴ）＜π｛Ｖ
（ＫＴ）＋１｝／４を満たす整数値で、０〜７の値であ
る。
【００１７】除算回路７によってＺ（ＫＴ）＝Ｘ（Ｋ
Ｔ）／Ｙ（ＫＴ）が演算される。入力ＦＭ信号Ｆ（Ｋ
Ｔ）がｎビットであれば、除算出力Ｚ（ＫＴ）もｎビッ
トである。ここまでは図３に示した従来の場合と同様で
ある。
Ｔ）／Ｙ（ＫＴ）が演算される。入力ＦＭ信号Ｆ（Ｋ
Ｔ）がｎビットであれば、除算出力Ｚ（ＫＴ）もｎビッ
トである。ここまでは図３に示した従来の場合と同様で
ある。
【００１８】ここで、除算出力Ｚ（ＫＴ）からａｒｃｔ
ａｎの値を得るのにｎビットの内上位ｍビット（ｎ＞
ｍ）のを用いるものとする。したがって上位ビットＺ
（ＫＹ）ｕはｍビットであり、下位ビットＺ（ＫＴ）ｄ
は（ｎ−ｍ）ビットである。
ａｎの値を得るのにｎビットの内上位ｍビット（ｎ＞
ｍ）のを用いるものとする。したがって上位ビットＺ
（ＫＹ）ｕはｍビットであり、下位ビットＺ（ＫＴ）ｄ
は（ｎ−ｍ）ビットである。
【００１９】上位ビットＺ（ＫＴ）ｕによってＲＯＭ９
から上位Ｚ（ＫＴ）ビットに対するａｒｃｔａｎの値が
読み出され、ＲＯＭ１０から上位ビットＺ（ＫＴ）ｕ＋
１に対するａｒｃｔａｎの値と上位ビットＺ（ＫＴ）ｕ
に対するａｒｃｔａｎの値と差分が読み出される。ＲＯ
Ｍ１０から読み出された値と下位ビットＺ（ＫＴ）ｄと
が乗算回路１１において乗算され、乗算結果にＲＡＭ９
から読み出されたａｒｃｔａｎの値とが加算回路１２に
おいて加算される。
から上位Ｚ（ＫＴ）ビットに対するａｒｃｔａｎの値が
読み出され、ＲＯＭ１０から上位ビットＺ（ＫＴ）ｕ＋
１に対するａｒｃｔａｎの値と上位ビットＺ（ＫＴ）ｕ
に対するａｒｃｔａｎの値と差分が読み出される。ＲＯ
Ｍ１０から読み出された値と下位ビットＺ（ＫＴ）ｄと
が乗算回路１１において乗算され、乗算結果にＲＡＭ９
から読み出されたａｒｃｔａｎの値とが加算回路１２に
おいて加算される。
【００２０】したがって、ＲＯＭ９、ＲＯＭ１０、乗算
回路１１および加算回路１２によって上位Ｚ（ＫＴ）ｕ
ビットに対するａｒｃｔａｎの値と上位Ｚ（ＫＴ）ｕ＋
１ビットに対するａｒｃｔａｎの値との間を１次補間し
て、除算出力Ｚ（ＫＴ）に対するａｒｃｔａｎの値が演
算されたことになる。この出力をθ（ＫＴ）とする。
回路１１および加算回路１２によって上位Ｚ（ＫＴ）ｕ
ビットに対するａｒｃｔａｎの値と上位Ｚ（ＫＴ）ｕ＋
１ビットに対するａｒｃｔａｎの値との間を１次補間し
て、除算出力Ｚ（ＫＴ）に対するａｒｃｔａｎの値が演
算されたことになる。この出力をθ（ＫＴ）とする。
【００２１】加算回路１２の出力θ（ＫＴ）は１／８復
元回路１３によって、符号情報Ｖ（ＫＴ）＝０〜７の各
値に対応して、φ（ＫＴ）＝θ（ＫＴ），π／２−θ
（ＫＴ），π／２＋θ（ＫＴ），π−θ（ＫＴ），−π
＋θ（ＫＴ），−｛π／２＋θ（ＫＴ）｝，−｛π／２
−θ（ＫＴ）｝，−θ（ＫＴ）が出力され、差分回路１
４において差分値Δφ（ＫＴ）＝θ（ＫＴ）−θ（Ｋ
（Ｔ−１））が算出されて、復調出力として出力され
る。
元回路１３によって、符号情報Ｖ（ＫＴ）＝０〜７の各
値に対応して、φ（ＫＴ）＝θ（ＫＴ），π／２−θ
（ＫＴ），π／２＋θ（ＫＴ），π−θ（ＫＴ），−π
＋θ（ＫＴ），−｛π／２＋θ（ＫＴ）｝，−｛π／２
−θ（ＫＴ）｝，−θ（ＫＴ）が出力され、差分回路１
４において差分値Δφ（ＫＴ）＝θ（ＫＴ）−θ（Ｋ
（Ｔ−１））が算出されて、復調出力として出力され
る。
【００２２】ここで、１次補間によってａｒｃｔａｎの
値を計算して必要な精度を確保するためには、ＲＯＭ９
の大きさ（ｍの大きさ）を適当に選ばなければならない
が、ｍ＝６、７に設定したときは誤差はそれぞれ２×１
０の（−５）乗、５×１０の（−６）乗以下である。こ
のときＲＯＭ９の記憶容量は、６４ワード、１２８ワー
ドであり、ＲＯＭ１０を含めても、１２８ワード、２５
６ワードであって、従来例の２のｎ乗ワードに比較して
数分の１に減少できることになる。
値を計算して必要な精度を確保するためには、ＲＯＭ９
の大きさ（ｍの大きさ）を適当に選ばなければならない
が、ｍ＝６、７に設定したときは誤差はそれぞれ２×１
０の（−５）乗、５×１０の（−６）乗以下である。こ
のときＲＯＭ９の記憶容量は、６４ワード、１２８ワー
ドであり、ＲＯＭ１０を含めても、１２８ワード、２５
６ワードであって、従来例の２のｎ乗ワードに比較して
数分の１に減少できることになる。
【００２３】また、乗算回路１１は（ｎ−ｍ）ビットの
データとａｒｃｔａｎの値より小さい差分との乗算であ
るため除算回路７に比較して回路規模は小さくて済む。
ｎ＝１０、Ｍ＝７のとき３ビットの乗算器となる。
データとａｒｃｔａｎの値より小さい差分との乗算であ
るため除算回路７に比較して回路規模は小さくて済む。
ｎ＝１０、Ｍ＝７のとき３ビットの乗算器となる。
【００２４】なお、上記した実施例において、ＦＭ信号
から直交する２信号を９０度移相器２と遅延時間補正器
３とによって得る場合を例示しているが、例えば２相直
交信号（ｃｏｓｋω1Ｔ、ｓｉｎｋω1Ｔ）による周波数
変換等によっても得てもよい。
から直交する２信号を９０度移相器２と遅延時間補正器
３とによって得る場合を例示しているが、例えば２相直
交信号（ｃｏｓｋω1Ｔ、ｓｉｎｋω1Ｔ）による周波数
変換等によっても得てもよい。
【００２５】次に、本発明の他の実施例について説明す
る。図２は本発明の他の実施例の構成を示すブロック図
である。
る。図２は本発明の他の実施例の構成を示すブロック図
である。
【００２６】図２に示す本発明の他の実施例において符
号７までは図１に示した一実施例と同一であって省略し
てあり、図２において図１に示した一実施例と同一構成
要素には同一の符号を付して示し、一実施例と同一構成
要素の説明は省略する。本実施例では、ＲＯＭ９および
１０に代わってＲＯＭ２６が設けてあり、ＲＯＭ２６に
は除算回路７の出力の上位ビットＺ（ＫＴ）ｕの値に対
応するａｒｃｔａｎの値と該上位ビットの値Ｚ（ＫＴ）
ｕに１を加えた値の上位ビットＺ（ＫＴ）ｕ＋１に対応
するａｒｃｔａｎの値とが格納してある。
号７までは図１に示した一実施例と同一であって省略し
てあり、図２において図１に示した一実施例と同一構成
要素には同一の符号を付して示し、一実施例と同一構成
要素の説明は省略する。本実施例では、ＲＯＭ９および
１０に代わってＲＯＭ２６が設けてあり、ＲＯＭ２６に
は除算回路７の出力の上位ビットＺ（ＫＴ）ｕの値に対
応するａｒｃｔａｎの値と該上位ビットの値Ｚ（ＫＴ）
ｕに１を加えた値の上位ビットＺ（ＫＴ）ｕ＋１に対応
するａｒｃｔａｎの値とが格納してある。
【００２７】例えば、ＲＯＭ２６に２の（ｍ＋１）乗×
１６ビット構成のＲＯＭを用いて、アドレス２ｋ（０≦
ｋ≦２の（ｍ−１）乗）に対する記憶内容を〔（２の１
５乗）×ａｒｃｔａｎ（ｋ／２のｍ乗）〕とし、アドレ
ス（２ｋ＋１）に対する記憶内容を〔（２の１５乗）×
ａｒｃｔａｎ（ｋ＋１）／（２のｍ乗）〕としたＲＯＭ
とする。
１６ビット構成のＲＯＭを用いて、アドレス２ｋ（０≦
ｋ≦２の（ｍ−１）乗）に対する記憶内容を〔（２の１
５乗）×ａｒｃｔａｎ（ｋ／２のｍ乗）〕とし、アドレ
ス（２ｋ＋１）に対する記憶内容を〔（２の１５乗）×
ａｒｃｔａｎ（ｋ＋１）／（２のｍ乗）〕としたＲＯＭ
とする。
【００２８】除算回路７からの出力の上位ｍビットをＲ
ＯＭ２６のアドレスの１ビット目からｍビット目に入力
し、アドレスの０ビット目とレジスタ２４のクロック信
号を共通のクロック信号とし、レジスタ２３にはレジス
タ２４と逆相のクロック信号を入力して、ＲＯＭ２６か
ら読み出した記憶内容〔（２の１５乗）×ａｒｃｔａｎ
（ｋ／２のｍ乗）〕をレジスタ２４にロードし、記憶内
容〔（２の１５乗）×ａｒｃｔａｎ（ｋ＋１）／（２の
ｍ乗）〕をレジスタ２３にロードする。
ＯＭ２６のアドレスの１ビット目からｍビット目に入力
し、アドレスの０ビット目とレジスタ２４のクロック信
号を共通のクロック信号とし、レジスタ２３にはレジス
タ２４と逆相のクロック信号を入力して、ＲＯＭ２６か
ら読み出した記憶内容〔（２の１５乗）×ａｒｃｔａｎ
（ｋ／２のｍ乗）〕をレジスタ２４にロードし、記憶内
容〔（２の１５乗）×ａｒｃｔａｎ（ｋ＋１）／（２の
ｍ乗）〕をレジスタ２３にロードする。
【００２９】レジスタ２４の記憶内容からレジスタ２３
の記憶内容を減算回路２５によって減算し、減算回路２
５の出力を乗算回路１１に供給して、除算回路７からの
出力の対ビットとを乗算回路１１において乗算し、乗算
出力とレジスタ２３の記憶内容とを加算回路１２におい
て加算する。
の記憶内容を減算回路２５によって減算し、減算回路２
５の出力を乗算回路１１に供給して、除算回路７からの
出力の対ビットとを乗算回路１１において乗算し、乗算
出力とレジスタ２３の記憶内容とを加算回路１２におい
て加算する。
【００３０】したがって、ＲＯＭ２６、レジスタ２３、
レジスタ２４、減算回路２５、乗算回路１１および加算
回路１２によって上位Ｚ（ＫＴ）ｕビットに対するａｒ
ｃｔａｎの値と上位Ｚ（ＫＴ）ｕ＋１ビットに対するａ
ｒｃｔａｎの値との間を１次補間して、除算出力Ｚ（Ｋ
Ｔ）に対するａｒｃｔａｎの値θ（ＫＴ）が演算された
ことになる。
レジスタ２４、減算回路２５、乗算回路１１および加算
回路１２によって上位Ｚ（ＫＴ）ｕビットに対するａｒ
ｃｔａｎの値と上位Ｚ（ＫＴ）ｕ＋１ビットに対するａ
ｒｃｔａｎの値との間を１次補間して、除算出力Ｚ（Ｋ
Ｔ）に対するａｒｃｔａｎの値θ（ＫＴ）が演算された
ことになる。
【００３１】上記のように本発明の他の実施例では、Ｒ
ＯＭ２６の連続する２アドレスに対するａｒｃｔａｎの
値を読み、その差分を計算して補間演算されることにな
る。
ＯＭ２６の連続する２アドレスに対するａｒｃｔａｎの
値を読み、その差分を計算して補間演算されることにな
る。
【００３２】また、本発明の他の実施例の変形例とし
て、レジスタ２３およびレジスタ２４のクロックは互い
に逆位相であることは上記実施例の場合と同様である
が、ＲＯＭ２６をアドレスｋに対する記憶内容を〔（２
の１５乗）×ａｒｃｔａｎ（ｋ／２のｍ乗）〕とするＲ
ＯＭとし、除算回路７の出力の上位ｍビットをレジスタ
２４のクロック信号の値〃０〃、〃１〃に応じてそのま
ま、または１増加した信号を出力する１増加器に入力
し、該１増加器の出力をＲＯＭ２２のアドレス０ビット
目からアドレス（ｍ−１）とするようにしても、上記他
の実施例と同様の補間演算ができる。
て、レジスタ２３およびレジスタ２４のクロックは互い
に逆位相であることは上記実施例の場合と同様である
が、ＲＯＭ２６をアドレスｋに対する記憶内容を〔（２
の１５乗）×ａｒｃｔａｎ（ｋ／２のｍ乗）〕とするＲ
ＯＭとし、除算回路７の出力の上位ｍビットをレジスタ
２４のクロック信号の値〃０〃、〃１〃に応じてそのま
ま、または１増加した信号を出力する１増加器に入力
し、該１増加器の出力をＲＯＭ２２のアドレス０ビット
目からアドレス（ｍ−１）とするようにしても、上記他
の実施例と同様の補間演算ができる。
【００３３】
【発明の効果】以上説明した如く本発明のＦＭ復調器に
よれば、アークタンジェント型ＦＭ復調器において２つ
アークタンジェントの値から補間によって所定の精度に
入るアークタンジェンとの値を得るようにしたため、第
１および第２記憶手段の記憶容量は少なくて済み、従来
の１／３程度で済み、集積回路化が容易となる効果があ
る。
よれば、アークタンジェント型ＦＭ復調器において２つ
アークタンジェントの値から補間によって所定の精度に
入るアークタンジェンとの値を得るようにしたため、第
１および第２記憶手段の記憶容量は少なくて済み、従来
の１／３程度で済み、集積回路化が容易となる効果があ
る。
【００３４】また、第２請求項および第３請求項のＦＭ
復調器によれば補間にビット数の少ない乗算回路を用い
ているため、回路規模が小さくて済み、この点からも集
積回路化が容易となる効果がある。さらに、第３請求項
のＦＭ復調器によっても記憶手段の記憶容量が少なくて
済む効果がある。
復調器によれば補間にビット数の少ない乗算回路を用い
ているため、回路規模が小さくて済み、この点からも集
積回路化が容易となる効果がある。さらに、第３請求項
のＦＭ復調器によっても記憶手段の記憶容量が少なくて
済む効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図３】従来例の構成を示すブロック図である。
２ ９０度移相器 ３ 遅延時間補正器 ４ １／８縮小回路 ７ 除算回路 ９、１０、２６ ＲＯＭ １１ 乗算回路 １２ 加算回路 １３ １／８復元回路 １４ 差分回路 ２３および２４ レジスタ ２５ 減算回路
Claims (3)
- 【請求項１】 入力ＦＭ信号を受けて互いに直行するＦ
Ｍ信号に変換する変換手段と、変換手段から出力された
２信号の絶対値をとって大きい方を信号Ｘとし、小さい
方を信号Ｙとして出力し、かつ前記入力ＦＭ信号の符号
に基づく情報を示す信号Ｖを出力する縮小回路と、前記
信号ＸおよびＹからＸ／Ｙを演算する除算回路と、前記
除算回路の出力中の上位ビットを受けて上位ビットの値
Ｚｕに対応するアークタンジェントの値を出力する第１
記憶手段と、前記除算回路の出力中の上位ビットを受け
て上位ビットの値Ｚｕ＋１に対応するアークタンジェン
トの値と上位ビットの値Ｚｕに対応するアークタンジェ
ントの値との差分を出力する第２記憶手段と、前記上位
ビットの値Ｚｕに対応して前記第１記憶手段から出力さ
れるアークタンジェントの値を前記上位ビットの値Ｚｕ
に対応して前記第２記憶手段から出力されるアークタン
ジェントの差分値と前記除算回路の出力中の下位ビット
とに基づいて補間したアークタンジェントの値を出力す
る補間手段と、前記補間手段により補間された出力を前
記信号Ｖに基づいて修正復元する復元回路と、前記復元
回路からの出力の差分をとる差分回路とを備えたことを
特徴とするＦＭ復調器。 - 【請求項２】 補間手段は第２記憶手段からの出力と除
算回路の出力中の下位ビットとを乗算する乗算回路と、
第１記憶手段からの出力と前記乗算回路からの出力とを
加算する加算回路とを備えたことを特徴とする請求項１
記載のＦＭ復調器。 - 【請求項３】 請求項１記載のＦＭ復調器において、第
１記憶手段、第２記憶手段および補間手段に代えて、除
算回路の出力中の上位ビットを受けて上位ビットの値Ｚ
ｕに対応する第１のアークタンジェントの値および上位
ビットの値Ｚｕ＋１に対応する第２のアークタンジエン
トの値を出力する記憶手段と、前記記憶手段から出力さ
れた第１のアークタンジェントの値がロードされる第１
レジスタと、前記記憶手段から出力された第２のアーク
タンジェントの値がロードされる第２レジスタと、前記
第２レジスタに記憶の値から前記第１レジスタに記憶の
値を減算する減算回路と、前記減算回路からの出力と前
記除算回路の出力中の下位ビットとを乗算する乗算回路
と、前記第１レジスタに記憶の値と前記乗算回路の第１
記憶手段からの出力とを加算する加算回路とを備えたこ
と特徴とするＦＭ復調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22365592A JP2940581B2 (ja) | 1992-07-31 | 1992-07-31 | Ｆｍ復調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22365592A JP2940581B2 (ja) | 1992-07-31 | 1992-07-31 | Ｆｍ復調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653744A JPH0653744A (ja) | 1994-02-25 |
| JP2940581B2 true JP2940581B2 (ja) | 1999-08-25 |
Family
ID=16801589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22365592A Expired - Fee Related JP2940581B2 (ja) | 1992-07-31 | 1992-07-31 | Ｆｍ復調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940581B2 (ja) |
-
1992
- 1992-07-31 JP JP22365592A patent/JP2940581B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0653744A (ja) | 1994-02-25 |
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