JP2945003B1 - 逆正接演算回路 - Google Patents
逆正接演算回路Info
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Abstract
【要約】
【課題】複素信号の位相角を求める場合の逆正接演算回
路に関し、大容量のＲＯＭを用いることなく、多ビット
の入力信号に対して実現する。 【解決手段】入力された複素信号の１対の絶対値・符号
抽出回路と、その出力信号の大小比較するコンパレータ
と、判定結果により絶対値の大きい方を除数、小さい方
を被除数とするセレクタと、その出力により除算演算を
行う除算器と、除算器の入力である除数と被除数が同一
値であるか零値である場合に逆正接近似演算結果を出力
する逆正接近似演算回路と、前記正負符号と前記大小比
較結果と除数・被除数零値判定結果から前記逆正接近似
演算回路の逆正接演算結果に位相回転を与え、た複素信
号の元の象限における逆正接演算結果を出力する位相回
転処理回路とを備える。
路に関し、大容量のＲＯＭを用いることなく、多ビット
の入力信号に対して実現する。 【解決手段】入力された複素信号の１対の絶対値・符号
抽出回路と、その出力信号の大小比較するコンパレータ
と、判定結果により絶対値の大きい方を除数、小さい方
を被除数とするセレクタと、その出力により除算演算を
行う除算器と、除算器の入力である除数と被除数が同一
値であるか零値である場合に逆正接近似演算結果を出力
する逆正接近似演算回路と、前記正負符号と前記大小比
較結果と除数・被除数零値判定結果から前記逆正接近似
演算回路の逆正接演算結果に位相回転を与え、た複素信
号の元の象限における逆正接演算結果を出力する位相回
転処理回路とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、複素信号を直交座
標で表す２信号からその位相角を求めるため等に用いら
れる逆正接演算回路に係り、特に２系統のディジタル信
号からディジタル回路にて演算する逆正接演算回路に関
する。
標で表す２信号からその位相角を求めるため等に用いら
れる逆正接演算回路に係り、特に２系統のディジタル信
号からディジタル回路にて演算する逆正接演算回路に関
する。
【０００２】
【従来の技術】従来の、逆正接演算をディジタル回路を
用いて実施するものとして、読出専用メモリ（ＲＯＭ）
を用いるものがよく知られている。図５はこのような従
来の逆正接演算回路の一例を示す図である。同図に示す
ように、この逆正接演算回路は、ＲＯＭ（Read Only Me
mory：読出専用メモリ）５１からなり、すべての演算結
果はＲＯＭに書き込まれている。
用いて実施するものとして、読出専用メモリ（ＲＯＭ）
を用いるものがよく知られている。図５はこのような従
来の逆正接演算回路の一例を示す図である。同図に示す
ように、この逆正接演算回路は、ＲＯＭ（Read Only Me
mory：読出専用メモリ）５１からなり、すべての演算結
果はＲＯＭに書き込まれている。
【０００３】そして、同相成分信号ＳI と直交成分信号
ＳQ は、ＲＯＭ５１のアドレス信号として入力される。
ＲＯＭ５１には、あらかじめ、アドレス信号として入力
される同相成分信号ＳI と直交成分信号ＳQ に対応する
逆正接演算結果ＳATANが書き込まれており、アドレス信
号に対応するデータが読み出される形で逆正接演算結果
ＳATANを得ることができる。
ＳQ は、ＲＯＭ５１のアドレス信号として入力される。
ＲＯＭ５１には、あらかじめ、アドレス信号として入力
される同相成分信号ＳI と直交成分信号ＳQ に対応する
逆正接演算結果ＳATANが書き込まれており、アドレス信
号に対応するデータが読み出される形で逆正接演算結果
ＳATANを得ることができる。
【０００４】
【発明が解決しようとする課題】上述したように、従来
の逆正接演算回路では、逆正接演算結果を、あらかじめ
メモリに書き込んでおくものであるため、２系統の入力
信号のビット数が多い場合には、非常に大きなメモリ容
量を必要とするという問題があった。
の逆正接演算回路では、逆正接演算結果を、あらかじめ
メモリに書き込んでおくものであるため、２系統の入力
信号のビット数が多い場合には、非常に大きなメモリ容
量を必要とするという問題があった。
【０００５】本発明は、このような従来の課題を解決す
るために成されたものであって、大容量のＲＯＭを用い
ることなく、多ビットの入力信号に対して、逆正接演算
結果を求めることが可能な逆正接演算回路を提供するこ
とを目的としている。
るために成されたものであって、大容量のＲＯＭを用い
ることなく、多ビットの入力信号に対して、逆正接演算
結果を求めることが可能な逆正接演算回路を提供するこ
とを目的としている。
【０００６】
【課題を解決するための手段】本発明によれば、上述の
課題は、前記特許請求の範囲に記載した手段によって解
決される。すなわち、請求項１の発明は、入力された複
素信号を直交座標で表す同相成分信号、直交成分信号の
それぞれの絶対値を求め、かつ信号の正負符号を出力す
る１対の絶対値・符号抽出回路と、
課題は、前記特許請求の範囲に記載した手段によって解
決される。すなわち、請求項１の発明は、入力された複
素信号を直交座標で表す同相成分信号、直交成分信号の
それぞれの絶対値を求め、かつ信号の正負符号を出力す
る１対の絶対値・符号抽出回路と、
【０００７】該１対の絶対値・符号抽出回路の２系統の
出力信号の大小比較を行い、大小比較結果信号と、除数
・被除数同一値判定結果信号と、除数・被除数零値判定
結果信号を出力するコンパレータと、該コンパレータの
出力する大小判定結果信号により前記１対の絶対値・符
号抽出回路の２系統の出力信号のうち絶対値の大きい方
を除数、絶対値の小さい方を被除数とするように出力信
号を切り替えるセレクタと、
出力信号の大小比較を行い、大小比較結果信号と、除数
・被除数同一値判定結果信号と、除数・被除数零値判定
結果信号を出力するコンパレータと、該コンパレータの
出力する大小判定結果信号により前記１対の絶対値・符
号抽出回路の２系統の出力信号のうち絶対値の大きい方
を除数、絶対値の小さい方を被除数とするように出力信
号を切り替えるセレクタと、
【０００８】該セレクタの出力信号により除算演算を行
う除算器と、該除算器の出力信号に対し前記コンパレー
タの出力する除数・被除数同一値判定結果信号と除数・
被除数零値判定結果信号により、前記除算器の入力であ
る除数と被除数が同一値である場合とともに零値である
場合に除算器出力信号値の置換を行い正接演算結果信号
を出力する置換回路と、
う除算器と、該除算器の出力信号に対し前記コンパレー
タの出力する除数・被除数同一値判定結果信号と除数・
被除数零値判定結果信号により、前記除算器の入力であ
る除数と被除数が同一値である場合とともに零値である
場合に除算器出力信号値の置換を行い正接演算結果信号
を出力する置換回路と、
【０００９】該置換回路の出力する正接演算結果信号を
入力とし、正接演算結果信号から一次近似演算式に基づ
いて逆正接近似演算結果を出力する逆正接近似演算回路
と、前記１対の絶対値・符号抽出回路の出力する正負符
号信号と、前記コンパレータの出力する大小比較結果信
号と、
入力とし、正接演算結果信号から一次近似演算式に基づ
いて逆正接近似演算結果を出力する逆正接近似演算回路
と、前記１対の絶対値・符号抽出回路の出力する正負符
号信号と、前記コンパレータの出力する大小比較結果信
号と、
【００１０】除数・被除数零値判定結果信号から、前記
逆正接近似演算回路の出力した逆正接演算結果信号に位
相回転を与え、入力された複素信号の元の象限における
逆正接演算結果を出力する位相回転処理回路とを備えた
逆正接演算回路である。
逆正接近似演算回路の出力した逆正接演算結果信号に位
相回転を与え、入力された複素信号の元の象限における
逆正接演算結果を出力する位相回転処理回路とを備えた
逆正接演算回路である。
【００１１】請求項２の発明は、請求項１に記載の逆正
接演算回路の、逆正接近似演算回路を、入力信号の負数
を求め出力する符号反転回路と、前記入力信号を１ない
し複数ビットＬＳＢ側へシフトダウンした１ないし複数
信号を出力する（シフトするビット数を異ならしめて複
数の信号を生成したとき複数信号を出力する）第一のビ
ットシフト回路と、
接演算回路の、逆正接近似演算回路を、入力信号の負数
を求め出力する符号反転回路と、前記入力信号を１ない
し複数ビットＬＳＢ側へシフトダウンした１ないし複数
信号を出力する（シフトするビット数を異ならしめて複
数の信号を生成したとき複数信号を出力する）第一のビ
ットシフト回路と、
【００１２】前記符号反転回路の出力信号である入力信
号の負数信号を１ないし複数ビットＬＳＢ側ヘシフトダ
ウンし、かつ生じた空白部には“１”を充填した信号を
１ないし複数信号を出力する（シフトするビット数を異
ならしめて複数の信号を生成したとき複数信号を出力す
る）第二のビットシフト回路と、入力信号の上位複数ビ
ットから一次近似式の適用範囲に応じたセレクタ制御信
号を出力するデコーダと、
号の負数信号を１ないし複数ビットＬＳＢ側ヘシフトダ
ウンし、かつ生じた空白部には“１”を充填した信号を
１ないし複数信号を出力する（シフトするビット数を異
ならしめて複数の信号を生成したとき複数信号を出力す
る）第二のビットシフト回路と、入力信号の上位複数ビ
ットから一次近似式の適用範囲に応じたセレクタ制御信
号を出力するデコーダと、
【００１３】該デコーダの出力する制御信号に応じて、
前記第一のビットシフト回路の出力信号である入力信号
を１ないし複数ビッ卜ＬＳＢ側へシフトダウンした信
号、前記第二のビットシフト回路の出力信号である入力
信号の負数信号を１ないし複数ビットＬＳＢ側ヘシフト
ダウンし、かつ生じた空白部に“１”を充填した信号お
よび定数を表す信号を選択して出力する複数のセレクタ
と、該複数のセレクタの出力と前記入力信号とを加算す
る加算器とを備えることにより構成したものである。
前記第一のビットシフト回路の出力信号である入力信号
を１ないし複数ビッ卜ＬＳＢ側へシフトダウンした信
号、前記第二のビットシフト回路の出力信号である入力
信号の負数信号を１ないし複数ビットＬＳＢ側ヘシフト
ダウンし、かつ生じた空白部に“１”を充填した信号お
よび定数を表す信号を選択して出力する複数のセレクタ
と、該複数のセレクタの出力と前記入力信号とを加算す
る加算器とを備えることにより構成したものである。
【００１４】
【作用】本発明の逆正接演算回路では、求めるべき位相
平面上の位相角を導出するにあたり、図３に示すよう
に、まず位相平面を複数の象限に分割して考える。次に
入力である同相成分信号と直交成分信号の振幅比較やそ
れぞれの符号情報によって、１つの特定の象限にマッピ
ングする。
平面上の位相角を導出するにあたり、図３に示すよう
に、まず位相平面を複数の象限に分割して考える。次に
入力である同相成分信号と直交成分信号の振幅比較やそ
れぞれの符号情報によって、１つの特定の象限にマッピ
ングする。
【００１５】例えば、図３の斜線を施した象限へ、他の
象限を置き換えて考えることとする。位相角の導出は、
前述の特定象限内において、まず除算により正接を求
め、正接より逆正接を求める。その後、元の象限へ逆マ
ッピングすることで、全位相平面上での位相角の導出を
実現する。
象限を置き換えて考えることとする。位相角の導出は、
前述の特定象限内において、まず除算により正接を求
め、正接より逆正接を求める。その後、元の象限へ逆マ
ッピングすることで、全位相平面上での位相角の導出を
実現する。
【００１６】請求項１に記載された逆正接演算回路の動
作を説明する。まず、絶対値・符号抽出回路によって、
入力された複素信号を直交座標で表す同相成分信号、直
交成分信号のそれぞれの絶対値を求め、符号情報を抽出
する。
作を説明する。まず、絶対値・符号抽出回路によって、
入力された複素信号を直交座標で表す同相成分信号、直
交成分信号のそれぞれの絶対値を求め、符号情報を抽出
する。
【００１７】コンパレータは、得られた絶対値信号のう
ち、大きい方を除数、小さい方を被除数として、除算器
に入力するようにセレクタを制御する。上記の動作によ
り、全位相平面から特定の象限へのマッピングを実現し
ている。除算器は、除数≧被除数≧０なる条件をもって
除算演算を行うことで、特定の象限における正接演算結
果を得る。置換回路は、入力信号の絶対値が等しい場
合、または共に“０”である場合に除算器の出力する除
算結果を補正する。
ち、大きい方を除数、小さい方を被除数として、除算器
に入力するようにセレクタを制御する。上記の動作によ
り、全位相平面から特定の象限へのマッピングを実現し
ている。除算器は、除数≧被除数≧０なる条件をもって
除算演算を行うことで、特定の象限における正接演算結
果を得る。置換回路は、入力信号の絶対値が等しい場
合、または共に“０”である場合に除算器の出力する除
算結果を補正する。
【００１８】コンパレータからの制御信号に基づき、除
算器の出力信号を入力信号の絶対値が等しい場合には
“１”を表すビット列に、ともに“０”である場合には
“０”を表すビット列に置換する。逆正接近似演算回路
は、置換回路の出力信号を正接演算結果として、正接か
ら逆正接を求めるため多項式近似等の近似演算を行い逆
正接演算結果を得る。
算器の出力信号を入力信号の絶対値が等しい場合には
“１”を表すビット列に、ともに“０”である場合には
“０”を表すビット列に置換する。逆正接近似演算回路
は、置換回路の出力信号を正接演算結果として、正接か
ら逆正接を求めるため多項式近似等の近似演算を行い逆
正接演算結果を得る。
【００１９】最後に、求めた逆正接演算結果（位相角）
を元の象限へ逆マッピングするため、位相回転処理回路
は、絶対値・符号抽出回路の出力する正負符号信号とコ
ンパレータの出力する大小比較結果信号から、図３に示
すように位相回転を与え、また、コンパレータの出力す
る除数・被除数零値判定結果信号により入力信号のいず
れもが零値の場合には、出力を零値として、逆正接演算
結果信号を得る。
を元の象限へ逆マッピングするため、位相回転処理回路
は、絶対値・符号抽出回路の出力する正負符号信号とコ
ンパレータの出力する大小比較結果信号から、図３に示
すように位相回転を与え、また、コンパレータの出力す
る除数・被除数零値判定結果信号により入力信号のいず
れもが零値の場合には、出力を零値として、逆正接演算
結果信号を得る。
【００２０】次に、請求項２に記載された逆正接演算回
路を構成する逆正接近似演算回路について説明する。本
発明の逆正接近似演算回路では、入力信号である正接信
号が、前段の除算器の動作する象限の制限から、０≦Ｓ
TAN ≦１であり、０＜θ≪π／２では、atanθ≒θであ
るので、一次近似の適用が可能である。
路を構成する逆正接近似演算回路について説明する。本
発明の逆正接近似演算回路では、入力信号である正接信
号が、前段の除算器の動作する象限の制限から、０≦Ｓ
TAN ≦１であり、０＜θ≪π／２では、atanθ≒θであ
るので、一次近似の適用が可能である。
【００２１】しかしながら、一般に一次近似を適用する
と、係数の乗算が生じ、ハードウエア規模が大きくな
る。そこで、入力信号である正接信号（ここではＳTAN
とする）、正接信号を１ないし複数ビットシフト（２の
べき乗分の１）した信号、正接信号を符号反転したのち
１ないし複数ビットシフトした信号および定数の組合せ
加減算のみで逆正接信号（ここではＳATANとする）が得
られるように一次近似式を求めて逆正接関数を近似して
いる。上記の説明を式で表すと、“数１”で示す（１）
式のようになる。
と、係数の乗算が生じ、ハードウエア規模が大きくな
る。そこで、入力信号である正接信号（ここではＳTAN
とする）、正接信号を１ないし複数ビットシフト（２の
べき乗分の１）した信号、正接信号を符号反転したのち
１ないし複数ビットシフトした信号および定数の組合せ
加減算のみで逆正接信号（ここではＳATANとする）が得
られるように一次近似式を求めて逆正接関数を近似して
いる。上記の説明を式で表すと、“数１”で示す（１）
式のようになる。
【００２２】
【数１】
【００２３】このような一次近似式とすることで、乗算
器等のハードウェア規模の大きな演算手段を用いること
な＜、逆正接信号を得ることができる。ところが、全入
力信号範囲を一つの一次式で近似すると誤差が非常に大
きくなってしまう。
器等のハードウェア規模の大きな演算手段を用いること
な＜、逆正接信号を得ることができる。ところが、全入
力信号範囲を一つの一次式で近似すると誤差が非常に大
きくなってしまう。
【００２４】そのため、本発明の逆正接近似演算回路で
は、入力正接信号の値を複数の区間に分けて、各区間ご
とに対応する一次近似式を逐次切り替えて適用する。具
体的には、“数２”で示す（２）式において、ｋijおよ
びＢi の値を各区間にて異なるものを選択することで実
現する。
は、入力正接信号の値を複数の区間に分けて、各区間ご
とに対応する一次近似式を逐次切り替えて適用する。具
体的には、“数２”で示す（２）式において、ｋijおよ
びＢi の値を各区間にて異なるものを選択することで実
現する。
【００２５】
【数２】
【００２６】このとき、近似式の切り替えを入力正接信
号の任意の値で行うと、近似式切り替えのために多ビッ
トのコンパレータ等が必要となり、ハードウェア規模が
増大するという問題がある。そこで、図４のように入力
正接信号の定義域を２のべき乗数で区切り、それを近似
式の切り替えを行う点とする。
号の任意の値で行うと、近似式切り替えのために多ビッ
トのコンパレータ等が必要となり、ハードウェア規模が
増大するという問題がある。そこで、図４のように入力
正接信号の定義域を２のべき乗数で区切り、それを近似
式の切り替えを行う点とする。
【００２７】すなわち、図４に示す場合では、２の３乗
である８で、まず定義域を区切り、０．１２５ごとに近
似式の切り替えが可能な点としている。ただし、必ずし
も切り替えを行う点ごとに近似式を切り替える必要がな
い場合がある。この時は、当該区問は切り替え可能点を
複数個分まとめることも可能である。
である８で、まず定義域を区切り、０．１２５ごとに近
似式の切り替えが可能な点としている。ただし、必ずし
も切り替えを行う点ごとに近似式を切り替える必要がな
い場合がある。この時は、当該区問は切り替え可能点を
複数個分まとめることも可能である。
【００２８】図４においては、区間１・３・４がこの場
含に相当する。このように、定義域を２のべき乗数で区
切り、それを近似式の切り替えを行う点とすることによ
り、入力正接信号の上位ビットをデコードすることで、
不等間隔または等間隔に配置する各区間ごとに適用する
一次近似式をセレクタにて切り替えることができる。こ
れにより、近似式切り替えのための多ビットコンパレー
タを不要とし、最小限のハードウェア規模で、誤差を抑
制しつつ逆正接近似演算を実現する構成としている。
含に相当する。このように、定義域を２のべき乗数で区
切り、それを近似式の切り替えを行う点とすることによ
り、入力正接信号の上位ビットをデコードすることで、
不等間隔または等間隔に配置する各区間ごとに適用する
一次近似式をセレクタにて切り替えることができる。こ
れにより、近似式切り替えのための多ビットコンパレー
タを不要とし、最小限のハードウェア規模で、誤差を抑
制しつつ逆正接近似演算を実現する構成としている。
【００２９】
【発明の実施の形態】以下本発明の実施の形態について
説明する。図１は本発明の実施の形態の例を示す図であ
って、逆正接演算回路をブロック図として示している。
同図に示すように本逆正接演算回路は、絶対値・符号抽
出回路１１，１２、コンパレータ１３、セレクタ１４、
除算器１５、置換回路１６、逆正接近似演算回路１７、
位相回転処理回路１８より構成されている。
説明する。図１は本発明の実施の形態の例を示す図であ
って、逆正接演算回路をブロック図として示している。
同図に示すように本逆正接演算回路は、絶対値・符号抽
出回路１１，１２、コンパレータ１３、セレクタ１４、
除算器１５、置換回路１６、逆正接近似演算回路１７、
位相回転処理回路１８より構成されている。
【００３０】入力信号である同相成分信号ＳI と直交成
分信号ＳQ から、絶対値・符号抽出回路１１，１２によ
って、それぞれ絶対値信号｜ＳI ｜，｜ＳQ ｜が求めら
れる。前記絶対値信号｜ＳI ｜，｜ＳQ ｜は、コンパレ
ータ１３にて大小比較され、｜ＳI ｜，｜ＳQ ｜のう
ち、どちらが大きな値であるかを示す大小比較結果信号
ＳIQG と｜ＳI ｜，｜ＳQ ｜が同じ値であるか否かを示
す除数・被除数同一値判定結果信号ＳIQE と｜ＳI ｜，
｜ＳQ ｜がともに零であるか否かを示す除数・被除数零
値判定結果信号ＳIQZ が出力される。
分信号ＳQ から、絶対値・符号抽出回路１１，１２によ
って、それぞれ絶対値信号｜ＳI ｜，｜ＳQ ｜が求めら
れる。前記絶対値信号｜ＳI ｜，｜ＳQ ｜は、コンパレ
ータ１３にて大小比較され、｜ＳI ｜，｜ＳQ ｜のう
ち、どちらが大きな値であるかを示す大小比較結果信号
ＳIQG と｜ＳI ｜，｜ＳQ ｜が同じ値であるか否かを示
す除数・被除数同一値判定結果信号ＳIQE と｜ＳI ｜，
｜ＳQ ｜がともに零であるか否かを示す除数・被除数零
値判定結果信号ＳIQZ が出力される。
【００３１】セレクタ１４では、大小比較結果信号Ｓ
IQG により｜ＳI ｜，｜ＳQ ｜のうち小さな方を被除数
信号ＳX 、大きな方を除数信号ＳY として、除算器１５
に送出する。除算器１５では、ＳX ／ＳY の２進数除算
を行い除算結果信号Ｓ´Z を出力する。
IQG により｜ＳI ｜，｜ＳQ ｜のうち小さな方を被除数
信号ＳX 、大きな方を除数信号ＳY として、除算器１５
に送出する。除算器１５では、ＳX ／ＳY の２進数除算
を行い除算結果信号Ｓ´Z を出力する。
【００３２】置換回路１６では、除算結果信号Ｓ´Z に
対して、前記除数・被除数同一値判定結果信号ＳIQE に
よって、｜ＳI ｜，｜ＳQ ｜が゛同じ値である場合に
は、除算結果信号Ｓ´Z を“１”を表すビット列に置き
換える。また、除数・被除数零値判定結果信号ＳIQZ に
よって、｜ＳI ｜，｜ＳQ ｜がともに零である場合に
は、除算結果信号Ｓ´Z を“０”を表すビット列に置き
換える。
対して、前記除数・被除数同一値判定結果信号ＳIQE に
よって、｜ＳI ｜，｜ＳQ ｜が゛同じ値である場合に
は、除算結果信号Ｓ´Z を“１”を表すビット列に置き
換える。また、除数・被除数零値判定結果信号ＳIQZ に
よって、｜ＳI ｜，｜ＳQ ｜がともに零である場合に
は、除算結果信号Ｓ´Z を“０”を表すビット列に置き
換える。
【００３３】なお、両信号が置き換えを行う条件に合っ
た場合には、除数・被除数零値判定結果信号ＳIQZ が、
除数・被除数同一値判定結果信号ＳIQE に対して優先す
る。置換回路１６によって得られる正接演算結果信号Ｓ
Z は、逆正接近似演算回路１７にて多項式近似等の近似
演算を行い逆正接演算結果Ｓ´ATANを得る。
た場合には、除数・被除数零値判定結果信号ＳIQZ が、
除数・被除数同一値判定結果信号ＳIQE に対して優先す
る。置換回路１６によって得られる正接演算結果信号Ｓ
Z は、逆正接近似演算回路１７にて多項式近似等の近似
演算を行い逆正接演算結果Ｓ´ATANを得る。
【００３４】位相回転処理回路１８は、絶対値・符号抽
出回路１１，１２の出力する正負符号信号ＳIS，ＳQSと
コンパレータ１３の出力する大小比較結果信号ＳIQG か
ら、逆正接演算結果Ｓ´ATANに対して位相回転を与え、
また、コンパレータ１３の出力する除数・被除数零値判
定結果信号ＳIQZ により入力信号のいずれもが零値の場
合には、出力を“０”を表すビット列として、逆正接演
算結果信号ＳATANを得る。
出回路１１，１２の出力する正負符号信号ＳIS，ＳQSと
コンパレータ１３の出力する大小比較結果信号ＳIQG か
ら、逆正接演算結果Ｓ´ATANに対して位相回転を与え、
また、コンパレータ１３の出力する除数・被除数零値判
定結果信号ＳIQZ により入力信号のいずれもが零値の場
合には、出力を“０”を表すビット列として、逆正接演
算結果信号ＳATANを得る。
【００３５】図１における逆正接近似演算回路１７の実
施の形態の例について、図２を用いて説明する。この回
路は、請求項２に記載の発明に対応するものである。同
図に示すように逆正接近似演算回路１７は、符号反転回
路２１、ビットシフト回路２２，２３、デコーダ２４、
セレクタ２５〜２７、加算器２８により構成されてい
る。
施の形態の例について、図２を用いて説明する。この回
路は、請求項２に記載の発明に対応するものである。同
図に示すように逆正接近似演算回路１７は、符号反転回
路２１、ビットシフト回路２２，２３、デコーダ２４、
セレクタ２５〜２７、加算器２８により構成されてい
る。
【００３６】入力信号である正接演算結果信号ＳZ は、
符号反転回路２１によって正負反転された信号−ＳZ を
得る。正接演算結果信号ＳZ と符号反転回路２１の出力
信号−ＳZ よりビットシフト回路２２，２３によりそれ
ぞれＳZ ／４，ＳZ ／３２，ＳZ ／６４および−ＳZ ／
４，−ＳZ ／８，−ＳZ ／１６の各信号を得る。
符号反転回路２１によって正負反転された信号−ＳZ を
得る。正接演算結果信号ＳZ と符号反転回路２１の出力
信号−ＳZ よりビットシフト回路２２，２３によりそれ
ぞれＳZ ／４，ＳZ ／３２，ＳZ ／６４および−ＳZ ／
４，−ＳZ ／８，−ＳZ ／１６の各信号を得る。
【００３７】また、デコーダ２４は、正接演算結果信号
ＳZ の上位４ビット（ＤＸ）よりデコードし、表１に示
すデコード信号ＤＹを出力する。セレクタ２５〜２７
は、デコード信号ＤＹにより、ＳZ ／４，ＳZ ／３２，
ＳZ ／６４，−ＳZ ／４，−Ｓ Z ／８，−ＳZ ／１６の
各信号および定数を切り替え加算器２８へ出力する。
ＳZ の上位４ビット（ＤＸ）よりデコードし、表１に示
すデコード信号ＤＹを出力する。セレクタ２５〜２７
は、デコード信号ＤＹにより、ＳZ ／４，ＳZ ／３２，
ＳZ ／６４，−ＳZ ／４，−Ｓ Z ／８，−ＳZ ／１６の
各信号および定数を切り替え加算器２８へ出力する。
【００３８】
【表１】
【００３９】この時、セレクタ２５〜２７では、図２に
示される各入力信号の上から順にＤＹ＝０，…，ＤＹ＝
４に対応する出力を選択する。加算器２８は、正接演算
結果信号ＳZ とセレクタ２５〜２７の各出力信号を加算
し、逆正接演算結果Ｓ´ATANを得る。この構成によっ
て、求める逆正接を、入力信号の区間を区切って、入力
である正接演算結果信号Ｓz のビットシフト信号と定数
の加算値である一次近似にて演算している。
示される各入力信号の上から順にＤＹ＝０，…，ＤＹ＝
４に対応する出力を選択する。加算器２８は、正接演算
結果信号ＳZ とセレクタ２５〜２７の各出力信号を加算
し、逆正接演算結果Ｓ´ATANを得る。この構成によっ
て、求める逆正接を、入力信号の区間を区切って、入力
である正接演算結果信号Ｓz のビットシフト信号と定数
の加算値である一次近似にて演算している。
【００４０】
【発明の効果】以上説明したように、本発明の逆正接演
算回路によれば、大容量のメモリを用いることなく、多
ビットの入力信号に対して、逆正接演算結果を求めるこ
とが可能である。また、逆正接演算に際してビットシフ
トと加算を用いることによって、演算規模の増大をおさ
えることができる利点がある。。
算回路によれば、大容量のメモリを用いることなく、多
ビットの入力信号に対して、逆正接演算結果を求めるこ
とが可能である。また、逆正接演算に際してビットシフ
トと加算を用いることによって、演算規模の増大をおさ
えることができる利点がある。。
【図１】本発明の実施の形態の例を示す図である。
【図２】本発明の実施の形態の逆正接近似演算回路の例
を示す図である。
を示す図である。
【図３】位相回転処理回路の動作概念を説明する図であ
る。
る。
【図４】逆正接演算回路の一次近似式の適用範囲の例を
説明する図である。
説明する図である。
【図５】従来の逆正接演算回路の一例を示す図である。
１１，１２ 絶対値・符号抽出回路 １３ コンパレータ １４ セレクタ １５ 除算器 １６ 置換回路 １７ 逆正接近似演算回路 １８ 位相回転処理回路 ２１ 符号反転回路 ２２，２３ ビットシフト回路 ２４ デコーダ ２５，２６，２７ セレクタ ２８ 加算器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/548
Claims (2)
- 【請求項１】 入力された複素信号を直交座標で表す同
相成分信号、直交成分信号のそれぞれの絶対値を求め、
かつ信号の正負符号を出力する１対の絶対値・符号抽出
回路と、 該１対の絶対値・符号抽出回路の２系統の出力信号の大
小比較を行い、大小比較結果信号と、除数・被除数同一
値判定結果信号と、除数・被除数零値判定結果信号を出
力するコンパレータと、 該コンパレータの出力する大小判定結果信号により前記
１対の絶対値・符号抽出回路の２系統の出力信号のうち
絶対値の大きい方を除数、絶対値の小さい方を被除数と
するように出力信号を切り替えるセレクタと、 該セレクタの出力信号により除算演算を行う除算器と、 該除算器の出力信号に対し前記コンパレータの出力する
除数・被除数同一値判定結果信号と除数・被除数零値判
定結果信号により、前記除算器の入力である除数と被除
数が同一値である場合とともに零値である場合に除算器
出力信号値の置換を行い正接演算結果信号を出力する置
換回路と、 該置換回路の出力する正接演算結果信号を入力とし、正
接演算結果信号から一次近似演算式に基づいて逆正接近
似演算結果を出力する逆正接近似演算回路と、 前記１対の絶対値・符号抽出回路の出力する正負符号信
号と、前記コンパレータの出力する大小比較結果信号
と、除数・被除数零値判定結果信号から、前記逆正接近
似演算回路の出力した逆正接演算結果信号に位相回転を
与え、入力された複素信号の元の象限における逆正接演
算結果を出力する位相回転処理回路とを備えて成ること
を特徴とする逆正接演算回路。 - 【請求項２】 逆正接近似演算回路は、 入力信号の負数を求め出力する符号反転回路と、 前記入力信号を１ないし複数ビットＬＳＢ側へシフトダ
ウンした１ないし複数信号を出力する第一のビットシフ
ト回路と、 前記符号反転回路の出力信号である入力信号の負数信号
を１ないし複数ビットＬＳＢ側ヘシフトダウンし、かつ
生じた空白部には“１”を充填した信号を１ないし複数
信号を出力する第二のビットシフト回路と、 入力信号の上位複数ビットから一次近似式の適用範囲に
応じたセレクタ制御信号を出力するデコーダと、 該デコーダの出力する制御信号に応じて、前記第一のビ
ットシフト回路の出力信号である入力信号を１ないし複
数ビッ卜ＬＳＢ側へシフトダウンした信号、前記第二の
ビットシフト回路の出力信号である入力信号の負数信号
を１ないし複数ビットＬＳＢ側ヘシフトダウンし、かつ
生じた空白部に“１”を充填した信号、および定数を表
す信号を選択して出力する複数のセレクタと、 該複数のセレクタの出力と前記入力信号とを加算する加
算器とを備えて成ることを特徴とする請求項１に記載の
逆正接演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27070798A JP2945003B1 (ja) | 1998-09-25 | 1998-09-25 | 逆正接演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27070798A JP2945003B1 (ja) | 1998-09-25 | 1998-09-25 | 逆正接演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2945003B1 true JP2945003B1 (ja) | 1999-09-06 |
| JP2000099314A JP2000099314A (ja) | 2000-04-07 |
Family
ID=17489850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27070798A Expired - Lifetime JP2945003B1 (ja) | 1998-09-25 | 1998-09-25 | 逆正接演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2945003B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4757328B2 (ja) | 2009-07-03 | 2011-08-24 | 富士通株式会社 | 逆正接演算装置及び逆正接演算プログラム |
-
1998
- 1998-09-25 JP JP27070798A patent/JP2945003B1/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000099314A (ja) | 2000-04-07 |
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