JPH0888658A - ディジタル直交変調回路 - Google Patents
ディジタル直交変調回路Info
- Publication number
- JPH0888658A JPH0888658A JP25012494A JP25012494A JPH0888658A JP H0888658 A JPH0888658 A JP H0888658A JP 25012494 A JP25012494 A JP 25012494A JP 25012494 A JP25012494 A JP 25012494A JP H0888658 A JPH0888658 A JP H0888658A
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- JP
- Japan
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- waveform
- output
- phase
- shift register
- adder
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】従来必要としたＩ相，Ｑ相の２つの回路規模の
大きい乗算器をなくし、波形生成メモリのメモリ容量を
増大させることなくして回路規模を縮小する。 【構成】シフトレジスタ３０１に一時記憶させたＩ相デ
ータをアドレスとして波形生成メモリ３０３に与え、対
応する予め記憶させた帯域制限波形を出力させて極性反
転器３０４に入力し、Ｉ相矩形搬送波クロックで極性を
交互に反転させる。その出力を加算器３０５に入力し、
矩形搬送波クロックに同期してＬＳＢに１を加えてＩ相
出力波形ｉを得る。一方、シフトレジスタ３０６に一時
記憶させたＱ相データに対して、９０°位相の異なるＱ
相矩形搬送波クロックを用いて同様の処理を行いＱ相出
力波形ｑを得る。両者を加算器３１１で加算して所望の
出力を得るように構成した。
大きい乗算器をなくし、波形生成メモリのメモリ容量を
増大させることなくして回路規模を縮小する。 【構成】シフトレジスタ３０１に一時記憶させたＩ相デ
ータをアドレスとして波形生成メモリ３０３に与え、対
応する予め記憶させた帯域制限波形を出力させて極性反
転器３０４に入力し、Ｉ相矩形搬送波クロックで極性を
交互に反転させる。その出力を加算器３０５に入力し、
矩形搬送波クロックに同期してＬＳＢに１を加えてＩ相
出力波形ｉを得る。一方、シフトレジスタ３０６に一時
記憶させたＱ相データに対して、９０°位相の異なるＱ
相矩形搬送波クロックを用いて同様の処理を行いＱ相出
力波形ｑを得る。両者を加算器３１１で加算して所望の
出力を得るように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信機に用
いられるディジタル直交変調回路に関し、特に、ＢＰＳ
Ｋ（Binary Phase Shift Keying ）やＱＰＳＫ（Quadra
ture Phase Shift Keying ）などの多値系列変調に適用
されるディジタル直交変調回路の改良に関するものであ
る。
いられるディジタル直交変調回路に関し、特に、ＢＰＳ
Ｋ（Binary Phase Shift Keying ）やＱＰＳＫ（Quadra
ture Phase Shift Keying ）などの多値系列変調に適用
されるディジタル直交変調回路の改良に関するものであ
る。
【０００２】
【従来の技術】図１は例えば、ＢＰＳＫまたはＱＰＳＫ
のディジタル直交変調回路としてよく用いられる従来技
術の構成例図である。図において、同相成分及び直交成
分の２値（０，１）のディジタルデータＩ及びＱをそれ
ぞれシフトレジスタ１１，１４に入力し、その出力をア
ドレスとして波形生成メモリ１２，１５から帯域制限波
形データを読み出し、乗算器１３，１６で搬送波cos ω
ｔ，sin ωｔとそれぞれ乗算した後、その両者を加算器
１７で加算して出力する。図２は図１の波形生成メモリ
１２，１５のそれぞれの従来技術の概念図である。直交
変調とは、次式で表されるように送信信号の同相成分，
直交成分に対し、それぞれcos ωｔ，sin ωｔを乗算し
て変調する方式であり、送信被変調波ｓ（ｔ）は次式で
示される。
のディジタル直交変調回路としてよく用いられる従来技
術の構成例図である。図において、同相成分及び直交成
分の２値（０，１）のディジタルデータＩ及びＱをそれ
ぞれシフトレジスタ１１，１４に入力し、その出力をア
ドレスとして波形生成メモリ１２，１５から帯域制限波
形データを読み出し、乗算器１３，１６で搬送波cos ω
ｔ，sin ωｔとそれぞれ乗算した後、その両者を加算器
１７で加算して出力する。図２は図１の波形生成メモリ
１２，１５のそれぞれの従来技術の概念図である。直交
変調とは、次式で表されるように送信信号の同相成分，
直交成分に対し、それぞれcos ωｔ，sin ωｔを乗算し
て変調する方式であり、送信被変調波ｓ（ｔ）は次式で
示される。
【数１】ｓ(t) ＝Ａｉ(t) cos ωｔ＋Ａｑ(t) sin ωｔ ここで、Ａｉ（ｔ）は帯域制限された送信情報の同相成
分、Ａｑ（ｔ）は帯域制限された送信情報の直交成分で
ある。
分、Ａｑ（ｔ）は帯域制限された送信情報の直交成分で
ある。
【０００３】図２において、２０はＫビットシフトレジ
スタ、２１は波形生成メモリ、２２はアドレス切替走査
器である。従来の構成では、入力される２値（０，１）
のディジタルデータ（Ｉ，Ｑ）をＫシンボル長の長さと
して、Ｋビットシフトレジスタ２０に蓄え、これを帯域
制限波形が格納された波形生成メモリ２１のアドレスと
して入力する。Ｋビットシフトレジスタが１ビットシフ
トする毎に波形生成メモリ２１から出力される１シンボ
ルにつきＮ個のデータを持った出力をアドレス切替走査
器２２により走査することにより帯域制限された生成波
形を得る。これにより、得られた出力（Ａｉ（ｔ），Ａ
ｑ（ｔ））を乗算器１３，１６でそれぞれ搬送波と乗算
した後、加算器１７で同相成分と直交成分を加算するこ
とにより直交変調波を得ていた。
スタ、２１は波形生成メモリ、２２はアドレス切替走査
器である。従来の構成では、入力される２値（０，１）
のディジタルデータ（Ｉ，Ｑ）をＫシンボル長の長さと
して、Ｋビットシフトレジスタ２０に蓄え、これを帯域
制限波形が格納された波形生成メモリ２１のアドレスと
して入力する。Ｋビットシフトレジスタが１ビットシフ
トする毎に波形生成メモリ２１から出力される１シンボ
ルにつきＮ個のデータを持った出力をアドレス切替走査
器２２により走査することにより帯域制限された生成波
形を得る。これにより、得られた出力（Ａｉ（ｔ），Ａ
ｑ（ｔ））を乗算器１３，１６でそれぞれ搬送波と乗算
した後、加算器１７で同相成分と直交成分を加算するこ
とにより直交変調波を得ていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成ではＩ，Ｑそれぞれの信号を搬送波に乗せるた
めに乗算器が２つ必要であり、一般に乗算回路の規模が
加算器に比べ大きくなることを考慮すると不利である。
また、乗算器を使用しない目的で直交変調波形を予め波
形生成メモリに記憶させる方式もあるが、メモリ容量が
著しく増大するという欠点がある。
来の構成ではＩ，Ｑそれぞれの信号を搬送波に乗せるた
めに乗算器が２つ必要であり、一般に乗算回路の規模が
加算器に比べ大きくなることを考慮すると不利である。
また、乗算器を使用しない目的で直交変調波形を予め波
形生成メモリに記憶させる方式もあるが、メモリ容量が
著しく増大するという欠点がある。
【０００５】本発明の目的は、前記従来の回路におい
て、２個必要であった乗算器を全く使用せず、しかも、
メモリ容量を増大させることなくして回路規模を縮小し
たディジタル直交変調回路を提供することにある。
て、２個必要であった乗算器を全く使用せず、しかも、
メモリ容量を増大させることなくして回路規模を縮小し
たディジタル直交変調回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のディジタル直交
変調回路は、同相成分の入力信号の値を一定時間保持す
る第１のシフトレジスタと、該第１のシフトレジスタの
出力をアドレスとして予め記憶させた帯域制限波形を出
力する第１の波形生成メモリと、搬送波周波数を有し前
記同相成分用の矩形搬送波クロックsgn[cos ωt]（但
し、sgn ｘ＝＋１（ｘ≧０），−１（ｘ＜０））を出力
する第１の搬送波クロック発生器と、前記第１の波形生
成メモリの出力を前記第１の搬送波クロック発生器から
の矩形搬送波クロックで極性反転を行う第１の極性反転
器と、該第１の極性反転器の出力の最下位ビットに１を
加える第１の加算器と、直交成分の入力信号の値を一定
時間保持する第２のシフトレジスタと、該第２のシフト
レジスタの出力をアドレスとして予め記憶させた帯域制
限波形を出力する第２の波形生成メモリと、搬送波周波
数を有し前記直交成分用の矩形搬送波クロックsgn[sin
ωt]を出力する第２の搬送波クロック発生器と、前記第
２の波形生成メモリの出力を前記第２の搬送波クロック
発生器からの矩形搬送波クロックで極性反転を行う第２
の極性反転器と、該第２の極性反転器の出力の最下位ビ
ットに１を加える第２の加算器と、前記第１および第２
の加算器の出力を加算して直交変調波を出力する加算器
とを備えたことを特徴とするものである。
変調回路は、同相成分の入力信号の値を一定時間保持す
る第１のシフトレジスタと、該第１のシフトレジスタの
出力をアドレスとして予め記憶させた帯域制限波形を出
力する第１の波形生成メモリと、搬送波周波数を有し前
記同相成分用の矩形搬送波クロックsgn[cos ωt]（但
し、sgn ｘ＝＋１（ｘ≧０），−１（ｘ＜０））を出力
する第１の搬送波クロック発生器と、前記第１の波形生
成メモリの出力を前記第１の搬送波クロック発生器から
の矩形搬送波クロックで極性反転を行う第１の極性反転
器と、該第１の極性反転器の出力の最下位ビットに１を
加える第１の加算器と、直交成分の入力信号の値を一定
時間保持する第２のシフトレジスタと、該第２のシフト
レジスタの出力をアドレスとして予め記憶させた帯域制
限波形を出力する第２の波形生成メモリと、搬送波周波
数を有し前記直交成分用の矩形搬送波クロックsgn[sin
ωt]を出力する第２の搬送波クロック発生器と、前記第
２の波形生成メモリの出力を前記第２の搬送波クロック
発生器からの矩形搬送波クロックで極性反転を行う第２
の極性反転器と、該第２の極性反転器の出力の最下位ビ
ットに１を加える第２の加算器と、前記第１および第２
の加算器の出力を加算して直交変調波を出力する加算器
とを備えたことを特徴とするものである。
【０００７】
【実施例】図３は本発明によるディジタル直交変調回路
の構成例図である。図において、３０１は送信データの
同相成分（Ｉ）を一定時間蓄えるシフトレジスタ、３０
２は同相成分（Ｉ）用の矩形搬送波クロックを送出する
搬送波周波数クロック発生器、３０３はシフトレジスタ
３０１の出力をアドレスとして予め記憶させた帯域制限
波形を読み出して出力する波形生成メモリ、３０４は波
形生成メモリ３０３の出力を搬送波クロック発生器３０
２からの矩形搬送波クロックに同期して極性を反転する
極性反転器、３０５は極性反転器３０４の出力の最下位
ビット（ＬＳＢ：least significant bit ）に、矩形搬
送波クロックに同期して１を加える加算器である。一
方、３０６は送信データの直交成分（Ｑ）を一定時間蓄
えるシフトレジスタ、３０７は直交成分（Ｑ）用の矩形
搬送波クロックを送出する搬送波周波数クロック発生
器、３０８はシフトレジスタ３０６からの出力をアドレ
スとして予め記憶させた帯域制限波形を読み出して出力
する波形生成メモリ、３０９は波形生成メモリ３０８の
出力を搬送波クロック発生器３０７からの矩形搬送波ク
ロックに同期して極性を反転する極性反転器、３１０は
極性反転器３０９の出力のＬＳＢに、矩形搬送波クロッ
クに同期して１を加える加算器である。３１１は２つの
加算器３０５，３１１からの信号を加算する加算器であ
る。
の構成例図である。図において、３０１は送信データの
同相成分（Ｉ）を一定時間蓄えるシフトレジスタ、３０
２は同相成分（Ｉ）用の矩形搬送波クロックを送出する
搬送波周波数クロック発生器、３０３はシフトレジスタ
３０１の出力をアドレスとして予め記憶させた帯域制限
波形を読み出して出力する波形生成メモリ、３０４は波
形生成メモリ３０３の出力を搬送波クロック発生器３０
２からの矩形搬送波クロックに同期して極性を反転する
極性反転器、３０５は極性反転器３０４の出力の最下位
ビット（ＬＳＢ：least significant bit ）に、矩形搬
送波クロックに同期して１を加える加算器である。一
方、３０６は送信データの直交成分（Ｑ）を一定時間蓄
えるシフトレジスタ、３０７は直交成分（Ｑ）用の矩形
搬送波クロックを送出する搬送波周波数クロック発生
器、３０８はシフトレジスタ３０６からの出力をアドレ
スとして予め記憶させた帯域制限波形を読み出して出力
する波形生成メモリ、３０９は波形生成メモリ３０８の
出力を搬送波クロック発生器３０７からの矩形搬送波ク
ロックに同期して極性を反転する極性反転器、３１０は
極性反転器３０９の出力のＬＳＢに、矩形搬送波クロッ
クに同期して１を加える加算器である。３１１は２つの
加算器３０５，３１１からの信号を加算する加算器であ
る。
【０００８】図３に示した本発明の作用を以下に説明す
る。図３の本発明による回路は、図１の従来のディジタ
ル直交変調回路とその出力において等価な動作をしなけ
ればならない。搬送波周波数クロック発生器３０２，３
０７から出力される搬送波クロック sgn[cosωｔ], sgn
[sinωｔ] は、周波数ωで１，０を繰り返す矩形波クロ
ック信号である。ここで、sgn ｘは、ｘの変動を矩形整
形する関数であり、ｘ≧０のとき＋１、ｘ＜０のとき−
１である。これらの搬送波クロック sgn[cosωｔ], sgn
[sinωｔ] は、図４（ａ）に示すような回路で生成する
ことができ、図４（ｃ）に示すように互いに位相が９０
°ずれている。ここで、サンプルレートは矩形搬送波周
波数の４ｎ倍（ｎは整数）である。図４のデコーダ４１
の入力信号Ａ０，Ａ１は、それぞれ周波数２ω，ωの周
波数をもつクロック信号である。図４のデコーダ４１か
らの出力は、４２，４３の負論理入力のＯＲ回路へ入力
し、インバータ４４，４５をそれぞれ通って矩形搬送波
クロック信号 sgn[cosωｔ], sgn[sinωｔ] を得る。
る。図３の本発明による回路は、図１の従来のディジタ
ル直交変調回路とその出力において等価な動作をしなけ
ればならない。搬送波周波数クロック発生器３０２，３
０７から出力される搬送波クロック sgn[cosωｔ], sgn
[sinωｔ] は、周波数ωで１，０を繰り返す矩形波クロ
ック信号である。ここで、sgn ｘは、ｘの変動を矩形整
形する関数であり、ｘ≧０のとき＋１、ｘ＜０のとき−
１である。これらの搬送波クロック sgn[cosωｔ], sgn
[sinωｔ] は、図４（ａ）に示すような回路で生成する
ことができ、図４（ｃ）に示すように互いに位相が９０
°ずれている。ここで、サンプルレートは矩形搬送波周
波数の４ｎ倍（ｎは整数）である。図４のデコーダ４１
の入力信号Ａ０，Ａ１は、それぞれ周波数２ω，ωの周
波数をもつクロック信号である。図４のデコーダ４１か
らの出力は、４２，４３の負論理入力のＯＲ回路へ入力
し、インバータ４４，４５をそれぞれ通って矩形搬送波
クロック信号 sgn[cosωｔ], sgn[sinωｔ] を得る。
【０００９】波形生成メモリ３０３，３０８は、それぞ
れＩ相，Ｑ相の整形波形を予め格納したメモリであり、
内容，作用が同じなので、その一方のＩ相用の波形生成
メモリについて説明する。図５は、矩形生成メモリ３０
３の内容波形説明図であり、波形生成メモリ３０３に
は、図５に示すように、その内部に送信波形１シンボル
分のいろいろなパターンが書き込まれており、波形指定
アドレスにより波形が指定され、スキャンアドレスによ
って１サンプルずつ１シンボル分の波形が読み出される
メモリである。本発明では、図３のシフトレジスタ３０
１から出力される波形指定アドレスが波形生成メモリ３
０３に入力され、対応する帯域制限波形が出力される。
帯域制限波形は１シンボル分の波形である。極性反転器
３０４では、搬送波クロック発生器３０２からの矩形搬
送波クロックにより帯域制限波形が交互に反転される。
ただし、この段階では、まだ−１倍（２の補数）とはな
らないので、次の加算器３０５でＬＳＢに１を加える。
この加算器３０５は、ＬＳ２８３等のキャリー付き全加
算器である。このキャリーにクロックを入力すること
で、極性反転された信号だけに＋１となる。加算器３０
５の出力ｉの波形は、図６のＩ相出力波形の実線のよう
になる。破線は波形生成メモリ３０３内の波形を示す。
れＩ相，Ｑ相の整形波形を予め格納したメモリであり、
内容，作用が同じなので、その一方のＩ相用の波形生成
メモリについて説明する。図５は、矩形生成メモリ３０
３の内容波形説明図であり、波形生成メモリ３０３に
は、図５に示すように、その内部に送信波形１シンボル
分のいろいろなパターンが書き込まれており、波形指定
アドレスにより波形が指定され、スキャンアドレスによ
って１サンプルずつ１シンボル分の波形が読み出される
メモリである。本発明では、図３のシフトレジスタ３０
１から出力される波形指定アドレスが波形生成メモリ３
０３に入力され、対応する帯域制限波形が出力される。
帯域制限波形は１シンボル分の波形である。極性反転器
３０４では、搬送波クロック発生器３０２からの矩形搬
送波クロックにより帯域制限波形が交互に反転される。
ただし、この段階では、まだ−１倍（２の補数）とはな
らないので、次の加算器３０５でＬＳＢに１を加える。
この加算器３０５は、ＬＳ２８３等のキャリー付き全加
算器である。このキャリーにクロックを入力すること
で、極性反転された信号だけに＋１となる。加算器３０
５の出力ｉの波形は、図６のＩ相出力波形の実線のよう
になる。破線は波形生成メモリ３０３内の波形を示す。
【００１０】図３のＱ相入力については、上述のＩ相入
力の場合と基本的に同じ動作になるが、Ｑ相用搬送波ク
ロック発生器３０７の出力搬送波クロックは、Ｉ相の矩
形搬送波クロックと９０°の位相ずれがあるので、加算
器３１０の出力ｑの波形は、図６のＱ相出力波形の実線
で示すように９０°遅れて出力される。同様に破線は波
形生成メモリ３０８内の波形である。本発明では、搬送
波を矩形波にしたため直交変調波出力は高調波成分を含
んでいる。従って、図示は省略したが、加算器３１１の
出力をＤ／Ａコンバータを通した後にバンドパスフィル
タ等によって高調波成分を除去すればよい。以上の実施
例では、ＢＰＳＫ，ＱＰＳＫの場合について説明した
が、多値系列を取り扱う多値変調の場合についても本発
明を適用できることは明らかである。
力の場合と基本的に同じ動作になるが、Ｑ相用搬送波ク
ロック発生器３０７の出力搬送波クロックは、Ｉ相の矩
形搬送波クロックと９０°の位相ずれがあるので、加算
器３１０の出力ｑの波形は、図６のＱ相出力波形の実線
で示すように９０°遅れて出力される。同様に破線は波
形生成メモリ３０８内の波形である。本発明では、搬送
波を矩形波にしたため直交変調波出力は高調波成分を含
んでいる。従って、図示は省略したが、加算器３１１の
出力をＤ／Ａコンバータを通した後にバンドパスフィル
タ等によって高調波成分を除去すればよい。以上の実施
例では、ＢＰＳＫ，ＱＰＳＫの場合について説明した
が、多値系列を取り扱う多値変調の場合についても本発
明を適用できることは明らかである。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
回路規模の大きい乗算器を有しないため回路構成が簡単
になり、小型化が実現できる。また、波形生成メモリの
メモリ容量を増大させることなく、かつ、メモリの高速
動作の必要がないため、メモリ出力の整数倍の周期をも
つクロックならどんなクロックでも使用できるという効
果がある。
回路規模の大きい乗算器を有しないため回路構成が簡単
になり、小型化が実現できる。また、波形生成メモリの
メモリ容量を増大させることなく、かつ、メモリの高速
動作の必要がないため、メモリ出力の整数倍の周期をも
つクロックならどんなクロックでも使用できるという効
果がある。
【図１】従来のディジタル直交変調回路図である。
【図２】波形生成メモリの概念図である。
【図３】本発明によるディジタル直交変調回路図であ
る。
る。
【図４】クロック信号の生成回路例図である。
【図５】波形生成メモリの内部波形の説明図である。
【図６】ディジタル直交変調回路の出力波形図である。
１１，１４ シフトレジスタ １２，１５ 波形生成メモリ １３，１６ 乗算器 １７ 加算器 ２０ Ｋビットシフトレジスタ ２１ 波形生成メモリ ２２ アドレス切替走査器 ４１ デコーダ ４２，４３ 負論理入力のＯＲ回路 ４４，４５ インバータ ３０１，３０６ シフトレジスタ ３０３，３０８ 波形生成メモリ ３０４，３０９ 極性反転器 ３０５，３１０ 加算器 ３１１ 加算器
Claims (1)
- 【請求項１】 同相成分の入力信号の値を一定時間保持
する第１のシフトレジスタと、 該第１のシフトレジスタの出力をアドレスとして予め記
憶させた帯域制限波形を出力する第１の波形生成メモリ
と、 搬送波周波数を有し前記同相成分用の矩形搬送波クロッ
クsgn[cos ωt]（但し、sgn ｘ＝＋１（ｘ≧０），−１
（ｘ＜０））を出力する第１の搬送波クロック発生器
と、 前記第１の波形生成メモリの出力を前記第１の搬送波ク
ロック発生器からの矩形搬送波クロックで極性反転を行
う第１の極性反転器と、 該第１の極性反転器の出力の最下位ビットに１を加える
第１の加算器と、 直交成分の入力信号の値を一定時間保持する第２のシフ
トレジスタと、 該第２のシフトレジスタの出力をアドレスとして予め記
憶させた帯域制限波形を出力する第２の波形生成メモリ
と、 搬送波周波数を有し前記直交成分用の矩形搬送波クロッ
クsgn[sin ωt]を出力する第２の搬送波クロック発生器
と、 前記第２の波形生成メモリの出力を前記第２の搬送波ク
ロック発生器からの矩形搬送波クロックで極性反転を行
う第２の極性反転器と、 該第２の極性反転器の出力の最下位ビットに１を加える
第２の加算器と、 前記第１および第２の加算器の出力を加算して直交変調
波を出力する加算器とを備えたディジタル直交変調回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25012494A JPH0888658A (ja) | 1994-09-20 | 1994-09-20 | ディジタル直交変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25012494A JPH0888658A (ja) | 1994-09-20 | 1994-09-20 | ディジタル直交変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888658A true JPH0888658A (ja) | 1996-04-02 |
Family
ID=17203185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25012494A Pending JPH0888658A (ja) | 1994-09-20 | 1994-09-20 | ディジタル直交変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998016007A1 (en) * | 1996-10-08 | 1998-04-16 | Harris Corporation | Use of single channel fir filter architecture to perform combined/parallel filtering of multiple (quadrature) signals |
-
1994
- 1994-09-20 JP JP25012494A patent/JPH0888658A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998016007A1 (en) * | 1996-10-08 | 1998-04-16 | Harris Corporation | Use of single channel fir filter architecture to perform combined/parallel filtering of multiple (quadrature) signals |
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