JPH06309477A - アナログ乗算器およびこの乗算器を使用した検波回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＭＯＳのアナログＬＳＩで実現できるよう
にし、これにより消費電力が小さくかつ安価なアナログ
乗算器を提供する。 【構成】 アナログ乗算器を、減算積分器１１、比較器
１２、１サンプル遅延回路および１ビットＤＡＣ１４に
より構成されるΔΣ変調器１０と、反転回路２０と、ア
ナログスイッチからなる選択回路３０と、低域通過フィ
ルタ４０とを用いて構成し、ΔΣ変調器１０によって第
２のアナログ入力信号ＢＳのレベルをパルスの粗密で表
わした二値化信号ＣＳを得、この二値化信号ＣＳの論理
レベルに応じて、第１のアナログ入力信号ＡＳと上記反
転回路２０から出力された反転信号ＡＳ￣とを選択回路
３０で択一的に選択して出力し、この選択回路３０から
出力された信号ＤＳに含まれる量子化雑音成分を低域通
過フィルタ４０により除去することにより、乗算出力Ｅ
Ｓを得るようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば測定機器や通信
機器の信号処理部において用いられるアナログ乗算器お
よびこの乗算器を使用した検波回路に関する。

【０００２】

【従来の技術】例えば無線通信機では、周波数変換や検
波を行なうためにアナログ乗算器が多く使用されてい
る。図６はこのアナログ乗算器の一つであるギルバート
乗算器の構成を示したものである。ギルバード乗算器
は、２つのエミッタ接地ペア回路を交差接続した回路
と、１つのエミッタ接地ペア回路とを直列接続したもの
で、その動作はＰ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共
著，永田穣監訳：超ＬＳＩのためのアナログ集積回路設
計技術，下巻第１０章３節に詳述されている。しかし、
このギルバード乗算器は、バイポーラトランジスタの入
力電圧と出力電流との指数関数特性を利用しているた
め、入力電圧と出力電流との関係が２乗特性であるＣＭ
ＯＳトランジスタにより実現することは困難である。

【０００３】一方、最近移動通信の分野では、従来のア
ナログＦＭ通信方式から、π／４シフトＤＱＰＳＫ（π
／４ shifted,differentially encoded quadrature pha
se shift keying ）変調方式を使用したディジタル通信
方式に移行しようとしている。図７は、このディジタル
通信方式を採用した無線通信機の受信系の構成を示す回
路ブロック図である。

【０００４】同図において、アンテナ１により受信され
た無線信号はアンテナ共用器２を介して受信回路３に導
かれる。この受信回路３では、上記無線信号が周波数シ
ンセサイザ４から出力された受信局部発信信号とミキシ
ングされて中間周波または低周波の受信信号に変換さ
れ、この受信信号はディジタル復調回路５に入力され
る。ディジタル復調回路５では、上記受信信号が直交復
調または遅延検波されて受信ディジタル信号が再生さ
れ、この受信ディジタル信号は信号処理部６に入力され
る。信号処理部６では、上記受信ディジタル信号が誤り
訂正復号および音声復号などの通信に必要な信号処理や
エコーキャンセル処理などの付加価値を高めるための信
号処理を施されて受話信号となり、この受話信号は音声
回路７を介してスピーカ８に供給されて拡声出力され
る。

【０００５】ところで、この種の移動無線通信機を設計
製作する場合、機器の小形軽量化および低消費電力化を
図るために、ディジタル復調回路５を信号処理部ととも
にＣＭＯＳ−ＬＳＩにより１チップ化することが強く要
望されている。しかし、ディジタル復調回路は、例えば
遅延検波方式を採用すると、図８に示すごとく２個の１
シンボル遅延回路５１Ｉ，５１Ｑと、２個の加減算器５
２Ｉ，５２Ｑと、２個の比較器５３Ｉ，５３Ｑと、４個
の乗算器５４Ｉ，５４Ｑ，５５Ｉ，５５Ｑとから構成さ
れる。なお、ＲＳＩ，ＲＳＱは受信変調入力信号の同相
成分および直交成分、またＲＤＩ，ＲＳＱは検波後のデ
ィジタル受信信号の同相成分および直交成分を示してい
る。このため、ディジタル復調回路５を信号処理部とと
もに１チップ化しようとするには、４個の乗算器５４
Ｉ，５４Ｑ，５５Ｉ，５５Ｑをディジタル乗算器により
構成しなければならない。

【０００６】しかし、ディジタル乗算器は一般に消費電
力が大きいため、電源としてバッテリを用いている移動
通信機器では使用時間の短縮を生じる。使用時間を十分
長く設定するには大容量のバッテリを使用しなければな
らないが、この様にすると機器の大形化および重量化を
招く。

【０００７】また、これらの不具合を回避するために、
ＢｉＣＭＯＳプロセスを用いてアナログ乗算器を構成す
ることが試みられている。しかし、ＢｉＣＭＯＳプロセ
スは製造工程が多く複雑であるため、ＬＳＩが高価にな
り延いては機器のコストアップを招くという問題点があ
った。

【０００８】

【発明が解決しようとする課題】以上のように移動通信
機器などに使用される従来の乗算器は、ＣＭＯＳのアナ
ログＬＳＩで実現することが困難であり、ＣＭＯＳＬＳ
Ｉで実現するにはディジタル回路で構成するかまたはＢ
ｉＣＭＯＳにより構成せざるを得ず、この様にすると消
費電力の増加やコストアップを生じるという問題点を有
している。

【０００９】そこで、本発明の目的は、回路構成を工夫
することによりＣＭＯＳのアナログＬＳＩで実現できる
ようにし、これにより消費電力が小さくかつ安価なアナ
ログ乗算器を提供することである。

【００１０】また本発明の他の目的は、小形かつ安価で
消費電力が小さく、電源としてバッテリを使用した携帯
形の移動無線通信機器に好適な検波回路を提供すること
である。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に本発明のアナログ乗算器は、２つのアナログ入力信号
のうち第１のアナログ入力信号を反転回路で反転すると
ともに、第２のアナログ入力信号をΔΣ変調器によりΔ
Σ変調して二値化信号として出力している。そして、こ
のΔΣ変調器から出力された二値化信号のレベルに応じ
て、上記第１のアナログ入力信号と上記反転回路から出
力された反転信号とを選択回路で択一的に選択して出力
し、この選択回路から出力された信号に含まれる量子化
雑音成分を低域通過フィルタにより除去するように構成
したものである。

【００１２】一方、上記他の目的を達成するために本発
明の検波回路は、アナログ入力信号どうしの掛け算を行
なうために使用される複数の乗算器の各々を、入力され
た２つのアナログ入力信号のうちの第１の信号を反転し
て出力する反転回路と、第２の信号をΔΣ変調して二値
化信号として出力するΔΣ変調器と、このΔΣ変調器か
ら出力された二値化信号のレベルに応じて、上記第１の
信号と上記反転回路から出力された反転信号とを択一的
に選択して出力するための選択回路と、この選択回路か
ら出力された信号に含まれる量子化雑音成分を除去する
低域通過フィルタとを用いて構成したものである。

【００１３】また本発明の検波回路は、複数の乗算器の
各低域通過フィルタを、これらの乗算器の出力信号を相
互に加算するために設けられている加算器の出力側に配
設することを特徴とし、さらには複数の乗算器の各ΔΣ
変調器を、これらの乗算器にアナログ入力信号を入力す
るために設けられている遅延回路の入力側に配設するこ
とも特徴としている。

【００１４】

【作用】この結果、本発明のアナログ乗算器によれば、
反転回路、ΔΣ変調器、アナログスイッチからなる選択
回路および低域通過フィルタにより回路が構成されるの
で、アナログ乗算器でありながら通常のＣＭＯＳプロセ
スを用いて容易にＬＳＩ化することができる。このた
め、ディジタル乗算器を用いる場合に比べて消費電力の
低減を図ることができ、かつＢｉＣＭＯＳのような複雑
で多くの製造工程を用いることなく製作することができ
るので安価なアナログ乗算器を提供することが可能とな
る。

【００１５】一方、本発明のアナログ乗算器を使用した
検波回路によれば、消費電力が小さくかつ安価な乗算器
を使用可能となったことで、検波動作に要する回路の消
費電力が低減され、さらに回路が安価に構成可能とな
る。このため、検波回路を電源としてバッテリを使用し
た携帯形の通信機器に使用した場合に、通信使用時間の
延長とバッテリの小容量化とのうち少なくとも一方を実
現可能となり、これにより携帯形通信機器の小形軽量化
および使用性能の向上を図ることができる。

【００１６】また本発明の検波回路によれば、複数の乗
算器の各低域通過フィルタを、これらの乗算器の出力信
号を相互に加算するために設けられている加算器の出力
側に配設することにより、複数の乗算器の各低域通過フ
ィルタを一つに共用化することができ、これにより回路
構成を簡単化することができる。

【００１７】さらに本発明の検波回路によれば、複数の
乗算器の各ΔΣ変調器を、これらの乗算器にアナログ入
力信号を入力するために設けられている遅延回路の入力
側に配設することにより、複数の乗算器の各ΔΣ変調器
を一つに共用化することができ、しかもΔΣ変調器から
出力される二値化信号を遅延回路に入力することができ
るので、遅延回路をシフトレジスタのような簡単な回路
により構成することがでは、これにより検波回路の構成
をより一層簡単化することができる。

【００１８】

【実施例】

（第１の実施例）図１は、本発明の第１の実施例に係わ
るアナログ乗算器の構成を示す回路ブロック図である。

【００１９】このアナログ乗算器は、ΔΣ変調器１０
と、反転回路２０と、選択回路３０と、低域通過フィル
タ４０とから構成される。ΔΣ変調器１０は、２つのア
ナログ入力信号ＡＳ，ＢＳのうちの一方のアナログ入力
信号ＢＳを、そのレベルをパルス信号の粗密で表わした
二値化信号ＣＳに変換して出力するものである。反転回
路２０は、上記２つのアナログ入力信号ＡＳ，ＢＳのう
ちの他方のアナログ入力信号ＡＳを極性反転して出力す
る。選択回路３０は、２個のアナログスイッチ３１，３
２により構成される。これらのアナログスイッチ３１，
３２は、上記ΔΣ変調器１０から出力された二値化信号
ＣＳの論理レベル“Ｈ”，“Ｌ”に応じて相反的に開成
動作し、これにより上記反転回路２０の反転アナログ信
号ＡＳ￣と第１のアナログ入力信号ＡＳとを択一的に選
択して出力する。低域通過フィルタ４０は、上記選択回
路３０により選択出力された信号ＤＳの量子化雑音を除
去し、この量子化雑音が除去された信号を乗算結果を表
わすアナログ信号ＥＳとして出力する。

【００２０】図２は、上記ΔΣ変調器１０の回路構成を
示す図である。このΔΣ変調器１０は、減算積分器１１
と、比較器１２と、Ｄ形フリップフロップからなる１サ
ンプル遅延回路１３と、１ビットディジタル・アナログ
変換器（１ビットＤＡＣ）１４とから構成される。アナ
ログ入力信号ＢＳは、減算積分器１１において１ビット
ＤＡＣ１４から出力されたＶREF(+)またはＶREF(-)との
差がとられたのち積分される。この減算積分器１１から
出力された信号ＢＳ′は、比較器１２により１ビットに
量子化される。つまり二値化される。そして、この二値
化されたパルス信号は、遅延回路１３で１サンプル時間
遅延されたのち二値化信号ＣＳとして出力される。ま
た、この二値化信号ＣＳは、上記１ビットＤＡＣ１４ｌ
に帰還される。この１ビットＤＡＣ１４は２個のアナロ
グスイッチからなり、上記二値化信号ＣＳが“Ｈ”レベ
ルのときにＶREF(+)を、一方二値化信号ＣＳが“Ｌ”レ
ベルのときにＶREF(-)をそれぞれ出力する。

【００２１】図３（ａ）は、正弦波からなるアナログ入
力信号ＢＳが入力されたときに上記減算積分器１１から
出力される信号ＢＳ′の波形を示し、また図３（ｂ）は
この信号ＢＳ′を比較器１２で１ビット量子化し、さら
に遅延回路１３で１ビット遅延することにより得られる
二値化信号ＣＳの波形を示している。この波形から明ら
かなように、二値化信号ＣＳはアナログ入力信号ＢＳの
信号成分を忠実に含んだものとなる。

【００２２】このような構成であるから、第１のアナロ
グ入力信号ＡＳおよび第２のアナログ入力信号ＢＳとし
て、例えば図４に示すような信号が入力されたとする。
そうすると、これらの入力信号のうち第２のアナログ入
力信号ＢＳは、ΔΣ変調器１０によりそのレベルをパル
スの粗密で表わした二値化信号ＣＳに変換され、この二
値化信号ＣＳはスイッチ制御信号として選択回路３０の
各アナログスイッチ３１，３２に供給される。このた
め、各アナログスイッチ３１，３２は、上記二値化信号
ＣＳのレベルに応じて相反的に開閉動作し、これにより
図４に示すように第１のアナログ入力信号ＡＳとその反
転信号ＡＳ￣とが択一的に選択されて出力される。そし
て、この選択出力された信号ＤＳは、低域通過フィルタ
４０により量子化雑音成分が除去され、図４のＥＳに示
すようなアナログ信号波形となって出力される。このア
ナログ信号波形ＥＳは、図４に示したように第１のアナ
ログ入力信号ＡＳと第２のアナログ入力信号ＢＳとを掛
け合わせたアナログ信号波形ＡＳ×ＢＳと等しくなる。

【００２３】このように本実施例であれば、アナログ乗
算器を、減算積分器１１、比較器１２、１サンプル遅延
回路および１ビットＤＡＣ１４により構成されるΔΣ変
調器１０と、反転回路２０と、アナログスイッチからな
る選択回路３０と、低域通過フィルタ４０とを用いて構
成したことによって、アナログ乗算器をそのまま通常の
ＣＭＯＳプロセスにより容易にＬＳＩ化することができ
る。したがって、ディジタル乗算器を用いる場合に比べ
て消費電力を低減することができ、かつＢｉＣＭＯＳの
ような複雑で多くの製造工程を用いることなく製作する
ことができるので安価なアナログ乗算器を提供すること
ができる。

【００２４】（第２の実施例）本実施例は、本発明のア
ナログ乗算器をπ／４シフトＱＰＳＫ遅延検波回路の乗
算器に使用した場合を示すものである。

【００２５】図５は本実施例に係わるπ／４シフトＱＰ
ＳＫ遅延検波回路の構成を示す回路ブロック図である。
なお、同図において前記図８と同一部分には同一符号を
付して説明を行なう。

【００２６】同図において、π／４シフトＱＰＳＫ変調
波信号の同相成分ＲＳＩおよび直交成分ＲＳＱは、それ
ぞれ二分岐されてその一方はアナログ乗算器５４Ｉ，５
４Ｑの他の一部を構成するΔΣ変調器１０１Ｉ，１０１
Ｑに入力され、他方はアナログ乗算器５４Ｉ，５４Ｑの
他の一部を構成する選択部１０２Ｉ，１０２Ｑに入力さ
れる。

【００２７】ΔΣ変調器１０１Ｉ，１０１Ｑでは、それ
ぞれ上記π／４シフトＱＰＳＫ変調波信号の同相成分Ｒ
ＳＩおよび直交成分ＲＳＱのレベルをパルスの粗密出表
わした二値化信号が得られる。これらの二値化信号は、
それぞれ遅延回路５１Ｉ，５１Ｑで１シンボル分遅延さ
れる。上記選択部１０２Ｉ，１０２Ｑは、それぞれ反転
回路および２個のアナログスイッチからなる。そして、
上記遅延回路５１Ｉ，５１Ｑ出力された二値化信号のレ
ベルに応じて、各アナログスイッチが相反的に開閉動作
し、これにより上記π／４シフトＱＰＳＫ変調波信号の
同相成分ＲＳＩおよび直交成分ＲＳＱと、その各々の反
転信号ＲＳＩ￣，ＲＳＱ￣とが択一的に選択されて加算
器５２Ｉに入力される。

【００２８】また、上記π／４シフトＱＰＳＫ変調波信
号の同相成分ＲＳＩおよび直交成分ＲＳＱは、それぞれ
乗算器５５Ｉ，５５Ｑの一部を構成する選択部１０３
Ｉ，１０３Ｑに入力されている。この選択部１０３Ｉ，
１０３Ｑは、それぞれ反転回路と２個のアナログスイッ
チとからなる。これらのアナログスイッチは、それぞれ
上記遅延回路５１Ｑ，５１Ｉから出力された二値化信号
に応じて相反的に開閉動作し、これによりそれぞれ上記
π／４シフトＱＰＳＫ変調波信号の同相成分ＲＳＩおよ
び直交成分ＲＳＱと、その各々の反転信号ＲＳＩ￣，Ｒ
ＳＱ￣とが択一的に選択されて加算器５２Ｑに入力され
る。

【００２９】上記加算器５２Ｉでは、上記選択部１０２
Ｉ，１０２Ｑから出力された信号が相互に加算され、ま
た上記加算器５２Ｑでは、上記選択部１０３Ｉ，１０３
Ｑから出力された信号が相互に加算される。これらの加
算器５２Ｉ，５２Ｑから出力された加算信号は、それぞ
れ低域通過フィルタ１０４Ｉ，１０４Ｑに入力され、こ
こで量子化雑音成分が除去される。そして、この低域通
過フィルタ１０４Ｉ，１０４Ｑから出力された信号はそ
れぞれ比較器５３Ｉ，５３Ｑに入力され、ここでパルス
信号に波形整形される。かくして、復調信号ＲＤＩ，Ｒ
ＤＱが得られる。

【００３０】このように本実施例のπ／４シフトＱＰＳ
Ｋ遅延検波回路では、図８に示した４個のアナログ乗算
器５４Ｉ，５４Ｑ，５５Ｉ，５５Ｑが、ΔΣ変調器１０
１Ｉ，１０１Ｑと、反転回路およびアナログスイッチか
らなる選択部１０２Ｉ，１０２Ｑ，１０３Ｉ，１０３Ｑ
と、低域通過フィルタ１０４Ｉ，１０４Ｑとから構成さ
れることになる。このため、これらのアナログ乗算器を
含めて検波回路を通常のＣＭＯＳプロセスにより容易に
ＬＳＩ化することができ、これにより消費電力が小さく
かつ安価なＬＳＩを提供することができる。

【００３１】また本実施例では、乗算器５４Ｉ，５４Ｑ
および乗算器５５Ｉ，５５Ｑの構成の一部となる低周波
通過フィルタ１０４Ｉ，１０４Ｑを、それぞれ加算器５
３Ｉ，５３Ｑの出力側に配置している。このため、本来
ならば各乗算器５４Ｉ，５４Ｑ，５５Ｉ，５５Ｑごとに
合計４個必要となる低域通過フィルタを２個にすること
ができ、これにより回路構成を簡単化することができ
る。

【００３２】さらに本実施例では、乗算器５４Ｉ，５４
Ｑおよび乗算器５５Ｉ，５５Ｑの構成の一部となるΔΣ
変調器１０１Ｉ，１０１Ｑを、それぞれ１シンボル遅延
回路５１Ｉ，５１Ｑの入力側に配設している。このた
め、１シンボル遅延回路５１Ｉ，５１Ｑには、それぞれ
上記ΔΣ変調器１０１Ｉ，１０１Ｑにより予め二値化さ
れた信号が入力されることになり、これにより従来では
例えば演算増幅器を使用した複数のスイッチトキャパシ
タ遅延回路を縦続接続することにより構成しなければな
らなかった１シンボル遅延回路を、１ビットのシフトレ
ジスタにより構成することが可能となり、この結果検波
回路の回路構成を大幅に簡単小形化することが可能とな
る。

【００３３】なお、本発明は上記各実施例に限定される
ものではない。例えば、第２の実施例では、本発明のア
ナログ乗算器をπ／４シフトＱＰＳＫ遅延検波回路に使
用した場合を例にとって説明したが、直交復調回路で使
用される乗算器や周波数変換回路のミキサとして使用し
てもよく、また通信機器以外に測定機器やアナログ演算
装置に使用される乗算器として使用するようにしてもよ
い。その他、ΔΣ変調器および選択回路の回路構成等に
ついても、本発明の要旨を逸脱しない範囲で種々変形し
て実施できる。

【００３４】

【発明の効果】以上詳述したように本発明のアナログ乗
算器は、２つのアナログ入力信号のうち第１のアナログ
入力信号を反転回路で反転するとともに、第２のアナロ
グ入力信号をΔΣ変調器によりΔΣ変調して二値化信号
として出力している。そして、このΔΣ変調器から出力
された二値化信号のレベルに応じて、上記第１のアナロ
グ入力信号と上記反転回路から出力された反転信号とを
選択回路で択一的に選択して出力し、この選択回路から
出力された信号に含まれる量子化雑音成分を低域通過フ
ィルタにより除去するように構成している。

【００３５】したがって本発明によれば、回路構成を工
夫することによりＣＭＯＳのアナログＬＳＩで実現する
ことができ、これにより消費電力が小さくかつ安価なア
ナログ乗算器を提供することができる。

【００３６】また本発明の検波回路は、アナログ入力信
号どうしの掛け算を行なうために使用される複数の乗算
器の各々を、入力された２つのアナログ入力信号のうち
の第１の信号を反転して出力する反転回路と、第２の信
号をΔΣ変調して二値化信号として出力するΔΣ変調器
と、このΔΣ変調器から出力された二値化信号のレベル
に応じて、上記第１の信号と上記反転回路から出力され
た反転信号とを択一的に選択して出力するための選択回
路と、この選択回路から出力された信号に含まれる量子
化雑音成分を除去する低域通過フィルタとを用いて構成
している。

【００３７】したがってこの発明によれば、小形かつ安
価で消費電力が小さく、電源としてバッテリを使用した
携帯形の移動無線通信機器に好適な検波回路を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わるアナログ乗算器
の構成を示す回路ブロック図。

【図２】図１に示したアナログ乗算器のΔΣ変調器の構
成を示す回路ブロック図。

【図３】図２に示したΔΣ変調器の各部の信号波形を示
す図。

【図４】図１にしめしたアナログ乗算器の各部の信号波
形を示す図。

【図５】本発明の第２の実施例に係わるπ／４シフトＱ
ＰＳＫ遅延検波回路の構成を示す回路ブロック図。

【図６】従来の代表的なアナログ乗算器であるギルバー
ト形乗算器の回路構成を示す図。

【図７】ディジタル無線通信機の受信系の構成を示す回
路ブロック図。

【図８】π／４シフトＱＰＳＫ遅延検波回路の基本構成
を示す回路ブロック図。

【符号の説明】

１…アンテナ ２…アンテナ共用
器 ３…受信回路 ４…周波数シンセ
サイザ ５…ディジタル復調回路 ６…信号処理部 ７…音声回路 ８…スピーカ １０…ΔΣ変調器 １１…減算積分器 １２…比較回路 １３…１サンプル
遅延回路 １４…１ビットディジタル・アナログ変換器（１ビット
ＤＡＣ） ２０…反転回路 ３０…選択回路 ３１，３２…アナログスイッチ ４０…低域通過フ
ィルタ ５１Ｉ，５１Ｑ…１シンボル遅延回路 ５２Ｉ，５１Ｑ…加算器 ５３Ｉ，５３Ｑ…比較回路 ５４Ｉ，５４Ｑ，５５Ｉ，５５Ｑ…アナログ乗算器 １０１Ｉ，１０１Ｑ…ΔΣ変調器 １０２Ｉ，１０２Ｑ，１０３Ｉ，１０３Ｑ…選択部 １０４Ｉ，１０４Ｑ…低域通過フィルタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１のアナログ入力信号と第２のアナロ
   グ入力信号とを乗算した信号を出力するアナログ乗算器
   において、 前記第１のアナログ入力信号を反転した信号を出力する
   ための反転回路と、 前記第２のアナログ入力信号をΔΣ変調して二値化信号
   を出力するためのΔΣ変調器と、 このΔΣ変調器から出力された二値化信号のレベルに応
   じて、前記第１のアナログ入力信号と前記反転回路から
   出力された反転信号とを択一的に選択して出力するため
   の選択回路と、 この選択回路から出力された信号に含まれる量子化雑音
   成分を除去するための低域通過フィルタとを具備したこ
   とを特徴とするアナログ乗算器。
2. 【請求項２】 位相変調信号の同相成分および直交成分
   を入力とし、この同相成分の信号とこの信号を第１の遅
   延回路で１シンボル遅延した信号とを第１の乗算器で乗
   算するとともに、前記直交成分の信号とこの信号を第２
   の遅延回路で１シンボル遅延した信号とを第２の乗算器
   で乗算して、これら第１および第２の乗算器の出力信号
   を第１の加算器で加算し、かつ前記第１の遅延回路で遅
   延された信号と前記直交成分の信号とを第３の乗算器で
   乗算するとともに、前記第２の遅延回路で遅延された信
   号と前記同相成分の信号とを第４の乗算器で乗算して、
   これら第３および第４の乗算器の出力信号を第２の加算
   器で相互に加算することにより、前記位相変調信号の同
   相成分および直交成分に対応する検波出力を得る検波回
   路において、 前記第１、第２、第３および第４の各乗算器は、それぞ
   れ入力された第１および第２の信号のうちの第１の信号
   を反転して出力するための反転回路と、 前記第２の信号をΔΣ変調して二値化信号を出力するた
   めのΔΣ変調器と、 このΔΣ変調器から出力された二値化信号のレベルに応
   じて、前記第１の信号と前記反転回路から出力された反
   転信号とを択一的に選択して出力するための選択回路
   と、 この選択回路から出力された信号に含まれる量子化雑音
   成分を除去するための低域通過フィルタとを備えたこと
   を特徴とする検波回路。
3. 【請求項３】 第１および第２の乗算器の低域通過フィ
   ルタ、および第３および第４の乗算器の低域通過フィル
   タは、それぞれ共用化されて第１の加算器の出力側およ
   び第２の加算器の出力側に配設されることを特徴とする
   請求項２に記載の検波回路。
4. 【請求項４】 第１および第３の乗算器のΔΣ変調器、
   および第２および第４の乗算器のΔΣ変調器は、それぞ
   れ共用化されて第１の遅延回路の入力側および第２の遅
   延回路の入力側に配設されることを特徴とする請求項２
   に記載の検波回路。