JPH05324697A - 高速フーリエ変換演算用回転因子生成回路 - Google Patents
高速フーリエ変換演算用回転因子生成回路Info
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- JPH05324697A JPH05324697A JP4132245A JP13224592A JPH05324697A JP H05324697 A JPH05324697 A JP H05324697A JP 4132245 A JP4132245 A JP 4132245A JP 13224592 A JP13224592 A JP 13224592A JP H05324697 A JPH05324697 A JP H05324697A
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Abstract
(57)【要約】
【目的】 ＦＦＴで必要とされる回転因子を重複せずメ
モリに記憶させ、メモリ量を低減させ得るようにするこ
と。 【構成】 回転因子に関してcos関数とsin関数との位相
のずれ、及び、これらの正負の対称性に着目し、回転因
子を重複せずに三角関数の正の値のみをメモリ２に記憶
させておき、回転因子のインデックスｋの値に基づきア
ドレス発生回路３でメモリ２中のアドレスｍを求める一
方、このアドレスｍに従いメモリ２から得られたデータ
を符号反転回路４により選択的に符号反転させる構成と
し、制御回路７によって、得ようとする回転因子が実数
部か虚数部かを指定する選択信号とインデックスｋの最
上位ビットの値とを入力してアドレス発生回路３と符号
反転回路４との動作を制御することにより、負の値は対
応する正の値を符号反転させることにより得るようにし
た。
モリに記憶させ、メモリ量を低減させ得るようにするこ
と。 【構成】 回転因子に関してcos関数とsin関数との位相
のずれ、及び、これらの正負の対称性に着目し、回転因
子を重複せずに三角関数の正の値のみをメモリ２に記憶
させておき、回転因子のインデックスｋの値に基づきア
ドレス発生回路３でメモリ２中のアドレスｍを求める一
方、このアドレスｍに従いメモリ２から得られたデータ
を符号反転回路４により選択的に符号反転させる構成と
し、制御回路７によって、得ようとする回転因子が実数
部か虚数部かを指定する選択信号とインデックスｋの最
上位ビットの値とを入力してアドレス発生回路３と符号
反転回路４との動作を制御することにより、負の値は対
応する正の値を符号反転させることにより得るようにし
た。
Description
【０００１】
【産業上の利用分野】本発明は、高速フーリエ変換（以
下、適宜“ＦＦＴ”と略す）における回転因子を記憶し
たメモリをアクセスするためのアドレス発生回路を主体
とした高速フーリエ変換演算用回転因子生成回路に関す
る。
下、適宜“ＦＦＴ”と略す）における回転因子を記憶し
たメモリをアクセスするためのアドレス発生回路を主体
とした高速フーリエ変換演算用回転因子生成回路に関す
る。
【０００２】
【従来の技術】一般に、ＦＦＴ演算は、データ列をビッ
ト逆順の並べ換えと称される方法に従い並べ換えを行
い、並べ換えられたデータ列をバタフライ演算と称され
る２点フーリエ変換を繰返すことにより、２のｐ乗で示
されるデータ列にフーリエ変換を行うものである。この
ようなＦＦＴ演算は、デジタル信号処理全般、ファクシ
ミリのモデム、音声信号処理等の分野において、周波数
特性を調べる場合や、送還演算を高速に計算する場合な
どに広く利用される。
ト逆順の並べ換えと称される方法に従い並べ換えを行
い、並べ換えられたデータ列をバタフライ演算と称され
る２点フーリエ変換を繰返すことにより、２のｐ乗で示
されるデータ列にフーリエ変換を行うものである。この
ようなＦＦＴ演算は、デジタル信号処理全般、ファクシ
ミリのモデム、音声信号処理等の分野において、周波数
特性を調べる場合や、送還演算を高速に計算する場合な
どに広く利用される。
【０００３】この場合、ＦＦＴ演算のための回転因子を
テーブルから得ることになるが、特開平２−１０１５７
５号公報に示されるように、バタフライ演算の回転因子
としてπ／２だけ位相をずらしたcos 関数の対を回転因
子テーブルとしてメモリに格納することで、メモリ量の
削減とアクセスの高速化とを図ったものがある。
テーブルから得ることになるが、特開平２−１０１５７
５号公報に示されるように、バタフライ演算の回転因子
としてπ／２だけ位相をずらしたcos 関数の対を回転因
子テーブルとしてメモリに格納することで、メモリ量の
削減とアクセスの高速化とを図ったものがある。
【０００４】図５にその構成例として、ＦＦＴ演算の回
転因子を記憶するメモリ１におけるデータの並びを示
す。即ち、ＦＦＴのサンプル数をＮとして、 Ａ＝cos２π(ｉ／Ｎ） Ｂ＝cos２π〔｛(Ｎ／４)−ｉ｝／Ｎ〕 なる値を対（ペア）として、メモリ１に格納するように
したものである。例えば、Ｎ＝１６のＦＦＴを演算する
場合、８個の回転因子が必要となるが、各回転因子は、
各々次の(１)〜(８)式のように変形できる。
転因子を記憶するメモリ１におけるデータの並びを示
す。即ち、ＦＦＴのサンプル数をＮとして、 Ａ＝cos２π(ｉ／Ｎ） Ｂ＝cos２π〔｛(Ｎ／４)−ｉ｝／Ｎ〕 なる値を対（ペア）として、メモリ１に格納するように
したものである。例えば、Ｎ＝１６のＦＦＴを演算する
場合、８個の回転因子が必要となるが、各回転因子は、
各々次の(１)〜(８)式のように変形できる。
【０００５】
【数１】
【０００６】ここで、上から順に、４つのペア、即ち、
(１)(２)式、(３)(４)式、(５)(６)式及び(７)(８)式
は、各々２つずつの“cos” の値を持っている。従っ
て、図５に示すメモリ１中から２つずつ値を読出し、そ
れをＡ，Ｂとおき、Ａ−ｊＢ，Ｂ−ｊＡ，−Ａ−ｊＢ，
−Ｂ−ｊＡの組合せにより、上記(１)〜(８)式を求める
ことにより、記憶すべきデータ量を低減させたものであ
る。つまり、実数部と虚数部との入換え及び符号反転を
行うことにより、記憶すべきデータ量を削減したもので
ある。
(１)(２)式、(３)(４)式、(５)(６)式及び(７)(８)式
は、各々２つずつの“cos” の値を持っている。従っ
て、図５に示すメモリ１中から２つずつ値を読出し、そ
れをＡ，Ｂとおき、Ａ−ｊＢ，Ｂ−ｊＡ，−Ａ−ｊＢ，
−Ｂ−ｊＡの組合せにより、上記(１)〜(８)式を求める
ことにより、記憶すべきデータ量を低減させたものであ
る。つまり、実数部と虚数部との入換え及び符号反転を
行うことにより、記憶すべきデータ量を削減したもので
ある。
【０００７】
【発明が解決しようとする課題】ところが、この方式の
場合、図５からも分かるように、対でデータを格納して
いるため、データが重複し、結果的に、例えば８個の回
転因子のために８個のアドレス空間を使用してしまう冗
長性を持つといった欠点がある。
場合、図５からも分かるように、対でデータを格納して
いるため、データが重複し、結果的に、例えば８個の回
転因子のために８個のアドレス空間を使用してしまう冗
長性を持つといった欠点がある。
【０００８】
【外５】 を（Ｎ／４＋１）ワードからなるテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝０，１，…，Ｎ／
４） より得るようにしたＦＦＴ演算用回転因子生成回路にお
いて、前記テーブルを記憶するメモリと、前記回転因子
のインデックスｋの値に基づき前記メモリ中のアドレス
ｍを求めるアドレス発生回路と、前記メモリから得られ
たデータを符号反転する符号反転回路と、得ようとする
回転因子が実数部か虚数部かを指定する選択信号と前記
インデックスｋの最上位ビットの値とを入力して前記ア
ドレス発生回路と前記符号反転回路との動作を制御する
制御回路とを設けた。
４） より得るようにしたＦＦＴ演算用回転因子生成回路にお
いて、前記テーブルを記憶するメモリと、前記回転因子
のインデックスｋの値に基づき前記メモリ中のアドレス
ｍを求めるアドレス発生回路と、前記メモリから得られ
たデータを符号反転する符号反転回路と、得ようとする
回転因子が実数部か虚数部かを指定する選択信号と前記
インデックスｋの最上位ビットの値とを入力して前記ア
ドレス発生回路と前記符号反転回路との動作を制御する
制御回路とを設けた。
【０００９】
【外６】 を（Ｎ／４）ワードからなるテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝０，１，…，Ｎ／４
−１） と、０データ設定回路とより得るようにしたＦＦＴ演算
用回転因子生成回路において、前記テーブルを記憶する
メモリと、前記回転因子のインデックスｋの値に基づき
前記メモリ中のアドレスｍを求めるアドレス発生回路
と、前記メモリから得られたデータを符号反転する符号
反転回路と、得ようとする回転因子が実数部か虚数部か
を指定する選択信号と前記インデックスｋの最上位ビッ
トの値とを入力して前記０データ設定回路と前記アドレ
ス発生回路と前記符号反転回路との動作を制御する制御
回路とを設けた。
−１） と、０データ設定回路とより得るようにしたＦＦＴ演算
用回転因子生成回路において、前記テーブルを記憶する
メモリと、前記回転因子のインデックスｋの値に基づき
前記メモリ中のアドレスｍを求めるアドレス発生回路
と、前記メモリから得られたデータを符号反転する符号
反転回路と、得ようとする回転因子が実数部か虚数部か
を指定する選択信号と前記インデックスｋの最上位ビッ
トの値とを入力して前記０データ設定回路と前記アドレ
ス発生回路と前記符号反転回路との動作を制御する制御
回路とを設けた。
【００１０】
【外７】 と、窓関数であるサンプル数Ｎのハニング窓 ｛１−cos（２πｋ／Ｎ）｝／２（ただし、ｋ＝０，
１，…，Ｎ−１） とを、（Ｎ／４＋１）ワードからなる同一のテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝０，１，…，Ｎ／４
−１） より得るようにしたＦＦＴ演算用回転因子生成回路にお
いて、前記テーブルを記憶するメモリと、前記回転因子
又は前記ハニング窓のインデックスｋの値に基づき前記
メモリ中のアドレスｍを求めるアドレス発生回路と、前
記メモリから得られたデータを符号反転する符号反転回
路と、この符号反転回路より得られたデータに１を加算
して２で除算する加算・除算回路と、得ようとするデー
タが回転因子かハニング窓かを指定する選択信号と得よ
うとする回転因子が実数部か虚数部かを指定する選択信
号と前記インデックスｋの最上位ビットの値及びその１
桁下位ビットの値とを入力して前記アドレス発生回路と
前記符号反転回路と加算・除算回路との動作を制御する
制御回路とを設けた。
１，…，Ｎ−１） とを、（Ｎ／４＋１）ワードからなる同一のテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝０，１，…，Ｎ／４
−１） より得るようにしたＦＦＴ演算用回転因子生成回路にお
いて、前記テーブルを記憶するメモリと、前記回転因子
又は前記ハニング窓のインデックスｋの値に基づき前記
メモリ中のアドレスｍを求めるアドレス発生回路と、前
記メモリから得られたデータを符号反転する符号反転回
路と、この符号反転回路より得られたデータに１を加算
して２で除算する加算・除算回路と、得ようとするデー
タが回転因子かハニング窓かを指定する選択信号と得よ
うとする回転因子が実数部か虚数部かを指定する選択信
号と前記インデックスｋの最上位ビットの値及びその１
桁下位ビットの値とを入力して前記アドレス発生回路と
前記符号反転回路と加算・除算回路との動作を制御する
制御回路とを設けた。
【００１１】
【外８】 と、窓関数であるサンプル数Ｎのハニング窓 ｛１−cos（２πｋ／Ｎ）｝／２（ただし、ｋ＝０，
１，…，Ｎ−１） とを、（Ｎ／４）ワードからなる同一のテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝０，１，…，Ｎ／
４） と、０データ設定回路とより得るようにしたＦＦＴ演算
用回転因子生成回路において、前記テーブルを記憶する
メモリと、前記回転因子又は前記ハニング窓のインデッ
クスｋの値に基づき前記メモリ中のアドレスｍを求める
アドレス発生回路と、前記メモリから得られたデータを
符号反転する符号反転回路と、この符号反転回路より得
られたデータに１を加算して２で除算する加算・除算回
路と、得ようとするデータが回転因子かハニング窓かを
指定する選択信号と得ようとする回転因子が実数部か虚
数部かを指定する選択信号と前記インデックスｋの最上
位ビットの値及びその１桁下位ビットの値とを入力して
前記０データ設定回路と前記アドレス発生回路と前記符
号反転回路と加算・除算回路との動作を制御する制御回
路とを設けた。
１，…，Ｎ−１） とを、（Ｎ／４）ワードからなる同一のテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝０，１，…，Ｎ／
４） と、０データ設定回路とより得るようにしたＦＦＴ演算
用回転因子生成回路において、前記テーブルを記憶する
メモリと、前記回転因子又は前記ハニング窓のインデッ
クスｋの値に基づき前記メモリ中のアドレスｍを求める
アドレス発生回路と、前記メモリから得られたデータを
符号反転する符号反転回路と、この符号反転回路より得
られたデータに１を加算して２で除算する加算・除算回
路と、得ようとするデータが回転因子かハニング窓かを
指定する選択信号と得ようとする回転因子が実数部か虚
数部かを指定する選択信号と前記インデックスｋの最上
位ビットの値及びその１桁下位ビットの値とを入力して
前記０データ設定回路と前記アドレス発生回路と前記符
号反転回路と加算・除算回路との動作を制御する制御回
路とを設けた。
【００１２】
【作用】請求項１記載の発明によれば、回転因子に関し
てcos関数とsin関数との位相のずれ、及び、これらの正
負の対称性に着目し、回転因子を重複せずに三角関数の
正の値のみをメモリに記憶させ、負の値は対応する正の
値を符号反転させることにより得るようにしたので、メ
モリ量が大幅に低減される。
てcos関数とsin関数との位相のずれ、及び、これらの正
負の対称性に着目し、回転因子を重複せずに三角関数の
正の値のみをメモリに記憶させ、負の値は対応する正の
値を符号反転させることにより得るようにしたので、メ
モリ量が大幅に低減される。
【００１３】請求項２記載の発明による場合も同様であ
るが、加えて、０データ設定回路を含むため、０の値は
メモリに記憶させる必要がなく、データ数が２のべき乗
となり、メモリ使用効率が一層向上する。
るが、加えて、０データ設定回路を含むため、０の値は
メモリに記憶させる必要がなく、データ数が２のべき乗
となり、メモリ使用効率が一層向上する。
【００１４】さらに、請求項３，４記載の発明によれ
ば、回転因子のためのメモリを用いて窓関数の値も求め
ることが可能となり、両者のメモリの共用化が図れる。
ば、回転因子のためのメモリを用いて窓関数の値も求め
ることが可能となり、両者のメモリの共用化が図れる。
【００１５】
【実施例】請求項１記載の発明の一実施例を図１に基づ
いて説明する。まず、ＦＦＴ演算では回転因子として、 実数部 cos（２πｋ／Ｎ） 虚数部 −sin（２πｋ／Ｎ） （ただし、ｋ＝０，１，…，Ｎ／２−１）が必要とされ
るが、本実施例では、任意のインデックスｋに対する回
転因子の実数部と虚数部との値を、（Ｎ／４＋１）ワー
ドのテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝１，２，…，Ｎ／
４） を記憶したメモリから読込み、必要に応じてその値を負
に符号変換して得ることを基本とする。
いて説明する。まず、ＦＦＴ演算では回転因子として、 実数部 cos（２πｋ／Ｎ） 虚数部 −sin（２πｋ／Ｎ） （ただし、ｋ＝０，１，…，Ｎ／２−１）が必要とされ
るが、本実施例では、任意のインデックスｋに対する回
転因子の実数部と虚数部との値を、（Ｎ／４＋１）ワー
ドのテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝１，２，…，Ｎ／
４） を記憶したメモリから読込み、必要に応じてその値を負
に符号変換して得ることを基本とする。
【００１６】例えば、Ｎ＝１６（Ｐ＝４）サンプルのＦ
ＦＴ演算を行う場合のインデックスｋ（３ビット）に対
するメモリアドレスｍ（３ビット）の値と符号反転の有
無との関係を示すと表１のようになる。
ＦＴ演算を行う場合のインデックスｋ（３ビット）に対
するメモリアドレスｍ（３ビット）の値と符号反転の有
無との関係を示すと表１のようになる。
【００１７】
【表１】
【００１８】しかして、本実施例では図１に示すように
回路構成される。即ち、回転因子用のテーブルを記憶す
るメモリ２と、このメモリ２に接続されたアドレス発生
回路３と、前記メモリ２出力を選択的に符号反転する符
号反転回路４とが設けられ、さらに、排他的ＯＲゲート
５、ＯＲゲート６等を備えてこれらのアドレス発生回路
３や符号反転回路４の動作を制御する制御回路７が設け
られている。前記排他的ＯＲゲート５及びＯＲゲート６
の一方の入力端子には、得ようとする回転因子が実数部
(０)であるか虚数部(１)であるかを指定するための選択
信号が入力され、他方の入力端子にはインデックスｋ中
の最上位ビット（ＭＳＢ）の値が入力されている。前記
アドレス発生回路３は２の補数器８と最上位ビットに対
して設けた排他的ＯＲゲート９とにより構成されてお
り、前記排他的ＯＲゲート５の出力により前記２の補数
器８は２の補数をとるかとらないか動作が制御される。
また、前記ＯＲゲート６の出力により前記符号反転回路
４は反転するかしないか動作が制御される。
回路構成される。即ち、回転因子用のテーブルを記憶す
るメモリ２と、このメモリ２に接続されたアドレス発生
回路３と、前記メモリ２出力を選択的に符号反転する符
号反転回路４とが設けられ、さらに、排他的ＯＲゲート
５、ＯＲゲート６等を備えてこれらのアドレス発生回路
３や符号反転回路４の動作を制御する制御回路７が設け
られている。前記排他的ＯＲゲート５及びＯＲゲート６
の一方の入力端子には、得ようとする回転因子が実数部
(０)であるか虚数部(１)であるかを指定するための選択
信号が入力され、他方の入力端子にはインデックスｋ中
の最上位ビット（ＭＳＢ）の値が入力されている。前記
アドレス発生回路３は２の補数器８と最上位ビットに対
して設けた排他的ＯＲゲート９とにより構成されてお
り、前記排他的ＯＲゲート５の出力により前記２の補数
器８は２の補数をとるかとらないか動作が制御される。
また、前記ＯＲゲート６の出力により前記符号反転回路
４は反転するかしないか動作が制御される。
【００１９】これにより、基本的には、ＦＦＴアルゴリ
ズムが必要とする回転因子のインデックスｋ（Ｐ−１ビ
ット）及び得ようとする回転因子が実数部であるか虚数
部であるかを指定する選択信号を入力することにより、
所望の回転因子のデータが出力される。
ズムが必要とする回転因子のインデックスｋ（Ｐ−１ビ
ット）及び得ようとする回転因子が実数部であるか虚数
部であるかを指定する選択信号を入力することにより、
所望の回転因子のデータが出力される。
【００２０】より詳細には、回転因子のインデックスｋ
（Ｐ−１ビット）をアドレス発生回路３の２の補数器８
に入力し、メモリ２のアドレスｍ（Ｐ−１ビット）を得
る。ここに、表１に示したインデックスｋとアドレスｍ
との関係により、アドレスｍはインデックスｋに対して
２の補数をとる／とらない、インデックスｋの最上位ビ
ットの値を反転させる／反転させないを制御することに
より得られる。即ち、インデックスｋの最上位ビットの
値と選択信号（実数部／虚数部）とによりこれらの動作
を制御する。２の補数器８は排他的ＯＲゲート５からの
制御信号が１（Ｈレベル）の時には入力値の２の補数を
とった値をメモリ２側に出力し、制御信号が０（Ｌレベ
ル）の時には入力値をそのままメモリ２側に出力する。
また、インデックスｋの最上位ビットに対しては排他的
ＯＲゲート９により反転の有無を制御する。
（Ｐ−１ビット）をアドレス発生回路３の２の補数器８
に入力し、メモリ２のアドレスｍ（Ｐ−１ビット）を得
る。ここに、表１に示したインデックスｋとアドレスｍ
との関係により、アドレスｍはインデックスｋに対して
２の補数をとる／とらない、インデックスｋの最上位ビ
ットの値を反転させる／反転させないを制御することに
より得られる。即ち、インデックスｋの最上位ビットの
値と選択信号（実数部／虚数部）とによりこれらの動作
を制御する。２の補数器８は排他的ＯＲゲート５からの
制御信号が１（Ｈレベル）の時には入力値の２の補数を
とった値をメモリ２側に出力し、制御信号が０（Ｌレベ
ル）の時には入力値をそのままメモリ２側に出力する。
また、インデックスｋの最上位ビットに対しては排他的
ＯＲゲート９により反転の有無を制御する。
【００２１】ついで、メモリ２からこのアドレスｍのデ
ータを読出して符号反転回路４に出力し、必要に応じて
負の値に符号変換する。符号変換の有無は、インデック
スｋの最上位ビットの値と選択信号（実数部／虚数部）
とにより決まるため、ＯＲゲート６を通して制御され
る。このＯＲゲート６からの制御信号が１（Ｈレベル）
の時には負に変換する反転処理を行って出力し、制御信
号が０（Ｌレベル）の時らはメモリ２からの入力値を符
号反転せずそのまま出力する。
ータを読出して符号反転回路４に出力し、必要に応じて
負の値に符号変換する。符号変換の有無は、インデック
スｋの最上位ビットの値と選択信号（実数部／虚数部）
とにより決まるため、ＯＲゲート６を通して制御され
る。このＯＲゲート６からの制御信号が１（Ｈレベル）
の時には負に変換する反転処理を行って出力し、制御信
号が０（Ｌレベル）の時らはメモリ２からの入力値を符
号反転せずそのまま出力する。
【００２２】つづいて、請求項２記載の発明の一実施例
を図２により説明する。前記実施例で示した部分と同一
部分は同一符号を用いて示す（以下の実施例ても同様と
する）。本実施例は、ＦＦＴ演算で必要な回転因子 実数部 cos（２πｋ／Ｎ） 虚数部 −sin（２πｋ／Ｎ） （ただし、ｋ＝０，１，…，Ｎ／２−１）を、（Ｎ／
４）ワードのテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝１，２，…，Ｎ／４
−１） を記憶したメモリ又は０データ設定回路から得て、必要
に応じてその値を負に符号変換して得ることを基本とす
る。
を図２により説明する。前記実施例で示した部分と同一
部分は同一符号を用いて示す（以下の実施例ても同様と
する）。本実施例は、ＦＦＴ演算で必要な回転因子 実数部 cos（２πｋ／Ｎ） 虚数部 −sin（２πｋ／Ｎ） （ただし、ｋ＝０，１，…，Ｎ／２−１）を、（Ｎ／
４）ワードのテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝１，２，…，Ｎ／４
−１） を記憶したメモリ又は０データ設定回路から得て、必要
に応じてその値を負に符号変換して得ることを基本とす
る。
【００２３】図２にそのための回路構成を示す。図１と
の対比では、メモリ２・符号反転回路４間に０データ設
定回路１０が付加されているとともに、アドレス発生回
路３からメモリ２に対するアドレスｍはＰ−２ビット分
とされ、最上位ビットはカットされている。このため、
排他的ＯＲゲート９に代えてインバータ１１が設けら
れ、このインバータ１１を含む２の補数器８からの出力
がＮＯＲゲート１２を通して前記０データ設定回路１０
に対する制御信号とされている。つまり、本実施例の制
御回路１３はアドレス発生回路３、符号反転回路４及び
０データ設定回路１０の動作を制御するものとして構成
されている。
の対比では、メモリ２・符号反転回路４間に０データ設
定回路１０が付加されているとともに、アドレス発生回
路３からメモリ２に対するアドレスｍはＰ−２ビット分
とされ、最上位ビットはカットされている。このため、
排他的ＯＲゲート９に代えてインバータ１１が設けら
れ、このインバータ１１を含む２の補数器８からの出力
がＮＯＲゲート１２を通して前記０データ設定回路１０
に対する制御信号とされている。つまり、本実施例の制
御回路１３はアドレス発生回路３、符号反転回路４及び
０データ設定回路１０の動作を制御するものとして構成
されている。
【００２４】これにより、基本的には、ＦＦＴアルゴリ
ズムが必要とする回転因子のインデックスｋ（Ｐ−１ビ
ット）及び得ようとする回転因子が実数部であるか虚数
部であるかを指定する選択信号を入力することにより、
所望の回転因子のデータが出力される。
ズムが必要とする回転因子のインデックスｋ（Ｐ−１ビ
ット）及び得ようとする回転因子が実数部であるか虚数
部であるかを指定する選択信号を入力することにより、
所望の回転因子のデータが出力される。
【００２５】より詳細には、図１で説明した前記実施例
方式を基本とするが、メモリ２のアドレスｍはＰ−２ビ
ットとし、２の補数器８の出力がＮ／４、つまり、最上
位ビットの値が１で、残りのビットの値が０となる場合
には、ＮＯＲゲート１２から出力される制御信号を１と
して０データ設定回路１０を動作させ、０データの設定
を行わせる。ＮＯＲゲート１２からの制御信号が０とな
る場合は、前記実施例と同様の動作となる。
方式を基本とするが、メモリ２のアドレスｍはＰ−２ビ
ットとし、２の補数器８の出力がＮ／４、つまり、最上
位ビットの値が１で、残りのビットの値が０となる場合
には、ＮＯＲゲート１２から出力される制御信号を１と
して０データ設定回路１０を動作させ、０データの設定
を行わせる。ＮＯＲゲート１２からの制御信号が０とな
る場合は、前記実施例と同様の動作となる。
【００２６】よって、本実施例によれば、前記実施例の
効果に加え、０データ設定回路１０を有効利用すること
により、０の値はメモリ２中に記憶させなくてもよくな
るので、データ数が２のべき乗となり、メモリ使用効率
のよいものとなる。
効果に加え、０データ設定回路１０を有効利用すること
により、０の値はメモリ２中に記憶させなくてもよくな
るので、データ数が２のべき乗となり、メモリ使用効率
のよいものとなる。
【００２７】つづいて、請求項３記載の発明の一実施例
を図３により説明する。本実施例は、基本的には、ＦＦ
Ｔの回転因子用のテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝１，２，…，Ｎ／
４） を用いて、回転因子だけでなく、窓関数であるハニング
窓 ｛１−cos（２πｋ／Ｎ）｝／２（ただし、ｋ＝０，
１，…，Ｎ−１） も得られるように構成したものである。
を図３により説明する。本実施例は、基本的には、ＦＦ
Ｔの回転因子用のテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝１，２，…，Ｎ／
４） を用いて、回転因子だけでなく、窓関数であるハニング
窓 ｛１−cos（２πｋ／Ｎ）｝／２（ただし、ｋ＝０，
１，…，Ｎ−１） も得られるように構成したものである。
【００２８】例えば、Ｎ＝１６（Ｐ＝４）サンプルのＦ
ＦＴ演算を行う場合、及び、ハニング窓を得ようとする
場合のインデックスｋ（４ビット）に対するメモリアド
レスｍ（３ビット）の値と符号反転の有無との関係を示
すと表２のようになる。
ＦＴ演算を行う場合、及び、ハニング窓を得ようとする
場合のインデックスｋ（４ビット）に対するメモリアド
レスｍ（３ビット）の値と符号反転の有無との関係を示
すと表２のようになる。
【００２９】
【表２】
【００３０】しかして、本実施例では図３に示すように
回路構成される。即ち、図１に示した構成に加え、符号
反転回路４の出力側にはその出力データに１を加算して
２で除算する加算・除算回路１４が付加されている。ま
た、制御回路１５は前述したアドレス発生回路３、符号
反転回路４だけでなく、この加算・除算回路１４の動作
をも制御するように構成されている。特に、実数部／虚
数部の選択信号だけでなく、得ようとするデータが窓関
数(０)であるか回転因子(１)であるかの選択信号も制御
に用いられ、両選択信号に応じて各々の排他的ＯＲゲー
ト５，９、ＯＲゲート６に対する制御信号を切換えるＡ
ＮＤゲート１６〜１８が設けられている。また、前記加
算・除算回路１４は選択信号（窓関数／回転因子）をイ
ンバータ１９で反転させた制御信号で制御される。な
お、本実施例ではインデックスｋはＰビットとされ、そ
の最上位ビットの値及び１桁下位ビットの値は前記ＡＮ
Ｄゲート１７，１８に対する制御信号を生成するための
ＯＲゲート２０、排他的ＯＲゲート２１に入力されてい
る。
回路構成される。即ち、図１に示した構成に加え、符号
反転回路４の出力側にはその出力データに１を加算して
２で除算する加算・除算回路１４が付加されている。ま
た、制御回路１５は前述したアドレス発生回路３、符号
反転回路４だけでなく、この加算・除算回路１４の動作
をも制御するように構成されている。特に、実数部／虚
数部の選択信号だけでなく、得ようとするデータが窓関
数(０)であるか回転因子(１)であるかの選択信号も制御
に用いられ、両選択信号に応じて各々の排他的ＯＲゲー
ト５，９、ＯＲゲート６に対する制御信号を切換えるＡ
ＮＤゲート１６〜１８が設けられている。また、前記加
算・除算回路１４は選択信号（窓関数／回転因子）をイ
ンバータ１９で反転させた制御信号で制御される。な
お、本実施例ではインデックスｋはＰビットとされ、そ
の最上位ビットの値及び１桁下位ビットの値は前記ＡＮ
Ｄゲート１７，１８に対する制御信号を生成するための
ＯＲゲート２０、排他的ＯＲゲート２１に入力されてい
る。
【００３１】このような構成において、まず、選択信号
（窓関数／回転因子）が１（回転因子を選択）を指定し
ている時には、図１に示した回路構成と同様になるた
め、アドレス発生回路３（２の補数器８）や符号反転回
路４は同様に動作し、加算・除算回路１４は動作しない
ため、図１で説明した場合と同様にして回転因子のデー
タが得られる。
（窓関数／回転因子）が１（回転因子を選択）を指定し
ている時には、図１に示した回路構成と同様になるた
め、アドレス発生回路３（２の補数器８）や符号反転回
路４は同様に動作し、加算・除算回路１４は動作しない
ため、図１で説明した場合と同様にして回転因子のデー
タが得られる。
【００３２】一方、選択信号（窓関数／回転因子）とし
て０（窓関数を選択）を指定した時には、ＡＮＤゲート
１６の出力は必ず０となるので、２の補数器８はインデ
ックスｋ（Ｐビット）の最上位ビットの１桁下位ビット
の値により制御されることになる。また、符号反転回路
４はインデックスｋ（Ｐビット）中の最上位ビットの値
とその１桁下位ビットの値とにより制御される。さら
に、加算・除算回路１４は動作する状態となり、符号反
転回路４から得られるデータに対して１を加算して１／
２にする除算処理を行い、窓関数として出力する。
て０（窓関数を選択）を指定した時には、ＡＮＤゲート
１６の出力は必ず０となるので、２の補数器８はインデ
ックスｋ（Ｐビット）の最上位ビットの１桁下位ビット
の値により制御されることになる。また、符号反転回路
４はインデックスｋ（Ｐビット）中の最上位ビットの値
とその１桁下位ビットの値とにより制御される。さら
に、加算・除算回路１４は動作する状態となり、符号反
転回路４から得られるデータに対して１を加算して１／
２にする除算処理を行い、窓関数として出力する。
【００３３】このようにして、本実施例によれば、回転
因子用のメモリ２を利用して窓関数の値も求めることが
でき、両者のメモリの共有化が図れる。
因子用のメモリ２を利用して窓関数の値も求めることが
でき、両者のメモリの共有化が図れる。
【００３４】さらに、請求項４記載の発明の一実施例を
図４により説明する。本実施例は、基本的には、前述し
た図２，３方式を組合せたといえるもので、ＦＦＴ演算
で必要な回転因子 実数部 cos（２πｋ／Ｎ） 虚数部 −sin（２πｋ／Ｎ） （ただし、ｋ＝０，１，…，Ｎ／２−１）及び窓関数で
あるハニング窓 ｛１−cos（２πｋ／Ｎ）｝／２（ただし、ｋ＝０，
１，…，Ｎ−１） を、（Ｎ／４）ワードのテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝１，２，…，Ｎ／４
−１） を記憶したメモリ又は０データ設定回路から得て、必要
に応じてその値を負に符号変換して得るようにしたもの
である。
図４により説明する。本実施例は、基本的には、前述し
た図２，３方式を組合せたといえるもので、ＦＦＴ演算
で必要な回転因子 実数部 cos（２πｋ／Ｎ） 虚数部 −sin（２πｋ／Ｎ） （ただし、ｋ＝０，１，…，Ｎ／２−１）及び窓関数で
あるハニング窓 ｛１−cos（２πｋ／Ｎ）｝／２（ただし、ｋ＝０，
１，…，Ｎ−１） を、（Ｎ／４）ワードのテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝１，２，…，Ｎ／４
−１） を記憶したメモリ又は０データ設定回路から得て、必要
に応じてその値を負に符号変換して得るようにしたもの
である。
【００３５】よって、図１との対比では、０データ設定
回路１０や加算・除算回路１４が付加され、かつ、制御
回路１３，１５を組合せたような制御回路２２とされ、
アドレス発生回路３、符号反転回路４、０データ設定回
路１０及び加算・除算回路１４の動作を制御するように
構成されている。
回路１０や加算・除算回路１４が付加され、かつ、制御
回路１３，１５を組合せたような制御回路２２とされ、
アドレス発生回路３、符号反転回路４、０データ設定回
路１０及び加算・除算回路１４の動作を制御するように
構成されている。
【００３６】このような構成において、基本的な動作は
図３の場合と同様であるが、ここでは、アドレス発生回
路３からメモリ２に入力されるアドレスｍがＰ−２ビッ
トとされ、２の補数器８の出力がＮ／４、即ち、インデ
ックスｋ（Ｐビット）の最上位ビットの値が１で他のビ
ットが全て０となる場合には、０データ設定回路１０に
対するＮＯＲゲート１２からの制御信号は１となり、こ
の０データ設定回路１０が動作して、０データが設定さ
れる。
図３の場合と同様であるが、ここでは、アドレス発生回
路３からメモリ２に入力されるアドレスｍがＰ−２ビッ
トとされ、２の補数器８の出力がＮ／４、即ち、インデ
ックスｋ（Ｐビット）の最上位ビットの値が１で他のビ
ットが全て０となる場合には、０データ設定回路１０に
対するＮＯＲゲート１２からの制御信号は１となり、こ
の０データ設定回路１０が動作して、０データが設定さ
れる。
【００３７】
【発明の効果】本発明は、上述したように、回転因子に
関してcos関数とsin関数との位相のずれ、及び、これら
の正負の対称性に着目し、回転因子を重複せずに三角関
数の正の値のみをメモリに記憶させ、負の値は対応する
正の値を符号反転させることにより得るように構成した
ので、メモリ量を大幅に低減することができ、特に、請
求項２記載の発明によれば、０データ設定回路を含み、
０の値はメモリに記憶させる必要がなくなるため、デー
タ数が２のべき乗となり、メモリ使用効率を一層向上さ
せることができ、さらに、請求項３，４記載の発明によ
れば、回転因子のためのメモリを用いて窓関数の値をも
適宜求めることが可能となり、両者のメモリの共用化を
図ることができる。
関してcos関数とsin関数との位相のずれ、及び、これら
の正負の対称性に着目し、回転因子を重複せずに三角関
数の正の値のみをメモリに記憶させ、負の値は対応する
正の値を符号反転させることにより得るように構成した
ので、メモリ量を大幅に低減することができ、特に、請
求項２記載の発明によれば、０データ設定回路を含み、
０の値はメモリに記憶させる必要がなくなるため、デー
タ数が２のべき乗となり、メモリ使用効率を一層向上さ
せることができ、さらに、請求項３，４記載の発明によ
れば、回転因子のためのメモリを用いて窓関数の値をも
適宜求めることが可能となり、両者のメモリの共用化を
図ることができる。
【図１】請求項１記載の発明の一実施例を示す回路図で
ある。
ある。
【図２】請求項２記載の発明の一実施例を示す回路図で
ある。
ある。
【図３】請求項３記載の発明の一実施例を示す回路図で
ある。
ある。
【図４】請求項４記載の発明の一実施例を示す回路図で
ある。
ある。
【図５】従来例を示すメモリにおけるデータ並びの説明
図である。
図である。
２ メモリ ３ アドレス発生回路 ４ 符号反転回路 ７ 制御回路 １０ ０データ設定回路 １３ 制御回路 １４ 加算・除算回路 １５ 制御回路 ２２ 制御回路
Claims (4)
- 【請求項１】 【外１】 を（Ｎ／４＋１）ワードからなるテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝０，１，…，Ｎ／
４） より得るようにした高速フーリエ変換演算用回転因子生
成回路において、 前記テーブルを記憶するメモリと、前記回転因子のイン
デックスｋの値に基づき前記メモリ中のアドレスｍを求
めるアドレス発生回路と、前記メモリから得られたデー
タを符号反転する符号反転回路と、得ようとする回転因
子が実数部か虚数部かを指定する選択信号と前記インデ
ックスｋの最上位ビットの値とを入力して前記アドレス
発生回路と前記符号反転回路との動作を制御する制御回
路とを設けたことを特徴とする高速フーリエ変換演算用
回転因子生成回路。 - 【請求項２】 【外２】 を（Ｎ／４）ワードからなるテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝０，１，…，Ｎ／４
−１） と、０データ設定回路とより得るようにした高速フーリ
エ変換演算用回転因子生成回路において、 前記テーブルを記憶するメモリと、前記回転因子のイン
デックスｋの値に基づき前記メモリ中のアドレスｍを求
めるアドレス発生回路と、前記メモリから得られたデー
タを符号反転する符号反転回路と、得ようとする回転因
子が実数部か虚数部かを指定する選択信号と前記インデ
ックスｋの最上位ビットの値とを入力して前記０データ
設定回路と前記アドレス発生回路と前記符号反転回路と
の動作を制御する制御回路とを設けたことを特徴とする
高速フーリエ変換演算用回転因子生成回路。 - 【請求項３】 【外３】 と、窓関数であるサンプル数Ｎのハニング窓 ｛１−cos（２πｋ／Ｎ）｝／２（ただし、ｋ＝０，
１，…，Ｎ−１） とを、（Ｎ／４＋１）ワードからなる同一のテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝０，１，…，Ｎ／４
−１） より得るようにした高速フーリエ変換演算用回転因子生
成回路において、 前記テーブルを記憶するメモリと、前記回転因子又は前
記ハニング窓のインデックスｋの値に基づき前記メモリ
中のアドレスｍを求めるアドレス発生回路と、前記メモ
リから得られたデータを符号反転する符号反転回路と、
この符号反転回路より得られたデータに１を加算して２
で除算する加算・除算回路と、得ようとするデータが回
転因子かハニング窓かを指定する選択信号と得ようとす
る回転因子が実数部か虚数部かを指定する選択信号と前
記インデックスｋの最上位ビットの値及びその１桁下位
ビットの値とを入力して前記アドレス発生回路と前記符
号反転回路と加算・除算回路との動作を制御する制御回
路とを設けたことを特徴とする高速フーリエ変換演算用
回転因子生成回路。 - 【請求項４】 【外４】 と、窓関数であるサンプル数Ｎのハニング窓 ｛１−cos（２πｋ／Ｎ）｝／２（ただし、ｋ＝０，
１，…，Ｎ−１） とを、（Ｎ／４）ワードからなる同一のテーブル cos（２πｍ／Ｎ）（ただし、ｍ＝０，１，…，Ｎ／
４） と、０データ設定回路とより得るようにした高速フーリ
エ変換演算用回転因子生成回路において、 前記テーブルを記憶するメモリと、前記回転因子又は前
記ハニング窓のインデックスｋの値に基づき前記メモリ
中のアドレスｍを求めるアドレス発生回路と、前記メモ
リから得られたデータを符号反転する符号反転回路と、
この符号反転回路より得られたデータに１を加算して２
で除算する加算・除算回路と、得ようとするデータが回
転因子かハニング窓かを指定する選択信号と得ようとす
る回転因子が実数部か虚数部かを指定する選択信号と前
記インデックスｋの最上位ビットの値及びその１桁下位
ビットの値とを入力して前記０データ設定回路と前記ア
ドレス発生回路と前記符号反転回路と加算・除算回路と
の動作を制御する制御回路とを設けたことを特徴とする
高速フーリエ変換演算用回転因子生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132245A JPH05324697A (ja) | 1992-05-25 | 1992-05-25 | 高速フーリエ変換演算用回転因子生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132245A JPH05324697A (ja) | 1992-05-25 | 1992-05-25 | 高速フーリエ変換演算用回転因子生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324697A true JPH05324697A (ja) | 1993-12-07 |
Family
ID=15076768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132245A Pending JPH05324697A (ja) | 1992-05-25 | 1992-05-25 | 高速フーリエ変換演算用回転因子生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324697A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2388931A (en) * | 2002-05-25 | 2003-11-26 | Roke Manor Research | A DSP for performing Fourier Transforms |
| JP2007028877A (ja) * | 2005-07-21 | 2007-02-01 | Nippon Signal Co Ltd:The | 列車制御用受信装置 |
| JP2012527708A (ja) * | 2009-06-24 | 2012-11-08 | ▲ホア▼▲ウェイ▼技術有限公司 | 信号処理方法ならびにデータ処理の方法および装置 |
| JP2013037594A (ja) * | 2011-08-09 | 2013-02-21 | Fujitsu Ltd | 離散フーリエ演算装置、無線通信装置及び離散フーリエ演算方法 |
-
1992
- 1992-05-25 JP JP4132245A patent/JPH05324697A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2388931A (en) * | 2002-05-25 | 2003-11-26 | Roke Manor Research | A DSP for performing Fourier Transforms |
| GB2388931B (en) * | 2002-05-25 | 2005-11-09 | Roke Manor Research | Digital signal processing system |
| JP2007028877A (ja) * | 2005-07-21 | 2007-02-01 | Nippon Signal Co Ltd:The | 列車制御用受信装置 |
| JP4652165B2 (ja) * | 2005-07-21 | 2011-03-16 | 日本信号株式会社 | 列車制御用受信装置 |
| JP2012527708A (ja) * | 2009-06-24 | 2012-11-08 | ▲ホア▼▲ウェイ▼技術有限公司 | 信号処理方法ならびにデータ処理の方法および装置 |
| US8554818B2 (en) | 2009-06-24 | 2013-10-08 | Huawei Technologies Co., Ltd. | Signal processing method and data processing method and apparatus |
| JP2013037594A (ja) * | 2011-08-09 | 2013-02-21 | Fujitsu Ltd | 離散フーリエ演算装置、無線通信装置及び離散フーリエ演算方法 |
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