JPS6214133B2 - - Google Patents
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- JPS6214133B2 JPS6214133B2 JP55111046A JP11104680A JPS6214133B2 JP S6214133 B2 JPS6214133 B2 JP S6214133B2 JP 55111046 A JP55111046 A JP 55111046A JP 11104680 A JP11104680 A JP 11104680A JP S6214133 B2 JPS6214133 B2 JP S6214133B2
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- 238000006243 chemical reaction Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 14
- 230000009466 transformation Effects 0.000 claims description 5
- 238000004422 calculation algorithm Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 229910002056 binary alloy Inorganic materials 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- 238000011426 transformation method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/145—Square transforms, e.g. Hadamard, Walsh, Haar, Hough, Slant transforms
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Description
【発明の詳細な説明】
この発明は、既存のデイバイスで構成し得る高
速かつ経済的な高速アダマール変換装置に関する
ものである。
速かつ経済的な高速アダマール変換装置に関する
ものである。
画像や音声等のアナログ信号を処理する際に
は、FFT（高速フーリエ変換）やFWHT（高速
Walsh Hadamard変換）等の直交変換の手法が、
一般的に用いられている。そしてこれら直交変換
のアルゴリズムも種々提案され、それなりの効果
を上げているが、高速性と経済性を両立させると
いう点については、必ずしも十分とはいえない。
は、FFT（高速フーリエ変換）やFWHT（高速
Walsh Hadamard変換）等の直交変換の手法が、
一般的に用いられている。そしてこれら直交変換
のアルゴリズムも種々提案され、それなりの効果
を上げているが、高速性と経済性を両立させると
いう点については、必ずしも十分とはいえない。
この発明の目的は、ウオルシユ−アダマール変
換を高速度で行なうことのできるハードウエアを
安価に構成するために、既存の素子で回路構成が
可能な高速アダマール変換装置を提供することで
ある。
換を高速度で行なうことのできるハードウエアを
安価に構成するために、既存の素子で回路構成が
可能な高速アダマール変換装置を提供することで
ある。
まず、この発明の高速アダマール変換装置の理
解を助けるために、その第１のアルゴリズムの一
種を、16次の場合を例にとつて第１図の流れ図に
基づいて説明する。この図においてX0（０）〜
X0（15）は被変換入力、X4（０）〜X4（15）は
変換された出力を示し、ＸkとＸk+1は第１２図に
示す関係により結ばれる。X4（０）〜X4（15）
をさらに交番数順に並べるためには、X4(i)にお
けるｉを２進法で表し、ビツトの順序を逆に並び
換えたものを交番２進法で読み、その値を新しい
番号とすればよい。例えば、ｉ＝0011であれば、
1100を交番２進法で読めば、X4(i)は交番数８の
成分を表すことになる。
解を助けるために、その第１のアルゴリズムの一
種を、16次の場合を例にとつて第１図の流れ図に
基づいて説明する。この図においてX0（０）〜
X0（15）は被変換入力、X4（０）〜X4（15）は
変換された出力を示し、ＸkとＸk+1は第１２図に
示す関係により結ばれる。X4（０）〜X4（15）
をさらに交番数順に並べるためには、X4(i)にお
けるｉを２進法で表し、ビツトの順序を逆に並び
換えたものを交番２進法で読み、その値を新しい
番号とすればよい。例えば、ｉ＝0011であれば、
1100を交番２進法で読めば、X4(i)は交番数８の
成分を表すことになる。
また、X4（０）〜X4（15）そのものが、交番
数順に並ぶように入力X0（０）〜X0（15）の順
序を並べ換えてから入力する方法もある。すなわ
ち、X0(i)におけるｉを２進法で表わし、ビツト
の順序を逆に並べ換えたものを交番２進法で読み
その値をｊとするとき、前記X0(j)をｉ番目の位
置に移すことによつて並べ換えた系列を入力とす
れば、そのとき得られるX4（０）〜X4（15）は
交番数順になつている。例えばX0(3)は、ｉ＝
0011であるから上記説明に従えば、ｊ＝８となる
のでX0(3)をY0(8)で置き換えることになる。
数順に並ぶように入力X0（０）〜X0（15）の順
序を並べ換えてから入力する方法もある。すなわ
ち、X0(i)におけるｉを２進法で表わし、ビツト
の順序を逆に並べ換えたものを交番２進法で読み
その値をｊとするとき、前記X0(j)をｉ番目の位
置に移すことによつて並べ換えた系列を入力とす
れば、そのとき得られるX4（０）〜X4（15）は
交番数順になつている。例えばX0(3)は、ｉ＝
0011であるから上記説明に従えば、ｊ＝８となる
のでX0(3)をY0(8)で置き換えることになる。
次数ｎ＝２m（ｍ＝１、２、……………）の場
合も全く同様の流れ図で実行することができ、こ
れは次式で表せる。
合も全く同様の流れ図で実行することができ、こ
れは次式で表せる。
このアルゴリズムの特徴は、第１図からも明ら
かなようにｋ段目の変換におけるＸk(i)、Ｘk(j)は
ｋ−１段目におけるＸk-1(i)とＸk-1(j)から求める
ことができ、以後Ｘk-1(i)、Ｘk-1(j)なる値は使用
しないから、Ｘk(i)の記憶場所としてＸk-1(i)と同
じ場所を使用することができる点にある。すなわ
ちＸk(i)が求まるとＸk-1(i)を記憶していた場所の
内容をＸk(i)なる値に書き換ることができるか
ら、ｎ次のWHTを求めるために変換の途中段階
で必要とする記憶場所は、ｎ個の数値を記憶する
場所のみでよい。
かなようにｋ段目の変換におけるＸk(i)、Ｘk(j)は
ｋ−１段目におけるＸk-1(i)とＸk-1(j)から求める
ことができ、以後Ｘk-1(i)、Ｘk-1(j)なる値は使用
しないから、Ｘk(i)の記憶場所としてＸk-1(i)と同
じ場所を使用することができる点にある。すなわ
ちＸk(i)が求まるとＸk-1(i)を記憶していた場所の
内容をＸk(i)なる値に書き換ることができるか
ら、ｎ次のWHTを求めるために変換の途中段階
で必要とする記憶場所は、ｎ個の数値を記憶する
場所のみでよい。
同様な特徴を有する第２のアルゴリズムを、第
１１図に示す。この場合は次式で表わせる。
１１図に示す。この場合は次式で表わせる。
このようなアルゴリズムをハード化する上での
問題は、前記記憶場所であるRAMのアドレスの
指定を、各変換段における書き込み、読み出し時
にいかに適切に行うかという点にある。
問題は、前記記憶場所であるRAMのアドレスの
指定を、各変換段における書き込み、読み出し時
にいかに適切に行うかという点にある。
この発明の要点は、上述のRAMへの書き込
み、読み出し時のアドレス指定を適切に行なうた
めの手法にある。
み、読み出し時のアドレス指定を適切に行なうた
めの手法にある。
前記アルゴリズムの実行において、前記RAM
へのアドレツシングの規則性に基づき、この
RAMのアドレスを指定するカウンタの出力を修
飾する方法を提案するものである。
へのアドレツシングの規則性に基づき、この
RAMのアドレスを指定するカウンタの出力を修
飾する方法を提案するものである。
本発明によれば、第１図あるいは第１１図に示
すようなアダマール変換においては、各段におけ
る前記RAMのアドレスは、その段に対応した特
定のビツトは加算、減算のそれぞれに応じて一定
の状態をとり、他のビツトは２進的に変化するの
で、その特定のビツトと他のビツトを制御する手
段を別々に設け、前記特定のビツトは加算か減算
かに応じて状態を変化させ、他のビツトはカウン
タの出力により２進順に変化させ、前記特定のビ
ツトを前記各段に対応してずらせてゆくことによ
り、前記RAMに対するアドレシングが自動的に
行える。
すようなアダマール変換においては、各段におけ
る前記RAMのアドレスは、その段に対応した特
定のビツトは加算、減算のそれぞれに応じて一定
の状態をとり、他のビツトは２進的に変化するの
で、その特定のビツトと他のビツトを制御する手
段を別々に設け、前記特定のビツトは加算か減算
かに応じて状態を変化させ、他のビツトはカウン
タの出力により２進順に変化させ、前記特定のビ
ツトを前記各段に対応してずらせてゆくことによ
り、前記RAMに対するアドレシングが自動的に
行える。
第２図は前記第１の変換アドレスの変化する様
子を16次の場合について説明するためのものであ
つて、a3a2a1a0はｉを２進法で表したRAMのアド
レスを示し、＋側アドレスとはＸk(i)＝Ｘk-1(i)＋
Ｘk-1(j)、Ｘk(j)＝Ｘk-1(i)−Ｘk-1(j)の場合のアド
レスｉを、また−側アドレスとは、アドレスｊを
示しており、ｉ，ｊの若いものから順に書き並べ
ている。
子を16次の場合について説明するためのものであ
つて、a3a2a1a0はｉを２進法で表したRAMのアド
レスを示し、＋側アドレスとはＸk(i)＝Ｘk-1(i)＋
Ｘk-1(j)、Ｘk(j)＝Ｘk-1(i)−Ｘk-1(j)の場合のアド
レスｉを、また−側アドレスとは、アドレスｊを
示しており、ｉ，ｊの若いものから順に書き並べ
ている。
この図の点線に示された枠の内容から明らかな
ように、Ｘk-1→Ｘkの変換においてはビツトa4−
ｋは、＋側アドレスの場合は常に０、−側アドレス
の場合は常に１であり、残りの３ビツトが２進法
に従つて000から111に変化している様子がわか
る。このことは次数ｎ＝２mの場合についても言
えることであつて、このとき、ｉはａk-1ａk-2…
………a1a0で表わされ、Ｘk-1→Ｘkの変換におい
ては、ビツトａn-kは＋側アドレスの場合は常に
０、−側アドレスの場合は常に１であり、残りの
ｍ−１ビツトが２進法に従つて変化することにな
る。
ように、Ｘk-1→Ｘkの変換においてはビツトa4−
ｋは、＋側アドレスの場合は常に０、−側アドレス
の場合は常に１であり、残りの３ビツトが２進法
に従つて000から111に変化している様子がわか
る。このことは次数ｎ＝２mの場合についても言
えることであつて、このとき、ｉはａk-1ａk-2…
………a1a0で表わされ、Ｘk-1→Ｘkの変換におい
ては、ビツトａn-kは＋側アドレスの場合は常に
０、−側アドレスの場合は常に１であり、残りの
ｍ−１ビツトが２進法に従つて変化することにな
る。
第３図は、上述したアドレス指定の方法を概念
的に示すもので、ｎ＝16の場合を示している。１
は２進カウンタで、Q2，Q1，Q0はカウンタ１の
各段の内容であり、Ｑiは２iの桁の内容を表して
おり、図ａは第２図におけるX0→X1の変換にお
けるアドレスの指定方法を示し、ｂはX1→X2、
ｃはX2→X3、ｄはX3→X4の場合である。ａにお
けるa3，ｂにおけるa2，ｃにおけるa1，ｄにおけ
るa0は何れも＋側アドレスのときは０、−側アド
レスのときは１とする。このようにカウンタは通
常の２進カウンタで、変換段が進むにつれて前述
した規則に従つて出力を切換てゆけば目的は達せ
られる。この切換はゲート回路を使用することで
容易に行うことができ、その具体的例を第４図に
基づいて説明する。
的に示すもので、ｎ＝16の場合を示している。１
は２進カウンタで、Q2，Q1，Q0はカウンタ１の
各段の内容であり、Ｑiは２iの桁の内容を表して
おり、図ａは第２図におけるX0→X1の変換にお
けるアドレスの指定方法を示し、ｂはX1→X2、
ｃはX2→X3、ｄはX3→X4の場合である。ａにお
けるa3，ｂにおけるa2，ｃにおけるa1，ｄにおけ
るa0は何れも＋側アドレスのときは０、−側アド
レスのときは１とする。このようにカウンタは通
常の２進カウンタで、変換段が進むにつれて前述
した規則に従つて出力を切換てゆけば目的は達せ
られる。この切換はゲート回路を使用することで
容易に行うことができ、その具体的例を第４図に
基づいて説明する。
第４図において、４１はAND回路、４２はOR
回路、４３はインバータであり、C0〜C3および
R0〜R3はそれぞれＣレジスタおよびＲレジスタ
の各段の出力である。第５図、第６図にはそれぞ
れのレジスタとその時間経過に伴う内部状態の変
化する様子が示されており、３はＣレジスタ、２
はＲレジスタで、初期状態はt0の状態で、クロツ
クが入つて来る度にt1，t2，t3の状態を順次とつ
てゆく。第７図は第４図の回路に対する真理値表
である。ｎ＝２mの場合の回路は第１０図に示す
ようになる。すなわち、ｍ従つてｎに応じて点線
で囲んだ部分４４が増減し、Ｃレジスタ、Ｒレジ
スタのビツト数はそれぞれｎ−１およびｍとな
り、カウンタ１はｍ−１ビツトのカウンタとな
る。
回路、４３はインバータであり、C0〜C3および
R0〜R3はそれぞれＣレジスタおよびＲレジスタ
の各段の出力である。第５図、第６図にはそれぞ
れのレジスタとその時間経過に伴う内部状態の変
化する様子が示されており、３はＣレジスタ、２
はＲレジスタで、初期状態はt0の状態で、クロツ
クが入つて来る度にt1，t2，t3の状態を順次とつ
てゆく。第７図は第４図の回路に対する真理値表
である。ｎ＝２mの場合の回路は第１０図に示す
ようになる。すなわち、ｍ従つてｎに応じて点線
で囲んだ部分４４が増減し、Ｃレジスタ、Ｒレジ
スタのビツト数はそれぞれｎ−１およびｍとな
り、カウンタ１はｍ−１ビツトのカウンタとな
る。
次に、この発明の高速アダマール変換装置の一
実施例を第８図に基づいて説明する。一般に高速
アダマール変換装置の動作を概述すると、〔１〕
外部からの制御信号によつてRAMに被変換デー
タを取り込む過程、〔２〕レジスタ、カウンタ、
フリツプフロツプ等をクリアする過程、〔３〕ア
ダマール変換を行なう過程、および〔４〕変換が
終了すると外部からの制御によつて変換された
RAMの内容を読み出す過程、とを実行すること
から構成されており、この第８図に示されたもの
は、上記〔３〕の過程を自動的に行なうための回
路構成である。図において、１〜３は前述のカウ
ンタおよびレジスタである。４は第４図、あるい
は第１０図にて説明した回路である。５は前記ア
ドレス指定回路４の出力と、外部から指定される
アドレスの選択を、次に説明するモードに従つて
切換るアドレス選択回路である。６はRAMであ
つて、被変換データを取り込み、また変換途中の
データを一時蓄えるものであり、RAM６へ被変
換データを書込むモード、変換後のデータを外部
へ取り出すモード、変換のモードの三つのモード
に従つて、それぞれに対応するアドレスが、前記
アドレス選択回路５の出力として与えられる。７
は入力データ選択回路であつて、RAM６に被変
換データを書き込むか、変換途中のデータを書き
込むかを前記モードに従つて切換るものである。
８，９はラツチであつて、８は前記Ｘk-1(i)を、
９は前記Ｘk-1(j)を一時的にラツチする。１０は
加減算回路であつて、ラツチ８，９の内容に対
し、Ｘk-1(i)＋Ｘk-1(j)あるいはＸk-1(i)−Ｘk-1(j)
をその制御入力の＋−の状態に従つて求めるもの
である。１１はRAM６への書込と読出の信号と
して外部からの制御による信号Ｒ／W′と、この
回路が変換途中において自動的に発生する信号
Ｒ／Ｗとを切換る書込読出（Ｒ／Ｗ）切換回路で
ある。１２はRAM６にデータを実際に書き込ん
だり、RAM６からデータを読み出すとき、RAM
６に与える信号（Chip Enableの信号）として、
外部からの制御による信号CE′と、この回路が変
換途中において自動的に発生する信号CEとを切
換るCE切換回路である。１３は、変換終了後
RAMの内容を交番数順に前記法則に従つて読出
すために、外部から与えるRAM６に対するアド
レスを変換するアドレス変換回路である。なお外
部から与えるアドレスを最初から交番数順に与え
ることにすれば、この回路は不要となる。１４は
フリツプフロツプであつて、AND回路１５に対
するゲート信号を発生し、変換を行つている間の
み、変換途中で必要なChip Enableの信号をAND
回路１５、CE切換回路１２を通してRAM６に与
えるべく動作する。１６は制御信号発生回路であ
つて、この装置が動作するに必要な信号を発生す
る。
実施例を第８図に基づいて説明する。一般に高速
アダマール変換装置の動作を概述すると、〔１〕
外部からの制御信号によつてRAMに被変換デー
タを取り込む過程、〔２〕レジスタ、カウンタ、
フリツプフロツプ等をクリアする過程、〔３〕ア
ダマール変換を行なう過程、および〔４〕変換が
終了すると外部からの制御によつて変換された
RAMの内容を読み出す過程、とを実行すること
から構成されており、この第８図に示されたもの
は、上記〔３〕の過程を自動的に行なうための回
路構成である。図において、１〜３は前述のカウ
ンタおよびレジスタである。４は第４図、あるい
は第１０図にて説明した回路である。５は前記ア
ドレス指定回路４の出力と、外部から指定される
アドレスの選択を、次に説明するモードに従つて
切換るアドレス選択回路である。６はRAMであ
つて、被変換データを取り込み、また変換途中の
データを一時蓄えるものであり、RAM６へ被変
換データを書込むモード、変換後のデータを外部
へ取り出すモード、変換のモードの三つのモード
に従つて、それぞれに対応するアドレスが、前記
アドレス選択回路５の出力として与えられる。７
は入力データ選択回路であつて、RAM６に被変
換データを書き込むか、変換途中のデータを書き
込むかを前記モードに従つて切換るものである。
８，９はラツチであつて、８は前記Ｘk-1(i)を、
９は前記Ｘk-1(j)を一時的にラツチする。１０は
加減算回路であつて、ラツチ８，９の内容に対
し、Ｘk-1(i)＋Ｘk-1(j)あるいはＸk-1(i)−Ｘk-1(j)
をその制御入力の＋−の状態に従つて求めるもの
である。１１はRAM６への書込と読出の信号と
して外部からの制御による信号Ｒ／W′と、この
回路が変換途中において自動的に発生する信号
Ｒ／Ｗとを切換る書込読出（Ｒ／Ｗ）切換回路で
ある。１２はRAM６にデータを実際に書き込ん
だり、RAM６からデータを読み出すとき、RAM
６に与える信号（Chip Enableの信号）として、
外部からの制御による信号CE′と、この回路が変
換途中において自動的に発生する信号CEとを切
換るCE切換回路である。１３は、変換終了後
RAMの内容を交番数順に前記法則に従つて読出
すために、外部から与えるRAM６に対するアド
レスを変換するアドレス変換回路である。なお外
部から与えるアドレスを最初から交番数順に与え
ることにすれば、この回路は不要となる。１４は
フリツプフロツプであつて、AND回路１５に対
するゲート信号を発生し、変換を行つている間の
み、変換途中で必要なChip Enableの信号をAND
回路１５、CE切換回路１２を通してRAM６に与
えるべく動作する。１６は制御信号発生回路であ
つて、この装置が動作するに必要な信号を発生す
る。
次に、このように構成された回路の動作を説明
する。
する。
(i) 被変換データをRAM６に取り込む場合
端子１７には書き込みモードを指示する信号
が力えられ、入力データ選択回路は端子２１を
選び、Ｒ／Ｗ切換回路１１はＲ／W′を選び、
CE切換回路１２はCE′を選び、アドレス選択
回路は端子１８を選び、外部から与えられる被
変換データがRAM６に取り込まれる。
が力えられ、入力データ選択回路は端子２１を
選び、Ｒ／Ｗ切換回路１１はＲ／W′を選び、
CE切換回路１２はCE′を選び、アドレス選択
回路は端子１８を選び、外部から与えられる被
変換データがRAM６に取り込まれる。
(ii) 変換を行う場合
端子１７には変換モードを指示する信号が与
えられ、入力データ選択回路は端子２２を選
び、Ｒ／Ｗ切換回路１１はＲ／Ｗを選び、CE
切換回路１２はCEを選び、アドレス選択回路
５はアドレス指定回路４の出力を選ぶ。カウン
タ１、レジスタ２，３、フリツプフロツプ１４
は変換に先立つて端子１９に現れる信号により
クリアされる。以後、第９図ａに示すタイムチ
ヤートに従つて変換が進む。CKは前記カウン
タ１、レジスタ２，３に対するクロツクであ
る。レジスタ２，３はカウンタ１がカウントア
ツプする毎にAND回路２５，２６によつてカ
ウンタ１のキヤリー信号２７によつてゲートさ
れたクロツクでそれぞれ状態を変化させる。レ
ジスタ２の最終段出力とカウンタ１のキヤリー
信号２７がAND回路２８でANDがとられ、そ
の出力がＤフリツプフロツプ１４のＤ端子に加
えられる。また、クロツクの各周期の前半で前
記Ｘk-1(i)、Ｘk-1(j)をRAM６から読出し、後半
でこれら第１２図のアルゴリズムによつて計算
されたＸk(i)、Ｘk(j)が書き込まれる。第９図に
おいてＲ／Ｗ＝０のとき読出し、Ｒ／Ｗ＝１の
とき書込である。信号（＋−）はカウンタ１、
レジスタ２，３の同一の状態において、読み出
しにおいては、Ｘk-1(i)とＸk-1(j)の入つている
RAM６のアドレスを切換え、書込みにおいて
はＸk(i)とＸk(j)を格納すべきRAM６のアドレ
スを切換る信号であつて、この実施例では（＋
−）＝０のときはＸk-1(i)の読出しまたはＸk(i)
の書込みであり、（＋−）＝１のときはＸk-1(j)
の読出しまたはＸk-1(j)の書込みの場合であ
る。実際のRAM６に対する書込み読出しの実
行はCE＝１においてなされる。＋ラツチ信号に
よつてＸk-1(i)の値がラツチ１８に−ラツチ信
号によつてＸk-1(j)の値がラツチ９に書込まれ
る。加減算回路１０はこの実施例では、（＋
−）＝０のときは加算器、（＋−）＝１のときは
減算器として動作するものであつて、Ｒ／Ｗ＝
１の期間に（＋−）＝０のときＸk-1(i)の入つて
いたRAM６のアドレスにＸk(i)＝Ｘk-1(i)＋Ｘk-
１(j)なる値が書込まれ、（＋−）＝１のときにＸk
−１(j)の入つていたアドレスにＸk(j)＝Ｘk-1(i)−
Ｘk-1(j)なる値が書込まれることになる。
えられ、入力データ選択回路は端子２２を選
び、Ｒ／Ｗ切換回路１１はＲ／Ｗを選び、CE
切換回路１２はCEを選び、アドレス選択回路
５はアドレス指定回路４の出力を選ぶ。カウン
タ１、レジスタ２，３、フリツプフロツプ１４
は変換に先立つて端子１９に現れる信号により
クリアされる。以後、第９図ａに示すタイムチ
ヤートに従つて変換が進む。CKは前記カウン
タ１、レジスタ２，３に対するクロツクであ
る。レジスタ２，３はカウンタ１がカウントア
ツプする毎にAND回路２５，２６によつてカ
ウンタ１のキヤリー信号２７によつてゲートさ
れたクロツクでそれぞれ状態を変化させる。レ
ジスタ２の最終段出力とカウンタ１のキヤリー
信号２７がAND回路２８でANDがとられ、そ
の出力がＤフリツプフロツプ１４のＤ端子に加
えられる。また、クロツクの各周期の前半で前
記Ｘk-1(i)、Ｘk-1(j)をRAM６から読出し、後半
でこれら第１２図のアルゴリズムによつて計算
されたＸk(i)、Ｘk(j)が書き込まれる。第９図に
おいてＲ／Ｗ＝０のとき読出し、Ｒ／Ｗ＝１の
とき書込である。信号（＋−）はカウンタ１、
レジスタ２，３の同一の状態において、読み出
しにおいては、Ｘk-1(i)とＸk-1(j)の入つている
RAM６のアドレスを切換え、書込みにおいて
はＸk(i)とＸk(j)を格納すべきRAM６のアドレ
スを切換る信号であつて、この実施例では（＋
−）＝０のときはＸk-1(i)の読出しまたはＸk(i)
の書込みであり、（＋−）＝１のときはＸk-1(j)
の読出しまたはＸk-1(j)の書込みの場合であ
る。実際のRAM６に対する書込み読出しの実
行はCE＝１においてなされる。＋ラツチ信号に
よつてＸk-1(i)の値がラツチ１８に−ラツチ信
号によつてＸk-1(j)の値がラツチ９に書込まれ
る。加減算回路１０はこの実施例では、（＋
−）＝０のときは加算器、（＋−）＝１のときは
減算器として動作するものであつて、Ｒ／Ｗ＝
１の期間に（＋−）＝０のときＸk-1(i)の入つて
いたRAM６のアドレスにＸk(i)＝Ｘk-1(i)＋Ｘk-
１(j)なる値が書込まれ、（＋−）＝１のときにＸk
−１(j)の入つていたアドレスにＸk(j)＝Ｘk-1(i)−
Ｘk-1(j)なる値が書込まれることになる。
以上のようにして、変換が進んでゆくと、最
終的にＲレジスタ２の最終段が“１”となつ
て、フリツプフロツプ１４の出力が“０”とな
り、AND回路１５により信号CEがRAM６に供
給されなくなるので、再びinitial clear信号を
端子１９に与えるまではRAM６は読出し、書
込み動作を停止する。
終的にＲレジスタ２の最終段が“１”となつ
て、フリツプフロツプ１４の出力が“０”とな
り、AND回路１５により信号CEがRAM６に供
給されなくなるので、再びinitial clear信号を
端子１９に与えるまではRAM６は読出し、書
込み動作を停止する。
(iii) RAM６から変換後のデータを読み出す場合
端子１７には読出しである旨の信号が入力さ
れ、Ｒ／Ｗ切換回路はＲ／W′を選び、CE切換
回路はCE′を選ぶ。アドレス選択回路５は、端
子１８に入力されるアドレス信号もしくは、そ
れをアドレス変換回路１３で変換したアドレス
信号を選択する。すなわち、RAM６の内容を
交番数順に読出したい場合、端子１８に与える
アドレスを、もともとそのように与える場合
は、アドレス選択回路５は端子１８に入力され
るアドレスを選択すればよいし、端子１８に与
えるアドレスを２進数順とする場合は、それを
交番数順にRAM６のデータが読出されるよう
なアドレスに変換するアドレス変換回路１３の
出力をアドレス選択回路５は選択するようにす
ればよい。このようにして変換データは端子２
４から出力される。
れ、Ｒ／Ｗ切換回路はＲ／W′を選び、CE切換
回路はCE′を選ぶ。アドレス選択回路５は、端
子１８に入力されるアドレス信号もしくは、そ
れをアドレス変換回路１３で変換したアドレス
信号を選択する。すなわち、RAM６の内容を
交番数順に読出したい場合、端子１８に与える
アドレスを、もともとそのように与える場合
は、アドレス選択回路５は端子１８に入力され
るアドレスを選択すればよいし、端子１８に与
えるアドレスを２進数順とする場合は、それを
交番数順にRAM６のデータが読出されるよう
なアドレスに変換するアドレス変換回路１３の
出力をアドレス選択回路５は選択するようにす
ればよい。このようにして変換データは端子２
４から出力される。
また、前記第２の第１１図に示されたような
アルゴリズムに基づいて変換する場合は、第１
２図に示された計算を行なう際に、２k-1の桁
が、＋側アドレスの場合は常に論理０であり、−
側アドレスの場合は論理１となるものであつ
て、Ｒレジスタ２、Ｃレジスタ３の内容が前述
の実施例の場合とは逆の順序で変化するように
構成すればよい。
アルゴリズムに基づいて変換する場合は、第１
２図に示された計算を行なう際に、２k-1の桁
が、＋側アドレスの場合は常に論理０であり、−
側アドレスの場合は論理１となるものであつ
て、Ｒレジスタ２、Ｃレジスタ３の内容が前述
の実施例の場合とは逆の順序で変化するように
構成すればよい。
なお、前記第１の実施例においては２m-kの
桁、前記第２の実施例においては２k-1の桁
が、前記Ｘk-1(i)の読出しおよび前記Ｘk(i)の書
込みにおいては論理０、前記Ｘk-1(j)の読出し
および前記Ｘk(j)の書込みに際しては論理１に
すると説明したが、これは逆でも勿論よい。す
なわち、前記特定の桁において、前記Ｘk-1(i)
の読出しおよび前記Ｘk(i)の書込みにおいては
論理１、前記Ｘk-1(j)の読出しおよび前記Ｘk(j)
の書込みに際しては論理０としても前記RAM
における記憶場所が変るだけで本発明にとつて
本質的な問題ではない。
桁、前記第２の実施例においては２k-1の桁
が、前記Ｘk-1(i)の読出しおよび前記Ｘk(i)の書
込みにおいては論理０、前記Ｘk-1(j)の読出し
および前記Ｘk(j)の書込みに際しては論理１に
すると説明したが、これは逆でも勿論よい。す
なわち、前記特定の桁において、前記Ｘk-1(i)
の読出しおよび前記Ｘk(i)の書込みにおいては
論理１、前記Ｘk-1(j)の読出しおよび前記Ｘk(j)
の書込みに際しては論理０としても前記RAM
における記憶場所が変るだけで本発明にとつて
本質的な問題ではない。
以上、説明したように、この発明の高速アダマ
ール変換装置においては、被変換入力データと、
変換の開始を指令する信号を与えれば、高速度で
アダマール変換を行なうことが実現できると共
に、使用されている素子も通常のデイジタルIC
素子であるから安価に構成することができる。
ール変換装置においては、被変換入力データと、
変換の開始を指令する信号を与えれば、高速度で
アダマール変換を行なうことが実現できると共
に、使用されている素子も通常のデイジタルIC
素子であるから安価に構成することができる。
第１図は、16次の高速ウオルシユ−アダマール
変換を行なうためのアルゴリズムを示す流れ図、
第２図は、第１図に示された流れ図にしたがうア
ドレス方式を示す図、第３図ないし第７図は、第
２図に示されたアドレス方式を実現する回路の動
作を説明するための図、第８図は、この発明の高
速アダマール変換装置の一実施例を示す回路図、
第９図は、第８図に示された回路のタイムチヤー
ト、第１０図は、２m次の高速アダマール変換を
行う際に必要となるアドレス指定回路を示す図、
第１１図は、16次の高速ウオルシユ−アダマール
変換を行うための他の実施例を説明するための
図、第１２図は、第１図および第１１図の表記方
法を説明するための図である。 １……カウンタ、２……Ｒレジスタ、３……Ｃ
レジスタ、４……アドレス指定回路、５……アド
レス選択回路、６……ランダム・アクセス・メモ
リ、７……入力データ選択回路、８，９……ラツ
チ、１０……加減算回路、１１……書込読出切換
回路、１２……CE切換回路、１３……アドレス
変換回路、１４……フリツプフロツプ回路、１５
……AND回路、１６……制御信号発生回路。
変換を行なうためのアルゴリズムを示す流れ図、
第２図は、第１図に示された流れ図にしたがうア
ドレス方式を示す図、第３図ないし第７図は、第
２図に示されたアドレス方式を実現する回路の動
作を説明するための図、第８図は、この発明の高
速アダマール変換装置の一実施例を示す回路図、
第９図は、第８図に示された回路のタイムチヤー
ト、第１０図は、２m次の高速アダマール変換を
行う際に必要となるアドレス指定回路を示す図、
第１１図は、16次の高速ウオルシユ−アダマール
変換を行うための他の実施例を説明するための
図、第１２図は、第１図および第１１図の表記方
法を説明するための図である。 １……カウンタ、２……Ｒレジスタ、３……Ｃ
レジスタ、４……アドレス指定回路、５……アド
レス選択回路、６……ランダム・アクセス・メモ
リ、７……入力データ選択回路、８，９……ラツ
チ、１０……加減算回路、１１……書込読出切換
回路、１２……CE切換回路、１３……アドレス
変換回路、１４……フリツプフロツプ回路、１５
……AND回路、１６……制御信号発生回路。
Claims (1)
- 【特許請求の範囲】 １ ｍ＝１、２、……に対し、２m次の高速アダ
マール変換を行うために、ｋ＝１、２、……、
ｍ；ｉ、ｊ＝０、１、……、２m−１に対し、ｋ
段目の変換の第ｉ要素の値をＸk(i)とするとき、
Ｘk(i)＝Ｘk-1(i)＋Ｘk-1(j)、Ｘk(j)＝Ｘk-1(i)−Ｘk-
1
(j)とする変換方式において、変換の途中段階の値
を記憶する書込み、読出し可能なランダム・アク
セス・メモリ（RAM）のアドレス手段であつ
て、少くとも（ｍ−１）ビツトの２進カウンタ
と、前記変換の（ｋ−１）段目からｋ段目を求め
るに際し、前記Ｘk-1(i)の読出しおよび前記Ｘk(i)
の書込みに際しては論理Ｓ（1or0）、前記Ｘk-1(j)
の読出しおよび前記Ｘk(j)の書込みに際しては、
論理Ｓの否定の状態をとる状態保持手段と、前
記RAMのアドレスの、ｋ段目に固有の特定ビツ
トに対しては前記状態保持手段の状態を対応さ
せ、他のビツトに対しては前記２進カウンタの各
ビツトの状態をそれぞれ１対１に対応させるアド
レス指定手段とを備えたことを特徴とする高速ア
ダマール変換装置。 ２ 前記RAMのアドレスの20〜２m-k-1の各桁は
前記カウンタの20〜２m-k-1の各桁の状態を対応
させ、前記RAMのアドレスの２m-k-1〜２mの各
桁は前記カウンタの２m-k〜２m-1の各桁の状態を
対応させ、前記RAMのアドレスの２m-kの桁は前
記状態保持手段の状態を対応させるべく構成した
前記アドレス指定手段を備えたことを特徴とする
特許請求の範囲第１項記載の高速アダマール変換
装置。 ３ 前記RAMのアドレスの20〜２k-2の各桁は前
記カウンタの20〜２k-2の各桁の状態を対応さ
せ、前記RAMのアドレスの２k〜２mの各桁は前
記カウンタの２k-1〜２m-1の各桁の状態を対応さ
せ、前記RAMのアドレスの２k-1の桁は前記状態
保持手段の状態を対応させるべく構成した前記ア
ドレス指定手段を備えたことを特徴とする特許請
求の範囲第１項記載の高速アダマール変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104680A JPS5737925A (en) | 1980-08-14 | 1980-08-14 | High-speed hadamard converter |
| US06/290,311 US4446530A (en) | 1980-08-14 | 1981-08-05 | Fast hadamard transform device |
| DE3132225A DE3132225C2 (de) | 1980-08-14 | 1981-08-14 | Einrichtung für die Adressierung gespeicherter Ergebniswerte bei einer schnellen Hadamard-Transformation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104680A JPS5737925A (en) | 1980-08-14 | 1980-08-14 | High-speed hadamard converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5737925A JPS5737925A (en) | 1982-03-02 |
| JPS6214133B2 true JPS6214133B2 (ja) | 1987-03-31 |
Family
ID=14551030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11104680A Granted JPS5737925A (en) | 1980-08-14 | 1980-08-14 | High-speed hadamard converter |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4446530A (ja) |
| JP (1) | JPS5737925A (ja) |
| DE (1) | DE3132225C2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0128298B1 (en) * | 1983-04-11 | 1990-07-04 | Nec Corporation | Orthogonal transformer and apparatus operational thereby |
| JPS6216639A (ja) * | 1985-07-16 | 1987-01-24 | Kokusai Denshin Denwa Co Ltd <Kdd> | 秘話音声信号送出装置 |
| US4959776A (en) * | 1987-12-21 | 1990-09-25 | Raytheon Company | Method and apparatus for addressing a memory by array transformations |
| JP2666411B2 (ja) * | 1988-10-04 | 1997-10-22 | 三菱電機株式会社 | 二次元離散データ直交変換用集積回路装置 |
| EP0388043B1 (en) * | 1989-02-28 | 1995-12-06 | Canon Kabushiki Kaisha | System for processing a quantized vector |
| US5333118A (en) * | 1992-01-27 | 1994-07-26 | Sony Electronics, Inc. | Flexible computer controlled non-linear transform generator |
| US5561618A (en) * | 1993-12-22 | 1996-10-01 | Qualcomm Incorporated | Method and apparatus for performing a fast Hadamard transform |
| US5530716A (en) * | 1994-06-30 | 1996-06-25 | Motorola, Inc. | Method and apparatus for identifying a coded communication signal |
| US5784293A (en) * | 1994-11-03 | 1998-07-21 | Motorola, Inc. | Apparatus and method for determining transmitted modulation symbols |
| FR2746243B1 (fr) * | 1996-03-15 | 1998-06-05 | Procede pour fournir une representation d'une scene optique par transformation de walsh-hadamard et capteur d'image mettant en oeuvre ce procede | |
| US5856935A (en) * | 1996-05-08 | 1999-01-05 | Motorola, Inc. | Fast hadamard transform within a code division, multiple access communication system |
| US5938787A (en) * | 1997-03-27 | 1999-08-17 | Ericsson Inc. | Communications systems and methods employing code rate partitioning with nonorthogonal modulation |
| DE19901228A1 (de) * | 1999-01-14 | 2000-07-27 | Uwe Ras | Verfahren und Gerät zur adaptiven Merkmalsänderung bei eindimensionalen Signalen |
| JP3716695B2 (ja) | 1999-12-24 | 2005-11-16 | 日本電気株式会社 | 高速アダマール変換器 |
| US6304196B1 (en) * | 2000-10-19 | 2001-10-16 | Integrated Device Technology, Inc. | Disparity and transition density control system and method |
| US7003536B2 (en) * | 2002-08-15 | 2006-02-21 | Comsys Communications & Signal Processing Ltd. | Reduced complexity fast hadamard transform |
| US7649994B1 (en) * | 2002-11-01 | 2010-01-19 | Nortel Networks Limited | System and method for decoding CDMA quality channel |
| US6996163B2 (en) * | 2003-03-27 | 2006-02-07 | Arraycomm, Inc. | Walsh-Hadamard decoder |
| US8345887B1 (en) * | 2007-02-23 | 2013-01-01 | Sony Computer Entertainment America Inc. | Computationally efficient synthetic reverberation |
| US20080288568A1 (en) * | 2007-05-14 | 2008-11-20 | Hou Hsieh S | Low power Fast Hadamard transform |
| KR20120106145A (ko) * | 2011-03-17 | 2012-09-26 | 삼성전자주식회사 | 어드레스 변환 회로 및 이를 포함하는 반도체 메모리 장치 |
| US20140064366A1 (en) * | 2012-09-03 | 2014-03-06 | Texas Instruments Incorporated | Intra-Prediction Estimation Using Approximate Reconstructed Samples |
| US9323654B2 (en) | 2013-07-17 | 2016-04-26 | Infineon Technologies Ag | Memory access using address bit permutation |
| US10841595B2 (en) * | 2018-11-27 | 2020-11-17 | Semiconductor Components Industries, Llc | Methods and apparatus for transform coefficient encoding and decoding |
| US10904049B1 (en) | 2019-07-11 | 2021-01-26 | Stmicroelectronics (Research & Development) Limited | Time domain discrete transform computation |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3792355A (en) * | 1970-12-11 | 1974-02-12 | Hitachi Ltd | Orthogonal transformation circuit using hadamard matrices |
| US3795864A (en) * | 1972-12-21 | 1974-03-05 | Western Electric Co | Methods and apparatus for generating walsh functions |
| US3956619A (en) * | 1975-03-31 | 1976-05-11 | General Electric Company | Pipeline walsh-hadamard transformations |
-
1980
- 1980-08-14 JP JP11104680A patent/JPS5737925A/ja active Granted
-
1981
- 1981-08-05 US US06/290,311 patent/US4446530A/en not_active Expired - Fee Related
- 1981-08-14 DE DE3132225A patent/DE3132225C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3132225C2 (de) | 1983-08-18 |
| DE3132225A1 (de) | 1982-05-19 |
| JPS5737925A (en) | 1982-03-02 |
| US4446530A (en) | 1984-05-01 |
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