JP2666411B2 - 二次元離散データ直交変換用集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、画像データ等の二次元離散データを直交
変換するための回路装置に関し、特に、正方格子状に配
列された離散データの直交変換を高速で行なうことので
きるコンパクトな構成の直交変換装置に関する。

［従来の技術］ 画像データなどの二次元離散データをフィルタ処理す
る手法に、フーリエ変換、アダマール変換等の直交変換
がある。離散型フーリエ変換（DFT）は、 但し、Ω１＝２π/MxO,W1＝exp（−２πj/M）、 ２＝２π/Ny0,W2＝exp（−２πj/N） x0は二次元標本化のｘ方向の標本化間隔、 y0は二次元標本化のｙ方向の標本化間隔、 で与えられる。この離散型フーリエ変換を行列式で表わ
すと、 ［Ｇ］＝［W1］［ｇ］［W2］ で与えられる。二次元データアレイ［ｇ］がｐ×ｐの正
方格子の場合、上式においてW1＝W2、Ｍ＝Ｎとなり、こ
の場合フーリエ変換行列Ｗは対称行列となるため、DFT
［Ｇ］は ［Ｇ］＝［Ｗ］［ｇ］［Ｗ］^Ｔ＝［Ｗ］［ｇ］［Ｗ］ となる。

また同様に、アダマール変換は、 Ｙ＝HnXHn・1/n で与えられる。

ここで、Hnはｎ次のナチュラルアダマール行列、 Ｘはｎ×ｎの二次元離散データアレイ である。

このような二次元離散データアレイの直交変換操作に
対してはFFT（高速フーリエ変換）やHFT（高速アダマー
ル）が従来より用いられている。

［発明が解決しようとする課題］ 上述のように従来の二次元データアレイの直交変換を
行なうためには、行列の乗算を２回行なう必要がある。
この正方行列の乗算は従来のコンピュータを用いてソフ
トウェアに従って行なわれていた。しかしながら、ソフ
トウェアでは正方行列の乗算を行なう場合、メモリまた
はレジスタからのデータの読出し、読出したデータの乗
算および加算、演算結果のメモリまたはレジスタへの格
納というステップが必然的に必要とされるため、演算時
間が長くなり、高速処理を行なうことができないという
問題がある。これは、FFTやFHTなどの高速変換アルゴリ
ズムに従った場合においても、加減算の回数がnlog₂n回
少なくとも必要とされるため、従来の高速変換アルゴリ
ズムに従ったソフトウェア処理においても、行列の演算
に長時間を要し、画像データなどのリアルタイム処理を
行なうことができないという問題がある。

一方において、スカラ演算器等を用いてハードウェア
的にディスクリートな行列演算器を構成した場合、各演
算器間を接続する配線数が行列の要素数に応じて増大す
るとともに、装置構成が大規模となりまた複雑化する。
この度合は離散データアレイの行および列数が増大する
に従って指数関数的に増大する。さらに、データ（行列
要素）入力回路から演算結果（乗算結果）出力回路まで
の配線長が長くなり、信号伝搬遅延が生じこのため高速
で行列の乗算を行なうことができなくなるという問題が
発生する。

また特開昭56−14371号において二次元離散フーリエ
変換計算装置が提案されているものの、この計算装置に
おいては、行列乗算を多項式に展開し、この多項式に従
って変換要素の各々を計算する手法が行なわれている。
このため、装置構成が複雑かつ大規模となるとともに、
計算回数も数多く必要とされるため、高速演算を行なう
ことは困難である。

したがって、ハードウェア構成により高速で二次元離
散データアレイの直交変換を行なうことのできる装置の
実現が、画像データをリアルタイムで処理する必要があ
る画像処理の分野などにおいて強く望まれていた。

この発明は、このような技術背景に鑑みてなされたも
のであり、二次元離散データからなる正方行列の直交変
換を高速で行なうことができるコンパクトな構成の二次
元離散データ直交変換装置を提供することを目的とす
る。

［課題を解決するための手段］ この発明による直交変換装置は、ｎ×ｎの正方行列状
に配列されたデータを１対１対応で記憶する複数の記憶
素子からなる第２の記憶手段と、直交変換を行なうため
の予め定められたｎ×ｎの係数行列の各要素を１対１対
応で記憶する複数の記憶素子からなる第１の記憶手段
と、上記第２の記憶手段に記憶されたデータ行列と上記
第１の記憶手段に記憶された係数行列の乗算結果を記憶
する複数の記憶素子からなる第３の記憶手段と、上記第
１の記憶手段に含まれる記憶素子のうち上記係数行列の
ｉ行ｋ列（１≦ｉ≦n,1≦ｋ≦ｎ）の要素を記憶する記
憶素子の位置情報、上記第２の記憶手段に含まれる記憶
素子のうち上記配列データ行列のｋ行ｌ列（１≦ｋ≦n,
1≦ｌ≦ｎ）の要素を記憶する記憶素子の位置情報およ
び上記第３の記憶手段に含まれる記憶素子のうち乗算結
果により得られた行列のｉ行ｌ列の要素を格納すべき記
憶素子の位置情報を発生するポインタ手段と、上記ポイ
ンタ手段から発生された位置情報に基づいて、上記第１
および第２の記憶手段内の指定された記憶素子情報を読
出して乗算する手段と、上記第３の記憶手段内の上記ポ
インタ手段により指定された記憶素子情報を読出し、上
記乗算結果と上記読出したデータとを加算するとともに
この加算結果を上記読出したデータを記憶している元の
記憶素子へ書込む手段と、上記乗算結果のデータを１対
１態様で上記第２の記憶手段の各記憶素子へ書込むよう
に、上記第３の記憶手段に記憶されている乗算結果デー
タをすべて同時に上記第２の記憶手段へ転送する手段と
を備える。第１の記憶手段の記憶内容と上記第２の記憶
手段の記憶情報との乗算結果はｎ×ｎの正方行列を与
え、上記第３の記憶手段の各記憶素子は、この乗算結果
を１対１態様で格納する。

［作用］ この発明における二次元離散データアレイの直交変換
は、 ［Ｇ］＝［Ａ］［ｇ］［Ａ］ …（１） という行列乗算をすることにより求められる。ここで、
［ｇ］は二次元のｎ×ｎ正方行列状に配列されたデータ
であり、［Ａ］は直交変換用正方行列である。

上式（１）より、直交変換を行なうためには、 ［Ｇ］＝［Ｂ］［Ａ］ …（２） ［Ｂ］＝［Ａ］［ｇ］ …（３） と変型することができ、二次元離散データアレイ［ｇ］
を直交変換を行なうためには、行列乗算を２回行なうだ
けでよい。したがって、上式（３）を計算するために、
第２の記憶手段はｎ×ｎの二次元離散データ行列［ｇ］
を格納し、第１の記憶手段は直交変換用のｎ×ｎの係数
行列［Ａ］を記憶する。ポインタ手段は、第２の記憶手
段に記憶された行列［ｇ］の行列要素と第１の記憶手段
に記憶された係数行列［Ａ］の乗算されるべき記憶素子
位置情報を発生する。乗算および書込手段は、このポイ
ンタ手段出力に応答して行列の各要素の乗算および加算
を行なった後第３の記憶手段に乗算の結果得られたｎ×
ｎの正方行列［Ｂ］を記憶させる。第３の記憶手段に記
憶された行列［Ｂ］の各要素は第２の記憶手段へ同時に
並行して転送される。したがって、行列の［Ａ］［ｇ］
の乗算を行なった後、第３の記憶手段に格納された行列
［Ｂ］が再び第２の記憶手段へ転送され、上式２）の乗
算が行なわれる。

［発明の実施例］ 第１図はこの発明の一実施例である正方行列直交変換
器の全体の概略構成を示す図であり、直交変換用正方行
列Ａを用いて正方行列Ｂの直交変換、すなわち［Ｇ］＝
［Ａ］［Ｂ］［Ａ］を行なうための構成を一例として示
す図である。

第１図を参照して、この発明に従う二次元離散データ
直交変換器は、第１の記憶ブロック１と、第２の記憶ブ
ロック２と、第１および第２の記憶ブロック1,2におけ
るアクセスされるべき記憶素子位置情報を発生するとと
もに第３の記憶ブロック６におけるアクセスされるべき
記憶素子の位置情報を発生するポインタブロック３と、
第１および第２の記憶ブロック1,2から読出された情報
を掛算する乗算器ブロック４と、乗算器ブロック４出力
と第３の記憶ブロック６のうちポインタブロック３によ
り指定された記憶素子の内容との加算を行なう加算器ブ
ロック５と、加算器ブロック５出力を記憶する第３の記
憶ブロック６と、各機能ブロック１〜６における動作を
制御するためのタイミング制御信号を発生する制御信号
発生ブロック７とから構成される。

第１の記憶ブロック１は、たとえば４行４列の正方行
列Ａの各要素を１対１対応に記憶する。正方行列Ａは、
直交行列でありかつ対称行列である。すなわち、正方行
列Ａは直交変換用の正方行列であり、各係数データは、
予め適用される分野に従って定められる。

第２の記憶ブロック２は、第２のたとえば４行４列の
正方行列の各要素を記憶する。正方行列Ｂは、直交変換
されるべき二次元に配列されたデータから構成される。

ポインタブロック３は、第１および第２の正方行列A,
Bのうち乗算されるべき要素を格納している記憶素子位
置情報を発生するとともに、この乗算結果が格納される
べき第３の記憶ブロック６における記憶素子位置情報を
発生する。

乗算器ブロック４は、第１の正方行列（以下、係数行
列と称する）Ａと第２の正方行列（以下、データ行列と
以下称す）Ｂのうち選択された要素の乗算を行ない、加
算器ブロック５へ与える。

加算器ブロック５は、乗算器ブロック４で乗算された
結果とポインタブロック３で選択された第３の記憶ブロ
ックにおける記憶素子からの情報とを加算し、この加算
結果を元の記憶素子へ格納する。第３の記憶ブロック６
は、係数行列Ａとデータ行列Ｂの乗算結果を各行列要素
対応に格納する。第３の記憶ブロック６の内容は、１回
目の行列乗算完了時には、第２の記憶ブロック２へ同時
に転送される。

制御信号発生回路７は、クロック信号CLKをカウント
し、カウント値が4,8,12および16に達するごとにパルス
信号を発生する16進カウンタ71と、16進カウンタ71から
の４カウント出力、８カウント出力および12カウント出
力を受ける３入力ORゲート72と、ORゲート72出力を反転
するインバータ73と、クロック信号CLKとインバータ73
出力とを受けるANDゲート74と、ORゲート72出力とクロ
ック信号CLKとを受けるANDゲート75とを含む。

ANDゲート74出力は第１の記憶ブロック１におけるシ
フト動作（格納している行列要素のシフト）タイミング
信号を与える。ANDゲート75出力は、第２の記憶ブロッ
ク２における、格納されている行列要素のシフトを行な
うための動作タイミング信号を与える。また、クロック
信号CLKはカウンタブロック３におけるシフト動作タイ
ミングを与えるとともに、第３の記憶ブロック６におけ
るデータの読出しおよび書込み動作タイミング信号を与
える。16進カウンタ71からの15カウント出力φは、第３
の記憶ブロック６から第２の記憶ブロック２へのデータ
転送タイミングを与える。また、構成によってはORゲー
ト72へカウンタ71の16カウント出力も与えられる。

16進カウンタ71はリセット信号RESETに応答してリセ
ットされる。このリセット信号RESETは、また第１の記
憶ブロック１および第２の記憶ブロック２におけるデー
タの更新および巡回動作を選択するための選択信号SELE
CTを形成するために用いられる。さらに、このリセット
信号RESETはポインタブロック３および第３の記憶ブロ
ック６における記憶内容のリセットをするための信号と
しても用いられる。

第１の記憶ブロックおよび第２の記憶ブロック２にお
ける行列要素のシフト方向を選択するために、フリップ
フロップ８、マルチプレクサ9a,9bおよびデコーダ10が
設けられる。フリップフロップ８は、16進カウンタ71か
らの16カウント出力に応答してそのラッチ状態が反転
し、、かつリセット信号RESETに応答してリセットされ
る。

マルチプレクサ9aは、フリップフロップ８出力に応答
して、ANDゲート74出力を第１の記憶ブロック１の行方
向シフト用信号または列方向巡回シフト信号のいずれか
として発生する。マルチプレクサ9aの出力の切換えはフ
リップフロップ８出力に応答して行なわれる。

マルチプレクサ9bは、ANDゲート75出力を第２の記憶
ブロック２における行方向シフト用信号または列方向シ
フト用信号のいずれかとして出力する。マルチプレクサ
9bにおけるシフト信号の切換えは、フリップフロップ８
出力に応答して行なわれる。

デコーダ10は、16進カウンタ71からの16カウント出力
とリセット信号RESETをデコードし、第１の記憶ブロッ
ク１および第２の記憶ブロック２それぞれにおいて行方
向巡回または列方向巡回のいずれかを可能にする。次に
各ブロックの詳細な構成について順次説明する。

まず、第２図を参照して第１の記憶ブロックの構成に
ついて説明する。第１の記憶ブロック１は、行および列
方向に配列された４行４列の正方行列状に配列されたレ
ジストA11〜A44を備える。各レジスタAij（ｉ＝１〜4,j
＝１〜４）は、行方向および行方向にシフト動作可能で
ある。第１列のレジストA11〜A41の入力部にはセレクト
信号SELECT Cに応答して書込データまたは内部巡回デー
タのいずれかを選択的に通過させるマルチプレクサ12が
設けられる。同様に、レジスタ行列の第１行に位置する
レジスタA11〜A14の各々には、セレクト信号SELECT Rに
応答して、外部からの書込データまたは内部巡回データ
のいずれかを選択的に通過させるマルチプレクサ12が設
けられる。

レジスタ行列の行方向へのシフト動作はマルチプレク
サ9aから与えられるシフト信号SHIFT Rに応答して行な
われる。列方向へのシフトタイミングはマルチプレクサ
9aからのシフト信号SHIFT Cにより与えられる。

マルチプレクサ12は、セレクト信号SELECT C,SELECT
Rが活性状態の場合には、外部からのデータを通過さ
せ、一方、不活性状態の場合には行列内を巡回する巡回
データを選択的に通過させる。

各レジスタAijの出力はポインタブロック３へ伝達さ
れる。第１の記憶ブロック１へ与えられるシフト信号SH
IFT C（Ｒ）はインバータ73出力とクロック信号CLKとの
ANDをとることにより与えられるため、クロック信号CLK
の立ち上がりエッチごとに各レジスタの内容が行または
列方向へ１ビットずつシフトするとともに、第４番目の
クロック時にはシフト動作は生じないようされている。

第３図を参照して第２の記憶ブロック２の構成につい
て説明する。第２の記憶ブロック２は、４行４列の正方
行列状に配列されたレジスタB11〜B44を含む。各レジス
タBijは行方向および列方向にシフト動作可能である。

第１列目のレジスタB11〜B41の入力部には、外部から
のデータ、同一行から巡回されてくる内部データ、およ
び第３の記憶ブロックからのデータCijのいずれかを選
択的に通過させる３入力マルチプレクサ13が設けられ
る。第１行のシフトレジスタB11〜B14の入力部には外部
からのデータの同一列からの巡回データのいずれかを選
択的に通過させる２入力マルチプレクサ12が設けられ
る。同様、第２列ないし第４列の各レジスタの入力部に
は、前段のレジスタ出力と第３の記憶ブロックからのデ
ータCijのいずれかを選択的に通過させる２入力マルチ
プレクサ12′が設けられる。各レジスタB11〜B44のシフ
トタイミングはマルチプレクサ9bより与えられるシフト
信号SHIFT RまたはSHIFT C′により与えられる。シフト
信号SHIFT Rは行方向のシフト動作を与え、シフト信号S
HIFT C′は列方向のシフト動作を与える。

各レジスタBij出力はポインタブロック３へ伝達され
る。

各行に設けられたマルチプレクサ12′,13はその切換
えがセレクト信号SELECT C′により与えられる。各列の
入力部に設けられたマルチプレクサ12はその切換動作が
セレクト信号SELECT Rにより与えられる。

第２の記憶ブロック２へ与えられるシフト信号SHIFT
C（Ｒ）は、ORゲート72出力とクロック信号CLKとのAND
をとって与えられている。したがって、クロックのカウ
ント数が4,8および12ごとにクロック信号CLKの立上がり
に同期してその記憶内容が行方向または列方向のいずれ
かへ１ビットシフトする。

上述のように第１および第２の記憶ブロック1,2は同
一構成を有している。しかしながら、その記憶内容のシ
フト動作を与えるシフト信号に関しては、第１の記憶ブ
ロック１に行方向のシフト動作を与えるシフト信号SHIF
T Rが入力される場合、第２の記憶ブロック２へは列方
向のシフト動作を与えるシフト信号SHIFT Cが与えられ
る。また第１の記憶ブロック１にシフト信号SHIFT Cが
入力される場合、第２の記憶ブロック２にはシフト信号
SHIFT Rが入力される。この切換えはマルチプレクサ9a,
9b（第１図参照）により行なわれる。第１の記憶ブロッ
ク１および第２の記憶ブロック２に含まれる記憶素子を
構成する、行方向および列方向にシフト動作可能なレジ
スタAijおよびBijの構成を第４図に示す。第４図に示さ
れるように、行方向および列方向にシフト動作可能なレ
ジスタAij（Bij）は、行方向および列方向に配列された
シフトレジスタから構成される。行方向のシフト動作
は、インバータI1,I2とトランスファゲートT1,T2からな
るシフトレジスタにより行なわれる。列方向におけるシ
フト動作は、インバータI3,I4とトランスファゲートT3,
T4により行なわれる。

トランスファゲートT1,T2はそれぞれ行方向のシフト
クロックφ_R1,φ_R2をそれぞれそのゲートに受ける。ク
ロックφ_R1,φ_R2は互いに重なり合わない２相のクロッ
ク信号である。このクロック信号φ_R1,φ_R2はシフト信
号SHIFT Rより形成される。

列方向の動作タイミングはトランスファゲートトラン
ジスタT3およびT4のゲートへ与えられるクロック信号φ
_C1,φ_C2により与えられる。クロック信号φ_C1,φ_C2は互
いに重なり合わない２相のクロック信号であり、シフト
信号SHIFT Cより形成される。ノードＮが出力端子を形
成する。

第５図は２入力マルチプレクサ12の構成の一例を示す
図である。この第５図に示される２入力マルチプレクサ
の構成においては、セレクト信号SELECTがインバータバ
ッファ15により形成される。インバータバッファ15はリ
セット信号RESETを受けて、リセット信号RESETおよびそ
の反転信号▲▼を出力する。マルチプレクサ
12は、リセット信号RESETに応答して外部から与えられ
る書込みデータを通過させるトランスファゲートトラン
ジスタT5と、反転リセット信号▲▼に応答し
て同一行または同一列から巡回してきたデータを通過さ
せるトランスファゲートトランジスタT6とから構成され
る。

第５図に示す構成においては、セレクト信号SELECT C
とSELECT Rとは同時に第１および第２の記憶ブロックに
与えられる構成となっている。しかしながらこのように
構成しても、第１の記憶ブロックおよび第２の記憶ブロ
ックの各々は、行方向および列方方向のいずれか一方向
においてのみシフト動作を行なっているため、行方向と
列方向の巡回データが衝突することはない。

第６図は第２の記憶ブロック２に含まれる３入力マル
チプレクサの構成の一例を示す図である。第６図を参照
して、セレクト信号SELECT C′は３種類の信号を含む。
セレクト信号SELECT C′は、インバータバッファ16,17
とANDゲートAND1,AND2およびAND3から発生される。イン
バータバッファ16は、リセット信号RESETを受け、互い
に相補な２つの信号R,を発生する。インバータバッフ
ァ17は、転送指示信号（16進カウンタ71からの15カウン
ト出力）を受けて、互いに相補的な信号φ，を出力す
る。ANDゲートAND1は、転送信号φとリセット信号の反
転信号とを受ける。ANDゲートAND2は、反転リセット
信号と反転転送信号とを受ける。ANDゲートAND3
は、リセット信号Ｒと反転転送信号とを受ける。

３入力マルチプレクサ13は、ANDゲートAND3出力に応
答して外部からの書込みデータを通過させるトランスフ
ァゲートトランジスタT7と、ANDゲートAND2に応答し
て、同一行からの巡回データを選択的に通過させるトラ
ンスファゲートトランジスタT8と、ANDゲートAND1から
の信号に応答して、第３の記憶ブロックから転送されて
きた乗算結果データを選択的に通過させるトランスファ
ゲートトランジスタT9とを備える。したがって、マルチ
プレクサ13は、リセット状態時においては、トランスフ
ァゲートトランジスタT7を介して外部からの書込みデー
タを順次レジスタへ転送する。シフト動作時において
は、トランスファゲートトランジスタT8を介してデータ
の巡回シフト動作が行なわれる。データの第３の記憶ブ
ロックからの転送時には、トランスファトランジスタT9
を介してデータの書込みが行なわれる。

第２の記憶ブロック２の各行に設けられた２入力マル
チプレクサ12′はたとえば第７図に示されるような構成
を有し、デコーダ10出力により動作制御される。第７図
を参照して、２入力マルチプレクサ12′を制御するため
のデコーダ10の部分は、リセット信号Ｒと転送信号φの
反転信号を受けるORゲートOR1と、ORゲートOR1出力と転
送信号φの反転信号とを受けるORゲートOR2から構成さ
れる。２入力マルチプレクサ12′は、ORゲートOR2出力
をそのゲートに受け、前段のレジスタBi,j出力を選択的
に次段のレジスタBi,j＋１へ伝送するトランスファゲー
トトランジスタT10と、転送信号φに応答して第３の記
憶ブロックからの乗算結果データCi,j＋１を選択的に通
過させてレジスタBi,j＋１へ伝達するトランスファゲー
トT11とから構成される。

転送信号φが発生されるときは、リセット信号Ｒは
“L"レベルにある。したがって、データをレジスタ間で
転送する場合には、トランスファゲートトランジスタT1
0がオン状態となり、一方転送信号φが立上がったとき
には、トランスファゲートトランジスタT11がオン状態
となる。

上述の構成においてはセレクト信号SELECT C′は合計
５種類の信号から構成される。上述のデコーダ10からの
制御信号（セレクト信号）の発生方向は単なる一例であ
り他の回路構成を用いてももちろん実現可能である。

第１の記憶ブロックおよび第２の記憶ブロック２にお
ける記憶データのシフト方向は、一方の記憶ブロックに
おいて行方向にシフト動作が行なわれいる場合、他方の
記憶ブロックにおいては列方向にシフト動作が行なわれ
る。この構成は、たとえば第８図に示すようなマルチプ
レクサ９の出力をフリップフロップ８出力に応じて切換
える構成とし、かつ第１の記憶ブロックのためのマルチ
プレクサ9aと第２の記憶ブロック２に対するマルチプレ
クサ9bにおける切換動作を互いに逆となるように構成す
ればよい。これは、各マルチプレクサ9a,9bに対しフリ
ップフロップ８出力を相補的になるように与えれば実現
することができる。

なお、上述の構成においては、第３の記憶ブロックか
ら第２の記憶ブロック２へのデータの転送が１クロック
内で行なわれるとしている。しかしながら、より確実に
データ転送を行なうためには、カウンタ71からのカウン
ト出力に応答して所定期間の時間幅を有するパルスを発
生するパルス発生器から転送信号φを導出する構成とし
てもよい。すなわち、第９図に示すように、カウンタ71
からの16カウント目の出力に応答して所定の時間幅を有
するパルスを発生するパルス発生器（たとえばワンショ
ットマルチバイブレータ）75を設ける構成とすればよ
い。この場合、転送信号φをANDゲート76の偽入力へ与
え、ANDゲート76の真入力にクロック信号CLKを与え、こ
のANDゲート76出力をカウンタ71のクロック入力へ与え
る構成とすればよい。この構成により、転送信号φ発生
時には、カウンタ71へはクロック信号CLKは与えられ
ず、より確実にデータの転送を行なうことができる。

第10図はポインタブロックの具体的構成を示す図であ
り、各行に対応して４つのサブブロックP1〜P4が設けら
れる。サブブロックP1〜P4は同一構成を有する。第１行
に対応するカウンタサブブロックP1は、行方向に巡回シ
フト可能な４ビットのシフトレジスタP11〜P14から構成
される。このサブブロックP1におけるレジスタP1iは、
第１の記憶ブロック１における第１行のレジスタA1iの
うちどのレジスタ出力を選択して乗算器クロックへ送出
するかを選択し、かつ第２の記憶ブロック２の第１行の
どのレジスタ出力を選択して乗算器ブロック４へ伝送す
るかを選択するとともに、第３の記憶ブロック６に含ま
れるレジスタ出力のうちどのレジスタ出力を選択して加
算器ブロックへ伝達するかを決定する。

第１行のサブブロックP1において、各ポインタレジス
タP1iの出力はスイッチングトランジスタSW1iのゲート
に接続されるため、選択されるSW1iは第１の記憶ブロッ
クからのレジスタA1i出力と第２の記憶ブロックのレジ
スタB1i出力を受ける。第１の記憶ブロックのレジスタA
1iおよび第２の記憶ブロックの１行目のレジスタB1i
（ｉ＝１〜４）が対をなして選択され、乗算器ブロック
４へそこで乗算されるべきデータa1、b1として伝達され
る。この構成においては、各記憶ブロック1,2における
同一行および同一列に位置するレジスタ出力が乗算器ブ
ロックへ伝達される構成されるとなる。各ポインタレジ
スタはリセット信号RESETによりリセットされ、かつシ
フト信号SHIFTに応答してその記憶内容が１ビットずつ
行方向にシフトされる。ポインタサブブロックP1へ与え
られるシフト信号SHIFTは、制御信号発生回路７からの
クロック信号であり、したがって各クロック信号CLKの
立上がりごとにポインタレジスタP1iの内容が１ビット
ずつ行方向にシフトされる。他のサブブロックP2〜P4の
構成も同一である。すなわち、サブブロックP2からは、
第１および第２の記憶ブロック1,2の第２行目のレジス
タA2i,B2i（ｉ＝１〜４）が対をなして選択されてその
内容がスイッチSW21〜SW24を介して乗算器ブロック４へ
伝達される。第３のサブブロックP3においては、第１の
記憶ブロック１の第３行目のレジスタA3i,第２の記憶ブ
ロックの第３行目のレジスタB3iが対なして選択され、
そのレジスタ内容がスイッチSW31〜SW34を介して乗算器
ブロック４へ与えられる。第４のサブブロックP4は、第
１の記憶ブロック１および第２の記憶ブロック２の第４
行目のレジスタA41,B4iを選択して、その出力を乗算器
ブロック４へ与える。サブブロックP2〜P4からのポイン
タ出力は、第１のサブブロックP1と同様に、第３の記憶
ブロック６へも与えられる。各ブロックにおけるリセッ
ト信号およびシフト信号が与えられるタイミングは、第
１のサブブロックP1と同様であり、同様のシフト動作お
よびリセット動作を行なう。

また、上述のポインタの構成において、各ポインタレ
ジスタPijの内容はシフト信号SHIFTに応答して１ビット
ずつ行方向にシフトされるが、リセット信号RESETに応
答して各レジスタPijが次のようにセットされる。

Pij＝１、ｉ＝ｊ ＝0 i≠ｊ すなわち、ポインタブロックのリセット時において
は、４行４列のレジスタ構成において、対角線要素に対
応するレジスタPiiのみが“1"にセットされる。

第11図を参照して乗算器ブロックは、各行対応に設け
られた乗算器MPY1〜MPY4から構成される。乗算器MPY1は
ポインタブロック３（サブブロックP1）で選択された第
１行のデータa1とb1との乗算を行なう。この乗算結果m1
は加算器ブロック５へ出力される。乗算器MPY2は同様に
ポインタブロック（正確にはサブブロックP2）で選択さ
れた第２行の要素a2、b2を受け、乗算を行ない、その乗
算結果m2（＝a2・b2）を加算器ブロック５へ出力する。
同様に、乗算器MPY3は、ポインタブロック（サブブロッ
クP3で）で選択された第３行の行列要素a3、b3の積をと
り、その乗算結果m3を加算器ブロック５へ与え、乗算器
MPY4はポインタサブブロックP4で選択された行列要素a4
とb4出力とを受けて乗算し、この乗算結果m4を加算器ブ
ロック５へ伝達する。

第12図をを参照して、加算器ブロック５は、各行対応
に設けられた加算器ADD1〜ADD4から構成される。加算器
ADD1は、乗算器MPY1出力m1と第３の記憶ブロック６のポ
インタ（サブブロックP1）により選択された第１行のレ
ジスタ出力C1−out出力とを受けて加算し、この加算結
果C1−inを再び元の第３の記憶ブロック６の記憶素子へ
格納する。加算器ADD2は、乗算器MPY2の出力m2と第３の
記憶ブロック６の第２行の要素のうちポインタ（サブブ
ロックP2）により選択された出力c2−outとを加算し、
この加算結果C2−inを再び元の記憶素子へ格納する。加
算器ADD3は、乗算器MPU3の出力m3と第３の記憶ブロック
６の第３行の要素のうちポインタ（サブブロックP3）に
より選択されたレジスタ出力C3−out出力とを加算し、
この加算結果C3−inを再び選択された元の記憶素子へ書
込む。加算器ADD4は、乗算器MPY4の出力m4と第３の記憶
ブロック６の第４行の記憶素子出力のうちポインタ（サ
ブブロックP4）により選択された出力C4−out出力との
加算を行ない、この加算結果C4−inを再び第３の記憶ブ
ロック６の第４行の元の記憶素子へ格納する。

第13図を参照して、第３の記憶ブロック６の構成につ
いて説明する。第３の記憶ブロック６は、各行対応に設
けられたブロックC1〜C4から構成される。各ブロックC1
〜C4はそれぞれ同一の構成を有し、各ブロックは４つの
レジスタCijを有する。各レジスタCijの入出力部には、
ポインタブロック３からのポインタPij出力に応答して
オン状態となり、対応のレジスタCijの入力部を加算器
ブロック５の対応する加算器出力に結合するとともに、
レジスタCiの出力部を対応する加算器の入力部に結合す
るトランジスタスイッチTSijが設けられる。

各レジスタCijは、クロック信号CLKの立上がりに応答
してその内容を出力し、クロック信号CLKの立下がりに
応答して、与えられたデータを書込む。また各レジスタ
Cijは、リセット信号RESETの“H"レベルへの移行に応答
してリセットされ、各レジスタCijの内容がクリアされ
る。この構成において、各ブロックC1〜C4の各々はそれ
ぞれ対応する加算器ADD1〜ADD4とデータの授受を行な
う。

さらに、各ブロックC1〜C4に含まれるレジスタCijの
出力部には、転送信号φに応答してオン状態となり、第
２の記憶ブロックに含まれるレジスタBijへレジスタCij
内容を転送するトランジスタスイッチTR11〜TR44が設け
られる。これにより、１回目の乗算終了後、信号φに応
答して第３の記憶ブロックに記憶されている行列の乗算
結果が第２の記憶ブロックへすべて同時に並行して転送
される。

第２回目の行列の乗算時においては、第１の記憶ブロ
ックおよび第２の記憶ブロック２におけるシフトレジス
タシフト方向がそれぞれ入替えられる。すなわち、第１
回目の乗算時において第１の記憶ブロック１が行方向へ
シフト動作を行なった場合、第２の記憶ブロックは列方
向へのシフト動作を行ない、第２回目の行列乗算時にお
いては、第１の記憶ブロック１が列方向へのシフト動作
を行ない、第２の記憶ブロックが行方向へのシフト動作
を行なう。

第14図は、第２図ないし第13図に示される各ブロック
の接続構成を或る行に関して示した例である。第14図か
ら見られるように、第１の記憶ブロック１、第２の記憶
ブロック２はその記憶素子であるレジスタが行列状に配
列され、応じてポインタブロック３のポインタレジスタ
および第３の記憶ブロックの記憶レジスタCijが行列状
に配列されている。したがって、各ブロックにおける各
要素の結合性は極めて強い方向性を持っている。

したがって、この直交変換装置を構成する各ブロック
を同一半導体基板上に垂直方向にたとえばSOI技法によ
り積層して構成した場合、各要素間の垂直方向の対応が
容易に求めることができ、各回路ブロックを接続する配
線長を最短距離とすることができ、かつさらに積層構造
とすることにより高密度でコンパクトな直交変換装置を
実現することができる。

次に第２図ないし第14図を参照して、この発明の一実
施例である二次元離散データの直交変換装置の動作につ
いて説明する。ここで、第15図に動作波形図を示し、第
16A,第16B図に第１の記憶ブロックおよび第２の記憶ブ
ロックにおけるレジスタAijおよびBijの内容のシフト動
作を具体的に示し、以下の説明において第15図および第
16A,16B図も同様に参照される。

（１） 初期設定 まず、リセット信号RESETを“H"レベルに立上げる。
これによりマルチプレクサ12,13および12′はそれぞれ
新しく外部から与えられるデータを通過させることがで
きる状態となる。このとき、第１の記憶ブロックおよび
第２の記憶ブロックにおいていずれの方向からデータを
書込むかはこの変換装置に接続されるデータ書込装置等
との接続関係により適当に決められる。次に、計算すべ
き行列A,B、すなわち係数行例Ａおよびデータ行列Ｂの
要素に対応するデータa1〜a4、データb1〜b4の値を設定
し、クロック信号CLKに応答して第１の記憶ブロック
１、第２の記憶ブロック２の各レジスタAijおよびBijに
行列A,Bの対応する要素の値をセットする。このときデ
ータ書込時におけるシフトクロックは、第１図の構成に
おいては与えられてはいないが、たとえばマルチプレク
サを用いてクロック信号CLKをシフトクロックSHIFT R
（Ｃ）と切換えて与えることにより初期データ（計算さ
れるべきデータおよび係数）の書込みが行なわれる。こ
の初期状態の設定は、第16Aにおける初期値の状態で示
される。ここで第16A図において、点線より上の図は、
第２の記憶ブロックにおけるレジスタ内容の転送シフト
動作を示し、点線より下の図は、第１の記憶ブロックに
おけるレジスタの内容のシフト動作を示す。このとき係
数行列Ａは一定でありデータアレイのみを書込む構成と
してもよい。

今、リセット信号RESETは“H"レベルにあり、第３の
記憶ブロック６におけるレジスタCijおよび16進カウン
タ71はすべてクリアされており、この記憶内容およびカ
ウンタ値は０である。これと同時に、ポインタブロック
３に含まれるポインタレジスタPijは、その対角線要素
のみが、すなわちPiiのみが“H"レベルを出力するよう
にリセットされる。したがって、初期設定状態において
は、第16A図において初期値として示される状態が各レ
ジスタAij,Bijにセットされている。また、ポインタレ
ジスタPijがリセット信号RESETによりリセットされてい
るため、第16A図において数字の下にアンダラインを引
いて示されている部分の出力が選択される状態となって
いる。ここでまた、第16A図において、４行４列の構成
のうちｉ行ｊ例の位置は各レジスタAij,Bij表わしてお
り、各位置に示される数字（kl）は入力された行列A,B
のｋ行ｌ列の要素を表わしている。

（２） 乗算 リセット信号RESETを“L"レベルとし、クロック信号C
LKを動作させることにより、このクロック信号CLKに応
答して行列の乗算を行なう。ここで、先の初期データ書
込時において、クロック信号CLKに応答してデータを書
込むとして説明したが、この書込時に必要とされるクロ
ックはシフト動作を指定するクロック信号CLKと別のク
ロック信号を用いて行なってもよい。

まず、リセット信号RESETを“L"とする。これによ
り、マルチプレクサ12,13は外部データを受け付けず内
部データを巡回させる。一方、マルチプレクサ12′はリ
セット時と同様前段のシフトレジスタから与えられたデ
ータを通過させる。また、ポインタブロック３における
対角線上のポインタPii出力を受けるスイッチSWiiはす
べてオン状態となり、第１の記憶ブロックからの対角線
要素Aiiと第２の記憶ブロック２の対角線要素Biiとがそ
れぞれ出力され乗算器４へ与えられる。乗算器MPY1〜MP
Y4はそれぞれ与えられた行列要素の乗算を行なって加算
器ブロック５の各加算器ADD1〜ADDへ与える。加算器ブ
ロック５に含まれる第３の記憶ブロック６に含まれるレ
ジスタはポインタブロック３のレジスタ出力に応答して
Ciiの対角線部分が選択されているため、加算器ADD1〜A
DD4の出力は、 ADD1＝a11×b11＋c11 ADD2＝a22×b22＋c22 ADD3＝a33×b33＋c33 ADD4＝a44×b44＋c44 となる。クロック信号CLKが“L"へ立下がると、第３の
記憶ブロック６のレジスタCiiへ各対応の値が書込まれ
そこにラッチされる。このクロック信号の立下がりに応
答して16進カウンタ71のカウント値が１つ進み１とな
る。

第１の記憶ブロックへは行方向へのシフト信号SHIF
T Rが与えられており、第２の記憶ブロックは２へは列
方向へシフト信号SHIFT C′が与えられているとする。

再びブロック信号CLKが立上がると、この立上がりに
応答して第１の記憶ブロック１におけるレジスタAijの
内容が１ビットずつ行方向にシフトされる。同時に、ポ
インタブロック３に含まれるポインタレジスタPijの出
力が１ビットずつ行方向へシフトされる。この結果、第
１の記憶ブロック１におけるレジスタAijの記憶内容
は、第16A図に示す行列の２行１列の位置の行列の状態
となる。一方において、記憶ブロック２における記憶内
容は、そのシフト信号は16進カウンタ71のカウント数が
４となるごとに発生されるため、記憶ブロック２におけ
る行列Ｂの記憶内容は変化しない。したがって、このと
きの加算器ADD1〜ADD4の出力は、 ADD1＝a11×b12＋c12、 ADD2＝a22×b23＋c23、 ADD3＝a33×b34＋c34、 ADD4＝a44×b41＋c41 となる。クロック信号CLKが“L"に移行すると、これら
の加算結果はそれぞれポインタレジスタにより選択され
た第３の記憶ブロックのレジスタC12、C23、C34およびC
41にラッチされる。また、16進カウンタ71におけるカウ
ント値が１つ増分され２となる。

次に、クロック信号CLKが“H"へ移行すると、第１
の記憶ブロック１のレジスタAijの内容は１ビットずつ
行方向にシフトし、かつポインタレジスタPijの内容が
１ビットずつ行方向へシフトする。このとき、第２の記
憶ブロック２のレジスタBijの内容はまだシフトされ
ず、初期状態を保持している。この結果、ポインタレジ
スタPijにより選択されたレジスタAij,BijおよびCijが
それぞれステップで選択されたレジスタ方向と行方向
に隣接するレジスタとなる。したがって、加算器ADDi出
力は、 ADD1＝a11×b13＋c13、 ADD2＝a22×b24＋c24、 ADD3＝a33×b31＋c31、 ADD4＝a44×b42＋c42 となる。クロック信号CLKが“L"に移行すると、この加
算器ADDi出力がそれぞれ第３の記憶ブロック６における
レジスタのうち、ポインタレジスタPijにより選択され
ているレジスタC13、C14、C31、C42にラッチされる。16
進カウンタ71のカウント値はこのクロック信号CLKの
“L"への立下がりに応答してそのカウント値が３とな
る。

クロック信号CLKが“H"となると、上述のステップ
と同様にして、第１の記憶ブロック１のレジスタAijの
内容は第16図のの下部に示される状態となる。すなわ
ち、このクロック信号CLKの立上がりに応答して、各レ
ジスタAijの内容が１ビットずつ行方向にシフトされ
る。同様に、ポインタレジスタPij出力も１ビットずつ
行方向へシフトされる。このとき、まだ16進カウンタ71
のカウント値は３であるため、第２の記憶ブロック２に
おけるレジスタBijの内容は変化しない。したがって、
加算器ADDi出力は、 ADD1＝a11×b14＋c14、 ADD2＝a22×b21＋c21、 ADD3＝a33×b32＋c32、 ADD4＝a44×b43＋c43 となる。クロック信号CLKが“L"に移行すると、これら
の加算器ADDiの出力がそれぞれポインタレジスタにより
選択されたレジスタC14、C21、C32、C43へ書込まれ、そ
こでラッチされる。また、クロック信号CLKの立下がり
に応答して16進カウンタ71のカウント値が１つ増分され
４となる。

クロック信号CLKが“H"へ移行すると、第１の記憶
ブロック１のシフト信号はインバータ73およびANDゲー
ト74の働きにより与えられず、その記憶内容はシフトし
ない。一方、第２の記憶ブロック２に対するシフト信号
SHIFTはクロック信号CLKの立上がりに応答してORゲート
72出力により発生される。これにより、記憶ブロック２
におけるレジスタBijの内容が列方向に１ビットずつシ
フトされる。ポインタブロック３に与えられるシフト信
号SHIFTは、クロック信号CLKであり、その内容は１ビッ
トずつ行方向にシフトされる。この結果、レジスタAij,
BijおよびポインタレジスタPijの内容は第16A図の側
部に示す状態となり、加算器ADDi出力は、 ADD1＝a12×b21＋c11、 ADD2＝a23×b32＋c22、 ADD3＝a34×b43＋c33、 ADD4＝a41×b14＋c44、 となる。クロック信号CLKが“L"に移行すると、これら
の加算器ADDi出力がそれぞれポインタレジスタPijによ
り選択されている記憶レジスタC11、C22、C33、C44にそ
れぞれラッチされる。また同時に16進カウンタ71のカウ
ント値が５となる。

以下、上述のステップを繰返し、15回クロック信号CL
Kを変化させることにより、16回目のクロック信号CLKが
立下がった時点において、第３の記憶ブロックのレジス
タCijには、 がラッチされている。したがって、第３の記憶ブロック
６においては、正方行列Ａと正方行列Ｂの乗算結果
［Ａ］・［Ｂ］がラッチされていることになる。

次に、16回目のクロック信号CLKの立下がりに応答し
て、転送信号φが発生され、応じてフリップフロップ８
から“H"へ立上がる信号が発生される。

同時にこの転送信号φの発生に応答して、シフト信号
SHIFT R（Ｃ）がシフト信号SHIFT C（Ｒ）に切換えられ
る。16回目のクロック信号CLKの立下がり時には第３の
記憶ブロック６には、［Ａ］・［Ｂ］の乗算結果が格納
されている。二次元に配列されたデータの直交変換を施
すためには、［Ａ］［Ｂ］［Ａ］を行なう必要がある。
このため、第３の記憶ブロック６に格納されている
［Ａ］［Ｂ］＝［Ｄ］を第２の記憶ブロック２へ転送
し、再び上述のような乗算を行なう。このために、第１
の記憶ブロック１および第２の記憶ブロック２のシフト
方向を切換える。

ここで、トランジスタTR11〜TR44を用いてレジスタC1
1〜C44の内容を第２の記憶ブロック２へ同時に並行して
転送している。しかしながら、これに代えて、第３の記
憶ブロック６のレジスタC11〜C44の入力部にトランジス
タTR11〜TR44を設け、転送信号φに応答してレジスタC1
1〜C44に乗算結果を書込まずに直接第２の記憶ブロック
２へ転送する構成としてもよい。この場合、転送信号φ
の発生タイミングを第15図のタイミング図で示されるタ
イミングより半クロックサイクル早くすることができ
る。また、転送信号φによるデータの転送後は、レジス
タCijの内容はすべてリセットされる。これは、たとえ
ばリセット信号RESETと転送信号φのOR結果を各レジス
タCijのリセット入力へ与えることにより実現される。

また、言うまでもないが、記憶ブロック１および記憶
ブロック２におけるシフト動作を与えるクロック信号CL
Kは、演算ブロック4,5における演算動作速度を充分保証
するように各演算ブロック4,5の動作を与える速度より
充分に遅い値に設定される。

今、乗算の結果得られた行例［Ａ］［Ｂ］を［Ｄ］と
定義する。この場合、次に行なわれるべき乗算は［Ｄ］
［Ａ］である。

したがって、転送信号φの発生に応答してマルチプレ
クサ9a,9bからは、そのシフト信号が切換えられて出力
される。すなわち、第１の記憶ブロック１においては行
方向へシフト動作を行なうために、シフト信号SHIFT R
が与えられていたが、これに代えて列方向のシフト信号
SHIFT Cが与えられる。一方、第２の記憶ブロック２に
おいては、シフト方向が列方向から行方向へと切換えら
れる。したがって、この場合、シフト信号SHIFTCがシフ
ト信号SHIFTRへ切換えられる。第３の記憶ブロックから
第２の記憶ブロック２へのデータ転送は第２の記憶ブロ
ック２に含まれる２入力マルチプレクサ12′を介して行
なわれる。この場合、マルチプレクサ12′へ与えられる
制御信号は第７図の構成からも明らかなように、転送信
号φが“H"に立上がっている間は、マルチプレクサ12′
は第３の記憶ブロックからのデータを転送する。

この状態で再び前述の動作が繰返される。但しこの場
合、各記憶ブロック1,2においてはそのシフト方向は行
および列方向が入替わっている。

１回目の行列乗算に伴うシフト動作完了後に行なわれ
る転送動作完了後は第16B図に示される初期状態となっ
ている。各レジスタAij,Bijへ与えられるデータが確定
すると、すなわち信号φが立下がると、それらに対し各
乗算および演算が行なわれる。すなわち２回目の初期状
態においては、各記憶ブロック1,2および第３の記憶ブ
ロック６における対角線要素Aii,BiiおよびCiiが選択さ
れているため加算器ADD1〜ADD4の出力は、 ADD1＝a11×d11＋c11 ADD2＝a22×d22＋c22 ADD3＝a33×d33＋c33、 ADD4＝a44×d44＋c44 となる。ここで第３の記憶ブロック６の内容はすべてリ
セットされているため、c_ijはすべて“0"である。すな
わち、17回目のクロック信号の立上がり時には、第16A
図における最終状態のポインタレジスタPij出力が、ク
ロック信号CLKの立上がりに応答して１ビットずつシフ
トされその対角線要素のみが選択状態となっている。し
たがってこの対角線要素のみに対する乗算が行なわれ、
上述の乗算結果が出力される。ここで、上述のポインタ
ブロック４の外部からのリセットは行なわれず、また各
記憶レジスタの記憶内容のシフト動作が行なわれない。
なぜなら、17回目のクロック信号の立上がり時において
は、カウンタ71出力は“16"であり、第１の記憶ブロッ
ク１におけるシフト動作は行なわれないからである。こ
れはたとえば転送信号φをORゲート72へ与えることによ
り容易に実現される。一方、第２の記憶ブロック２にお
いては、その入力部に与えられた乗算結果データが各レ
ジスタの出力へクロック信号CLKの立上がりに応答して
現われることになり、このデータがそれぞれクロック信
号の“H"の立上がりに応答してポインタブロックのポイ
ンタ値により選択され、上述の加算が行なわれる。

次に、クロック信号CLKが“L"レベルへ立下がると、
乗算結果が第３の記憶ブロック６の対角線要素のレジス
タCijへ格納される。また、16進カウンタ71のカウント
値が１増分される。次に、クロック信号CLKが“H"レベ
ルに立上がると、第１の記憶ブロックにおけるレジスタ
Aij内容が１ビットずつ列方向にシフトされる。同時に
応じてポインタブロック４のポインタPijの出力は１ビ
ットずつ行方向にシフトする。このクロック信号の立上
がりに応答して、選択されたレジスタAij,Bijの乗算が
行なわれ、かつ第３の記憶ブロックの対応するレジスタ
C12、C23、C34、C41が選択され、その内容と乗算結果と
が加算され、クロック信号CLKの立下がりに応答して各
レジスタに書込まれる。この結果、各レジスタCijに
は、 C12＝a22×d12＋c12 C23＝a33×d23＋c23 C34＝a44×d34＋c34 C41＝a11×d41＋c41 が格納される。クロック信号CLKが“L"へ立下がると、
応じて16進カウンタ71のカウント値が１増分され、２と
なる。

次にクロック信号CLKが“H"へ移行すると、応じて第
１の記憶ブロック１のレジスタAijの内容は１ビットず
つ列方向にシフトしかつポインタレジスタPijの内容も
１ビットずつ行方向へシフトする。このとき、第２の記
憶ブロック２のレジスタBijの内容はシフトされず初期
状態を維持している。この結果、ポインタレジスタPij
により選択されたレジスタAij,BijおよびCijがそれぞれ
ステップ２で選択されたレジスタと列または行方向に隣
接するレジスタとなる。したがって、各レジスタC13、C
24、C31およびC42には、 C13＝a33×d13＋c13 C24＝a44×d24＋c24 C31＝a11×d31＋c31、 C41＝a22×d42＋c42、 が格納される。この格納動作はクロック信号CLKの立下
がりと同期して行なわれ、クロック信号CLKの立下がり
に応答してカウンタ71のカウント値も１増分され３とな
る。

次にクロック信号CLKが“H"へ立上がると、ポインタ
レジスタPij出力が１ビットずつ行方向へシフトされ、
かつ第１の記憶ブロック１のレジスタAijの内容が１ビ
ットずつ列方向にシフトされる。次にクロック信号CLK
が“H"に立上がると、第１の記憶ブロック１のレジスタ
Aijの内容が第16B図の下部に示す状態に移行する。す
なわち、前のステップにおけるレジスタ内容が１ビット
ずつ列方向にシフトされるとともに、ポインタレジスタ
Pijの出力も１ビットずつ行方向へシフトされる。この
とき、まだ16進カウンタ71のカウンタ値は３であるた
め、第２の記憶ブロック２におけるレジスタBijの内容
は変化しない。したがって、ポインタレジスタPijによ
り選択された第３の記憶ブロック６に含まれるレジスタ
C14、C21、C32およびC33C43が選択され、その内容が読
出されるとともに、加算器ADD1〜ADD4における加算結果
が格納される。この結果、各レジスタC14、C21、C32お
よびC43へは、 C14＝a44×d14＋c14 C21＝a11×d21＋c21、 C32＝a22×d32＋c32、 C43＝a33×d43＋c43、 となる。16進カウンタ71のカウント値はクロック信号CL
Kの“L"レベルへの立下がりに応答して１増分され、４
となる。

次にクロック信号CLKは“H"へ移行すると、第１の記
憶ブロック１へのシフト信号は与えられないため、その
記憶内容はシフトしない。一方、第２の記憶ブロック２
に対するシフト信号SHIFT Rは、クロック信号CLKの立上
がりに応答してORゲート72出力に発生され、記憶ブロッ
ク２におけるレジスタBijの内容が行方向に１ビットず
つシフトされる。ポインタブロック３へのシフト信号SH
IFTはクロック信号CLKに応答して発生され、その内容は
１ビットずつ行方向にシフトされる。この結果、レジス
タAij,BijおよびポインタレジスタPijの内容は第16B図
に示す状態となる。この結果、加算器ADDiの出力は、 ADD1＝a41×d14＋c11、 ADD2＝a12×d21＋c22、 ADD3＝a23×d32＋c33、 ADD4＝a34×d43＋c44、 となる。各加算器ADD1〜ADD4の出力は、クロック信号CL
Kの“L"レベルへの移行に応答して第３の記憶ブロック
６に含まれるレジスタC11、C22、C33およびC44にそれぞ
れラッチされるとともに、16進カウンタ71のカウント値
が１増分されて、５となる。

以下、上述のステップを繰返すことにより、４クロッ
クごとに、第３の記憶ブロックに含まれるレジスタCij
は繰返し選択され、前の既に記憶している結果と加算
し、乗算結果を記憶する。この結果、新たな２回目の乗
算時において15回クロック信号CLKを変化させることに
より、16回目のクロック信号CLKが立下がった時点にお
いて、第３の記憶ブロックのレジスタCijには、 但し１≦i,k,j≦４ がラッチされている。したがって、第３の記憶ブロック
６においては、正方行列Ｄと正方行列Ａの乗算［Ｄ］・
［Ａ］が格納されていることになる。

したがって、上述の結果、第３の記憶ブロック６にお
いては、二次元に配列されたデータ行列［Ｂ］を直交変
換用係数行列［Ａ］で直交変換した結果が格納されてい
ることになる。

なお上述の動作において行方向および列方向へのシフ
ト動作を逆転させれば、その演算順序を上述の演算順序
と変化させることができ、この場合においても同様に直
交変換を行なうことが可能である。

さらに、上記実施例においては、直交変換用の正方行
列および二次元に配列されたデータとして、正方格子状
のデータからなる４×４の正方行列と４×４の直交変換
用正方行列を一例として説明したが、用いられるデータ
行列および直交変換用変換行列としては、４×４の構成
に限定されず、他の一般にｎ×ｎの正方行列に適用可能
である。この場合、カウンタ出力はｎ×ｎ進のカウンタ
となり、各シフトタイミングを与えるシフト信号SHIFT
には、ｎ、2n、…となるカウント出力が用いられる。

なお上述の構成において、各レジスタに格納されるデ
ータは１ビットに限定されず複数ビット構成であっても
よい。この場合、各信号線はｎビット幅の信号線とな
る。

［発明の効果］ 以上のようにこの発明によれば、直交変換用係数行列
を記憶する第１の記憶手段とデータ行列を記憶する第２
記憶手段と乗算結果を格納する第３の記憶手段とを設
け、ポインタ手段を用いて第1,第２および第３の記憶手
段の記憶素子を選択してデータと係数との乗算および加
算を行なった後乗算結果を第３の記憶手段の選択された
記憶素子へ書込み、第１回目の行列乗算の完了後、第３
の記憶手段内容を第２の記憶手段へ転送し、第１および
第２の記憶手段のシフト方向を変えて、再び行列乗算を
行なうように構成している。したがって、正方行列状に
配列された二次元データの直交変換を高速で行なうこと
のできるコンパクトな構成の直交変換装置を得ることが
できる。

さらに、第1,第２および第３の記憶手段が正方行列状
に配列された記憶素子を有し、かつポインタ手段を同一
の正方行列状に配列されたポインタレジスタを用いて構
成した場合、各手段の垂直方向における結合性が強いた
め、記憶手段ブロック、ポインタ手段ブロック、加算手
段ブロックおよび乗算手段ブロックを半導体基板上に垂
直方向に積層した場合、最短の配線長かつ最少の配線数
で装置を実現することができ、高密度化かつ高集積化さ
れた直交変換装置を得ることが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である直交変換装置の全体
の構成を概略的に示す図である。第２図はこの発明の一
実施例である直交変換装置において用いられる係数行列
を記憶するための記憶ブロックの構成の一例を具体的に
示す図である。第３図はこの発明の直交変換装置におい
て用いられるデータ行列を記憶するブロックの構成を概
略的に示す図である。第４図は第２図および第３図に示
される行方向および列方向にシフト動作可能なレジスタ
の構成の一例を具体的に示す図である。第５図は２入力
マルチプレクサの構成の一例を示す図である。第６図は
第３図に示される記憶ブロックに含まれる３入力マルチ
プレクサのおよびセレクト信号発生用デコーダ部の構成
の一例を示す図である。第７図は第３図に示される２入
力マルチプレクサの具体的構成およびセレクタ信号を発
生するためのデコーダ部の構成の一例を示す図である。
第８図は第２図および第３図に示されるシフト信号を切
換えるための構成を概略的に示す図である。第９図はこ
の発明の他の実施例である転送信号発生回路の一例を示
す図である。第10図はこの発明の一実施例である直交変
換装置において用いられる位置情報発生用のポインタブ
ロックの構成を具体的に示す図である。第11図はこの発
明による直交変換装置の乗算器ブロックの構成を示す図
である。第12図はこの発明による直交変換装置において
用いられる加算器ブロックの構成を示す図である。第13
図はこの発明による直交変換装置の乗算結果格納用の記
憶ブロックの構成を具体的に示す図である。第14図はこ
の発明による直交変換装置の或る１行に関連する構成を
示す図である。第15図はこの発明による直交変換装置の
動作を示す波形図である。第16A図および第16B図はこの
発明による直交変換装置における係数行列記憶ブロック
およびデータ行列記憶ブロックにおける各記憶素子の内
容のシフト動作を示す図である。 図において、１は係数行列記憶用の第１の記憶ブロッ
ク、２はデータ行列記憶用の第２の記憶ブロック、３は
位置情報発生用ポインタブロック、４は乗算器ブロッ
ク、５は加算器ブロック、６は乗算結果を格納する第３
の記憶ブロック、７は制御信号発生回路、８はフリップ
フロップ、9a,9bは第１および第２の記憶ブロックにお
けるシフト信号を切換えるためのマルチプレクサ、10は
第１および第２の記憶ブロックにおける行および列セレ
クト信号を発生するためのデコーダ、12,12′は２入力
マルチプレクサ、13は３入力マルチプレクサ、８はフリ
ップフロップ、Aij（i,j＝１〜４）は第１の記憶ブロッ
クの記憶素子であるシフト動作可能なレジスタ、Bij
（i,j＝１〜４）は第２の記憶ブロックにおけるシフト
動作可能な記憶素子であるレジスタ、Cij（i,j＝１〜
４）は第３の記憶ブロックにおける記憶素子であるレジ
スタ、Pij（i,j＝１〜４）はポインタブロックに含まれ
るシフト動作可能なポインタレジスタ、MPYi（ｉ＝１〜
４）は乗算器、ADDi（ｉ＝１〜４）は加算器、TSij（i,
j＝１〜４）は第３の記憶ブロックにおけるレジスタへ
の入出力を格納するためのトランジスタスイッチ、SWij
（i,j＝１〜４）は第１の記憶ブロックおよび第２の記
憶ブロックのレジスタを選択するためのスイッチ、TRij
（i,j＝１〜４）の第３の記憶ブロックの記憶素子の格
納されているデータを第２の記憶ブロックへ転送するた
めのスイッチである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ｎ行ｎ列（n:自然数）の正方行列状に配列
   されたデータの直交変換を行なうための装置であって、 前記直交変換を行なうための予め定められたｎ行ｎ列の
   係数行列の各要素を１対１対応で記憶する複数の記憶素
   子からなる第１の記憶手段、 各々が、前記行列状に配列されたデータを１対１対応で
   記憶する複数の記憶素子からなる第２の記憶手段、 前記第２の記憶手段に記憶されたデータ行列と前記第１
   の記憶手段に記憶された係数行列との乗算結果を記憶す
   る複数の記憶素子からなる第３の記憶手段、前記乗算結
   果はｎ行ｎ列の正方行列を行列を与えかつ前記第３の記
   憶手段の各記憶素子は前記乗算結果を１対１に格納し、 前記第１の記憶手段に含まれる記憶素子のうち、前記係
   数行列のｉ行ｋ列（１≦ｉ≦n,1≦ｋ≦ｎ）の位置の要
   素を記憶する記憶素子の位置情報、前記第２の記憶手段
   に含まれる記憶素子のうち前記配列データ行列のｋ行ｌ
   列（１≦ｋ≦n,1≦ｌ≦ｎ）の要素を記憶する記憶素子
   位置情報および前記第３の記憶手段に含まれる記憶素子
   のうち前記乗算結果行列のｉ行ｌ列の要素を記憶する記
   憶素子の位置情報を発生するポインタ手段、 前記ポインタ手段から発生された位置情報に応答して、
   前記第１および第２の記憶手段内の指定された記憶素子
   のデータを読出して乗算する手段、 前記第３の記憶手段内の前記ポインタ手段により指定さ
   れた記憶素子の情報を読出し、前記乗算手段からの乗算
   結果と前記読出したデータとを加算するとともに該加算
   結果を前記読出したデータを記憶している元の記憶素子
   へ書込む手段、 前記乗算結果データを１対１で前記第２の記憶手段の各
   記憶素子へ書込むように、前記第３の記憶手段に記憶さ
   れている乗算結果データをすべて同時に前記第２の記憶
   手段へ転送する手段を備える、二次元離散データ直交変
   換用集積回路装置。