JP2013062736A - 信号送受信回路 - Google Patents

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Abstract

【課題】同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保するのは困難であること。
【解決手段】符号語生成部は、入力されたワードに誤り検出訂正符号を付加して符合語を生成する。変換部は、生成された複数の符号語を、ワードと同じビット数の情報ビットと誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、ビット列単位で、ビット列の情報ビットを第１の信号線群に出力するとともに符号ビットを第２の信号線群に出力する。変換部は、上記ビット列への分割では、同じ符号語の複数のビットが第１および第２の信号線群の範囲または第１および第２の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが第２の信号線群のそれぞれ異なる信号線に出力されるという条件を満たすように分割を行う。
【選択図】図１

Description

本発明は、複数の信号線で互いに接続される信号送信回路と信号受信回路とから構成される信号送受信回路に関し、特にデータに誤り検出訂正符号を付加して送受信する信号送受信回路に関する。
データを送受信する信号送受信回路において、信号送信側がデータに誤り検出訂正符号を付加して送信し、信号受信側が誤り検出訂正符号を用いて受信データの誤りを検出し訂正することが行われている（例えば特許文献１参照）。
図２３は、信号送受信回路において送受信される信号のフォーマットの一例を示す。この例では、４ビット構成の各ワード毎に、３ビットのＥＣＣ（Error Check and Correct）符号を付加して合計７ビットの符号語を生成し、各符号語を７本の信号線を用いて符号語単位で送受信する。この場合、ＥＣＣ符号として例えばハミング符号を用いると、ワード中の１ビット誤りを訂正することができる。
他方、映像信号にデジタル音声信号を多重化してシリアル伝送を行う映像信号送信装置において、デジタル音声信号の所定のデータ数毎に誤り検出訂正符号を付加した後に、ビットの並べ換えを行う技術が提案されている（例えば特許文献２参照）。具体的には、特許文献２に記載の映像信号送信装置は、ｍ×ｎのセルを持ったメモリに順番に行方向に１ビットずつ書き込みを行った後、読み出しを列方向に変えて読み出している。
特公昭６２−５０１０４７号公報 特開平５−２１９４８８号公報
ＬＳＩ間等でデータを伝送する場合、ソフトエラーの確率よりも同時スイッチングノイズに起因して発生するエラーの確率が高くなる。同時スイッチングノイズは、多数のドライバが同一の論理方向（例えば０→１の方向）に同時にスイッチングする時に電源ラインに発生するノイズである。電源ラインに同時スイッチングノイズが発生すると、その電源ラインから電力の供給を受けている複数の信号線に同時にエラーが発生する可能性がある。このため、図２３の信号フォーマットのように、各ワードに誤り検出訂正符号を付加して符号語を生成し、符号語単位で伝送を行う信号送受信回路は、同時スイッチングノイズが発生すると同じ符号語に２ビット以上の訂正不可能なエラーが発生する確率が高くなる。
他方、特許文献２に記載されるように、一定個数の符号語毎に、ｍ×ｎのセルを持ったメモリに順番に行方向に１ビットずつ書き込みを行った後、読み出しを列方向に変えて読み出す場合、ｍとｎを符号語のビット数に等しく設定すると、図２３の信号フォーマットを図２４の信号フォーマットに変換して伝送することができる。図２４の信号フォーマットでは、全ての符号語において、或るタイミングで伝送されるビット数は１ビットになるため、同時スイッチングノイズが発生して信号線上の全ビットにエラーが発生したとしても、それぞれの符号語では高々１ビットのエラーになる。このため、全ての符号語で誤り訂正が可能になる。しかしながら、図２４の信号フォーマットでは、同じ符号語の全ビットが同じ信号線を通じて伝送される。このため、信号線毎に設けられている入出力バッファアンプの経年変化による性能劣化などが原因で何れか１つの信号線にエラーが多発すると、同じ符号語に２ビット以上の訂正不可能なエラーが発生する可能性が高くなる。
本発明の目的は、上述したような課題、すなわち、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保するのは困難である、という課題を解決する信号送受信回路を提供することにある。
本発明の一形態にかかる信号送受信回路は、
第１および第２の信号線群によって互いに接続される信号送信回路と信号受信回路とを備え、
上記信号送信回路は、
入力されたワードに誤り検出訂正符号を付加して符合語を生成する符号語生成部と、
上記符号語生成部により生成された複数の符号語を、上記ワードと同じビット数の情報ビットと上記誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、上記ビット列単位で、上記ビット列の情報ビットを上記第１の信号線群に出力するとともに符号ビットを上記第２の信号線群に出力し、上記ビット列への分割では、同じ符号語の複数のビットが上記第１および第２の信号線群の範囲または上記第１および第２の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが上記第２の信号線群のそれぞれ異なる信号線に出力されるという条件を満たすように分割を行う変換部とを有し、
上記信号受信回路は、
上記第１および第２の信号線群から受信した複数の上記ビット列を並べ換えて、上記ワードに上記誤り検出訂正符号が付加された上記符号語を再構成する逆変換部と、
上記逆変換部により再構成された符号語に含まれる上記誤り訂正符号を用いて上記ワードの誤り訂正を行い、ワード単位で外部に出力する誤り訂正部とを有する、
といった構成を採る。
本発明は上述したような構成を有するため、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することが可能になる。
本発明の第１の実施形態にかかる信号送受信回路のブロック図である。 本発明の第２の実施形態にかかる信号送信回路のブロック図である。 本発明の第２の実施形態にかかる信号送信回路に入力される信号のフォーマットを示す図である。 本発明の第２の実施形態にかかる信号送信回路から出力される信号のフォーマットを示す図である。 本発明の第３の実施形態にかかる信号受信回路のブロック図である。 本発明の第４の実施形態にかかる信号送信回路のブロック図である。 本発明の第４の実施形態にかかる信号送信回路の動作説明図である。 本発明の第４の実施形態にかかる信号送信回路から出力される信号のフォーマットを示す図である。 本発明の第５の実施形態にかかる信号受信回路のブロック図である。 本発明の第６の実施形態にかかる信号送信回路のブロック図である。 本発明の第６の実施形態にかかる信号送信回路から出力される信号のフォーマットを示す図である。 本発明の第７の実施形態にかかる信号受信回路のブロック図である。 本発明の第８の実施形態にかかる信号送信回路のブロック図である。 本発明の第８の実施形態にかかる信号送信回路の動作説明図である。 本発明の第８の実施形態にかかる信号送信回路から出力される信号のフォーマットを示す図である。 本発明の第９の実施形態にかかる信号受信回路のブロック図である。 本発明の第１０の実施形態にかかる信号送信回路のブロック図である。 本発明の第１０の実施形態にかかる信号送信回路の動作説明図である。 本発明の第１０の実施形態にかかる信号送信回路から出力される信号のフォーマットを示す図である。 本発明の第１１の実施形態にかかる信号受信回路のブロック図である。 本発明の第１２の実施形態にかかる信号送受信回路のブロック図である。 本発明の第１３の実施形態にかかる信号送受信回路のブロック図である。 本発明に関連する信号受信回路から出力される信号のフォーマットを示す図である。 本発明に関連する信号受信回路から出力される信号のフォーマットを示す図である。
次に本発明の実施の形態について図面を参照して詳細に説明する。
[第１の実施形態]
図１を参照すると、本発明の第１の実施形態にかかる信号送受信回路１００は、信号送信回路１１０と、この信号送信回路１１０に信号線群１３０を通じて接続される信号受信回路１２０とから構成される。信号線群１３０は、複数の信号線により構成される。信号線群１３０は、情報ビットの伝送に使用する信号線群１３１と、誤り検出訂正符号の伝送に使用する信号線群１３２とに分けられている。
信号送信回路１１０は、入力されたワードに誤り検出訂正符号を付加して符合語を生成する機能と、生成した複数の符号語を、それと同数かつ同ビット数の複数のビット列に分割し、信号線群１３０を介して信号受信回路１２０に送信する機能とを有している。その際、信号送信回路１１０は、同じ符号語の複数のビットが信号線群１３０のうちの特定の信号線群に同一のタイミングで並列に出力されず、且つ、同じ符号語の誤り検出訂正符号の各ビットが信号線群１３２のそれぞれ異なる信号線に出力されるようにする。
ここで、特定の信号線群とは、信号線を駆動する駆動回路の電源が同じ信号線の集まりを意味する。従って、単一電源の場合には、信号線群１３０全体が１つの特定の信号線群になる。また、信号線群１３１と信号線群１３２とがそれぞれ異なる電源で駆動される駆動回路につながっている場合には、信号線群１３１と信号線群１３２のそれぞれが１つの特定の信号線群となる。さらに、信号線群１３１中に、或る電源で駆動される駆動回路につながる信号線群と別の電源で駆動される駆動回路につながる信号線群とが存在する場合、信号線群１３１中の同じ電源で駆動される駆動回路につながる信号線どうしが１つの特定の信号線群となる。一般にＬＳＩ、ＦＰＧＡにおいては、信号出力の際の電源ノイズはＬＳＩ／ＦＰＧＡのチップ上の電源配線から決まる電源供給の単位、いわゆる電源バンク（Ｂａｎｋ）単位にほぼ独立に発生する。従って異なる電源バンク間では同時スイッチングノイズを考慮する必要はない。
本実施形態の信号送信回路１１０は、符号語生成部１１１と変換部１１２とを有する。
符号語生成部１１１は、入力されたワードに誤り検出訂正符号を付加して符合語を生成する機能を有する。
変換部１１２は、符号語生成部１１１により生成された複数の符号語を、ワードと同じビット数の情報ビットと誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、信号線群１３０にビット列単位で出力する機能を有する。変換部１１２は、ビット列の情報ビットを信号線群１３１に出力し、当該ビット列の符号ビットを信号線群１３２に出力する。また変換部１１２は、上記のビット列への分割では、同じ符号語の複数のビット（好ましくは、同じ符号語の任意の２ビット）が信号線群１３０の範囲または信号線群１３０を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが信号線群１３２のそれぞれ異なる信号線に出力されるという条件を満たすようにする。
信号受信回路１２０は、信号線群１３０を介して信号送信回路１１０から複数のビット列を受信し、元のワードの単位で外部に出力する機能を有する。本実施形態では、信号受信回路１２０は、逆変換部１２１と誤り訂正部１２２とを有する。
逆変換部１２１は、信号線群１３０から受信した複数のビット列を並べ換えて、ワードに誤り検出訂正符号が付加された符号語を再構成する機能を有する。
誤り訂正部１２２は、逆変換部１２１により再構成された符号語に含まれる誤り訂正符号を用いてワードの誤り訂正を行い、ワード単位で外部に出力する機能を有する。
本実施形態では、誤り検出訂正符号として、ハミング符号あるいは拡張ハミング符号を用いることができる。この場合の必要ビット数は以下の通りである。
ワードのビット数 ハミング符号 拡張ハミング符号
４ビット ３ビット ４ビット
８ビット ４ビット ５ビット
１６ビット ５ビット ６ビット
３２ビット ６ビット ７ビット
６４ビット ７ビット ８ビット
また本実施形態では、誤り検出訂正符号として、多ビット訂正が可能は符号（例えばＢＣＨ符号）やブロック訂正が可能な符号（例えばリードソロモン（Read-Solomon）符号）を用いることができる。
次に本実施形態の動作を説明する。
信号送信回路１１０の符号語生成部１１１は、外部からワードが順に入力されると、入力されたワードに誤り検出訂正符号を付加した符号語を生成し、変換部１１２に出力する。変換部１１２は、変換部１１２によって生成された複数の符号語を、ワードと同じビット数の情報ビットと誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、信号線群１３０にビット列単位で出力する。このとき変換部１１２は、ビット列の情報ビットを信号線群１３１に出力すると共に当該ビット列の符号ビットを信号線群１３２に出力する。また変換部１１２は、複数の符号語の複数のビット列への分割では、同じ符号語の複数のビット（好ましくは、同じ符号語の任意の２ビット）が信号線群１３０の範囲または信号線群１３０を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが信号線群１３２のそれぞれ異なる信号線に出力されるという条件を満たすように分割を行う。
他方、信号受信回路１２０の逆変換部１２１は、信号線群１３０から受信した複数のビット列を並べ換えて元の符号語を再構成し、誤り訂正部１２２に出力する。誤り訂正部１２２は、逆変換部１２１により再構成された符号語に含まれる誤り訂正符号を用いてワードの誤り訂正を行い、ワード単位で外部に出力する。
このように本実施形態にかかる信号送受信回路１００によれば、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することが可能になる。その理由は、同じ符号語の複数のビットが信号線群１３０のうちの特定の信号線群、すなわち信号線を駆動する駆動回路の電源が同じ複数の信号線に、同一のタイミングで出力されないため、同時スイッチングエラーが発生しても同じ符号語の複数のビットにエラーが発生する確率が低下するためである。また、同じ符号語の誤り検出訂正符号の各ビットが同じ一つの信号線に出力されないため、特定の信号線上に多発エラーが発生しても同じ符号語の誤り検出訂正符号の複数のビットにエラーが発生する確率が低下するためである。
[第２の実施形態]
図２を参照すると、本発明の第２の実施形態にかかる信号送信回路２１０は、符号語生成部２１１と変換部２１２とを有する。以下、ワードのビット数が４ビット、誤り検出訂正符号のビット数が３ビットのハミング符号を例にして、各部の構成を説明する。
符号語生成部２１１は、クロックに同期してワードを構成する４ビットを入力し、この４ビットから周知の方法によって３ビットの誤り検出訂正符号を生成し、入力されたワードを構成する４ビットa1,a2,a3,a4と、上記生成した誤り検出訂正符号の３ビットc1,c2,c3との合計７ビットから構成される符号語を変換部２１２に出力する。
変換部２１２は、複数のセルから構成されるＦＦアレイ２１３を有する。各セルは、一つのフリップフロップで構成される。以下、紙面の横方向を行、縦方向を列と定義し、ｉ行目のｊ列目のセルをＣi,jと表記する。ＦＦアレイ２１３は、１行目に１個のセルＣ1,1が配列され、２行目に２個のセルＣ2,1、Ｃ2,2が配置され、以下、１行ずつ下がる毎にセルの個数が１つずつ増加し、最後の７行目には７個のセルＣ7,1、Ｃ7,2、Ｃ7,3、Ｃ7,4、Ｃ7,5、Ｃ7,6、Ｃ7,7が配置されている。変換部２１２は、クロックに同期して符号語の各ビットを入力する。変換部２１２に入力された符号語の各ビットは、ＦＦアレイ２１３の各行の１列目のセルＣ1,1、Ｃ2,1、Ｃ3,1、Ｃ4,1、Ｃ5,1、Ｃ6,1、Ｃ7,1に入力される。このとき、各セルが保持していたビット情報は１つ後ろの列のセルに移動し、最後尾の列のセルＣ1,1、Ｃ2,2、Ｃ3,3、Ｃ4,4、Ｃ5,5、Ｃ6,6、Ｃ7,7が保持していたビット情報は信号線群１３１、１３２に出力される。すなわち、ＦＦアレイ２１３の各行は、それぞれ段数の異なるシフトレジスタを構成している。
次に本実施形態の信号送信回路２１０の動作を説明する。
図３は、信号送信回路２１０に入力されるワードの時系列である。図３において、縦方向はワード内のビットの並びを示し、横方向は時間を示す。ワードを他のワードと区別するため、およびワード内のビットを他のビットを区別するために、ワードのビットは、「ワード識別子‐ワード内識別子」という形式の参照符号を付与している。例えば、時刻ｔ７に入力されているビット7-1は、７番目に入力されたワードの１番目のビットを示している。
信号送信回路２１０の符号語生成部２１１は、図３に示すような順序で入力されるワードをクロックに同期して入力し、ワードを構成する４ビットを訂正範囲とする３ビットの誤り検出訂正符号を生成し、合計７ビットの符号語を変換部２１２に出力する。
変換部２１２は、符号語生成部２１１から出力される符号語の７ビットをクロックに同期してＦＦアレイ２１３に順にシフトインする。また変換部２１２は、ＦＦアレイ２１３からシフトアウトされるビット列を信号線群１３１、１３２に出力する。このとき、ＦＦアレイ２１３の第１〜第４行からシフトアウトされる４ビット（各々のビットはそれぞれ異なるワードのビットである）が信号線１３１に出力され、第５〜第７行からシフトアウトされる３ビット（各々のビットはそれぞれ異なる符号語の誤り検出訂正符号ビットである）が信号線１３２に出力される。
図４は、変換部２１２から信号線群に出力されるビット列の時系列である。図４において、縦方向はビット列の並びを示し、横方向は時間を示す。誤り検出訂正符号を他の符号語の誤り検出訂正符号と区別するため、および同じ符号語の誤り検出訂正符号内のビットを他のビットと区別するために、誤り検出訂正符号のビットは、「符号語識別子‐誤り検出訂正符号内識別子」という形式の参照符号を付与している。例えば、時刻ｔ１１に出力されているビットE5-1は、５番目の符号語における誤り検出訂正符号の１番目のビットであることを示している。また、各ワードの各ビットがどの符号語に属するかを明らかにするために、ワードのビットに符号語識別子を括弧付きで付記している。例えば、時刻ｔ１１に出力されている、７番目のワードの３番目のビット7-3(E7)は、７番目の符号語に属していることを示している。
図４を参照すると、本実施形態では、符号語の構成ビットが信号線群の並列伝送方向および時間方向に対して２次元的に配置され、同じタイミングで出力されるビットおよび同じ信号線に出力されるビットは符号語当たり高々１ビットである。従って、同時スイッチングノイズによって信号線群上の全てのビットにエラーが発生した場合でも、それぞれのビットがそれぞれ異なる符号語に属しているが故に訂正可能となる。例えば、時刻ｔ９に送信されたビット7-1、6-2、5-3、4-4の全てにエラーが発生した場合、ビット7-1は７番目の符号語、ビット6-2は６番目の符号語、ビット5-3は５番目の符号語、ビット4-4は４番目の符号語にそれぞれ属しているので、それぞれの符号語が１ビットずつエラー訂正を行うことで、結果としてビット7-1、6-2、5-3、4-4で構成される全ビットのエラー訂正が可能になる。また、何れか一つの信号線にエラーが多発した場合でも、それぞえのビットがそれぞれ異なる符号語に属しているが故に訂正可能となる。すなわち、本実施形態は、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することができる。
なお、本実施形態では、通信開始後の最初の６クロックおよび最後の６クロックは、実質的に伝送の並列度が低下するので、ワード信号が常時連続して流れるような装置に適している。
[第３の実施形態]
図５を参照すると、本発明の第３の実施形態にかかる信号受信回路３１０は、逆変換部３１１と誤り訂正部３１２とを有する。以下、ワードのビット数が４ビット、誤り検出訂正符号のビット数が３ビットのハミング符号を例にして、各部の構成を説明する。
逆変換部３１１は、複数のセルから構成されるＦＦアレイ３１３を有する。各セルは、一つのフリップフロップで構成される。ＦＦアレイ３１３は、１行目に７個のセルＣ1,1、Ｃ1,2、Ｃ1,3、Ｃ1,4、Ｃ1,5、Ｃ1,6、Ｃ1,7が配列され、２行目に６個のセルＣ2,1、Ｃ2,2、Ｃ2,3、Ｃ2,4、Ｃ2,5、Ｃ2,6が配置され、以下、１行ずつ下がる毎にセルの個数が１つずつ減少し、最後の７行目には１個のセルＣ7,1が配置されている。逆変換部３１１は、クロックに同期して符号語の各ビットを入力する。逆変換部３１１に入力された符号語の各ビットは、ＦＦアレイ３１３の各行の１列目のセルＣ1,1、Ｃ2,1、Ｃ3,1、Ｃ4,1、Ｃ5,1、Ｃ6,1、Ｃ7,1に入力される。このとき、各セルが保持していたビット情報は１つ後ろの列のセルに移動し、最後尾の列のセルＣ1,7、Ｃ2,6、Ｃ3,5、Ｃ4,4、Ｃ5,3、Ｃ6,2、Ｃ7,1が保持していたビット情報は、１符号語として誤り訂正部３１２に出力される。すなわち、ＦＦアレイ３１３の各行は、それぞれ段数の異なるシフトレジスタを構成している。
誤り訂正部３１２は、逆変換部３１１により再構成された符号語に含まれる誤り訂正符号を用いて前記ワードの誤り訂正を行い、ワード単位で外部に出力する。具体的には、誤り訂正部３１２は、入力された符号語の情報ビットと誤り検出訂正符号との合計７ビットから周知の計算を行って３ビットのシンドロームを計算し、この３ビットのシンドロームから誤りの有無を判定し、若し４ビットの情報ビットの何れか１ビットに誤りがある場合には、３ビットのシンドロームを用いて誤り訂正を行う。
次に本実施形態の信号受信回路３１０の動作を説明する。
信号受信回路３１０には、信号線群１３０を通じて図４に示したような時系列信号が入力される。信号受信回路３１０の逆変換部３１１は、図４に示すような順序で入力されるビット列をクロックに同期してＦＦアレイ３１３に順にシフトインし、ＦＦアレイ３１３からシフトアウトされる７ビットを誤り訂正部３１２に出力する。例えば、図４の時刻ｔ１０のビット列8-1,7-2,6-3,5-4,E4-1,E3-2,E2-3がＦＦアレイ３１３にシフトインされたとき、ＦＦアレイ３１３の最後尾のセルＣ1,7、Ｃ2,6、Ｃ3,5、Ｃ4,4、Ｃ5,3、Ｃ6,2、Ｃ7,1からビット列1-1,1-2,1-3,1-4,E1-1,E1-2,E1-3、すなわち第１のワードとその誤り検出訂正符号とから構成される１番目の符号語が誤り訂正部３１２に出力される。
誤り訂正部３１２は、新たな符号語が入力される毎に、その符号語の誤り検出を行う。そして誤り訂正部３１２は、若し１ビットの誤りを検出した場合はその誤りを訂正し、訂正後のワードを出力する。
本実施形態によれば、第２の実施形態にかかる信号送信回路と組み合わせて用いることができる信号受信回路を提供することができる。
[第４の実施形態]
図６を参照すると、本発明の第４の実施形態にかかる信号送信回路４１０は、符号語生成部４１１と変換部４１２とを有する。以下、ワードのビット数が４ビット、誤り検出訂正符号のビット数が３ビットのハミング符号を例にして、各部の構成を説明する。
符号語生成部４１１は、クロックに同期してワードを構成する４ビットを入力し、この４ビットから３ビットの誤り検出訂正符号を生成し、入力されたワードを構成する４ビットa1,a2,a3,a4と、上記生成した誤り検出訂正符号の３ビットc1,c2,c3との合計７ビットから構成される符号語を変換部４１２に出力する。
変換部４１２は、ＦＦアレイ４１３と並べ換え部４１４とＦＦアレイ４１５とを有する。
ＦＦアレイ４１３は、７（＝符号語長）×７（＝符号語長）のセルを有する。各セルは、一つのフリップフロップで構成される。変換部４１２は、クロックに同期して符号語を構成する各ビットを符号語生成部４１１から入力する。変換部４１２に入力された符号語の各ビットは、ＦＦアレイ４１３の１列目のセルＣ1,1、Ｃ2,1、Ｃ3,1、Ｃ4,1、Ｃ5,1、Ｃ6,1、Ｃ7,1に入力される。このとき、各セルが保持していたビット情報は１つ後ろの列のセルに移動し、最後尾の列のセルＣ1,7、Ｃ2,7、Ｃ3,7、Ｃ4,7、Ｃ5,7、Ｃ6,7、Ｃ7,7が保持していたビット情報は廃棄される。すなわち、ＦＦアレイ４１３の各行は一つのシフトレジスタを構成している。また、ＦＦアレイ４１３のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、７クロック毎に、全てのセルから合計４９（＝符号語長×符号語長）ビットが並べ換え部４１４に読み出される。
ＦＦアレイ４１５は、７（＝符号語長）×７（＝符号語長）のセルを有する。各セルは、一つのフリップフロップで構成される。ＦＦアレイ４１５の各セルには並列にビット情報を書き込むことができる。ＦＦアレイ４１５の各セルに書き込まれたビット情報は、行方向にシフトすることができる。ＦＦアレイ４１５が一つ右シフトされると、各列が保持しているビット情報が１つ後ろの列のセルに移動し、最後尾の列のセルＣ1,7、Ｃ2,7、Ｃ3,7、Ｃ4,7が保持していた情報ビットが信号線１３１に出力され、最後尾の列のセルＣ5,7、Ｃ6,7、Ｃ7,7が保持していた符号ビットが信号線１３２に出力される。
並べ換え部４１４は、ＦＦアレイ４１３から読み出した７符号語分の合計４９ビットを並べ換えて、ＦＦアレイ４１５に格納する。並べ換えでは、ＦＦアレイ４１３上の同じ符号語の任意の２ビットの組み合わせがＦＦアレイ４１５の同じ行のセルに保持されるビットの組み合わせにならず、然もＦＦアレイ４１５の同じ列のセルに保持されるビットの組み合わせにならないようにする。具体的には、本実施形態は、図７の配列Ａを配列Ｂに示すように並べ替る。すなわち、例えばＦＦアレイ４１３のセルＣ2,7が保持するビットは、ＦＦアレイ４１５のセルＣ2,6に移す。また、ＦＦアレイ４１３のセルＣ3,7が保持するビットは、ＦＦアレイ４１５のセルＣ3,5に移す。このように並べ換えは１対１の関係で行われる。従って、ＦＦアレイ４１３の各セルの並列出力端子とＦＦアレイ４１５の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。
次に本実施形態の信号送信回路４１０の動作を説明する。
信号送信回路４１０には、図３に示したような時系列信号が入力される。信号送信回路４１０の符号語生成部４１１は、図３に示すような順序で入力されるワードをクロックに同期して入力し、ワードを構成する４ビットを訂正範囲とする３ビットの誤り検出訂正符号を生成し、合計７ビットの符号語を変換部４１２に出力する。
変換部４１２は、符号語生成部４１１から出力される符号語をクロックに同期してＦＦアレイ４１３に順に入力していく。そして、連続する７個の符号語がＦＦアレイ４１３に入力された時点で、並べ換え部４１４により、ＦＦアレイ４１３から読み出した合計４９ビットを並べ換えてＦＦアレイ４１５に格納する。続いて変換部４１２は、クロックに同期してＦＦアレイ４１５を右シフトする。これにより、ＦＦアレイ４１５からシフトアウトされるビット列が信号線１３１、１３２に出力される。
図８は、ＦＦアレイ４１５から信号線群に出力されるビット列の時系列である。図８に示されるように、本実施形態では、符号語の構成ビットが信号線群の並列伝送方向および時間方向に対して２次元的に配置され、同じタイミングで出力されるビットおよび同じ信号線に出力されるビットは符号語当たり高々１ビットである。従って、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することができる。
また本実施形態では、７×７ビット単位で、７ワード分の情報ビットとそれらのための誤り検出訂正符号の全ビットとを送信することができる。このため、本実施形態は、バーストデータの送信に特に適している。
[第５の実施形態]
図９を参照すると、本発明の第５の実施形態にかかる信号受信回路５１０は、逆変換部５１１と誤り訂正部５１２とを有する。以下、ワードのビット数が４ビット、誤り検出訂正符号のビット数が３ビットのハミング符号を例にして、各部の構成を説明する。
逆変換部５１１は、ＦＦアレイ５１３と並べ換え部５１４とＦＦアレイ５１５とを有する。
ＦＦアレイ５１３は、７（＝符号語長）×７（＝符号語長）のセルを有する。各セルは、一つのフリップフロップで構成される。逆変換部５１１は、クロックに同期して符号語を構成する各ビットを信号線群１３１、１３２から入力する。逆変換部５１１に入力された符号語の各ビットは、ＦＦアレイ５１３の１列目のセルＣ1,1、Ｃ2,1、Ｃ3,1、Ｃ4,1、Ｃ5,1、Ｃ6,1、Ｃ7,1に入力される。このとき、各セルが保持していたビット情報は１つ後ろの列のセルに移動し、最後尾の列のセルＣ1,7、Ｃ2,7、Ｃ3,7、Ｃ4,7、Ｃ5,7、Ｃ6,7、Ｃ7,7が保持していたビット情報は廃棄される。すなわち、ＦＦアレイ５１３の各行は一つのシフトレジスタを構成している。また、ＦＦアレイ５１３のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、７クロック毎に、全てのセルから合計４９（＝符号語長×符号語長）ビットが並べ換え部５１４に読み出される。
ＦＦアレイ５１５は、７（＝符号語長）×７（＝符号語長）のセルを有する。各セルは、一つのフリップフロップで構成される。ＦＦアレイ５１５の各セルには並列にビット情報を書き込むことができる。ＦＦアレイ５１５の各セルに書き込まれたビット情報は、行方向にシフトすることができる。ＦＦアレイ５１５が一つ右シフトされると、各列が保持しているビット情報が１つ後ろの列のセルに移動し、最後尾の列のセルＣ1,7、Ｃ2,7、Ｃ3,7、Ｃ4,7、Ｃ5,7、Ｃ6,7、Ｃ7,7が保持していた合計７ビットが１符号語として誤り訂正部５１２に出力される。
並べ換え部５１４は、ＦＦアレイ５１３から読み出した合計４９ビットを並べ換えて、ＦＦアレイ４１５に格納する。並べ換えでは、ＦＦアレイ５１３上の同じ符号語のビットがＦＦアレイ５１５の同じ列のセルに保持されるようにする。具体的には、本実施形態は、図７の配列Ｂを配列Ａに示すように並べ替る。すなわち、例えばＦＦアレイ５１３のセルＣ2,6が保持するビットは、ＦＦアレイ５１５のセルＣ2,7に移す。また、ＦＦアレイ４１３のセルＣ3,5が保持するビットは、ＦＦアレイ４１５のセルＣ3,7に移す。このように並べ換えは１対１の関係で行われる。従って、ＦＦアレイ５１３の各セルの並列出力端子とＦＦアレイ５１５の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。
誤り訂正部５１２は、逆変換部５１１により再構成された符号語に含まれる誤り訂正符号を用いてワードの誤り訂正を行い、ワード単位で外部に出力する。
次に本実施形態の信号受信回路５１０の動作を説明する。
信号受信回路５１０には、信号線群１３１、１３２を通じて図８に示したような時系列信号が入力される。信号受信回路５１０の逆変換部５１１は、図８に示すような順序で入力されるビット列をクロックに同期してＦＦアレイ５１３に順にシフトインしていく。そして、連続する７個のビット列がＦＦアレイ５１３に入力された時点で、並べ換え部５１４により、ＦＦアレイ５１３から読み出した合計４９ビットを並べ換えてＦＦアレイ５１５に格納する。続いて逆変換部５１１は、クロックに同期してＦＦアレイ５１５を右シフトする。これにより、ＦＦアレイ５１５からシフトアウトされるビット列が符号語として誤り生成部３１２に出力される。例えば、図８の時刻ｔ１１からｔ１７までの４９ビットがＦＦアレイ５１３に格納された後に並べ換えられてＦＦアレイ５１５に移され、ＦＦアレイ５１５が右シフトされると、ＦＦアレイ５１１の最後尾のセルＣ1,7、Ｃ2,6、Ｃ3,5、Ｃ4,4、Ｃ5,3、Ｃ6,2、Ｃ7,1からビット列1-1,1-2,1-3,1-4,E1-1,E1-2,E1-3、すなわち第１のワードとその誤り検出訂正符号とから構成される１番目の符号語が誤り訂正部５１２に出力される。
誤り訂正部５１２は、新たな符号語が入力される毎に、その符号語の誤り検出を行う。そして誤り訂正部５１２は、若し１ビットの誤りを検出した場合はその誤りを訂正し、訂正後のワードを出力する。
本実施形態によれば、第４の実施形態にかかる信号送信回路と組み合わせて用いることができる信号受信回路を提供することができる。
[第６の実施形態]
図１０を参照すると、本発明の第６の実施形態にかかる信号送信回路６１０は、符号語生成部６１１と変換部６１２とを有する。以下、ワードのビット数が４ビット、誤り検出訂正符号のビット数が３ビットのハミング符号を例にして、各部の構成を説明する。また、信号送信回路６１０に接続される信号線群１３１は、電源バンクＡに属する信号線群１３１−１と、電源バンクＢに属する信号線群１３１−２とに分割されているものとする。さらに信号線群１３２は、別の電源バンクＣに属するものとする。
符号語生成部６１１は、クロックに同期してワードを構成する４ビットを入力し、この４ビットから周知の方法によって３ビットの誤り検出訂正符号を生成し、入力されたワードを構成する４ビットa1,a2,a3,a4と、上記生成した誤り検出訂正符号の３ビットc1,c2,c3との合計７ビットから構成される符号語を変換部６１２に出力する。
変換部６１２は、信号線群１３１−１に対応するＦＦアレイ６１３と、信号線群１３１−２に対応するＦＦアレイ６１４と、信号線群１３２に対応するＦＦアレイ６１５とを有する。
ＦＦアレイ６１３〜６１５は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。ＦＦアレイ６１３、６１４は、１行目に１個のセルＣ1,1が配列され、２行目に２個のセルＣ2,1、Ｃ2,2が配置されている。ＦＦアレイ６１５は、１行目に１個のセルＣ1,1が配列され、２行目に２個のセルＣ2,1、Ｃ2,2が配置され、３行目に３個のセルＣ3,1、Ｃ3,2、Ｃ3,3が配置されている。変換部６１２は、クロックに同期して符号語の各ビットを入力する。変換部６１２に入力された符号語の各ビットは、ＦＦアレイ６１３〜６１５の各行の１列目のセルに入力される。このとき、各セルが保持していたビット情報は１つ後ろの列のセルに移動し、最後尾の列のセルが保持していたビット情報は信号線群１３１−１、１３１−２、１３２に出力される。すなわち、ＦＦアレイ６１３〜６１５の各行は、それぞれ段数の異なるシフトレジスタを構成している。
次に本実施形態の信号送信回路６１０の動作を説明する。
信号送信回路６１０の符号語生成部６１１は、図３に示すような順序で入力されるワードをクロックに同期して入力し、ワードを構成する４ビットを訂正範囲とする３ビットの誤り検出訂正符号を生成し、合計７ビットの符号語を変換部６１２に出力する。
変換部６１２は、符号語生成部６１１から出力される符号語の７ビットをクロックに同期してＦＦアレイ６１３〜６１５に順にシフトインする。また変換部６１２は、ＦＦアレイ６１３〜６１５からシフトアウトされるビット列を信号線群１３１−１、１３１−２、１３２に出力する。このとき、ＦＦアレイ６１３の第１〜第２行からシフトアウトされる２ビット（各々のビットはそれぞれ異なるワードのビットである）が信号線１３１−１に出力され、ＦＦアレイ６１４の第１〜第２行からシフトアウトされる２ビット（各々のビットはそれぞれ異なるワードのビットである）が信号線１３１−２に出力され、ＦＦアレイ６１５の第１〜第３行からシフトアウトされる３ビット（各々のビットはそれぞれ異なる符号語の誤り検出訂正符号ビットである）が信号線１３２に出力される。
図１１は、変換部６１２から信号線群に出力されるビット列の時系列である。図１１に示されるように、本実施形態では、電源バンク毎に、符号語の構成ビットが信号線群の並列伝送方向および時間方向に対して２次元的に配置され、同じタイミングで出力されるビットおよび同じ信号線に出力されるビットは符号語当たり高々１ビットである。従って、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することができる。
なお、本実施形態では、通信開始後の最初の２クロックおよび最後の２クロックは、実質的に伝送の並列度が低下するので、ワード信号が常時連続して流れるような装置に適している。
[第７の実施形態]
図１２を参照すると、本発明の第７の実施形態にかかる信号受信回路７１０は、逆変換部７１１と誤り訂正部７１２とを有する。以下、ワードのビット数が４ビット、誤り検出訂正符号のビット数が３ビットのハミング符号を例にして、各部の構成を説明する。また、信号受信回路７１０に接続される信号線群１３１は、電源バンクＡに属する信号線群１３１−１と、電源バンクＢに属する信号線群１３１−２とに分割されているものとする。さらに信号線群１３２は、別の電源バンクＣに属するものとする。
逆変換部７１１は、信号線群１３１−１に対応するＦＦアレイ７１３と、信号線群１３１−２に対応するＦＦアレイ７１４と、信号線群１３２に対応するＦＦアレイ７１５とを有する。
ＦＦアレイ７１３〜７１５は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。ＦＦアレイ７１３、７１４は、１行目に３個のセルＣ1,1、Ｃ1,2、Ｃ1,3が配列され、２行目に２個のセルＣ1,1、Ｃ1,2が配置されている。ＦＦアレイ７１５は、１行目に３個のセルＣ1,1、Ｃ1,2、Ｃ1,3が配列され、２行目に２個のセルＣ1,1、Ｃ1,2が配列され、３行目に１個のセルＣ1,1が配置されている。逆変換部７１１は、クロックに同期して符号語の各ビットを信号線１３１−１、１３１−２、１３２から入力する。変換部７１１に入力された符号語の各ビットは、ＦＦアレイ７１３〜７１５の各行の１列目のセルに入力される。このとき、各セルが保持していたビット情報は１つ後ろの列のセルに移動し、最後尾の列のセルが保持していたビット情報は１符号語として誤り訂正部７１２に出力される。すなわち、ＦＦアレイ７１３〜７１５の各行は、それぞれ段数の異なるシフトレジスタを構成している。
誤り訂正部７１２は、逆変換部７１１から入力される符号語に含まれる誤り訂正符号を用いてワードの誤り訂正を行い、ワード単位で外部に出力する。具体的には、誤り訂正部７１２は、入力された符号語の情報ビットと誤り検出訂正符号との合計７ビットから周知の計算を行って３ビットのシンドロームを計算し、この３ビットのシンドロームから誤りの有無を判定し、若し４ビットの情報ビットの何れか１ビットに誤りがある場合には、３ビットのシンドロームを用いて誤り訂正を行う。
次に本実施形態の信号受信回路７１０の動作を説明する。
信号受信回路７１０には、信号線群１３１−１、１３１−２、１３２を通じて図１１に示したような時系列信号が入力される。信号受信回路７１０の逆変換部７１１は、図１１に示すような順序で入力されるビット列をクロックに同期してＦＦアレイ７１３〜７１５に順にシフトインし、ＦＦアレイ７１３〜７１５からシフトアウトされる７ビットを誤り訂正部３１２に出力する。例えば、図１１の時刻ｔ６のビット列4-1,3-2,4-3,3-4,E4-1,E3-2,E2-3がＦＦアレイ７１３〜７１５にシフトインされたとき、ＦＦアレイ７１３〜７１５の最後尾のセルからビット列1-1,1-2,1-3,1-4,E1-1,E1-2,E1-3、すなわち第１のワードとその誤り検出訂正符号とから構成される１番目の符号語が誤り訂正部７１２に出力される。
誤り訂正部７１２は、新たな符号語が入力される毎に、その符号語の誤り検出を行う。そして誤り訂正部７１２は、若し１ビットの誤りを検出した場合はその誤りを訂正し、訂正後のワードを出力する。
本実施形態によれば、第６の実施形態にかかる信号送信回路と組み合わせて用いることができる信号受信回路を提供することができる。
[第８の実施形態]
図１３を参照すると、本発明の第８の実施形態にかかる信号送信回路８１０は、符号語生成部８１１と変換部８１２とを有する。以下、ワードのビット数が４ビット、誤り検出訂正符号のビット数が３ビットのハミング符号を例にして、各部の構成を説明する。また、信号送信回路８１０に接続される信号線群１３１は、電源バンクＡに属する信号線群１３１−１と、電源バンクＢに属する信号線群１３１−２とに分割されているものとする。さらに信号線群１３２は、別の電源バンクＣに属するものとする。
符号語生成部８１１は、クロックに同期してワードを構成する４ビットを入力し、この４ビットから３ビットの誤り検出訂正符号を生成し、入力されたワードを構成する４ビットa1,a2,a3,a4と、上記生成した誤り検出訂正符号の３ビットc1,c2,c3との合計７ビットから構成される符号語を変換部８１２に出力する。
変換部８１２は、ＦＦアレイ８１３と並べ換え部８１４とＦＦアレイ８１５とを有する。
ＦＦアレイ８１３は、３つのＦＦアレイ８１３−１〜８１３−３から構成される。ＦＦアレイ８１３−１〜８１３−３は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。ＦＦアレイ８１３−１、８１３−２は、２×５のセルから構成される。ＦＦアレイ８１３−３は、３×５のセルから構成される。変換部８１２は、クロックに同期して符号語の各ビットを入力する。変換部８１２に入力された符号語の各ビットは、ＦＦアレイ８１３−１〜８１３−３の各行の１列目のセルに入力される。このとき、各セルが保持していたビット情報は１つ後ろの列のセルに移動し、最後尾の列のセルが保持していたビット情報は廃棄される。すなわち、ＦＦアレイ８１３−１〜８１３−３の各行は、それぞれシフトレジスタを構成している。またＦＦアレイ８１３−１〜８１３−３のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、５クロック毎に、ＦＦアレイ８１３−１〜８１３−３の全てのセルから合計３５ビットが並べ換え部８１４に読み出される。
ＦＦアレイ８１５は、３つのＦＦアレイ８１５−１〜８１５−３から構成される。ＦＦアレイ８１５−１〜８１５−３は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。ＦＦアレイ８１５−１は、信号線群１３１−１に対応しており、２×５のセルから構成される。ＦＦアレイ８１５−２は、信号線群１３１−２に対応しており、２×５のセルから構成される。ＦＦアレイ８１５−３は、信号線群１３２に対応しており、３×５のセルから構成される。ＦＦアレイ８１５−１〜８１５−３の各セルには並列にビット情報を書き込むことができる。ＦＦアレイ８１５−１〜８１５−３の各セルに書き込まれたビット情報は、行方向にシフトすることができる。ＦＦアレイ８１５−１〜８１５−３が一つ右シフトされると、各列が保持しているビット情報が１つ後ろの列のセルに移動し、最後尾の列のセルが保持していた情報ビットが信号線１３１−１、１３１−２、１３２に出力される。
並べ換え部８１４は、ＦＦアレイ８１３−１とＦＦアレイ８１５−１との組、ＦＦアレイ８１３−２とＦＦアレイ８１５−２との組、ＦＦアレイ８１３−３とＦＦアレイ８１５−３との組毎に、ＦＦアレイ８１３から読み出したビットを並べ換えて、ＦＦアレイ８１５に格納する。並べ換えでは、ＦＦアレイ８１３上の同じ符号語の任意の２ビットの組み合わせがＦＦアレイ８１５の同じ行のセルに保持されるビットの組み合わせにならず、然もＦＦアレイ８１５の同じ或いは隣接する列のセルに保持されるビットの組み合わせにならないようにする。具体的には、本実施形態は、図１４の配列Ａ１〜Ａ３を配列Ｂ１〜Ｂ３に示すように並べ換える。このような並べ換えは１対１の関係で行われる。従って、ＦＦアレイ８１３の各セルの並列出力端子とＦＦアレイ８１５の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。
次に本実施形態の信号送信回路８１０の動作を説明する。
信号送信回路８１０には、図３に示したような時系列信号が入力される。信号送信回路８１０の符号語生成部８１１は、図３に示すような順序で入力されるワードをクロックに同期して入力し、ワードを構成する４ビットを訂正範囲とする３ビットの誤り検出訂正符号を生成し、合計７ビットの符号語を変換部８１２に出力する。
変換部８１２は、符号語生成部８１１から出力される符号語をクロックに同期してＦＦアレイ８１３に順に入力していく。そして、連続する５個の符号語がＦＦアレイ８１３に入力された時点で、並べ換え部８１４により、ＦＦアレイ８１３から読み出した合計３５ビットを並べ換えてＦＦアレイ８１５に格納する。続いて変換部８１２は、クロックに同期してＦＦアレイ８１５を右シフトする。これにより、ＦＦアレイ８１５からシフトアウトされるビット列が信号線１３１−１、１３１−２、１３２に出力される。
図１５は、ＦＦアレイ８１５から信号線群に出力されるビット列の時系列である。図１５に示されるように、本実施形態では、電源バンク毎に、符号語の構成ビットが信号線群の並列伝送方向および時間方向に対して２次元的に配置され、同じタイミングで出力されるビットおよび同じ信号線に出力されるビットは符号語当たり高々１ビットである。従って、同時スイッチングエラーと特定の信号線上の多発エラーとの双方に対してエラー訂正能力を確保することができる。
また本実施形態では、電源バンク毎に、同じ符号語の構成ビットが連続して出力されず、１ビット飛びで出力されている。このため、非常に大きな同時スイッチングノイズによって連続する２ワードにエラーが発生した場合でも、それぞれのビットがそれぞれ異なる符号語に属しているが故に訂正可能となる。本実施形態では、１ビット飛びであるが、２ビット飛び、３ビット飛びの符号化フォーマットにすればさらに効果が増すのは言うまでもない。
また本実施形態では、５×７ビット単位で、５ワード分の情報ビットとそれらのための誤り検出訂正符号の全ビットとを送信することができる。このため、本実施形態は、バーストデータの送信に特に適している。
[第９の実施形態]
図１６を参照すると、本発明の第９の実施形態にかかる信号受信回路９１０は、逆変換部９１１と誤り訂正部９１２とを有する。以下、ワードのビット数が４ビット、誤り検出訂正符号のビット数が３ビットのハミング符号を例にして、各部の構成を説明する。また、信号受信回路９１０に接続される信号線群１３１は、電源バンクＡに属する信号線群１３１−１と、電源バンクＢに属する信号線群１３１−２とに分割されているものとする。さらに信号線群１３２は、別の電源バンクＣに属するものとする。
逆変換部９１１は、ＦＦアレイ９１３と並べ換え部９１４とＦＦアレイ９１５とを有する。
ＦＦアレイ９１３は、３つのＦＦアレイ９１３−１〜９１３−３から構成される。ＦＦアレイ９１３−１〜９１３−３は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。ＦＦアレイ９１３−１は、信号線群１３１−１に対応しており、２×５のセルから構成される。ＦＦアレイ９１３−２は、信号線群１３１−２に対応しており、２×５のセルから構成される。ＦＦアレイ９１３−３は、信号線群１３２に対応しており、３×５のセルから構成される。逆変換部９１１は、クロックに同期して符号語の各ビットを信号線１３１−１、１３１−２、１３２から入力する。逆変換部９１１に入力された符号語の各ビットは、ＦＦアレイ９１３−１〜９１３−３の各行の１列目のセルに入力される。このとき、各セルが保持していたビット情報は１つ後ろの列のセルに移動し、最後尾の列のセルが保持していたビット情報は廃棄される。すなわち、ＦＦアレイ９１３−１〜９１３−３の各行は、それぞれシフトレジスタを構成している。またＦＦアレイ９１３−１〜９１３−３のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、５クロック毎に、ＦＦアレイ９１３−１〜９１３−３の全てのセルから合計３５ビットが並べ換え部９１４に読み出される。
ＦＦアレイ９１５は、３つのＦＦアレイ９１５−１〜９１５−３から構成される。ＦＦアレイ９１５−１〜９１５−３は、複数のセルを有する。各セルは、一つのフリップフロップで構成される。ＦＦアレイ９１５−１、９１５−２は、２×５のセルから構成される。ＦＦアレイ８１５−３は、３×５のセルから構成される。ＦＦアレイ９１５−１〜９１５−３の各セルには並列にビット情報を書き込むことができる。ＦＦアレイ９１５−１〜９１５−３の各セルに書き込まれたビット情報は、行方向にシフトすることができる。ＦＦアレイ９１５−１〜９１５−３が一つ右シフトされると、各列が保持しているビット情報が１つ後ろの列のセルに移動し、最後尾の列のセルが保持していた情報ビットが１符号語として誤り訂正部９１２に出力される。
並べ換え部９１４は、ＦＦアレイ９１３−１とＦＦアレイ９１５−１との組、ＦＦアレイ９１３−２とＦＦアレイ９１５−２との組、ＦＦアレイ９１３−３とＦＦアレイ９１５−３との組毎に、ＦＦアレイ９１３から読み出したビットを並べ換えて、ＦＦアレイ９１５に格納する。並べ換えでは、ＦＦアレイ９１３上の同じ符号語のビットがＦＦアレイ９１５の同じ列のセルに保持されるようにする。具体的には、本実施形態は、図１４の配列Ｂ１〜Ｂ３を配列Ａ１〜Ａ３に示すように並べ替る。このような並べ換えは１対１の関係で行われる。従って、ＦＦアレイ９１３の各セルの並列出力端子とＦＦアレイ９１５の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。
次に本実施形態の信号受信回路９１０の動作を説明する。
信号受信回路９１０には、信号線群１３１−１、１３１−２、１３２を通じて図１５に示したような時系列信号が入力される。信号受信回路９１０の逆変換部９１１は、図１５に示すような順序で入力されるビット列をクロックに同期してＦＦアレイ９１３に順に入力していく。そして、連続する５個の符号語がＦＦアレイ９１３に入力された時点で、並べ換え部９１４により、ＦＦアレイ９１３から読み出した合計３５ビットを並べ換えてＦＦアレイ９１５に格納する。続いて逆変換部９１１は、クロックに同期してＦＦアレイ９１５を右シフトする。これにより、ＦＦアレイ９１５からシフトアウトされるビット列が１符号語として誤り訂正部９１２に出力される。
誤り訂正部９１２は、新たな符号語が入力される毎に、その符号語の誤り検出を行う。そして誤り訂正部９１２は、若し１ビットの誤りを検出した場合はその誤りを訂正し、訂正後のワードを出力する。
本実施形態によれば、第８の実施形態にかかる信号送信回路と組み合わせて用いることができる信号受信回路を提供することができる。
[第１０の実施形態]
図１７を参照すると、本発明の第１０の実施形態にかかる信号送信回路１０１０は、符号語生成部１０１１と変換部１０１２とを有する。以下、ワードのビット数が４ビット、誤り検出訂正符号のビット数が３ビットのハミング符号を例にして、各部の構成を説明する。
符号語生成部１０１１は、クロックに同期してワードを構成する４ビットを入力し、この４ビットから３ビットの誤り検出訂正符号を生成し、入力されたワードを構成する４ビットa1,a2,a3,a4と、上記生成した誤り検出訂正符号の３ビットc1,c2,c3との合計７ビットから構成される符号語を変換部１０１２に出力する。
変換部１０１２は、ＦＦアレイ１０１３と並べ換え部１０１４とＦＦアレイ１０１５とを有する。
ＦＦアレイ１０１３は、７×４のセルを有する。各セルは、一つのフリップフロップで構成される。変換部１０１２は、クロックに同期して符号語を構成する各ビットを符号語生成部１０１１から入力する。変換部１０１２に入力された符号語の各ビットは、ＦＦアレイ１０１３の１列目のセルＣ1,1、Ｃ2,1、Ｃ3,1、Ｃ4,1、Ｃ5,1、Ｃ6,1、Ｃ7,1に入力される。このとき、各セルが保持していたビット情報は１つ後ろの列のセルに移動し、最後尾の列のセルＣ1,4、Ｃ2,4、Ｃ3,4、Ｃ4,4、Ｃ5,4、Ｃ6,4、Ｃ7,4が保持していたビット情報は廃棄される。すなわち、ＦＦアレイ１０１３の各行は一つのシフトレジスタを構成している。また、ＦＦアレイ１０１３のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、４クロック毎に、全てのセルから合計２８ビットが並べ換え部１０１４に読み出される。
ＦＦアレイ１０１５は、７×４のセルを有する。各セルは、一つのフリップフロップで構成される。ＦＦアレイ１０１５の各セルには並列にビット情報を書き込むことができる。ＦＦアレイ１０１５の各セルに書き込まれたビット情報は、行方向にシフトすることができる。ＦＦアレイ１０１５が一つ右シフトされると、各列が保持しているビット情報が１つ後ろの列のセルに移動し、最後尾の列のセルＣ1,4、Ｃ2,4、Ｃ3,4、Ｃ4,が保持していた情報ビットが信号線１３１に出力され、最後尾の列のセルＣ5,4、Ｃ6,4、Ｃ7,4が保持していた符号ビットが信号線１３２に出力される。
並べ換え部１０１４は、ＦＦアレイ１０１３から読み出した４符号語分の合計２８ビットを並べ換えて、ＦＦアレイ１０１５に格納する。並べ換えでは、電源バンク毎に、ＦＦアレイ１０１３上の同じ符号語の任意の２ビットの組み合わせがＦＦアレイ１０１５の同じ列のセルに保持されるビットの組み合わせにならないようにする。具体的には、本実施形態は、図１８の配列Ａを配列Ｂに示すように並べ換える。このような並べ換えは１対１の関係で行われる。従って、ＦＦアレイ１０１３の各セルの出力端子とＦＦアレイ１０１５の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。
次に本実施形態の信号送信回路１０１０の動作を説明する。
信号送信回路１０１０には、図３に示したような時系列信号が入力される。信号送信回路１０１０の符号語生成部１０１１は、図３に示すような順序で入力されるワードをクロックに同期して入力し、ワードを構成する４ビットを訂正範囲とする３ビットの誤り検出訂正符号を生成し、合計７ビットの符号語を変換部１０１２に出力する。
変換部１０１２は、符号語生成部１０１１から出力される符号語をクロックに同期してＦＦアレイ１０１３に順に入力していく。そして、連続する４個の符号語がＦＦアレイ１０１３に入力された時点で、並べ換え部１０１４により、ＦＦアレイ１０１３から読み出した合計２８ビットを並べ換えてＦＦアレイ１０１５に格納する。続いて変換部１０１２は、クロックに同期してＦＦアレイ１０１５を右シフトする。これにより、ＦＦアレイ１０１５からシフトアウトされるビット列が信号線１３１、１３２に出力される。
図１９は、ＦＦアレイ１０１５から信号線群に出力されるビット列の時系列である。図１９に示されるように、本実施形態では、電源バンク毎に、同じタイミングで信号線群に出力されるビットは符号語当たり高々１ビットである。従って、同時スイッチングエラーに対してエラー訂正能力を確保することができる。
また本実施形態では、同じ信号線に出力される誤り検出訂正ビットは符号語当たり高々１ビットである。従って、特定の信号線上の多発エラーに対してエラー訂正能力を確保することが可能になる。
また本実施形態では、２８ビット単位で、４ワード分の情報ビットとそれらのための誤り検出訂正符号の全ビットとを送信することができる。このため、本実施形態は、バーストデータの送信に特に適している。
[第１１の実施形態]
図２０を参照すると、本発明の第１１の実施形態にかかる信号受信回路１１１０は、逆変換部１１１１と誤り訂正部１１１２とを有する。以下、ワードのビット数が４ビット、誤り検出訂正符号のビット数が３ビットのハミング符号を例にして、各部の構成を説明する。また、信号受信回路１１１０に接続される信号線群１３１は電源バンクＡに属し、信号線群１３２は別の電源バンクＢに属するものとする。
逆変換部１１１１は、ＦＦアレイ１１１３と並べ換え部１１１４とＦＦアレイ１１１５とを有する。
ＦＦアレイ１１１３は、７×４のセルを有する。各セルは、一つのフリップフロップで構成される。逆変換部１１１１は、クロックに同期してビット列を信号線１３１、１３２から入力する。逆変換部１１１１に入力されたビット列は、ＦＦアレイ１１１３の１列目のセルＣ1,1、Ｃ2,1、Ｃ3,1、Ｃ4,1、Ｃ5,1、Ｃ6,1、Ｃ7,1に入力される。このとき、各セルが保持していたビット情報は１つ後ろの列のセルに移動し、最後尾の列のセルＣ1,4、Ｃ2,4、Ｃ3,4、Ｃ4,4、Ｃ5,4、Ｃ6,4、Ｃ7,4が保持していたビット情報は廃棄される。すなわち、ＦＦアレイ１１１３の各行は一つのシフトレジスタを構成している。また、ＦＦアレイ１１１３のセルが保持するビット情報は、並列に読み出すことができる。本実施形態では、４クロック毎に、全てのセルから合計２８ビットが並べ換え部１１１４に読み出される。
ＦＦアレイ１１１５は、７×４のセルを有する。各セルは、一つのフリップフロップで構成される。ＦＦアレイ１１１５の各セルには並列にビット情報を書き込むことができる。ＦＦアレイ１１１５の各セルに書き込まれたビット情報は、行方向にシフトすることができる。ＦＦアレイ１１１５が一つ右シフトされると、各列が保持しているビット情報が１つ後ろの列のセルに移動し、最後尾の列のセルＣ1,4、Ｃ2,4、Ｃ3,4、Ｃ4,4、Ｃ5,4、Ｃ6,4、Ｃ7,4が保持していたビット列が１符号語として誤り訂正部１１１２に出力される。
並べ換え部１１１４は、ＦＦアレイ１１１３から読み出した４符号語分の合計２８ビットを並べ換えて、ＦＦアレイ１１１５に格納する。並べ換えでは、ＦＦアレイ１１１３上の同じ符号語のビットがＦＦアレイ１０１５の同じ列のセルに保持されるようにする。具体的には、本実施形態は、図１８の配列Ｂを配列Ａに示すように並べ換える。このような並べ換えは１対１の関係で行われる。従って、ＦＦアレイ１１１３の各セルの出力端子とＦＦアレイ１１１５の該当するセルの並列入力端子とを配線によって接続しておくことで、所望の並べ換えを行うことができる。
次に本実施形態の信号受信回路１１１０の動作を説明する。
信号受信回路１１１０には、信号線群１３１、１３２を通じて図１９に示したような時系列信号が入力される。信号受信回路１１１０の逆変換部１１１１は、図１９に示すような順序で入力されるビット列をクロックに同期してＦＦアレイ１１１３に順に入力していく。そして、連続する４個の符号語がＦＦアレイ１１１３に入力された時点で、並べ換え部１１１４により、ＦＦアレイ１１１３から読み出した合計２８ビットを並べ換えてＦＦアレイ１１１５に格納する。続いて逆変換部１１１１は、クロックに同期してＦＦアレイ１１１５を右シフトする。これにより、ＦＦアレイ１１１５からシフトアウトされるビット列が１符号語として誤り訂正部１１１２に出力される。
誤り訂正部１１１２は、新たな符号語が入力される毎に、その符号語の誤り検出を行う。そして誤り訂正部１１１２は、若し１ビットの誤りを検出した場合はその誤りを訂正し、訂正後のワードを出力する。
本実施形態によれば、第１０の実施形態にかかる信号送信回路と組み合わせて用いることができる信号受信回路を提供することができる。
[第１２の実施形態]
図２１を参照すると、本発明の第１２の実施形態にかかる信号送受信回路１２００は、信号送信側ＬＳＩ１２１０と、この信号送信側ＬＳＩ１２１０に信号線群１２３０、信号線群１２４０を通じて接続される信号受信側ＬＳＩ１２２０とから構成される。信号線群１２３０は、例えばデータバスであり、複数の信号線により構成される。信号線群１２４０は、ＥＣＣ符号を伝送する複数の信号線により構成される。
信号送信側ＬＳＩ１２１０は、デジタルロジック部１２１１と信号送信部１２１２とを有する。信号受信側ＬＳＩ１２２０は、デジタルロジック部１２２１と信号受信部１２２２とを有する。デジタルロジック部１２１１、１２２１は、ＭＰＵ等で構成される。デジタルロジック部１２１１は、デジタルロジック部１２２１にデータを送信する場合、ワード単位でデータを信号送信部１２１２へ出力する。
信号送信部１２１２は、デジタルロジック部１２１１から複数のワードを順に入力し、これら複数のワードからワードと同じビット数の情報ビットと誤り検出訂正符号とから構成される複数の符号語を生成し、信号線群１２３０、１２４０を介して信号受信回路１２２０に送信する機能を有している。この信号送信部１２１２は、上述した第１、第２、第４、第６、第８、第１０の実施形態にかかる信号送信回路によって構成することができる。
信号受信部１２２２は、信号線群１２３０、１２４０を介して信号送信回路１２１０から複数の符号語を受信し、この受信した符号語毎に誤り検出訂正符号を用いて情報ビットの誤り訂正を行い、誤り訂正後の情報ビットによって構成されるデータをワード単位にデジタルロジック部１２２１に出力する機能を有する。この信号受信部１２２１は、上述した第１、第３、第５、第７、第９、第１１の実施形態にかかる信号受信回路によって構成することができる。
[第１３の実施形態]
図２２を参照すると、本発明の第１３の実施形態にかかる信号送受信回路１３００は、ＬＳＩ１３１０と、このＬＳＩ１３１０とバス信号およびＥＣＣ符号の授受を行うＤＤＲ−ＳＤＲＡＭ１３２０とから構成される。またＬＳＩ１３１０は、ＭＰＵ等で構成されるデジタルロジック部１３３０と、ＤＤＲコントローラ１３４０と、デジタルロジック部１３３０とＤＤＲコントローラ１３４０との間に配置された信号送信部１３５０および信号受信部１３６０とを有する。
信号送信部１３５０は、デジタルロジック部１３３０から複数のワードを順に入力し、これら複数のワードからワードと同じビット数の情報ビットと誤り検出訂正符号とから構成される複数の符号語を生成し、信号線群１３７１、１３８１を介してＤＤＲコントローラ１３４０に送信する機能を有している。この信号送信部１３５０は、上述した第１、第２、第４、第６、第８、第１０の実施形態にかかる信号送信回路によって構成することができる。
信号受信部１３６０は、信号線群１３７２、１３８２を介してＤＤＲコントローラ１３４０から複数の符号語を受信し、この受信した符号語毎に誤り検出訂正符号を用いて情報ビットの誤り訂正を行い、誤り訂正後の情報ビットによって構成されるデータをワード単位にデジタルロジック部１３３０に出力する機能を有する。この信号受信部１３６０は、上述した第１、第３、第５、第７、第９、第１１の実施形態にかかる信号受信回路によって構成することができる。
以上本発明について幾つかの実施形態を挙げて説明したが、本発明は以上の実施形態にのみ限定されずその他各種の付加変更が可能である。また、説明を簡略化するために、４ビット構成のワードに３ビットの誤り検出訂正符号を付加する例に基づいて各実施形態を説明したが、ワードの構成ビット数は４ビットに限定されず、８ビット、１６ビット、３２ビット、６４ビット等に任意のビット数とすることができ、また誤り検出訂正符号もワードの構成ビット数および誤り検出訂正能力に応じた任意のビット数にすることが可能である。
本発明は、ＬＳＩとＬＳＩ間やＬＳＩとＲＡＭ間等において、誤り検出訂正符号を付加してパラレルデータにて信号を受け渡す分野全般に利用することができる。
１００…信号送受信回路
１１０…信号送信回路
１１１…符号語生成部
１１２…変換部
１２０…信号受信回路
１２１…逆変換部
１２２…誤り訂正部
１３０、１３１、１３２…信号線群

Claims (8)

  1. 第１および第２の信号線群によって互いに接続される信号送信回路と信号受信回路とを備え、
    前記信号送信回路は、
    入力されたワードに誤り検出訂正符号を付加して符合語を生成する符号語生成部と、
    前記符号語生成部により生成された複数の符号語を、前記ワードと同じビット数の情報ビットと前記誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、前記ビット列単位で、前記ビット列の情報ビットを前記第１の信号線群に出力するとともに符号ビットを前記第２の信号線群に出力し、前記ビット列への分割では、同じ符号語の複数のビットが前記第１および第２の信号線群の範囲または前記第１および第２の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが前記第２の信号線群のそれぞれ異なる信号線に出力されるという条件を満たすように分割を行う変換部とを有し、
    前記信号受信回路は、
    前記第１および第２の信号線群から受信した複数の前記ビット列を並べ換えて、前記ワードに前記誤り検出訂正符号が付加された前記符号語を再構成する逆変換部と、
    前記逆変換部により再構成された符号語に含まれる前記誤り訂正符号を用いて前記ワードの誤り訂正を行い、ワード単位で外部に出力する誤り訂正部とを有することを特徴とする信号送受信回路。
  2. 前記変換部は、前記ビット列への分割では、同じ符号語の任意の２ビットの組み合わせが、前記第１および第２の信号線群の範囲または前記第１および第２の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがないように分割を行うことを特徴とする請求項１に記載の信号送受信回路。
  3. 前記部分信号線群は、信号線を駆動する駆動回路の電源が同じ信号線の集まりであることを特徴とする請求項１または２に記載の信号送受信回路。
  4. 第１および第２の信号線群に接続された信号送信回路であって、
    入力されたワードに誤り検出訂正符号を付加して符合語を生成する符号語生成部と、
    前記符号語生成部により生成された複数の符号語を、前記ワードと同じビット数の情報ビットと前記誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、前記ビット列単位で、前記ビット列の情報ビットを前記第１の信号線群に出力するとともに符号ビットを前記第２の信号線群に出力し、前記ビット列への分割では、同じ符号語の複数のビットが前記第１および第２の信号線群の範囲または前記第１および第２の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが前記第２の信号線群のそれぞれ異なる信号線に出力されるという条件を満たすように分割を行う変換部とを有することを特徴とする信号送信回路。
  5. 前記変換部は、前記ビット列への分割では、同じ符号語の任意の２ビットの組み合わせが、前記第１および第２の信号線群の範囲または前記第１および第２の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがないように分割を行うことを特徴とする請求項４に記載の信号送信回路。
  6. 前記部分信号線群は、信号線を駆動する駆動回路の電源が同じ信号線の集まりであることを特徴とする請求項４または５に記載の信号送信回路。
  7. 請求項４乃至６の何れかに記載の信号送信回路から送信されたビット列を第１および第２の信号線群を介して受信する信号受信回路であって、
    前記第１および第２の信号線群から受信した複数の前記ビット列を並べ換えて、ワードに誤り検出訂正符号が付加された符号語を再構成する逆変換部と、
    前記逆変換部により再構成された符号語に含まれる前記誤り訂正符号を用いて前記ワードの誤り訂正を行い、ワード単位で外部に出力する誤り訂正部とを有することを特徴とする信号受信回路。
  8. 符号語生成部と変換部とを有する信号送信回路と、逆変換部と誤り訂正部とを有する信号受信回路とが、第１および第２の信号線群によって互いに接続される信号送受信回路が実行する信号送受信方法であって、
    前記符号語生成部が、入力されたワードに誤り検出訂正符号を付加して符合語を生成し、
    前記変換部が、前記符号語生成部により生成された複数の符号語を、前記ワードと同じビット数の情報ビットと前記誤り検出訂正符号と同じビット数の符号ビットとを含むビット列に分割し、前記ビット列単位で、前記ビット列の情報ビットを前記第１の信号線群に出力するとともに符号ビットを前記第２の信号線群に出力し、前記ビット列への分割では、同じ符号語の複数のビットが前記第１および第２の信号線群の範囲または前記第１および第２の信号線群を構成する部分信号線群の範囲で同一のタイミングで出力されることがなく、且つ、同じ符号語の誤り検出訂正符号の各ビットが前記第２の信号線群のそれぞれ異なる信号線に出力されるという条件を満たすように分割を行い、
    前記逆変換部が、前記第１および第２の信号線群から受信した複数の前記ビット列を並べ換えて、前記ワードに前記誤り検出訂正符号が付加された前記符号語を再構成し、
    前記誤り訂正部が、前記逆変換部により再構成された符号語に含まれる前記誤り訂正符号を用いて前記ワードの誤り訂正を行い、ワード単位で外部に出力する
    ことを特徴とする信号送受信方法。
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