WO2020183525A1 - 符号化装置、復号装置、及び誤り訂正装置 - Google Patents

符号化装置、復号装置、及び誤り訂正装置 Download PDF

Info

Publication number
WO2020183525A1
WO2020183525A1 PCT/JP2019/009358 JP2019009358W WO2020183525A1 WO 2020183525 A1 WO2020183525 A1 WO 2020183525A1 JP 2019009358 W JP2019009358 W JP 2019009358W WO 2020183525 A1 WO2020183525 A1 WO 2020183525A1
Authority
WO
WIPO (PCT)
Prior art keywords
information
code
bit
external
internal
Prior art date
Application number
PCT/JP2019/009358
Other languages
English (en)
French (fr)
Inventor
吉田　英夫
石井　健二
小西　良明
杉原　隆嗣
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2019536239A priority Critical patent/JPWO2020183525A1/ja
Priority to PCT/JP2019/009358 priority patent/WO2020183525A1/ja
Publication of WO2020183525A1 publication Critical patent/WO2020183525A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes

Definitions

  • the present invention relates to a coding device, a decoding device, and an error correcting device for correcting information errors.
  • error correction technology In high-speed transmission systems such as optical transmission systems, error correction technology is generally applied as an effective method for realizing high transmission capacity and long-distance transmission.
  • the error correction technology is a technology used in a wired / wireless transmission system, a storage device, etc., and makes the target information redundant.
  • error detection and correction technology when error detection and correction technology is applied to the transmission system, by adding redundant bits as error correction codes to the digital information sent on the transmitting side, even if an error occurs in the received digital information, the added error An error can be detected and corrected by the correction code.
  • transmission information including overheads that make up a frame is called an information bit.
  • a redundant bit added to the information bit as an error correction code is also called a parity bit.
  • the parity bit is calculated from the information bit by using a different calculation method depending on the type of error correction code. Further, a bit string in which an information bit and a parity bit are combined is also called a code word.
  • the parity bit is calculated from the information bit in the unit of the preset number of bits.
  • the number of information bits and the number of parity bits in one code word are predetermined, and they are called the information bit length and the parity bit length, respectively.
  • the number of bits of a code word is called a code length.
  • LDPC Low-Density Parity-Check
  • the LDPC code is a block code defined by a sparse parity check matrix with few non-zero elements.
  • the LDPC code can be corrected even in a transmission line with many errors by using soft judgment information such as LLR (Log-Likelihood-Ratio), and is implemented in a high-speed transmission system such as several hundred Gbps to 1 Tbps. It is possible. For this reason, LDPC codes have been widely used in core-metro optical transmission systems.
  • soft judgment information such as LLR (Log-Likelihood-Ratio)
  • LLR Log-Likelihood-Ratio
  • the LDPC code causes a phenomenon called an error floor in which the correction effect is not as effective as the correction result in the transmission environment in which the error before correction is relatively large in the transmission environment where the error before correction is relatively small.
  • Cheap a phenomenon called an error floor in which the correction effect is not as effective as the correction result in the transmission environment in which the error before correction is relatively large in the transmission environment where the error before correction is relatively small.
  • Non-Patent Documents 1 and 2 a frame configuration is adopted in which the LDPC code is used as the internal code and the above-mentioned Hamming code, BCH code, RS code, product code combining these, concatenated code combining these, etc. are combined as the external code.
  • Non-Patent Document 1 discloses a triple concatenated coding method in which three types of block codes including LDPC codes are combined as concatenated codes. Further, Non-Patent Document 2 discloses a coding method in which a block code is concatenated with an LDPC code having a long code length and a strong correction ability.
  • an interleave is inserted between these connected LDPC codes and block codes to disperse the errors remaining in the LDPC codes into a plurality of block codes as a plurality of external codes.
  • the error remaining in the LDPC code can be corrected by a plurality of block codes.
  • optical transmission systems are required to increase their processing capacity as the transmission capacity expands.
  • low power consumption is also required.
  • each of the outer code and the inner code of the concatenated code is added by a plurality of coding circuits, and their decoding is performed by a plurality of decoding circuits, respectively.
  • an interleaved circuit and a deinterleaved circuit are placed to replace symbols that do not require memory.
  • a counter and a selector are required because the time is changed every time.
  • the present invention has been made to solve such a problem, and provides a coding device, a decoding device, and an error correction device capable of further suppressing power consumption.
  • the coding apparatus uses the input first information to generate an external code for error correction, and outputs a plurality of external codes in which the external code is added to the first information.
  • a coding circuit and a plurality of internal coding circuits that generate an internal code for error correction using the input second information and output a second code word obtained by adding the internal code to the second information.
  • a first code word group that is arranged in front of one of a plurality of external coded circuits and a plurality of internal coded circuits and includes an information series to be coded or a plurality of first code words.
  • the information obtained by dividing the information sequence or the first code word group is arranged as the first information or the second information in a replacement circuit to be output to one side, and is arranged after the other side. It is provided with a reverse exchange circuit for returning the information of the information series constituting the code word group of 1 or the second code word group including the plurality of second code words to the positional relationship of the information series.
  • the decoding device inputs a second code word to which an internal code is added to the second information, corrects an error in the second information using the internal code, and outputs the second information.
  • a plurality of internal code decoding circuits and a first code word in which an external code is added to the first information are input, and the external code is used to correct an error in the first information and obtain the first information.
  • a second code word group that is arranged in front of one of a plurality of output code decoding circuits, a plurality of internal code decoding circuits, and a plurality of external code decoding circuits and includes a plurality of second code words.
  • the second code word group including a plurality of second information is divided, and the second code word group or the information obtained by dividing the second information group is the second code word or the first code word.
  • a code word an information sequence to be encoded, which comprises a replacement circuit to be output to one side and a first information group arranged after the other and containing a second information group or a plurality of first information. It is provided with a reverse exchange circuit that returns the information of the above to the positional relationship of the information series.
  • the error correction device includes at least one of the coding device and the decoding device.
  • the power consumption can be further suppressed.
  • FIG. 1 is a block diagram showing a configuration example of an error correction device according to a first embodiment of the present invention.
  • the error correction device 10 includes an input unit 1, a coding device 2, a transmitting unit 3, a receiving unit 5, a decoding device 6, and an output unit 7.
  • the error correction device 10 is, for example, a device applied to a terminal device constituting a high-speed transmission system.
  • the error correction device 10 adds an error correction code to information transmitted via a transmission line, that is, data, and corrects an error generated in the received data.
  • the input unit 1, the encoding device 2, and the transmitting unit 3 are components particularly related to data transmission, and the receiving unit 5, the decoding device 6, and the output unit 7 are components particularly related to data reception. ..
  • the error correction device 10 may be used for other purposes such as writing and reading data in the storage device.
  • the input unit 1 outputs the data to be transmitted to the coding device 2.
  • the coding device 2 is the coding device according to the first embodiment, and generates a plurality of external codes and a plurality of internal codes as codes for error correction from the data input from the input unit 1, and each of the generated codes is generated. Add a code to the data.
  • the transmission unit 3 transmits the data to which each code is added as a frame. The frame is modulated and transmitted by the transmission unit 3.
  • the outer code is, for example, for hard determination decoding
  • the inner code is, for example, for soft determination decoding.
  • the receiving unit 5 demodulates the frame received via the transmission line and outputs it to the decoding device 6.
  • the decoding device 6 is the decoding device according to the first embodiment, extracts each code in the demodulated frame, and uses the extracted code to detect an error generated in the data in the frame and detect an error. If this is the case, correct the error. As a result, error-free data is output from the decoding device 6 to the output unit 7.
  • the output unit 7 provides an interface for outputting the data from the decoding device 6 to the outside.
  • the error correction device 10 includes a coding device 2 and a decoding device 6. Data can be sent and received in only one direction. For this reason, the error correction device 10 may be equipped with only one of the coding device 2 and the decoding device 6.
  • FIG. 2 is a block diagram showing a configuration example of a coding device according to the first embodiment of the present invention. Next, the configuration and operation of the coding device 2 will be described in detail with reference to FIG.
  • the coding device 2 includes a rate conversion memory 21, a bit replacement circuit 22, M external coding circuits 23, a bit reverse switching circuit 24, N internal coding circuits 25, and a mapping circuit. 26 is included. They are connected in parallel with A ⁇ N ⁇ M bits, respectively. A, N and M are all integers of 1 or more.
  • the error correction codes of the internal code and the external code are not particularly limited. However, here, for convenience of explanation, the inner code is the organization code type LDPC code in which the parity bit follows the information bit series, and the outer code is the organization code type BCH in which the parity bit follows the information bit series. Assume a sign.
  • the BCH code is a block code.
  • the rate conversion memory 21 is provided to adjust the transmission rate of the information bit series input from the input unit 1 as the object of coding by adjusting the addition of the parity bit which is the outer code and the parity bit which is the inner code. Memory.
  • a dummy section is provided in which the rate conversion memory 21 is used and the insertion of each parity bit is assumed.
  • the rate conversion memory 21 can be omitted.
  • the A ⁇ N ⁇ M bit data are all significant data or data including significant data and dummy data.
  • the bit length of the external code sequence is a bit length divisible by A ⁇ N.
  • the bit length of the internal code sequence that is, the bit length including the information bit length and the parity bit length is a bit length divisible by A ⁇ M.
  • the parity bit length of the internal code does not necessarily have to be divisible by A ⁇ M.
  • the information bit length, the parity bit length, or both of the internal code series is variable, it is preferable to add or subtract in A ⁇ M bit units.
  • the information bit length, the parity bit length, or both of the external code series is variable, it is preferable to add or subtract in A ⁇ N bit units.
  • the A ⁇ N ⁇ M bit information output from the rate conversion memory 21 passes through the bit exchange circuit 22, M external coding circuits 23, and the bit reverse exchange circuit 24, and is transmitted to N internal coding circuits 25. Entered. For this reason, the bit replacement circuit 22 is fixedly connected to the external coding circuit 23 so that the information of the A bit among the A ⁇ M bits input to each internal coding circuit 25 is input. There is. That is, in the bit replacement circuit 22, A bit of the A ⁇ M bit information input to each of the N inner coding circuits 25 is assigned to one outer coding circuit 23.
  • the M external coding circuits 23 input information in A ⁇ N bit units from the bit replacement circuit 22, and perform coding calculation processing using the input information.
  • the parity bit generated as the external code by this coding operation processing is replaced with the dummy bit in the corresponding dummy interval in the A ⁇ N bit. Therefore, each external coding circuit 23 outputs information of A ⁇ N bits including the generated external code to the bit reverse exchange circuit 24.
  • the A ⁇ N bit information corresponds to the first code word in the first embodiment.
  • the portion obtained by removing the parity bit from the A ⁇ N bit information corresponds to the first information.
  • the total bit length of the information bit length and the parity bit length of the external code sequence is set to be a bit length divisible by A ⁇ N, but it is not always necessary to do so. That is, the total bit length of the M external code series may be divisible by A ⁇ N, and the bit lengths assigned to the M external code circuits 23 may be different. When the bit lengths are different in this way, it is necessary to adjust the information output from the rate conversion memory 21 according to the bit lengths of each external coding circuit 23.
  • the bit reverse replacement circuit 24 is a fixedly connected circuit like the bit replacement circuit 22.
  • the bit reverse exchange circuit 24 converts the A ⁇ N ⁇ M bit information obtained by inputting A ⁇ N bit information from each of the M external coding circuits 23 into N A ⁇ M bit information. It is divided and A ⁇ M bit information is output to N internal coding circuits 25.
  • the bit reverse exchange circuit 24 restores the positional relationship of the information bits in the A ⁇ N bit information input from each of the M external coding circuits 23, and divides the information into N A ⁇ M bit information. ..
  • the information of each A ⁇ M bit includes the information of A bits input from the M external coding circuits 23. Therefore, the parity bits generated by one external coding circuit 23 are divided and output by the bit reverse exchange circuit 24 into N internal coding circuits 25 as in the case of the target information bit series.
  • the N internal coding circuits 25 perform coding processing using the information bits in the A ⁇ M bits to generate parity bits as internal codes.
  • the generated parity bit is replaced with the corresponding dummy bit in the A ⁇ M bits.
  • each internal coding circuit 25 adds the parity bit generated by itself while keeping the information bit in the A ⁇ M bit and the parity bit generated by each external coding circuit 23 as they are.
  • the A ⁇ M bit information thus obtained is output from each internal coding circuit 25 to the mapping circuit 26.
  • the A ⁇ M bit information corresponds to the second code word in the first embodiment.
  • the portion of the A ⁇ M bit information excluding the generated parity bit corresponds to the second information.
  • the mapping circuit 26 inputs A ⁇ M bit information from each internal coding circuit 25, and uses the input A ⁇ M bit information to generate information to be stored as a payload in a frame.
  • the transmission unit 3 generates a frame in which the information input from the mapping circuit 26 is stored, modulates the generated frame, and transmits the frame.
  • N is an integer of 2 or more
  • the parity bits which are the outer codes
  • the bit replacement circuit 22 and the bit reverse replacement circuit 24 are fixedly connected circuits. Therefore, as compared with the prior art (see, for example, Patent Document 1), which requires a selector for each coding circuit and a counter for the operation of each selector in order to perform different replacement for each time, the coding apparatus
  • the scale can be suppressed. By reducing the scale of the coding apparatus, it is possible to reduce the power consumption and the manufacturing cost.
  • FIG. 3 is a diagram illustrating an operation example of the coding apparatus according to the first embodiment of the present invention. Next, the operation of the coding device 2 will be described in more detail with reference to FIG.
  • FIG. 3 assumes that information for A ⁇ N ⁇ M bits is input from the input unit 1, and shows the parity bits that are sequentially generated and added as codes using the input information.
  • Reference numeral 201 denotes an information bit sequence to be transmitted, and 202 is dummy data for the parity bit added to the information bit sequence 201 as an external code or an internal code.
  • the information bit sequence 201 and the dummy data 202 are information for A ⁇ N ⁇ M bits.
  • the information bit sequence 201 corresponds to the information sequence in the first embodiment.
  • the information bit sequence 201 is burst-input from the input unit 1 with, for example, a K clock (Kclk).
  • Kclk K clock
  • Pclk P clock
  • the information bit sequence 201 may be burst-input from the input unit 1 with the K + P clock. That is, in the case of only the information bit sequence 201, the transmission rate may be reduced to K / (K + P) times.
  • the burst output is a set of the burst output of the L clock (Lclk) for the information bit series 201 and the burst output of the Q clock (Qclk) for the dummy data 202, for a total of N times. Will be.
  • Reference numeral 211 is an information bit which is a burst output portion of the L clock in the information bit series 201
  • reference numeral 212 is a dummy bit which is a burst output portion of the Q clock in the dummy data 202.
  • the last set of information bits 213 is the burst output of the LR clock.
  • the dummy bit 214 for the burst output of the R clock follows the information bit 213.
  • the dummy bit 214 is for a parity bit generated as an external code.
  • the information bit 211 corresponds to the second information.
  • the information bit 213 and the parity bit 221 replaced by the dummy bit 214 following it also correspond to the second information.
  • the dummy bits 212 and 214 may be added by stopping the reading of data from the rate conversion memory 21.
  • the information bits 211 and 213 and the dummy bits 212 and 214 are all bit strings composed of a plurality of bits.
  • the A ⁇ N ⁇ M bit information output from the rate conversion memory 21 as described above is divided into M A ⁇ N bit information through the bit exchange circuit 22, and input to each external coding circuit 23. Will be done.
  • the information of M A ⁇ N bits includes the divided portion of the dummy bits 214.
  • the information of M A ⁇ N bits corresponds to the first code word group in the first embodiment.
  • the bit reverse exchange circuit 24 returns the information of A ⁇ N bits input from each external coding circuit 23 to the arrangement at the time of input to the bit exchange circuit 22, and N A ⁇ M bits. It is divided into the information of the above and output to each internal coding circuit 25.
  • the A ⁇ M bit information includes one information bit 211 and one dummy bit 212, except for the one not located at the end.
  • the information of the A ⁇ M bits located at the end includes the information bit 213, the dummy bit 212, and the parity bit 221 replaced with the dummy bit 214.
  • the A ⁇ M bit information output to each internal coding circuit 25 includes a dummy bit 212 that is replaced with the parity bit generated as the internal code.
  • Each internal coding circuit 25 generates a parity bit which is an internal code by a coding process using information other than the dummy bit 212, and replaces the parity bit with the dummy bit 212 as the parity bit 231.
  • Each internal coding circuit 25 outputs the information of A ⁇ M bits after the replacement to the mapping circuit 26.
  • the information of N A ⁇ M bits corresponds to the second code word group in the first embodiment.
  • the bit replacement circuit 22 between the rate conversion memory 21, the bit replacement circuit 22, the M external coding circuits 23, the bit reverse switching circuits 24, and the N internal coding circuits 25. It is connected by A ⁇ N ⁇ M bits.
  • a ⁇ N ⁇ M is divisible by the parallel number M of the outer coding circuit 23 and the parallel number N of the inner coding circuit 25, respectively.
  • the fixed-connection bit reverse exchange circuit 24 is inserted in front of the M outer coding circuits 23, and the M outer coding circuits 23 and the N inner coding circuits 25 are combined.
  • a fixed-connection bit reverse exchange circuit 24 is inserted between the two.
  • interleaving is performed between after the generation of the external code and before the generation of the internal code, and the error remaining in a part of the internal code is dispersed into M external codes, so that the correction capability is relatively small. It is possible to realize a coding device 2 that can strongly correct errors even with a code.
  • the output of the rate conversion memory 21 and the information bit output of the N internal coding circuits 25 are arranged in the same order.
  • the output of the rate conversion memory 21 may be arranged in consideration of mapping, and the design can be facilitated. Further, since the inner code is distributed to the outer code not only in space but also in the time direction, the parity bit can be easily added to the outer code. As a result, the overhead for adding the parity bit to the external code can be made smaller.
  • the insertion positions of the bit replacement circuit 22 and the bit reverse replacement circuit 24 may be before and after the N internal coding circuits 25. That is, one of the M outer coding circuits 23 and the N inner coding circuits 25 may be N inner coding circuits 25. When such an insertion position is adopted, interleaving is performed between the same N A ⁇ M bit information before and after the N internal coding circuits 25.
  • the input bit width to the internal coding circuit 25 may be doubled and the operating frequency may be halved. If K + R is an even number, the external coding circuit 23 may also double the input bit width and halve the operating frequency. In this way, the operating frequency can be lowered even in high-speed transmission.
  • information having the same number of bits is output to each of the external coding circuits 23 and each of the internal coding circuits 25.
  • the total number of bits may be A ⁇ N ⁇ M bits, and the number of bits of information output to each external coding circuit 23 or each internal coding circuit 25 may be different.
  • the information constituting the information bit sequence and the arrangement of each parity bit in the A ⁇ N ⁇ M bits are not particularly limited.
  • the parity bit 221 may be divided into N bits, and the divided portion may be combined with each information bit 211.
  • the transmission rate may vary.
  • the transmission rate may vary.
  • the number of bits to be connected in parallel is changed from A ⁇ N ⁇ M to 1/2 ⁇ A ⁇ N ⁇ M, and half of the M external coding circuits 23, Only half of the N internal coding circuits 25 may be used respectively.
  • the bit replacement circuit 22 and the bit reverse replacement circuit 24 need to correspond to fluctuations in the number of information output destinations. If the state at this time is a normal transmission rate, the M external coding circuits 23 and the N internal coding circuits 25 are all operated to correspond to twice the normal transmission rate. Can be done.
  • FIG. 4 is a block diagram showing a configuration example of the decoding device according to the first embodiment of the present invention. Next, with reference to FIG. 4, the configuration and operation of the decoding device 6 will be described in detail.
  • the decoding device 6 includes a demapper 61, N internal code decoding circuits 62, a bit exchange circuit 63, M external code decoding circuits 64, and a bit reverse exchange circuit 65.
  • the decoding device 6 causes each of the N internal code decoding circuits 62 to perform soft determination decoding of the information in the frame input as the received signal from the receiving unit 5 by the demapper 61.
  • M external code decoding circuits 64 are input by the bit exchange circuit 63 fixedly connected to the bit reverse exchange circuit 24, and each external code decoding circuit 64 is made to perform external decoding.
  • the result is replaced with the arrangement output by the rate conversion memory 21 by the bit reverse replacement circuit 65, which is fixedly connected to the bit replacement circuit 63.
  • the information after this replacement is the decoding result.
  • the receiving unit 5 demodulates the received frame, and outputs an S-bit soft determination bit indicating the reliability of the bit to the demapper 61 for each bit constituting the demodulated frame.
  • the information of A ⁇ N ⁇ M bits is stored in a frame as a payload, for example.
  • the demapper 61 outputs the S ⁇ A ⁇ M bit information to each internal code decoding circuit 62 as a result of dividing the A ⁇ N ⁇ M bit information into N A ⁇ M bit information.
  • Each of the N internal code decoding circuits 62 performs soft determination decoding.
  • soft-determination decoding is performed using an LDPC code or the like, it is often performed repeatedly. Therefore, it is desirable that the code length of the internal code, that is, the number of bits of the dummy bit 212 shown in FIG. 3, is such that an appropriate repetitive operation can be performed until the input of the next information is completed. The longer the code length, the larger the circuit scale and the processing delay.
  • Each of the N internal code decoding circuits 62 outputs the hard determination bits of A ⁇ M bits to the bit replacement circuit 63 as a result of performing the soft determination decoding.
  • Each internal code decoding circuit 62 corrects an error by rewriting the value of the corresponding bit in the A ⁇ M bit, and rewrites the parity bit corresponding to the internal code with dummy data.
  • the N hard determination bits of A ⁇ M bits correspond to the second information group in the first embodiment.
  • the bit replacement circuit 63 is fixedly connected to the bit reverse replacement circuit 24. As a result, the bit replacement circuit 63 divides the A ⁇ N ⁇ M bit information so that the A bits in the information output by each internal code decoding circuit 62 are evenly output to each external code decoding circuit 64. Then, A ⁇ N bit information is output to each external code decoding circuit 64.
  • the information of each A ⁇ N bit includes a hard determination bit of the parity bit generated by any of the external coding circuits 23.
  • the M external code decoding circuits 64 use the hard determination bit of the parity bit to correct errors generated in other information as necessary. Error correction is performed by rewriting the value of the corresponding bit in the A ⁇ N bits. As a result, each external code decoding circuit 64 outputs A ⁇ N bit information to the bit reverse exchange circuit 65. Each external code decoding circuit 64 also rewrites the parity bit corresponding to the external code in the A ⁇ N bit information to dummy data.
  • the information of M A ⁇ N bits corresponds to the first information group in the first embodiment.
  • the bit reverse exchange circuit 65 is a circuit that is fixedly connected to the bit exchange circuit 22. As a result, the bit reverse exchange circuit 65 returns the A ⁇ N bit information input from each external code decoding circuit 64 to the arrangement output by the rate conversion memory 21, and outputs the A ⁇ N ⁇ M bit information.
  • the bit reverse exchange circuit 65 may output the information bit sequence 201 as the decoding result.
  • N internal code decoding circuits 62 and M external code decoding circuits 64 are connected by A ⁇ N ⁇ M bits.
  • a ⁇ N ⁇ M is divisible by the parallel number N of the internal code decoding circuit 62 and the parallel number M of the external code decoding circuit 64, respectively.
  • Different error correction codes are adopted as the external code and the internal code, and N is 2 or more. Therefore, even in high-speed transmission of 1 Tbps class, a concatenated code having a strong correction ability can be decoded by the decoding device 6 having a small circuit scale.
  • N internal code decoding circuits 62 and M external code decoding circuits 64 are connected by A ⁇ N ⁇ M bits, interleaving by exchanging bits between them, and subsequent decoding. I try to interleave. No memory is used for interleaving and deinterleaving. By adopting such a configuration, it is possible to realize a decoding device 6 that performs decoding by a concatenated code at high speed at a lower cost. Interleaving and deinterleaving may be performed before and after the N internal code decoding circuits 62 because it is necessary to match the processing at the time of coding.
  • the transmission rate of the decoding device 6 does not have to be fixed.
  • the number of operations in the N inner code decoding circuits 62 and the M outer code decoding circuits 64 may be increased or decreased according to the transmission rate. More specifically, for example, when the transmission rate corresponds to a normal half, only half of the N internal code decoding circuits 62 and the M external code decoding circuits 64 are used, and the information from the demapper 61 is 1
  • the input may be alternately input to the / 2 ⁇ N internal code decoding circuits 62.
  • the bit replacement circuit 63 corresponds to the information output alternately by the 1/2 ⁇ N internal code decoding circuits 62, and outputs the information only to the 1/2 ⁇ M external code decoding circuits 64. Bits should be exchanged. In this case, the interval until the next information is input from the demapper 61 to the internal code decoding circuit 62 is doubled. Therefore, the code length of the internal code can be set so that more repetitive operations can be performed. The error correction performance can be improved by enabling more repetitive operations.
  • the internal code is an LDPC code having a strong error correction capability by soft determination decoding and the external code is a BCH code which is one of the block codes.
  • the parallel number M of the external coding circuit 23 that generates the BCH code as the external code is 16, and the parallel number N of the internal coding circuit 25 that generates the LDPC code as the internal code is 4.
  • A 16
  • 256-bit information is assigned to one internal coding circuit 25.
  • the bit replacement circuit 22 and the bit reverse replacement circuit 24 those having the same number of terminals on the input side and the output side, respectively, and the terminals on the input side and the output side are fixedly connected may be adopted.
  • one inner coding circuit 25 is assigned one bit among the parity bits generated by the 16 outer coding circuits 23.
  • 16 bits are assigned to one external code decoding circuit 64 as the external code output by each of the four internal code decoding circuits 62.
  • the inner code encodes the outer code dispersed in the time direction. Therefore, even if an external code having a strong correction ability is adopted, the overhead in concatenated coding can be reduced.
  • the 64512 is divisible by 64, which is the input / output bit width of one external coding circuit 23. Therefore, if it is a multiple of 4, the information bit to be input / output to the external coding circuit 23 and the parity bit can be separated. There is no need to add dummy bits.
  • the input / output bit width of the internal coding circuit 25 is 256 bits
  • the information bit to be input / output and the parity bit can be separated if it is a multiple of 4. That is, all the parity bits can be distributed in the spatial and temporal directions. There is no need to add dummy bits. For this reason, in the QC (Qusi-Cylic) -LDPC code often used as a kind of LDPC code, it is preferable that the QC size is a common divisor of 256.
  • the input / output bit width can be doubled and the clock frequency can be halved.
  • it can be supported by inserting a circuit that performs bus width conversion between the bit reverse exchange circuit 24 and each internal coding circuit 25. This method can also be applied to the decoding device 6.
  • the external code if the sum of the information bit sequence input clock K and the external code parity clock R in FIG. 2 is an even number, the input / output bit width of the external coding circuit 23 is doubled in the same manner as described above. This makes it possible to halve the clock frequency. This method can also be applied to the decoding device 6.
  • the connection bus width of the external coding circuit 23 and the internal coding circuit 25 should be T times and the clock frequency should be 1 / T. Can be done.
  • the number of clocks L is an odd number, it can be dealt with by providing a circuit for adjusting the insertion of the dummy bit 112 for the internal code between the bit reverse exchange circuit 24 and each internal coding circuit 25. This also applies to the internal code decoding circuit 62 and the external code decoding circuit 64.

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

符号化装置は、入力した第１の情報を用いて、誤り訂正用の外符号を生成し、第１の情報に外符号を付加した第１の符号語を出力する複数の外符号化回路と、入力した第２の情報を用いて、誤り訂正用の内符号を生成し、第２の情報に内符号を付加した第２の符号語を出力する複数の内符号化回路と、複数の外符号化回路、及び複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の第１の符号語を含む第１の符号語群を分割し、情報系列、或いは第１の符号語群を分割して得られる情報を、第１の情報、或いは第２の情報として、一方に出力する入れ替え回路と、一方の後に配置され、第１の符号語群、或いは複数の第２の符号語を含む第２の符号語群を構成する情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備える。

Description

符号化装置、復号装置、及び誤り訂正装置
　本発明は、情報の誤り訂正のための符号化装置、復号装置、及び誤り訂正装置に関する。
　光伝送システム等の高速な伝送システムにおいては、高い伝送容量および長距離の伝送を実現するための有効な方法として、一般的に、誤り訂正技術が適用されている。誤り訂正技術は、有線／無線伝送システム、記憶装置等で使用される技術であり、対象とする情報に冗長を持たせる。それにより、伝送システムに誤り検出訂正技術を適用した場合、送信側で送り出すデジタル情報に冗長なビットを誤り訂正符号として付加することで、受信したデジタル情報に誤りが生じたとしても、付加した誤り訂正符号により、誤りの検出および訂正を行うことができる。
　誤り訂正技術で用いられる誤り訂正符号としては、ハミング符号、ＢＣＨ(Bose-Chaudhuri-Hocquenghem）符号、ＲＳ（Reed-Solomon）符号、これらを組み合わせる積符号、連接符号など、様々な符号が提案されている。
　なお、誤り訂正符号を付加したとしても、誤りが訂正可能なビット数である誤りビット数には、限界がある。また、誤り訂正符号の種類によって、訂正可能な誤りビット数は異なる。
　伝送システムにおいては、フレームを構成するオーバーヘッド等を含む送信情報は、情報ビットと呼ばれる。また、情報ビットに誤り訂正符号として付加される冗長ビットのことは、パリティビットとも呼ばれる。パリティビットは、誤り訂正符号の種類によって、それぞれ異なる算出方法を用いて、情報ビットから算出される。また、情報ビットとパリティビットとを合わせたビット列は、符号語とも呼ばれる。
　ブロック符号と呼ばれる誤り訂正符号では、あらかじめ設定されたビット数の単位で、情報ビットからパリティビットが算出される。１つの符号語内の情報ビット数およびパリティビット数は、あらかじめ決められており、それらは、それぞれ、情報ビット長、パリティビット長と呼ばれる。また、符号語のビット数は符号長と呼ばれる。
　海底ケーブルおよび都市間通信に用いられるコア・メトロ系光伝送システムにおいては、伝送容量の拡大および伝送距離の拡大の需要が顕著である。この結果、日々、数百Ｇｂｐｓから１Ｔｂｐｓ等の高速伝送に対して強力な誤り訂正符号の適用および提案が行われている。
　近年、誤り訂正符号として、低密度パリティ検査（ＬＤＰＣ: Low-Density Parity-Check）符号が広く用いられてきている。ＬＤＰＣ符号は、非ゼロ要素の少ない、疎なパリティ検査行列で定義されるブロック符号である。
　ＬＤＰＣ符号は、ＬＬＲ(Log-Likelihood－Ratio)等の軟判定情報を用いて、誤りの多い伝送路でも訂正することが可能であり、かつ数百Ｇｂｐｓから１Ｔｂｐｓ等の高速伝送システムに対して実装可能である。このことから、ＬＤＰＣ符号は、コア・メトロ系光伝送システムに広く用いられてきている。
　一方でＬＤＰＣ符号は、訂正前の誤りが比較的小さい伝送環境においては、訂正前の誤りが比較的大きい伝送環境での訂正結果ほど訂正の効果が得られない、エラーフロアと呼ばれる現象が発生しやすい。
　このエラーフロアへの対策に対しては、ＬＤＰＣ符号を内符号とし、前述のハミング符号、ＢＣＨ符号、ＲＳ符号、これらを組み合わせる積符号、これらを組み合わせる連接符号等を外符号として組み合わせるフレーム構成が採用されている（例えば、非特許文献１、２参照）。
　非特許文献１では、ＬＤＰＣ符号を含む３種類のブロック符号を連接符号として組み合わせた３重連接符号化方式が示されている。また、非特許文献２では、訂正能力が強力な符号長の長いＬＤＰＣ符号にブロック符号を連接させた符号化方式が示されている。
　これら連接させたＬＤＰＣ符号とブロック符号との間には、インタリーブを入れて、ＬＤＰＣ符号で残留した誤りを、複数の外符号として複数のブロック符号に分散させることが、従来、行われている。ＬＤＰＣ符号で残留した誤りは、複数のブロック符号により訂正することができる。従来、外符号化処理を並列して行わせた後、インタリーブ処理を行って順番を入れ換え、内符号化処理を並列して行わせる符号化装置がある（例えば、特許文献１参照）。
特開２００１－１３６０７９号公報
Y. Miyata, K. Sugihara, W. Matsumoto, K. Onohara, T. Sugihara, K. Kazuo, H. Yoshida, and T. Mizuochi,"A triple-concatenated FEC using soft-decision decoding for 100 Gb/s optical transmission," in Proc. OFC/NFOEC 2010, OThL3 (2010). K. Sugihara, Y. Miyata, T. Sugihara, K. Kubo, H. Yoshida, W. Matsumoto, and T. Mizuochi,"A spatially-coupled type LDPC code with an NCG of 12 dB for optical transmission beyond 100Gb/s," Proc. OFC/ NFOEC 2013, OM2B.4(2013).
　近年の光伝送システムでは、伝送容量の拡大に伴い、その処理能力の高速化を求められている。その一方では、低消費電力化も必要とされている。
　特許文献１に記載の従来技術では、連接符号の外符号、内符号それぞれを複数の符号化回路により付加し、それらの復号を、それぞれ複数の復号回路により行うようになっている。また、インタリーブ回路、デインタリーブ回路を置き、メモリを要しないシンボル入れ替えを行っている。しかしながら、時刻ごとに入れ替えを行うため、カウンタとセレクタを必要とする。
　本発明は、かかる課題を解決するためになされたものであり、消費電力量をより抑制可能な符号化装置、復号装置、及び誤り訂正装置を提供する
　本発明に係る符号化装置は、入力した第１の情報を用いて、誤り訂正用の外符号を生成し、第１の情報に外符号を付加した第１の符号語を出力する複数の外符号化回路と、入力した第２の情報を用いて、誤り訂正用の内符号を生成し、第２の情報に内符号を付加した第２の符号語を出力する複数の内符号化回路と、複数の外符号化回路、及び複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の第１の符号語を含む第１の符号語群を分割し、情報系列、或いは第１の符号語群を分割して得られる情報を、第１の情報、或いは第２の情報として、一方に出力する入れ替え回路と、一方の後に配置され、第１の符号語群、或いは複数の第２の符号語を含む第２の符号語群を構成する情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備える。
　本発明に係る復号装置は、第２の情報に内符号が付加された第２の符号語を入力し、内符号を用いて、第２の情報の誤り訂正を行い、第２の情報を出力する複数の内符号復号回路と、第１の情報に外符号が付加された第１の符号語を入力し、外符号を用いて、第１の情報の誤り訂正を行い、第１の情報を出力する複数の外符号復号回路と、複数の内符号復号回路、及び複数の外符号復号回路のうちの一方の前に配置され、複数の第２の符号語を含む第２の符号語群、或いは複数の第２の情報を含む第２の情報群を分割し、第２の符号語群、或いは第２の情報群を分割して得られる情報を、第２の符号語、或いは第１の符号語として、一方に出力する入れ替え回路と、一方の後に配置され、第２の情報群、或いは複数の第１の情報を含む第１の情報群を構成する、符号化の対象とする情報系列の情報を、情報系列の位置関係に戻す逆入れ替え回路と、を備える。
　本発明に係る誤り訂正装置は、上記符号化装置、及び上記復号装置のうちの少なくとも一方を備える。
　本発明によれば、消費電力量をより抑制することができる。
本発明の実施の形態１に係る誤り訂正装置の構成例を示すブロック図である。 本発明の実施の形態１に係る符号化装置の構成例を示すブロック図である。 本発明の実施の形態１に係る符号化装置の動作例を説明する図である。 本発明の実施の形態１に係る復号装置の構成例を示すブロック図である。
　以下、本発明に係る誤り訂正装置、符号化装置および復号装置の好適な実施の形態につき図面を用いて説明する。以下の説明では、同一の、同一と見なせる、或いは対応する構成要素には同一の符号を表記する。
　実施の形態１．
　図１は、本発明の実施の形態１に係る誤り訂正装置の構成例を示すブロック図である。
この誤り訂正装置１０は、図１に示すように、入力部１、符号化装置２、送信部３、受信部５、復号装置６、及び出力部７を備えている。
　誤り訂正装置１０は、例えば高速な伝送システムを構成する端末装置に適用される装置である。誤り訂正装置１０は、伝送路を介して送信する情報、つまりデータへの誤り訂正符号の付加、受信したデータに発生した誤り訂正を行う。入力部１、符号化装置２、及び送信部３は、データの送信に特に係わる構成要素であり、受信部５、復号装置６、及び出力部７は、データの受信に特に係わる構成要素である。なお、誤り訂正装置１０は、記憶装置でのデータの書き込み、及び読み出し等の他の用途に用いても良い。
　入力部１は、送信対象とするデータを符号化装置２に出力する。符号化装置２は、本実施の形態１における符号化装置であり、入力部１から入力したデータから誤り訂正用の符号として、複数の外符号、及び複数の内符号を生成し、生成した各符号をデータに付加する。送信部３は、各符号が付加されたデータをフレームとして送信する。フレームは、送信部３により、変調して送信される。外符号は、例えば硬判定復号用であり、内符号は、例えば軟判定復号用である。
　受信部５は、伝送路を介して受信したフレームを復調し、復号装置６に出力する。復号装置６は、本実施の形態１における復号装置であり、復調されたフレーム中の各符号を抽出し、抽出した各符号を用いて、フレーム中のデータに発生したエラーの検出、エラーを検出した場合の誤り訂正を行う。それにより、出力部７には、エラーの無いデータが復号装置６から出力される。出力部７は、復号装置６からのデータを外部に出力するインターフェースを提供する。
　上記のように、誤り訂正装置１０は、符号化装置２、及び復号装置６を備えている。データの送受信は、一方向のみで行われる場合がある。このことから、誤り訂正装置１０には、符号化装置２、及び復号装置６のうちの一方のみを搭載させても良い。
　図２は、本発明の実施の形態１に係る符号化装置の構成例を示すブロック図である。次に、図２を参照し、符号化装置２の構成、および動作について詳細に説明する。
　符号化装置２は、図２に示すように、レート変換メモリ２１、ビット入れ替え回路２２、Ｍ個の外符号化回路２３、ビット逆入れ替え回路２４、Ｎ個の内符号化回路２５、及びマッピング回路２６を含む。それらの間は、それぞれＡ×Ｎ×Ｍビットで並列に結線されている。Ａ、Ｎ及びＭは何れも１以上の整数である。内符号、外符号の各誤り訂正符号は、特に限定されない。しかし、ここでは、説明上、便宜的に、内符号は情報ビット系列の後ろにパリティビットが続く組織符号型のＬＤＰＣ符号、外符号は情報ビット系列の後ろにパリティビットが続く組織符号型のＢＣＨ符号と想定する。ＢＣＨ符号はブロック符号である。
　レート変換メモリ２１は、入力部１から符号化の対象として入力される情報ビット系列の伝送レートを、外符号であるパリティビット、及び内符号であるパリティビットの付加分を調整するために設けられたメモリである。情報ビット系列内には、レート変換メモリ２１を用いて各パリティビットの挿入を想定したダミー区間が設けられる。そのダミー区間を設けた情報ビット系列を入力部１から入力するようにさせた場合、レート変換メモリ２１は省くことができる。Ａ×Ｎ×Ｍビットのデータは、全て有意なデータか、有意なデータとダミーデータとを含むデータである。
　なお、外符号系列のビット長、つまり情報ビット長とパリティビット長とを合わせたビット長は、Ａ×Ｎで割り切れるビット長である。また、内符号系列のビット長、つまり情報ビット長とパリティビット長とを合わせたビット長は、Ａ×Ｍで割り切れるビット長である。ただし、内符号のパリティビット長は、必ずしもＡ×Ｍで割り切れるようにする必要はない。しかし、Ａ×Ｍで割り切れない場合、パリティビット長の後に、Ａ×Ｍで割り切れるようにダミービットを追加する必要がある。そのようなダミービットを追加する場合、見かけ上の伝送レートを上昇させるデメリットがある。また、内符号系列の情報ビット長、パリティビット長、あるいはその両方を可変とする場合は、Ａ×Ｍビット単位での加減とするのが好ましい。外符号系列の情報ビット長、パリティビット長、あるいはその両方を可変とする場合は、Ａ×Ｎビット単位での加減とするのが好ましい。
　レート変換メモリ２１から出力されるＡ×Ｎ×Ｍビットの情報は、ビット入れ替え回路２２、Ｍ個の外符号化回路２３、及びビット逆入れ替え回路２４を経て、Ｎ個の内符号化回路２５に入力される。このことから、ビット入れ替え回路２２は、外符号化回路２３に対して、各内符号化回路２５に入力されるＡ×Ｍビットの内のＡビットの情報が入力されるように固定接続されている。すなわち、ビット入れ替え回路２２には、１個の外符号化回路２３に対し、Ｎ個の内符号化回路２５にそれぞれ入力されるＡ×Ｍビットの情報のうちのＡビット分が割り当てられる。
　Ｍ個の外符号化回路２３は、ビット入れ替え回路２２からＡ×Ｎビット単位で情報を入力し、入力した情報を用いて符号化演算処理を行う。この符号化演算処理により外符号として生成されたパリティビットは、Ａ×Ｎビット内の対応するダミー区間のダミービットと置き換えられる。このため、各外符号化回路２３は、それぞれ、生成した外符号を含むＡ×Ｎビットの情報をビット逆入れ替え回路２４に出力する。Ａ×Ｎビットの情報は、本実施の形態１における第１の符号語に相当する。Ａ×Ｎビットの情報からパリティビットを除いた部分は、第１の情報に相当する。
　なお、ここでは外符号系列の情報ビット長とパリティビット長とを合わせたビット長を全てＡ×Ｎで割り切れるビット長としたが、必ずしもそうしなくとも良い。つまりＭ個の外符号系列のビット長の合計をＡ×Ｎで割り切れるものとし、Ｍ個の外符号化回路２３に割り当てるビット長を異ならせるようにしても良い。そのようにビット長を異ならせる場合、外符号化回路２３毎のビット長に合わせて、レート変換メモリ２１からの情報出力を調整する必要がある。
　ビット逆入れ替え回路２４は、ビット入れ替え回路２２と同様に、固定接続された回路である。ビット逆入れ替え回路２４は、Ｍ個の外符号化回路２３からそれぞれＡ×Ｎビットの情報を入力することで得られるＡ×Ｎ×Ｍビットの情報を、Ｎ個のＡ×Ｍビットの情報に分割し、Ｎ個の内符号化回路２５にＡ×Ｍビットの情報を出力する。
　ビット逆入れ替え回路２４は、例えばＭ個の外符号化回路２３からそれぞれ入力するＡ×Ｎビットの情報中の情報ビットの位置関係を元に戻し、Ｎ個のＡ×Ｍビットの情報に分割する。各Ａ×Ｍビットの情報には、Ｍ個の外符号化回路２３から入力したＡビットの情報が含まれる。そのため、１個の外符号化回路２３が生成したパリティビットは、ビット逆入れ替え回路２４により、対象となる情報ビット系列と同様、Ｎ個の内符号化回路２５に分割されて出力される。
　Ｎ個の内符号化回路２５は、Ａ×Ｍビット中の情報ビットを用いた符号化処理を行い、内符号とするパリティビットを生成する。生成されたパリティビットは、Ａ×Ｍビット中の対応するダミービットと置き換えられる。それにより、各内符号化回路２５は、Ａ×Ｍビット中の情報ビット、及び各外符号化回路２３が生成したパリティビットをそのままにしつつ、自身が生成したパリティビットを追加する。そのようにして得られたＡ×Ｍビットの情報は、各内符号化回路２５からマッピング回路２６に出力される。Ａ×Ｍビットの情報は、本実施の形態１における第２の符号語に相当する。Ａ×Ｍビットの情報から、生成したパリティビットを除く部分は、第２の情報に相当する。
　マッピング回路２６は、各内符号化回路２５からそれぞれＡ×Ｍビットの情報を入力し、入力したＡ×Ｍビットの情報を用いて、フレームにペイロードとして格納する情報を生成する。送信部３は、マッピング回路２６から入力した情報を格納したフレームを生成し、生成したフレームを変調して送信する。
　Ａ×Ｎ×Ｍビットでは、Ｍ及びＮは公約数である。そのため、Ｎが２以上の整数であった場合、内符号の生成時に、外符号であるパリティビットは空間的、及び時間的に分散される。そのような分散により、例え誤りが発生し易い伝送路を介した情報伝送であっても、発生した誤りをより高い確率で訂正することができる。ビット入れ替え回路２２、及びビット逆入れ替え回路２４は、固定接続させた回路である。そのため、時刻ごとに異なる入れ替えを行うために、符号化回路ごとのセレクタ、及び各セレクタの動作用のカウンタを必要とする従来技術（例えば、特許文献１参照）と比較して、符号化装置の規模を抑えることができる。符号化装置の規模を抑えることにより、消費電力量を抑えることができ、製造コストも抑えることができる。
　図３は、本発明の実施の形態１に係る符号化装置の動作例を説明する図である。次に、図３を参照し、符号化装置２の動作について、更に詳細に説明する。
　図３では、入力部１からのＡ×Ｎ×Ｍビット分の情報入力を想定し、入力された情報を用いて順次、符号として生成されて付加されるパリティビットを示している。２０１は、送信対象である情報ビット系列、２０２は、情報ビット系列２０１に外符号、或いは内符号として付加されるパリティビット用のダミーデータ、である。情報ビット系列２０１、及びダミーデータ２０２は、Ａ×Ｎ×Ｍビット分の情報である。情報ビット系列２０１は、本実施の形態１における情報系列に相当する。
　情報ビット系列２０１は、例えばＫクロック（Ｋｃｌｋ）で入力部１からバースト入力される。ダミーデータ２０２を設けた場合、ダミーデータ２０２は、例えばＰクロック（Ｐｃｌｋ）で入力部１からバースト入力される。ダミーデータ２０２を入力しない場合、情報ビット系列２０１は、Ｋ＋Ｐクロックで入力部１からバースト入力させても良い。つまり、情報ビット系列２０１のみの場合、伝送レートは、Ｋ／（Ｋ＋Ｐ）倍に落としても良い。
　レート変換メモリ２１では、Ａ×Ｎ×Ｍビット分の情報が、符号化後伝送レートでＬクロック出力可能となったところでバースト出力される。このＡ×Ｎ×Ｍビット×Ｌクロックの情報が、Ａ×Ｍビットの情報のＮ個分となる。バースト出力は、図３に示すように、情報ビット系列２０１用のＬクロック（Ｌｃｌｋ）のバースト出力、及びダミーデータ２０２用のＱクロック（Ｑｃｌｋ）のバースト出力を組にして、計Ｎ回、行われる。符号２１１は、情報ビット系列２０１のうちのＬクロックのバースト出力分である情報ビット、符号２１２は、ダミーデータ２０２のうちのＱクロックのバースト出力分であるダミービットである。
　図３に示す例では、最後の組の情報ビット２１３は、Ｌ－Ｒクロックのバースト出力分となっている。それにより、Ｒクロックのバースト出力分のダミービット２１４が情報ビット２１３に続いている。このダミービット２１４は、外符号として生成されるパリティビット用である。本実施の形態１において、情報ビット２１１は第２の情報に相当する。情報ビット２１３、及びそれに続くダミービット２１４に置き換えられたパリティビット２２１も第２の情報に相当する。
　なお、ダミービット２１２、２１４は、レート変換メモリ２１からのデータの読み出しを停止することにより、付加するようにしても良い。情報ビット２１１、２１３、ダミービット２１２、２１４は、何れも複数のビットから構成されるビット列である。
　上記のようにしてレート変換メモリ２１から出力されたＡ×Ｎ×Ｍビットの情報は、ビット入れ替え回路２２を通して、Ｍ個のＡ×Ｎビットの情報に分割され、各外符号化回路２３に入力される。Ｍ個のＡ×Ｎビットの情報には、ダミービット２１４の分割分が含まれる。Ｍ個のＡ×Ｎビットの情報は、本実施の形態１における第１の符号語群に相当する。
　ビット逆入れ換え回路２４は、図３に示すように、各外符号化回路２３から入力したＡ×Ｎビットの情報を、ビット入れ替え回路２２に入力時の配置に戻し、Ｎ個のＡ×Ｍビットの情報に分割して、各内符号化回路２５に出力する。Ａ×Ｍビットの情報には、最後に位置していないものを除けば、一つの情報ビット２１１及び一つのダミービット２１２が含まれる。最後に位置しているＡ×Ｍビットの情報には、情報ビット２１３、ダミービット２１２、及びダミービット２１４と置き換えられたパリティビット２２１が含まれる。それにより、各内符号化回路２５に出力されるＡ×Ｍビットの情報には、内符号として生成されるパリティビットと置き換えられるダミービット２１２が含まれている。
　各内符号化回路２５は、ダミービット２１２以外の情報を用いた符号化処理により、内符号であるパリティビットを生成し、そのパリティビットをパリティビット２３１としてダミービット２１２と置き換える。各内符号化回路２５は、その置き換えを行った後のＡ×Ｍビットの情報をマッピング回路２６に出力する。Ｎ個のＡ×Ｍビットの情報は、本実施の形態１における第２の符号語群に相当する。
　以上のように、本実施の形態１では、レート変換メモリ２１、ビット入れ替え回路２２、Ｍ個の外符号化回路２３、ビット逆入れ替え回路２４、及びＮ個の内符号化回路２５の各間をＡ×Ｎ×Ｍビットで接続している。Ａ×Ｎ×Ｍは、外符号化回路２３の並列数Ｍ、及び内符号化回路２５の並列数Ｎによりそれぞれ割り切れる。外符号、内符号として、異なる誤り訂正符号を採用し、Ｎを２以上とする場合、１Ｔｂｐｓクラスの高速伝送においても訂正能力の強い連接符号を回路規模の小さい符号化装置２により付加させることができる。
　また、本実施の形態１では、Ｍ個の外符号化回路２３の前に固定接続のビット逆入れ替え回路２４を挿入し、Ｍ個の外符号化回路２３とＮ個の内符号化回路２５との間に固定接続のビット逆入れ替え回路２４を挿入している。それにより、外符号の生成後と内符号の生成前との間でインタリーブを行い、内符号の一部に残留した誤りをＭ個の外符号に分散させて、比較的に訂正能力の小さい外符号でも強力に誤り訂正可能な符号化装置２を実現させることができる。また、情報ビット部分については、レート変換メモリ２１の出力と、Ｎ個の内符号化回路２５の情報ビット出力とが同じ並びとなる。そのため、レート変換メモリ２１の出力は、マッピングを考慮した並びとすれば良く、設計が容易化できる。更に、内符号は、空間だけでなく、時間方向でも外符号に分散させるので、外符号へのパリティビット付加が容易に行えるようになる。その結果、外符号へのパリティビット付加のためのオーバーヘッドはより小さくさせることができる。
　なお、ビット入れ替え回路２２、及びビット逆入れ換え回路２４の各挿入位置は、Ｎ個の内符号化回路２５の前後であっても良い。つまりＭ個の外符号化回路２３、及びＮ個の内符号化回路２５のうちの一方は、Ｎ個の内符号化回路２５であっても良い。このような挿入位置を採用した場合、Ｎ個の内符号化回路２５の前後で、同じＮ個のＡ×Ｍビットの情報間でインタリーブが行われることとなる。
　なお、図３に示す例では、Ｌ＋Ｑが偶数であれば、内符号化回路２５への入力ビット幅を２倍にして、動作周波数を１／２にしても良い。Ｋ＋Ｒが偶数であれば、外符号化回路２３も入力ビット幅を２倍にして動作周波数を１／２にしても良い。そのようにして、高速伝送においても動作周波数を下げることができる。
　また、本実施の形態１では、各外符号化回路２３、及び各内符号化回路２５にそれぞれ同じビット数の情報を出力するようにしている。しかし、ビット数の総数をＡ×Ｎ×Ｍビットとして、各外符号化回路２３、或いは各内符号化回路２５にそれぞれ出力する情報のビット数を異ならせても良い。このこともあり、情報ビット系列を構成する情報、及び各パリティビットのＡ×Ｎ×Ｍビット内における配置は、特に限定されない。例えばパリティビット２２１は、Ｎ個に分割し、分割した分を各情報ビット２１１と組み合わせるようにしても良い。
　本実施の形態１では、固定の伝送レートを想定している。しかし、伝送レートは変動しても良い。例えば伝送レートが通常の半分となった場合、並列接続するビット数をＡ×Ｎ×Ｍから１／２×Ａ×Ｎ×Ｍに変更し、Ｍ個の外符号化回路２３の内の半分、Ｎ個の内符号化回路２５の内の半分だけをそれぞれ使用するようにしても良い。この場合、ビット入れ替え回路２２、及びビット逆入れ替え回路２４については、情報の出力先の数の変動に対応させる必要がある。この時の状態が通常の伝送レートであった場合、Ｍ個の外符号化回路２３、及びＮ個の内符号化回路２５を全て動作させることにより、通常の２倍の伝送レートに対応させることができる。
　図４は、本発明の実施の形態１に係る復号装置の構成例を示すブロック図である。次に、図４を参照し、復号装置６の構成、および動作について詳細に説明する。
　復号装置６は、図４に示すように、デマッパ６１、Ｎ個の内符号復号回路６２、ビット入れ替え回路６３、Ｍ個の外符号復号回路６４、及びビット逆入れ替え回路６５を備えている。復号装置６は、受信部５から受信信号として入力したフレーム中の情報をデマッパ６１により、Ｎ個の各内符号復号回路６２に軟判定復号を行わせる。その結果は、ビット逆入れ替え回路２４とは逆に固定接続されたビット入れ替え回路６３により、Ｍ個の外符号復号回路６４に入力させ、各外符号復号回路６４に外復号を行わせる。その結果は、ビット入れ替え回路６３とは逆に固定接続されたビット逆入れ替え回路６５により、レート変換メモリ２１が出力する配置に入れ替えられる。この入れ替え後の情報が復号結果である。
　受信部５は、受信したフレームを復調し、復調後のフレームを構成する１ビット毎に、そのビットの信頼度を示すＳビットの軟判定ビットをデマッパ６１に出力する。Ａ×Ｎ×Ｍビットの情報は、例えばペイロードとしてフレームに格納されている。それにより、デマッパ６１は、Ａ×Ｎ×Ｍビットの情報をＮ個のＡ×Ｍビットの情報に分割した結果として、Ｓ×Ａ×Ｍビットの情報を各内符号復号回路６２に出力する。
　Ｎ個の各内符号復号回路６２は、それぞれ、軟判定復号を行う。ＬＤＰＣ符号等で軟判定復号を行う場合、繰り返し復号を行うことが多い。そのため、内符号の符号長、つまり図３に示すダミービット２１２のビット数としては、次の情報の入力が完了するまでに適度な繰り返し演算が行える程度とすることが望ましい。なお、符号長が長いほど、回路規模、及び処理遅延が増加する。
　Ｎ個の各内符号復号回路６２は、軟判定復号を行った結果として、Ａ×Ｍビットの硬判定ビットをビット入れ替え回路６３に出力する。各内符号復号回路６２は、Ａ×Ｍビット中の対応するビットの値を書き換えることにより、エラー訂正を行い、内符号に対応するパリティビットは、ダミーデータに書き換える。Ｎ個のＡ×Ｍビットの硬判定ビットは、本実施の形態１における第２の情報群に相当する。
　ビット入れ替え回路６３は、上記のように、ビット逆入れ替え回路２４とは逆に固定接続されている。それにより、ビット入れ替え回路６３は、各内符号復号回路６２が出力する情報中のＡビットが、各外符号復号回路６４に均等に出力されるように、Ａ×Ｎ×Ｍビットの情報を分割し、各外符号復号回路６４にＡ×Ｎビットの情報を出力する。各Ａ×Ｎビットの情報には、何れかの外符号化回路２３が生成したパリティビットの硬判定ビットが含まれている。
　Ｍ個の外符号復号回路６４は、パリティビットの硬判定ビットを用いて、他の情報に発生した誤りの訂正を必要に応じて行う。誤りの訂正は、Ａ×Ｎビット中の対応するビットの値を書き換えることにより行われる。それにより、各外符号復号回路６４は、Ａ×Ｎビットの情報をビット逆入れ替え回路６５に出力する。各外符号復号回路６４は、Ａ×Ｎビットの情報中の外符号に対応するパリティビットも、ダミーデータに書き換える。Ｍ個のＡ×Ｎビットの情報は、本実施の形態１における第１の情報群に相当する。
　ビット逆入れ替え回路６５は、上記のように、ビット入れ替え回路２２とは逆に固定接続された回路である。それにより、ビット逆入れ替え回路６５は、各外符号復号回路６４から入力したＡ×Ｎビットの情報を、レート変換メモリ２１が出力する配置に戻し、Ａ×Ｎ×Ｍビットの情報を出力する。なお、ビット逆入れ替え回路６５には、復号結果として、情報ビット系列２０１を出力させるようにしても良い。
　以上のように、本実施の形態１では、Ｎ個の内符号復号回路６２とＭ個の外符号復号回路６４をＡ×Ｎ×Ｍビットで接続している。Ａ×Ｎ×Ｍは、内符号復号回路６２の並列数Ｎ、及び外符号復号回路６４の並列数Ｍによりそれぞれ割り切れる。外符号、内符号として、異なる誤り訂正符号が採用され、Ｎは２以上である。このため、１Ｔｂｐｓクラスの高速伝送においても訂正能力の強い連接符号を回路規模の小さい復号装置６により復号させることができる。
　また、本実施の形態１では、Ｎ個の内符号復号回路６２とＭ個の外符号復号回路６４との間をＡ×Ｎ×Ｍビットで接続し、その間でビット入れ替えによるインタリーブ、その後のデインタリーブを行うようにしている。インタリーブ、デインタリーブにはメモリを用いない。そのような構成の採用により、高速に連接符号による復号を行う復号装置６をより安価に実現させることができる。符号化時の処理に合わせる必要から、インタリーブ、デインタリーブは、Ｎ個の内符号復号回路６２の前後で行っても良い。
　なお、上記符号化装置２と同様に、復号装置６でも伝送レートは固定でなくとも良い。
例えば伝送レートに応じて、Ｎ個の内符号復号回路６２、及びＭ個の外符号復号回路６４のなかで動作させる数を増減させるようにしても良い。より具体的には、例えば伝送レートが通常の半分に対応させる場合、Ｎ個の内符号復号回路６２、及びＭ個の外符号復号回路６４の半分だけを使用し、デマッパ６１からの情報を１／２×Ｎ個の内符号復号回路６２に交互に入力するようにしても良い。この場合、例えばビット入れ替え回路６３は、１／２×Ｎ個の内符号復号回路６２が交互に出力する情報に対応させ、１／２×Ｍ個の外符号復号回路６４だけに情報を出力させるビット入れ換えを行わせれば良い。この場合、内符号復号回路６２に次の情報がデマッパ６１から入力されるまでの間隔は２倍になる。そのため、内符号の符号長は、より多くの繰り返し演算が行えるものとすることができる。より多くの繰り返し演算を可能とすることにより、エラー訂正性能を向上させることができる。
　ここで、内符号を軟判定復号により強い誤り訂正能力を有するＬＤＰＣ符号、外符号をブロック符号の一つであるＢＣＨ符号と想定し、パラメータ例について説明する。
　外符号としてＢＣＨ符号を生成する外符号化回路２３の並列数Ｍを１６とし、内符号としてＬＤＰＣ符号を生成する内符号化回路２５の並列数Ｎを４とする。このとき、Ａを１６とすると、一つの外符号化回路２３には６４ビットの情報、一つの内符号化回路２５には２５６ビットの情報がそれぞれ割り当てられる。Ａ×Ｎ×Ｍ＝１６×４×１６＝１０２４、である。ビット入れ替え回路２２、及びビット逆入れ替え回路２４としては、入力側、及び出力側に、それぞれこの数の端子を備え、入力側、及び出力側の端子間を固定接続したものを採用すれば良い。
　このような想定では、一つの内符号化回路２５には、１６個の外符号化回路２３が生成したパリティビット中の１ビットが割り当てられる。復号装置６では、逆に、一つの外符号復号回路６４に、４個の内符号復号回路６２がそれぞれ出力する外符号分として、１６ビットが割り当てられる。
　符号化において、内符号は、時間方向上、分散させた外符号を符号化する。そのため、訂正能力の強い外符号を採用したとしても、連接符号化におけるオーバーヘッドを小さくすることができる。例えば、図３において、１６個分の外符号が格納されるダミービット２１４を４８ビットとする。内符号化回路２５の並列数Ｎが４であり、情報ビット２１１の伝送に要するクロック数Ｌを２１とすれば、一つの外符号の符号長は１０２４×２１×４８／１６＝６４５１２ビットとなる。これは、１ビット訂正あたり１６ビットを有するＢＣＨ符号を採用できることを意味する。６４５１２は、一つの外符号化回路２３の入出力ビット幅である６４で割り切れる。そのため、４の倍数であれば、外符号化回路２３に入出力させる情報ビットと、パリティビットとを切り分けることができる。ダミービットを追加する必要はない。
　同様に、内符号化回路２５の入出力ビット幅は２５６ビットであることから、４の倍数であれば、入出力させる情報ビットと、パリティビットとを切り分けることができる。つまり、そのパリティビットを全て空間、及び時間方向で分散させることができる。ダミービットを追加する必要はない。このようなことから、ＬＤＰＣ符号の一種で良く用いられるＱＣ（Ｑｕｓｉ－Ｃｙｃｌｉｃ）－ＬＤＰＣ符号では、ＱＣサイズを２５６の公約数とするのが好ましい。
　また、ＬＤＰＣ符号のパリティビット２３１の伝送に要するクロック数Ｑを奇数にすれば、Ｌ（＝２１）＋Ｑは偶数となる。そのため、同じフレーム構成であっても、入出力のビット幅を２倍に、クロック周波数を１／２にすることができる。このような変更は、
例えばビット逆入れ替え回路２４と各内符号化回路２５との間でバス幅変換を行う回路を挿入することにより対応可能である。この手法は、復号装置６にも適用することができる。
　また、外符号についても、図２の情報ビット系列入力クロックＫ、外符号パリティクロックＲの合計が偶数であれば、上記と同様に外符号化回路２３の入出力のビット幅を２倍にすることでクロック周波数を１／２にすることができる。この手法は、復号装置６でも適用することができる。
　なお、クロック数Ｋ＋Ｒ、クロック数Ｌ＋Ｑがともに２以上の整数Ｔの公倍数であれば、外符号化回路２３、内符号化回路２５の接続バス幅をＴ倍、クロック周波数を１／Ｔにさせることができる。この時、クロック数Ｌが奇数の場合は、ビット逆入れ替え回路２４と各内符号化回路２５との間で、内符号用のダミービット１１２の挿入について調整する回路を設けることで対応できる。これは、内符号復号回路６２、外符号復号回路６４でも同様である。
　１　入力部、２　符号化装置、３　送信部、５　受信部、６　復号装置、７　出力部、１０　誤り訂正装置、２１　レート変換メモリ、２２　ビット入れ替え回路、２３　外符号化回路、２４　ビット逆入れ替え回路、２５　内符号化回路、２６　マッピング回路、６１　デマッパ、６２　内符号復号回路、６３　ビット入れ替え回路、６４　外符号復号回路、６５　ビット逆入れ替え回路、２０１　情報ビット系列、２０２　ダミーデータ、２１１、２１３　情報ビット、２１２、２１４　ダミービット、２２１、２３１　パリティビット。

Claims (5)

  1. 　入力した第１の情報を用いて、誤り訂正用の外符号を生成し、前記第１の情報に前記外符号を付加した第１の符号語を出力する複数の外符号化回路と、
    　入力した第２の情報を用いて、誤り訂正用の内符号を生成し、前記第２の情報に前記内符号を付加した第２の符号語を出力する複数の内符号化回路と、
    　前記複数の外符号化回路、及び前記複数の内符号化回路のうちの一方の前に配置され、符号化の対象となる情報系列、或いは複数の前記第１の符号語を含む第１の符号語群を分割し、前記情報系列、或いは前記第１の符号語群を分割して得られる情報を、前記第１の情報、或いは前記第２の情報として、前記一方に出力する入れ替え回路と、
    　前記一方の後に配置され、前記第１の符号語群、或いは複数の前記第２の符号語を含む第２の符号語群を構成する前記情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、
    　を備える符号化装置。
  2. 　前記内符号は、軟判定復号用の符号であり、前記外符号は、硬判定復号用のブロック符号である、
    　請求項１に記載の符号化装置。
  3. 　前記複数の外符号化回路がそれぞれ出力する前記第１の符号語における全ての前記外符号のビット数は、内符号化回路の総数で割りきれる値である、
    　請求項１に記載の符号化装置。
  4. 　第２の情報に内符号が付加された第２の符号語を入力し、前記内符号を用いて、前記第２の情報の誤り訂正を行い、前記第２の情報を出力する複数の内符号復号回路と、
    　第１の情報に外符号が付加された第１の符号語を入力し、前記外符号を用いて、前記第１の情報の誤り訂正を行い、前記第１の情報を出力する複数の外符号復号回路と、
    　前記複数の内符号復号回路、及び前記複数の外符号復号回路のうちの一方の前に配置され、複数の前記第２の符号語を含む第２の符号語群、或いは複数の前記第２の情報を含む第２の情報群を分割し、前記第２の符号語群、或いは前記第２の情報群を分割して得られる情報を、前記第２の符号語、或いは前記第１の符号語として、前記一方に出力する入れ替え回路と、
    　前記一方の後に配置され、前記第２の情報群、或いは複数の前記第１の情報を含む第１の情報群を構成する、符号化の対象とする情報系列の情報を、前記情報系列の位置関係に戻す逆入れ替え回路と、
    　を備える復号装置。
  5. 　請求項１～３の何れか１項に記載の符号化装置、及び請求項４に記載の復号装置のうちの少なくとも一方を備える、
    　誤り訂正装置。
PCT/JP2019/009358 2019-03-08 2019-03-08 符号化装置、復号装置、及び誤り訂正装置 WO2020183525A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019536239A JPWO2020183525A1 (ja) 2019-03-08 2019-03-08 符号化装置、復号装置、及び誤り訂正装置
PCT/JP2019/009358 WO2020183525A1 (ja) 2019-03-08 2019-03-08 符号化装置、復号装置、及び誤り訂正装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/009358 WO2020183525A1 (ja) 2019-03-08 2019-03-08 符号化装置、復号装置、及び誤り訂正装置

Publications (1)

Publication Number Publication Date
WO2020183525A1 true WO2020183525A1 (ja) 2020-09-17

Family

ID=72426072

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/009358 WO2020183525A1 (ja) 2019-03-08 2019-03-08 符号化装置、復号装置、及び誤り訂正装置

Country Status (2)

Country Link
JP (1) JPWO2020183525A1 (ja)
WO (1) WO2020183525A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7019879B1 (ja) * 2021-05-27 2022-02-15 三菱電機株式会社 情報ビット列分配装置、情報ビット列変換回路、情報ビット列分配方法、情報ビット列復号装置、情報ビット列逆変換回路及び光通信システム
WO2023089736A1 (ja) * 2021-11-18 2023-05-25 三菱電機株式会社 送信装置、受信装置、符号化方法、制御回路および記憶媒体

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168734A (ja) * 1999-12-07 2001-06-22 Mitsubishi Electric Corp Ｆｅｃフレーム構成方法およびｆｅｃ多重化装置
JP2011146932A (ja) * 2010-01-14 2011-07-28 Mitsubishi Electric Corp 誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置、および、誤り訂正復号装置
WO2018163374A1 (ja) * 2017-03-09 2018-09-13 三菱電機株式会社 誤り訂正装置および誤り訂正方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018220675A1 (ja) * 2017-05-29 2018-12-06 三菱電機株式会社 中継装置および誤り訂正方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168734A (ja) * 1999-12-07 2001-06-22 Mitsubishi Electric Corp Ｆｅｃフレーム構成方法およびｆｅｃ多重化装置
JP2011146932A (ja) * 2010-01-14 2011-07-28 Mitsubishi Electric Corp 誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置、および、誤り訂正復号装置
WO2018163374A1 (ja) * 2017-03-09 2018-09-13 三菱電機株式会社 誤り訂正装置および誤り訂正方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7019879B1 (ja) * 2021-05-27 2022-02-15 三菱電機株式会社 情報ビット列分配装置、情報ビット列変換回路、情報ビット列分配方法、情報ビット列復号装置、情報ビット列逆変換回路及び光通信システム
WO2022249382A1 (ja) * 2021-05-27 2022-12-01 三菱電機株式会社 情報ビット列分配装置、情報ビット列変換回路、情報ビット列分配方法、情報ビット列復号装置、情報ビット列逆変換回路及び光通信システム
WO2023089736A1 (ja) * 2021-11-18 2023-05-25 三菱電機株式会社 送信装置、受信装置、符号化方法、制御回路および記憶媒体
JP7483155B2 (ja) 2021-11-18 2024-05-14 三菱電機株式会社 送信装置、受信装置、符号化方法、制御回路および記憶媒体

Also Published As

Publication number Publication date
JPWO2020183525A1 (ja) 2021-03-25

Similar Documents

Publication Publication Date Title
US6658605B1 (en) Multiple coding method and apparatus, multiple decoding method and apparatus, and information transmission system
US6516436B1 (en) Error control coding for transmission equipment protection
US8826096B2 (en) Method of decoding LDPC code for producing several different decoders using parity-check matrix of LDPC code and LDPC code system including the same
JP2715900B2 (ja) 並列データ伝送装置
CA3193950C (en) Forward error correction with compression coding
US8136020B2 (en) Forward error correction CODEC
US8499219B2 (en) Encoding methods and systems for binary product codes
CN101877592A (zh) 纠错装置以及纠错方法
JP4836884B2 (ja) 誤り訂正符号化装置および方法ならびにデジタル伝送システム
WO2020183525A1 (ja) 符号化装置、復号装置、及び誤り訂正装置
US8365053B2 (en) Encoding and decoding data using store and exclusive or operations
US8631307B2 (en) Method for encoding and/or decoding multimensional and a system comprising such method
EP3713096A1 (en) Method and device for decoding staircase code, and storage medium
CN110419166B (zh) 纠错装置和纠错方法
US20230033774A1 (en) Systems and methods for dual coding concatenation in probabilistic amplitude shaping
EP4120572A1 (en) Coding method and apparatus for data communication
JP2010200247A (ja) デジタル伝送システム及びデジタル伝送方法
CN107666367B (zh) 一种编码方法及装置
CN115567164A (zh) 向量信令码信道的流水线式前向纠错方法和装置
CA3072857C (en) Forward error correction with compression coding
WO2023089736A1 (ja) 送信装置、受信装置、符号化方法、制御回路および記憶媒体
KR20130077741A (ko) 엘디피시 부호의 패리티 체크 행렬을 이용해 서로 다른 여러 개의 복호기를 만드는 엘디피시 부호의 복호 방법 및 이를 포함하는 엘디피시 부호 시스템
JP2001267933A (ja) データストリームの伝送方法及び装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2019536239

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19918580

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19918580

Country of ref document: EP

Kind code of ref document: A1