JP7483155B2 - 送信装置、受信装置、符号化方法、制御回路および記憶媒体 - Google Patents

送信装置、受信装置、符号化方法、制御回路および記憶媒体 Download PDF

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Description

本開示は、送信系列に対して誤り訂正符号化を行う送信装置、受信装置、符号化方法、制御回路および記憶媒体に関する。
光伝送システムなどの高速な伝送装置においては、高い伝送容量および長距離の伝送を実現するための有効な方法として、一般的に、誤り訂正符号が適用されている。誤り訂正符号は、有線通信システム、無線通信システム、記憶装置などで使用される技術である。誤り訂正符号は、送信装置が送り出すデジタルデータに冗長なビットを付加することで、受信装置が、受信したデータに誤りが生じたとしても誤りを訂正可能とする技術である。誤り訂正符号および誤り訂正復号の方式として、ハミング符号、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号、ＲＳ（Reed-Solomon）符号、ＬＤＰＣ（Low Density Parity Check）符号などのブロック符号、また、これらを組み合わせた積符号、連接符号など様々な方式が提案されている。
誤り訂正符号を適用することで、伝送路で生じる誤りの検出および訂正が可能となる。しかしながら、誤り訂正可能な誤りビット数には限界がある。また、誤り訂正符号方式の誤り訂正性能、および復号方式によって、誤り訂正可能な誤りビット数は異なる。誤り訂正符号において、フレームを構成するオーバーヘッドなどを含む送信データを、情報ビットと呼ぶ。また、情報ビットに付加される冗長ビットを、パリティビットと呼ぶ。パリティビットは、誤り訂正の符号方式によって、それぞれ異なる算出方法により、情報ビットから算出される。情報ビットとパリティビットとを合わせたビット系列を、符号語と呼ぶ。
ブロック符号と呼ばれる誤り訂正符号では、あらかじめ設定されたビット数の単位で、情報ビットからパリティビットが算出される。すなわち、１つの符号語内の情報ビット数およびパリティビット数は、あらかじめ決められており、それぞれ、情報ビット長、およびパリティビット長と呼ばれる。誤り訂正符号のビット構成が情報ビットおよびパリティビットに分かれる符号構成を組織符号と呼ぶ。また、符号語のビット数を符号長と呼ぶ。
海底ケーブルおよび都市間通信に用いられるコアメトロ系光伝送システムにおいて、伝送容量の拡大および伝送距離の拡大の需要が顕著である。この結果、数百Ｇｂｐｓから１Ｔｂｐｓなどの高速伝送に対して、強力な誤り訂正符号の適用および提案が行われている。近年、コアメトロ系光伝送システムにおいて、高速伝送に対して２５６ＱＡＭ（Quadrature Amplitude Modulation）などの多値変調方式により１変調シンボルに複数ビットを割り当てて伝送するデジタルコヒーレント光伝送が用いられてきている。更には、複数の搬送波で高速大容量伝送を実現するマルチサブキャリア伝送が用いられてきている。
２５６ＱＡＭなどの多値変調においては、シンボルの各ビットの誤り率が異なっており、それらの特性に応じてシンボルに割り当てられるビット系列ごとに誤り訂正符号化を行う符号化変調方式、マルチレベル符号化方式などが提案されている。特許文献１には、誤り訂正の符号化および復号、特にＢＣＨ符号、ＲＳ符号、ＬＤＰＣ符号などのブロック符号では高速処理を行うために、複数ビットの入力に対して符号化処理または復号処理の演算を行う技術が開示されている。また、近年、多値変調シンボルのビットの誤り率の大きいビット系列に対して、確率整形（以下、ＰＳ（Probabilistic signal Shaping）と称する）などによりビット操作を行い、シンボル誤り率を小さくする方法が提案されている。確率整形操作は、誤り訂正符号化前に行われ、誤り訂正符号化によって生成されるパリティビットをビット誤り率の小さい多値変調シンボルに割り当てている。
多値変調伝送においてはノイズや伝送路の歪等から、誤りが集中するバースト誤りが発生する可能性があり、これに対する誤り訂正対策としてインタリーブを挿入してバースト誤りを複数の誤り訂正符号系列に分散して誤り訂正符号系列の訂正能力を効率良く用いる方法が取られている。
国際公開第２０１７／０４２８６４号
近年の光伝送システムでは、伝送容量の拡大に伴って処理能力の高速化が求められている。これに伴い、１Ｔｂｐｓ級の伝送容量では単独の回路で誤り訂正符号化処理を行うことが困難になっている。この問題に対し、複数の回路を並列に配置し、複数の誤り訂正符号系列を同時に処理する方法が取られるようになり、この方法に対応したインタリーブが用いられている。
特許文献１に記載の技術では、送信側で複数系統の入力データを、メモリに蓄えた上でインタリーブを行い、並列に配置した複数の誤り訂正符号化回路に分散して符号化し、それをメモリに蓄えた上でインタリーブの逆操作であるデインタリーブを行うブロックインタリーブについて示している。受信側は、送信側同様のメモリを有するインタリーブ、デインタリーブと並列に複数配置した誤り訂正復号回路を用いて誤りを訂正して出力する。本構成では、誤り訂正符号化前のフレーム構成と誤り訂正符号化後の変調マッピングにおいて、誤り訂正符号化前のフレーム構成にあるダミービットへの誤り訂正符号のパリティへビットの載せ替えがあるものの、同じフレーム構成で変調マッピング側へ受け渡すことができる。しかしながら、送信側および受信側それぞれでインタリーブ、デインタリーブのために大容量のメモリを必要とし、メモリに蓄えるために処理遅延時間が大きくなるという問題がある。
本開示は、上記に鑑みてなされたものであって、回路規模の増大を抑制しつつ、誤り訂正符号化処理を低遅延で行うことが可能な送信装置を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本開示にかかる送信装置は、複数の多値変調シンボルで構成される信号に対してビット単位でインタリーブを行いつつ複数のビット系列を生成する外符号インタリーバと、インタリーブで生成された複数のビット系列のそれぞれに対する外符号化処理を並列に行う外符号化部と、外符号化処理が行われた後のビット系列に対して、外符号インタリーバが行うインタリーブの逆操作であるデインタリーブを行う外符号デインタリーバとを備える。また、送信装置は、外符号デインタリーバでデインタリーブが行われた後のビット系列に対して内符号化処理を並列に行う内符号化部と、内符号化処理が行われた後のビット系列に対して時間インタリーブおよびシンボルインタリーブを行う内符号インタリーバと、を備える。
本開示にかかる送信装置は、回路規模の増大を抑制しつつ、誤り訂正符号化処理を低遅延で行うことができる、という効果を奏する。
実施の形態１にかかる送信装置の構成例を示す図 実施の形態１にかかる送信装置の外符号インタリーバが行うインタリーブの一例を示す図 実施の形態１にかかる送信装置の時間インタリーバが実行する時間インタリーブの一例を示す図 実施の形態１にかかる送信装置の時間インタリーバの動作例を説明するための図 実施の形態１にかかる送信装置のシンボルインタリーバが実行するシンボルインタリーブの一例を示す図 実施の形態２にかかる受信装置の構成例を示す図 送信装置および受信装置をプログラミングによって実現する場合のハードウェア構成の一例を示す図 送信装置を実現するプロセッサが実行する処理の一例を示すフローチャート 受信装置を実現するプロセッサが実行する処理の一例を示すフローチャート
以下に、本開示の実施の形態にかかる送信装置、受信装置、符号化方法、制御回路および記憶媒体を図面に基づいて詳細に説明する。
実施の形態１．
図１は、実施の形態１にかかる送信装置の構成例、詳細には、多値変調シンボルの伝送に連接誤り訂正符号を用いた送信装置１００の構成例を示す図である。本実施の形態にかかる送信装置１００においては、連接誤り訂正符号の外符号としてＢＣＨ符号などのビット誤り訂正符号を使用し、内符号として軟判定復号を行うＬＤＰＣ符号などの高性能符号で、情報ビットおよびパリティビットが分離されている組織符号を使用する。図１では、ＰＳを用いたＭビットのシンボルがＮシンボル並列で入力される構成例としている。ここで、シンボルは多値変調シンボルを構成するＩチャンネル（以下Ｉｃｈとする）あるいはＱチャンネル（以下Ｑｃｈとする）それぞれのＮビット構成とする。この場合、Ｎシンボルの数は偶数となる。なお、ＩｃｈおよびＱｃｈをまとめてＭビット構成のシンボルとしてもよい。
送信装置１００は、外符号インタリーバ１と、外符号化回路２－１～２－３２で構成される外符号化部２と、外符号デインタリーバ３と、内符号化回路４－１～４－４で構成される内符号化部４と、時間インタリーバ６－１～６－４およびシンボルインタリーバ７で構成される内符号インタリーバ５と、マッパ８とを備える。
送信装置１００において、上述したＮシンボル並列のデータは、外符号化部２を構成する複数の外符号化回路２－１～２－３２にデータを分散させる外符号インタリーバ１に入力される。なお、外符号インタリーバ１に入力する時点のＮシンボル並列のデータを構成するビット系列のうち、外符号および内符号で生成されるパリティビットを挿入するビット部分（以下、パリティ挿入位置と称する場合がある）には固定値（例えば０）が挿入されているものとする。
外符号インタリーバ１は、多値変調シンボルで構成される信号に対してビット単位でのインタリーブを行う。具体的には、外符号インタリーバ１は、入力されたＮシンボルのデータを、同じシンボルのビットが異なる外符号系列に割り当てられるように、各ビットを後段の外符号化回路２－１～２－３２のいずれかに出力して複数のビット系列を生成する。なお、これ以降の説明では、符号系列を符号ブロックと称する場合がある。
外符号インタリーバ１が入力データに対して行うインタリーブの一例について、図２を用いて説明する。図２は、実施の形態１にかかる送信装置１００の外符号インタリーバ１が行うインタリーブの一例を示す図である。
図２では、Ｍ＝４、Ｎ＝１０２４とし、４ビットのシンボル＃１～＃１０２４が外符号インタリーバ１に入力される場合の例を示している。また、外符号ブロックの並列数を３２とし、外符号インタリーバ１が入力データの各ビットの順序が入れ替わるように外符号ブロック＃１～＃３２に割り当てる例を示している。
図２に示すように、外符号インタリーバ１は、シンボル＃１～＃１０２４について、各シンボルの４ビットを８符号語間隔で外符号ブロックにアサインする。具体的には、外符号インタリーバ１は、シンボル＃１の４ビットｂ２１－１を、ＭＳＢ（Most Significant Bit）より、外符号ブロック＃３２、外符号ブロック＃２４、外符号ブロック＃８、外符号ブロック＃１６にアサインする。また、外符号インタリーバ１は、シンボル＃２の４ビットｂ２１－２を、シンボル＃１の４ビットｂ２１－１を割り当てた外符号ブロックから１つずらした外符号ブロックにアサインし、以降、同様に、シンボル＃３の４ビットｂ２１－３、シンボル＃４の４ビットｂ２１－４、・・・のそれぞれを、外符号ブロックを１つずつずらしながらアサインする。シンボル＃３２の４ビットｂ２１－３２で３２個の外符号ブロックへのアサインは１周し、シンボル＃３３の４ビットｂ２１－３３をシンボル＃１の４ビットｂ２１－１と同じ外符号ブロックにアサインする。以降、３２シンボル周期で外符号ブロック＃１～＃３２へのアサインが同様に行われ、シンボル＃１０２４の４ビットｂ２１－１０２４はシンボル＃３２の４ビットｂ２１－３２と同じ外符号ブロックへのアサインとなる。３２並列の外符号の対象情報ビットは全てＡ×Ｌクロック入力で外符号を構成することで、フレーム同期が取りやすく、単なるビット入れ替えでインタリーブ処理においてメモリを要しない。すなわち、インタリーブ対象のデータを一度メモリに蓄えてから読み出すことで順序を入れ替えることが不要となり、メモリを削減できるとともに、処理遅延も抑制できる。
本例の複数の並列化された外符号系列を誤り訂正符号化する回路である外符号化部２は、同じ符号化規則で符号化を行う外符号化回路２－１～２－３２を並列に配置した構成としている。外符号化回路の並列数は、外符号インタリーバ１に並列に入力されるシンボルの数Ｎの約数がよい。更には、外符号化回路の並列数は、シンボルを構成するビットの数Ｍの倍数であるとよい。このような並列数とすることにより、多値変調シンボルで発生する不均等ビット誤り率となるＭビットを外符号系列に対して、均等な誤り率にすることができる。このため、図１に示す本実施の形態にかかる送信装置１００は、外符号化部２を外符号化回路２－１～２－３２で構成し、並列数３２としている。
一方で、外符号化部２を構成する外符号化回路の並列数が上記条件に合わない場合は、一部の外符号化回路の誤り訂正符号の符号化規則を変えてＭ×Ｎビットを外符号インタリーバ１で振り分けることも可能である。ただし、外符号系列の対象とするＮシンボル入力数は同じであることが望ましい。
外符号化回路２－１～２－３２は、例えばＢＣＨ符号化処理を行い、生成した外符号のパリティビットを、入力データの外符号パリティ挿入位置に挿入されている固定値と置き換える。この時、符号化処理では、外符号インタリーバ１から並列ビットが入力することから、外符号パリティ挿入位置に挿入されている固定値（例えば０）も情報ビットとして符号化処理を行い、生成したパリティビットを後から差し替え挿入することで、入力された並列ビットの外符号化処理を容易に行うことができる。なお、外符号のパリティビットは、入力した情報ビット系列のパリティ挿入位置の固定値ではなく、次の外符号として入力される情報ビット系列のパリティ挿入位置の固定値と差し替えることで多値変調シンボル分散を行うことも考えられる。
外符号化回路２－１～２－３２で外符号のパリティビットが挿入された外符号化系列は、外符号デインタリーバ３に入力される。外符号デインタリーバ３は、入力された外符号化系列に対し、外符号インタリーバ１が行うインタリーブの逆操作であるデインタリーブを行う。すなわち、外符号デインタリーバ３は、外符号インタリーバ１によるインタリーブでビットの順序が入れ替えられた外符号化系列のビットの順序を入れ替え、ＰＳからのシンボル系列に沿ったＮシンボルの形式に戻す。外符号デインタリーバ３は、元の形式に戻したＮシンボルを、後段に配置された複数の内符号化回路４－１～４－４と同数のシンボル系列に均等に分割し、各シンボル系列を内符号ブロックとして内符号化回路４－１～４－４に入力する。本実施の形態では、外符号デインタリーバ３は、元の形式に戻したＮシンボルを４分割する。
複数の内符号化回路４－１～４－４は、Ｍビット構成のシンボル全て、あるいはその一部、例えば多値変調シンボルで誤りが発生しやすい一部のビットを対象に、内符号化処理として、ＬＤＰＣ符号化等を行う。複数の内符号化回路４－１～４－４は、内符号化処理で生成した内符号のパリティビットを、入力ビット系列の内符号パリティ挿入位置に挿入されている固定値と置き換える。なお、内符号化の対象外のビットは、入力された時のビット状態を保ちながら出力される。
内符号化回路の並列数は、上述の外符号化回路の並列数と同様に、並列入力シンボルＮの約数が望ましく、また、外符号化回路の並列数の約数、あるいは倍数であれば誤り訂正能力として均等になる。このため、図１に示す本実施の形態にかかる送信装置１００は、並列入力シンボル数Ｎ＝１０２４、外符号化回路の並列数３２に対して、内符号化部４を内符号化回路４－１～４－４で構成し、並列数４としている。もちろん、外符号と同様、一部の符号化規則を変えることで調整することも可能である。また、並列化した内符号ブロックのサイズをＬクロックで統一することで内符号フレームの同期が取りやすく、これをＡ×Ｌクロックまとめて外符号ブロックと同期させることで外符号の同期タイミングで内符号ブロックの同期も取れる。
内符号化回路４－１～４－４で内符号のパリティビットが挿入されたビット系列は、内符号インタリーバ５に入力される。内符号インタリーバ５は、前段の内符号化部４を構成する内符号化回路４－１～４－４の並列数と同数の時間インタリーバ６－１～６－４と、シンボルインタリーバ７とを備える。図１に示す例では、内符号インタリーバ５は４つの時間インタリーバ６－１～６－４を備える。なお、内符号インタリーバ５では、時間インタリーバ６－１～６－４およびシンボルインタリーバ７が、後述する時間インタリーブとシンボルインタリーブとを行うが、これら２つの処理はどちらを先に実行しても同じ結果が得られる。本実施の形態では、一例として、時間インタリーブを先に実行する。そのため、時間インタリーバ６－１～６－４が前段に配置されている。よって、内符号化回路４－１～４－４が出力するビット系列は時間インタリーバ６－１～６－４に入力される。
時間インタリーバ６－１～６－４は、入力ビット系列に対して図３に示す時間インタリーブを行う。図３は、実施の形態１にかかる送信装置１００の時間インタリーバ６－１～６－４が実行する時間インタリーブの一例を示す図である。
例えば、Ｎシンボルが並列化された入力データのシンボル数Ｎ＝１０２４、内符号化部４を構成する内符号化回路の並列数を４とすると、１つの内符号化回路はＮ／４＝２５６シンボルの入出力となる。ここで、変調単位となる１つのＩｃｈシンボルと１つのＱｃｈシンボルとをペアとし、これをペアシンボルとした場合、１つの内符号化回路から１２８ペアシンボルが出力される。例えば、時間インタリーバ６－１は、図３に示すように、前段の内符号化回路４－１が出力する１２８のペアシンボルｓ２２－１，ｓ２２－２，…，ｓ２２－１６，ｓ２２－１７，…，ｓ２２－１２７，ｓ２２－１２８に対して、隣接するペアシンボルで遅延量の異なる遅延素子により遅延を与え、出力信号ｓ２３－１，ｓ２３－２，…，ｓ２３－１６，ｓ２３－１７，…，ｓ２３－１２７，ｓ２３－１２８を生成する。このとき、時間インタリーバ６－１が各ペアシンボルに対し、内符号ブロックの区間Ｌの整数倍の遅延量を与えることで、隣接するペアシンボルは異なる内符号ブロックのペアシンボルとなる。ただし、整数倍の値が大きいと、遅延とメモリ量とに影響するため、時間インタリーバ６－１が１２８のペアシンボルに与える遅延量の種類は、内符号ブロックを構成するペアシンボルの数の約数とするのがよい。図３に示す例では、０Ｌクロック遅延（遅延量ゼロ、ペアシンボルｓ２２－１，ｓ２２－１７，ｓ２２－３３，…，ｓ２２－１２２に与える遅延量）～１５Ｌクロック遅延（ペアシンボルｓ２２－１６，ｓ２２－３２，…，ｓ２２－１２８に与える遅延量）の１６種類としている。
なお、複数の内符号ブロックを並列に配置し、かつ内符号の訂正に不均一性がある場合、バーストエラーに対する訂正の不均一性を回避するために、内符号ブロック間でペアシンボルの遅延量をずらすことも考えられる。一例を説明する。図４は、実施の形態１にかかる送信装置１００の時間インタリーバ６－１～６－４の動作例を説明するための図である。図４に示す例では、時間インタリーバ６－１～６－４が処理する並列化されたＬクロックの４つの内符号ブロック＃１～＃４のそれぞれが、Ｌクロックの内のｐクロックにパリティビットが挿入されている構成としている。このような内符号ブロックの誤り耐性が弱いパリティビットを分散するため、時間インタリーバ６－１～６－４は、上述した、図３に示す時間インタリーブを行う前に、図４に示す処理、すなわち、内符号ブロック＃１～＃４に対して、ｐクロックの整数倍のそれぞれ異なる遅延を与え、内符号ブロック＃１～＃４に挿入された内符号のパリティビット（内符号パリティ）が時間軸上で重ならないようにする。内符号ブロック＃１～＃４に与える遅延量は一例である。遅延を与えることによって内符号ブロック＃１～＃４に挿入された内符号パリティが時間軸上で重ならないようになるのであれば、どのような遅延量としてもよい。
内符号インタリーバ５では、さらに、シンボルインタリーバ７が、時間インタリーバ６－１～６－４で時間インタリーブが行われた後の内符号ブロック＃１～＃４に対してシンボルインタリーブを行い、図５に示すように、内符号ブロック＃１～＃４を構成するシンボルペアを並び替える。図５は、実施の形態１にかかる送信装置１００のシンボルインタリーバ７が実行するシンボルインタリーブの一例を示す図である。シンボルインタリーバ７は、図５に示すように、内符号ブロック＃１～＃４の同じ位置のペアシンボル同士が一塊となるように、ペアシンボル単位で順序を入れ替える。すなわち、シンボルインタリーバ７は、入力される内符号ブロック＃１～＃４のそれぞれに含まれる１２８個のペアシンボルをペアシンボル＃０～＃１２７としたとき、内符号ブロック＃１～＃４それぞれの同じ番号のペアシンボル同士が連続するように順序を入れ替える。なお、図５では、時間インタリーバ６－１～６－４が図４に示す遅延を与える処理を実行し、さらに図４に示す時間インタリーブを実行した後の内符号ブロック＃１～＃４を対象として、シンボルインタリーバ７がシンボルインタリーブを実行する場合の例を示している。
図５に示すシンボルインタリーバ７が出力する信号ｓ２４は、マッパ８に入力される。マッパ８は、入力信号ｓ２４をＩｃｈシンボルとＱｃｈシンボルとに分け、シンボル順に変調する。
変調においては、複数のキャリアでシンボルを伝送するマルチキャリア方式も考えられる。この場合、図３に示す時間インタリーブで同じ量の遅延が与えられたシンボルが異なるキャリアとなるようにマッパ８がシンボルを割り当てることで、内符号ブロックでの誤り訂正において、よりバースト誤りを分散し、誤り訂正能力を向上できる。
以上説明したように、本実施の形態によれば、多値変調での連接誤り訂正符号を用いた送信装置１００において、多値変調シンボル系列のビットの外符号化においては、並列に配置した複数の外符号ブロックに分散するインタリーブを行い、符号化後、デインタリーブにより多値シンボル形態に戻し、内符号化では、並列に配置した複数のシンボル内の全てのビット、あるいはシンボル内の一部のビットについて符号化を行い、そのシンボル出力を、多値変調シンボルとなるＩｃｈシンボルとＱｃｈシンボルとをまとめたペアシンボル単位で時間インタリーブを行い、更に、複数の内符号ブロック間でペアシンボル単位でインタリーブを行うことで、シンボル単位のバースト誤りとシンボル内のビット誤りに対して同時に訂正能力を向上することができる。特に、内符号化においてシンボル内の一部のビットについて符号化を行う場合は、外符号においてバースト誤り耐性にも強くできる。また、外符号化におけるインタリーブおよびデインタリーブにおいてメモリの使用が不要となり、回路規模の増大を抑制しつつ、誤り訂正符号化処理を低遅延で行うことが可能となる。
実施の形態２．
実施の形態１では、多値変調での連接誤り訂正符号を用いた送信装置１００について、バーストシンボル誤り耐性を強くするインタリーブ構成を示したが、対向する受信装置では、送信装置１００が行う操作の逆操作を行い、連接符号による誤り訂正処理を行うことになる。
図６は、実施の形態２にかかる受信装置２００の構成例を示す図である。図６に示す受信装置２００は、実施の形態１にかかる送信装置１００が送信する信号、すなわち、多値変調での連接誤り訂正符号が適用された信号を受信する。
受信装置２００は、デマッパ９と、シンボルデインタリーバ１１および時間デインタリーバ１２－１～１２－４で構成される内符号デインタリーバ１０と、内符号軟判定回路１３－１～１３－４で構成される内符号軟判定部１３と、内符号復号回路１４－１～１４－４で構成される内符号復号部１４と、外符号インタリーバ１５と、外符号復号回路１６－１～１６－３２で構成される外符号復号部１６と、外符号デインタリーバ１７とを備える。
デマッパ９は、受信信号に含まれるＩｃｈおよびＱｃｈの多値変調シンボルを復調し、復調により得られたＮシンボルを内符号デインタリーバ１０に出力する。
送信装置１００の内符号インタリーバ５に対応する内符号デインタリーバ１０では、まず、シンボルデインタリーバ１１が、デマッパ８から入力されたＮシンボルをデインタリーブする。具体的には、シンボルデインタリーバ１１は、送信装置１００のシンボルインタリーバ７が行う操作と逆の操作を行い、受信したＮシンボルの順序を、シンボルインタリーバ７で変更される前の順序に戻す。シンボルデインタリーバ１１により順序が入れ替えられたＮシンボルは、Ｎ／４シンボルごとに分割され、受信シンボルとして時間デインタリーバ１２－１～１２－４に入力される。時間デインタリーバ１２－１～１２－４は、入力された受信シンボルに対して時間デインタリーブを行う。時間デインタリーバ１２－１～１２－４は、例えば、図５に示す内符号ブロック＃１～＃４が有する遅延量と受信装置２００のシンボルデインタリーバ１１が出力する各シンボル系列が有する遅延量とのトータルが、送信装置１００側の遅延量の最大値である３ｐ＋Ｌクロック遅延となるように受信装置２００側の遅延量を調整する。これにより、送信装置１００側の内符号ブロック＃１～＃４の内符号化回路４－１～４－４が出力する内符号ブロック＃1～＃４と同じ遅延量の受信シンボル系列が得られる。時間デインタリーバ１２－１～１２－４により遅延量が調整された後の受信シンボル系列は内符号軟判定部１３の内符号軟判定回路１３－１～１３－４に入力される。
内符号軟判定部１３の内符号軟判定回路１３－１～１３－４は、時間デインタリーバ１２－１～１２－４から入力された受信シンボル系列に対して軟判定処理を行う。
内符号軟判定回路１３－１～１３－４は、シンボル内の内符号対象外ビットについては、硬判定値を出力してもよいが、内符号の復号結果で推定されるシンボル候補として複数の候補を出力し、複数の候補の中の１つを、後段の内符号復号回路１４－４が内符号の復号結果から選択するようにしてもよい。
また、内符号軟判定回路１３－１～１３－４は、シンボル内に内符号対象ビットが複数ある場合は、それぞれの軟判定値生成を行った後、内符号系列として時間方向に伸長して内符号復号部１４に出力してもよい。この場合には、伸長に対応してメモリを含む時間調整と、内符号復号部１４以降において送信側でのシンボル伝送クロックよりも速いクロック周波数での動作とを必要とするが、内符号復号部１４への軟判定入力ビット幅の削減につながり、符号系列の復号処理が容易となる。
内符号復号部１４の内符号復号回路１４－１～１４－４は、送信装置１００の内符号化回路４－１～４－４に合わせて復号を行う。ここで、内符号復号回路１４－１～１４－４は、多値変調シンボルの一部、特にビット誤り確率が他のシンボル内ビットより高くなるＬＳＢ（Least Significant Bit）を内符号対象として軟判定の復号を行い、その結果に基づいてシンボルを推定する。これにより、全伝送シンボルの一部のみ軟判定での内符号の復号演算処理を行えるので、１Ｔｂｐｓ級の伝送速度に対応する内符号の復号処理の演算量を低減できる。
内符号復号回路１４－１～１４－４で復号されたシンボルデータは、外符号インタリーバ１５に入力される。外符号インタリーバ１５の動作は、実施の形態１で説明した送信装置１００の外符号インタリーバ１の動作と同じである。なお、外符号インタリーバ１５は、内符号のパリティ挿入位置には、内符号化前の固定値（例えば０）を挿入する。また、内符号復号回路１４－１～１４－４は、復号したシンボルデータに平行して信頼度情報あるいは消失フラグを出力することも可能である。その場合、外符号インタリーバ１５は、出力シンボル同様にインタリーブを行う。外符号インタリーバ１５によるインタリーブで順序が入れ替えられたシンボルデータは、外符号復号部１６に入力される。
外符号復号部１６において並列に配置された複数の外符号復号回路１６－１～１６－３２は、入力されたシンボルデータに対して復号処理を行う。なお、外符号復号回路１６－１～１６－３２へのシンボルデータの入力では、送信装置１００の外符号化回路２－１～２－３２において挿入されたパリティビットを抽出し、これの代わりに外符号のパリティビット挿入前の固定値（例えば０）に差し替えて挿入し、抽出したパリティビットに関する演算を別に行うことで、例えば復号入力演算処理（例えばシンドローム演算処理）を、１Ｔｂｐｓ級伝送に対応した並列処理が容易な構成とすることができる。
また、複数の外符号復号回路１６－１～１６－３２は、次の外符号デインタリーバ１７を送信装置１００の外符号デインタリーバ３と同じ構成とするため、それぞれの外符号復号回路１６－１～１６－３２の処理量によらず全て同じ遅延で復号結果を出力する。
外符号デインタリーバ１７の動作は、送信装置１００の外符号デインタリーバ３の動作と同じである。
以上説明したように、多値変調での連接誤り訂正符号を用いた本実施の形態にかかる受信装置２００は、実施の形態１にかかる送信装置１００の内符号インタリーバ５に対応するデインタリーブ処理をデマッパ９による復調処理の直後に行い、その後、内符号復号用の軟判定値生成を行った後に並列に内符号復号を行い、内符号のパリティビットを符号化前の固定値に差し替えてから外符号のインタリーブを行い、さらに、外符号の復号において、送信装置１００での符号化処理で挿入されたパリティビットを抽出してパリティビット挿入前の固定値への差し替えを行った後、外符号の復号を行い、送信装置１００と同じデインタリーブを行う。このため、受信装置２００は、送信装置１００で符号化およびインタリーブが行われた多値変調シンボルのバースト誤り訂正処理を、１Ｔｂｐｓ級伝送に対応した復号処理において行うことが可能となる。また、回路規模の増大を抑制しつつ、誤り訂正復号処理を低遅延で行うことが可能となる。
なお、実施の形態１および実施の形態２におけるパラメータや符号化規則の拡張ができることは言うまでもない。
実施の形態３．
実施の形態１および実施の形態２では、１Ｔｂｐｓ級の伝送処理に対応して、並列処理を前提とした多値変調伝送での連接誤り訂正符号を用いた送信装置１００および受信装置２００について説明したが、実施の形態１および２で説明した送信装置１００および受信装置２００が行う処理は、処理速度が低速の場合はプロセッサ及びメモリを用いたプログラミングによっても実現可能である。例えば、図７に示すプロセッサ３０１およびメモリ３０２により送信装置１００および受信装置２００を実現してもよい。図７は、送信装置１００および受信装置２００をプログラミングによって実現する場合のハードウェア構成の一例を示す図である。
プロセッサ３０１は、例えば、ＣＰＵ（Central Processing Unit）、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、またはＤＳＰ（Digital Signal Processor）などである。また、メモリ３０２は、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Electrically ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital Versatile Disc）などが該当する。
例えば、実施の形態１で説明した送信装置１００を図７に示すプロセッサ３０１およびメモリ３０２で実現する場合、送信装置１００として動作するためのプログラムをメモリ３０２に格納しておき、このプログラムをプロセッサ３０１が読み出して実行することにより、送信装置１００が実現される。実施の形態２で説明した受信装置２００を図７に示すプロセッサ３０１およびメモリ３０２で実現する場合、メモリ３０２には受信装置２００として動作するためのプログラムが格納される。
なお、メモリ３０２に格納されるプログラムは、例えば、ＣＤ（Compact Disc）－ＲＯＭ、ＤＶＤ（Digital Versatile Disc）－ＲＯＭなどの記憶媒体に書き込まれた状態でユーザ等に提供される形態としてもよい。
送信装置１００および受信装置２００をプロセッサ３０１およびメモリ３０２で実現する場合にプロセッサ３０１が実行する処理について、図８および図９を用いて説明する。
図８は、送信装置１００を実現するプロセッサ３０１が実行する処理の一例を示すフローチャートである。
図８に示す一連の処理をスタートする時点では、ＰＳ等の処理を実行後の多値変調シンボルの配列がメモリ３０２に存在するとする。なお、外符号及び内符号のパリティビットが挿入されるシンボルビットは固定値（例えば０）が記録されているものとする。
プロセッサ３０１は、まず、外符号インタリーブを行う（ステップＳ１１）。この処理は、送信装置１００の外符号インタリーバ１が行うインタリーブに対応する。インタリーブは複数の外符号ごとに用意した外符号配列に、スタート時に用意した配列からインタリーブ規則に沿って外符号の各ビットを順次コピーする。なおコピーにおいては、図１に示すＮシンボル分のルールをプログラム制御するか、テーブル参照により制御し、外符号化並列数についてＬ回分繰り返せばよい。
プロセッサ３０１は、次に、外符号化処理を行う（ステップＳ１２）。この処理は、送信装置１００の外符号化部２が行う符号化処理に対応する。外符号化処理では、並列数分符号化を行う。この処理で得られた外符号のパリティビットは、ステップＳ１１の外符号インタリーブで生成した外符号配列の所定の外符号パリティ位置（パリティビットの位置）にオーバーライトするか、外符号パリティ用配列を用意して記録する。
プロセッサ３０１は、次に、外符号デインタリーブを行う（ステップＳ１３）。この処理は、送信装置１００の外符号デインタリーバ３が行うデインタリーブに対応する。外符号デインタリーブでは、外符号配列からステップＳ１１のインタリーブの逆操作で外符号パリティ（外符号のパリティビット）を含むデインタリーブ処理を行い多値変調シンボル配列に戻す。また、外符号パリティ用配列を用いて、外符号パリティのみデインタリーブ処理を行い、スタート時の多値変調シンボル配列に対して、所定の外符号パリティ位置に差し替えるようにすると演算量が小さくなる。なお、外符号パリティは外符号化に用いた多値変調シンボル配列には書き込まず、一旦別配列に記録しておき、次の外符号化に用いる多値変調シンボル配列に書きこむ方法も外符号のシンボル配列分散の観点から考えられる。
プロセッサ３０１は、次に、内符号化処理を行う（ステップＳ１４）。この処理は、送信装置１００の内符号化部４が行う符号化処理に対応する。プロセッサ３０１は、符号化処理を複数の内符号系列分行う。内符号化は、ＩｃｈのシンボルとＱｃｈのシンボルとのペアとなる多値変調シンボルを同じ内符号系列内とする。また、全ての多値変調シンボルを符号化対象としてもよいが、演算量が多くなることから、誤り発生確率が高いシンボルのＬＳＢのみを内符号化対象としてもよい。この場合、内符号で生成したパリティは所定のシンボルのＭＳＢに配置することが考えられる。またそのパリティは、次の内符号系列のシンボルのＬＳＢに配置することも考えられる。次の内符号系列のシンボルのＬＳＢに配置する場合、シンボル誤りに対してシンボルを分散できる。
プロセッサ３０１は、次に、変調シンボル時間インタリーブを行い（ステップＳ１５）、さらに、内符号インタリーブを行う（ステップＳ１６）。これらの処理は、送信装置１００の時間インタリーバ６－１～６－４が行う時間インタリーブ、シンボルインタリーバ７が行うシンボルインタリーブに対応する。これら２つの処理は順序を入れ替えて行ってもよいが、ステップＳ１５の時間インタリーブを並列化された複数の内符号系列を対象として行うことから、ステップＳ１４の内符号化処理の後の配列に対して、ステップＳ１５の時間インタリーブを行ってからシンボルインタリーブを行う方が処理が容易となる。なお、時間インタリーブにおいては、所定の時間遅延分の配列を要する。図５に示す時間インタリーバ６－１～６－４の時間インタリーブ則に従えば、外符号のフレームの先頭が遅延０で出力されるため、先頭より各シンボル所定遅延データを外符号ブロックＬクロック分配列に記録し、それに対する内符号インタリーブの終了時には、マッパ８へ送信できる連接符号化および多値変調インタリーブを施した多値変調シンボルデータが外符号ブロックフレーム分配列に収まる。
図９は、受信装置２００を実現するプロセッサ３０１が実行する処理の一例を示すフローチャートである。
図９に示す一連の処理をスタートする時点では、ＩｃｈおよびＱｃｈのシンボルデータが、送信側の送信装置１００に合わせて並列処理する外符号ブロック分、配列に用意されているものとする。
プロセッサ３０１は、まず、ＩｃｈおよびＱｃｈのシンボルデータに対して、各内符号ブロックに振り分ける内符号デインタリーブを行う（ステップＳ２１）。この処理は、受信装置２００の内符号デインタリーバ１０を構成するシンボルデインタリーバ１１が行うデインタリーブに対応する。
プロセッサ３０１は、次に、各内符号ブロックに対して、復調シンボル時間デインタリーブを行う（ステップＳ２２）。この処理は、受信装置２００の内符号デインタリーバ１０を構成する時間デインタリーバ１２－１～１２－４が行う時間デインタリーブに対応する。復調シンボル時間デインタリーブの基本的な処理は、時間デインタリーバ１２－１～１２－４による時間デインタリーブと同じであるが、デインタリーブ後の外符号ブロック先頭の遅延量が最も大きいため、更にＬクロック相当分遅延量を設けて外符号ブロック単位で配列に出力する。
プロセッサ３０１は、次に、内符号軟判定生成処理を行う（ステップＳ２３）。この処理は、受信装置２００の内符号軟判定部１３が行う軟判定処理に対応する。
プロセッサ３０１は、次に、内符号復号処理を行う（ステップＳ２４）。この処理は受信装置２００の内符号復号部１４が行う復号処理に対応する。内符号復号処理では、所定の並列数の内符号ブロックそれぞれに対して同じ復号処理を行い、復号結果を反映したシンボルを配列に記録する。
プロセッサ３０１は、次に、内符号復号後のシンボルに対して、外符号インタリーブを行う（ステップＳ２５）。この処理は、受信装置２００の外符号インタリーバ１５が行うインタリーブに対応する。外符号インタリーブでは、内符号復号後のシンボルを、所定数の外符号系列の配列に配置する。その際、外符号のパリティがシンボルビットの一部に配置されているであれば、外符号パリティを外符号系列の配列の情報ビット系列の後に配置し、パリティが配置されていたシンボルビットには、符号化前の固定値（例えば０）を配置する。
プロセッサ３０１は、次に、所定数の外符号ブロックに対して外符号復号処理を行う（ステップＳ２６）。この処理は、受信装置２００の外符号復号部１６が行う復号処理に対応する。
プロセッサ３０１は、次に、外符号復号処理で復号した外符号系列に対して外符号デインタリーブを行う（ステップＳ２７）。この処理は、受信装置２００の外符号デインタリーバ１７が行うデインタリーブに対応する。外符号デインタリーブでは、復号した外符号系列を符号化前の多値変調シンボルの形に戻して出力する。なお、ステップＳ２６の外符号復号処理を実行した後は、外符号パリティは使用されない。そのため、ステップＳ２５で情報ビット系列の後に配置した外符号パリティはステップＳ２７の外符号デインタリーブの対象から外してもよい。
以上説明したように、処理速度が低速の場合はプロセッサおよびメモリを用いたプログラミングによっても、多値変調シンボルに対する連接誤り訂正符号を用いた送信装置１００および受信装置２００の誤り訂正に関する処理を実現できる。
以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
１，１５ 外符号インタリーバ、２ 外符号化部、２－１～２－３２ 外符号化回路、３，１７ 外符号デインタリーバ、４ 内符号化部、４－１～４－４ 内符号化回路、５ 内符号インタリーバ、６－１～６－４ 時間インタリーバ、７ シンボルインタリーバ、８ マッパ、９ デマッパ、１０ 内符号デインタリーバ、１１ シンボルデインタリーバ、１２－１～１２－４ 時間デインタリーバ、１３ 内符号軟判定部、１３－１～１３－４ 内符号軟判定回路、１４ 内符号復号部、１４－１～１４－４ 内符号復号回路、１６ 外符号復号部、１６－１～１６－３２ 外符号復号回路、１００ 送信装置、２００ 受信装置。

Claims (12)

  1. 複数の多値変調シンボルで構成される信号に対してビット単位でインタリーブを行いつつ複数のビット系列を生成する外符号インタリーバと、
    前記インタリーブで生成された複数の前記ビット系列のそれぞれに対する外符号化処理を並列に行う外符号化部と、
    前記外符号化処理が行われた後のビット系列に対して、前記外符号インタリーバが行う前記インタリーブの逆操作であるデインタリーブを行う外符号デインタリーバと、
    前記外符号デインタリーバで前記デインタリーブが行われた後のビット系列に対して内符号化処理を並列に行う内符号化部と、
    前記内符号化処理が行われた後のビット系列に対して時間インタリーブおよびシンボルインタリーブを行う内符号インタリーバと、
    を備えることを特徴とする送信装置。
  2. 前記外符号化部が複数の外符号化回路で構成され、
    前記外符号インタリーバは、前記多値変調シンボルに含まれる各ビットを、それぞれ異なる前記外符号化回路に割り当てる、
    ことを特徴とする請求項１に記載の送信装置。
  3. 前記内符号化部が複数の内符号化回路で構成され、
    前記外符号デインタリーバは、前記デインタリーブを実行して前記インタリーブが行われる前の順序に戻したビット系列を複数の前記内符号化回路と同数となるように分割し、分割後のビット系列を複数の前記内符号化回路に入力する、
    ことを特徴とする請求項１または２に記載の送信装置。
  4. 前記内符号化部を構成する前記内符号化回路の数を、前記外符号化部が行う前記外符号化処理の並列数の約数とする、
    ことを特徴とする請求項３に記載の送信装置。
  5. 前記内符号インタリーバは、
    前記内符号化部を構成する前記内符号化回路と同数の、前記時間インタリーブを行う時間インタリーバと、
    前記シンボルインタリーブを行うシンボルインタリーバと、
    を備え、
    前記時間インタリーバは、対応する前記内符号化回路が出力する内符号化後のシンボル系列の変調単位のシンボルをペアシンボルとし、前記シンボル系列に含まれる前記ペアシンボルのそれぞれに対し、前記シンボル系列のサイズに基づく遅延量であり、かつ隣接する前記ペアシンボルの間で異なる遅延量の遅延を与え、
    前記シンボルインタリーバは、前記時間インタリーバのそれぞれで遅延が与えられた後の前記シンボル系列を、各シンボル系列の同じ位置のペアシンボル同士が連続するように順序を入れ替える、
    ことを特徴とする請求項３または４に記載の送信装置。
  6. 前記内符号インタリーバは、
    前記内符号化部を構成する前記内符号化回路と同数の、前記時間インタリーブを行う時間インタリーバと、
    前記シンボルインタリーブを行うシンボルインタリーバと、
    を備え、
    前記時間インタリーバは、対応する前記内符号化回路が出力する内符号化後のシンボル系列のパリティ挿入位置が、他の時間インタリーバが処理するシンボル系列のパリティ挿入位置と異なるように、処理対象の前記シンボル系列に遅延を与え、さらに、変調単位のシンボルをペアシンボルとし、処理対象の前記シンボル系列に含まれる前記ペアシンボルのそれぞれに対し、前記シンボル系列のサイズに基づく遅延量であり、かつ隣接する前記ペアシンボルの間で異なる遅延量の遅延を与え、
    前記シンボルインタリーバは、前記時間インタリーバのそれぞれで遅延が与えられた後の前記シンボル系列を、各シンボル系列の同じ位置のペアシンボル同士が連続するように順序を入れ替える、
    ことを特徴とする請求項３または４に記載の送信装置。
  7. 前記外符号化部は、前記外符号化処理としてＢＣＨ符号での符号化を行い、
    前記内符号化部は、前記内符号化処理としてＬＤＰＣ符号での符号化を行う、
    ことを特徴とする請求項１から６のいずれか一つに記載の送信装置。
  8. 請求項１から７のいずれか一つに記載の送信装置から送信された信号を受信し、前記内符号化処理および前記外符号化処理に対応する復号処理を実行して受信信号を復号する、
    ことを特徴とする受信装置。
  9. 前記送信装置の前記内符号インタリーバが行う前記時間インタリーブに対応する時間デインタリーブにおいて、前記内符号化処理に対応する並列化された復号処理を行う対象の複数の受信シンボル系列それぞれが有する遅延の量が同じとなるように前記受信シンボル系列それぞれに遅延を与える、
    ことを特徴とする請求項８に記載の受信装置。
  10. 送信装置が複数の多値変調シンボルで構成される信号を誤り訂正符号化する符号化方法であって、
    前記信号に対してビット単位でインタリーブを行いつつ複数のビット系列を生成するステップと、
    前記インタリーブで生成した複数の前記ビット系列のそれぞれに対する外符号化処理を並列に行うステップと、
    前記外符号化処理を実行した後の前記ビット系列に対して、前記インタリーブの逆操作であるデインタリーブを行うステップと、
    前記デインタリーブを実行した後の前記ビット系列に対して内符号化処理を並列に行うステップと、
    前記内符号化処理を実行した後のビット系列に対して時間インタリーブおよびシンボルインタリーブを行うステップと、
    を含むことを特徴とする符号化方法。
  11. 複数の多値変調シンボルで構成される信号を誤り訂正符号化する送信装置を構成する制御回路であって、
    前記信号に対してビット単位でインタリーブを行いつつ複数のビット系列を生成するステップと、
    前記インタリーブで生成した複数の前記ビット系列のそれぞれに対する外符号化処理を並列に行うステップと、
    前記外符号化処理を実行した後の前記ビット系列に対して、前記インタリーブの逆操作であるデインタリーブを行うステップと、
    前記デインタリーブを実行した後の前記ビット系列に対して内符号化処理を並列に行うステップと、
    前記内符号化処理を実行した後のビット系列に対して時間インタリーブおよびシンボルインタリーブを行うステップと、
    を実行することを特徴とする制御回路。
  12. 複数の多値変調シンボルで構成される信号を誤り訂正符号化する送信装置を構成する制御回路が実行するプログラムを記憶する記憶媒体であって、
    前記プログラムは、
    前記信号に対してビット単位でインタリーブを行いつつ複数のビット系列を生成するステップと、
    前記インタリーブで生成した複数の前記ビット系列のそれぞれに対する外符号化処理を並列に行うステップと、
    前記外符号化処理を実行した後の前記ビット系列に対して、前記インタリーブの逆操作であるデインタリーブを行うステップと、
    前記デインタリーブを実行した後の前記ビット系列に対して内符号化処理を並列に行うステップと、
    前記内符号化処理を実行した後のビット系列に対して時間インタリーブおよびシンボルインタリーブを行うステップと、
    を前記制御回路に実行させることを特徴とする記憶媒体。
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