JP2011146932A - 誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置、および、誤り訂正復号装置 - Google Patents

誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置、および、誤り訂正復号装置 Download PDF

Info

Publication number
JP2011146932A
JP2011146932A JP2010006142A JP2010006142A JP2011146932A JP 2011146932 A JP2011146932 A JP 2011146932A JP 2010006142 A JP2010006142 A JP 2010006142A JP 2010006142 A JP2010006142 A JP 2010006142A JP 2011146932 A JP2011146932 A JP 2011146932A
Authority
JP
Japan
Prior art keywords
circuit
decoding
code
encoding
error correction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010006142A
Other languages
English (en)
Other versions
JP5523120B2 (ja
Inventor
Yoshikuni Miyata
好邦 宮田
Hideo Yoshida
英夫 吉田
Kazuo Kubo
和夫 久保
Takashi Mizuochi
隆司 水落
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2010006142A priority Critical patent/JP5523120B2/ja
Priority to EP10016036.5A priority patent/EP2346197B1/en
Priority to US12/987,368 priority patent/US8621316B2/en
Priority to CN201110005884.6A priority patent/CN102130742B/zh
Publication of JP2011146932A publication Critical patent/JP2011146932A/ja
Application granted granted Critical
Publication of JP5523120B2 publication Critical patent/JP5523120B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2945—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using at least three error correction codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6561—Parallelized implementations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6577—Representation or format of variables, register sizes or word-lengths and quantization
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H04L1/0065—Serial concatenated codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1515—Reed-Solomon codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H03M13/296—Particular turbo code structure
    • H03M13/2963—Turbo-block codes, i.e. turbo codes based on block codes, e.g. turbo decoding of product codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
    • H03M13/356—Unequal error protection [UEP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

【課題】処理スループットを高く、かつ、誤り訂正能力を高くする。
【解決手段】外符号の符号化処理を行う外符号化回路３３と、内符号の符号化処理を行う内符号化回路３４とを備え、さらに、並列入力系列を特定のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブ処理を行う内符号化入力回路５４を備えて、並列入力系列を特定のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブを施すことで、情報系列領域とパリティ系列領域の割り当てを均一にさせ、処理スループットを高くし、かつ、誤り訂正能力を高くする。
【選択図】図１

Description

この発明は、例えばデジタル伝送システムなどにおける誤り訂正符号化方法、誤り訂正復号方法およびその装置に関するものである。
従来の、例えば光通信用の誤り訂正符号化方法（特許文献１参照）は、当該文献中の図２、５、６、７に示されるように、外符号と内符号の間でインタリーブする機能を、列毎にビットシフトする操作により行っている。この場合、ＩＴＵ−Ｔ勧告Ｇ．７０９（非特許文献１参照）に準拠するＯＴＵｋ（Optical channel Transport Unit-k（ｋは伝送速度によって、１，２，３，４と分類される））フレームに対して、１列当たり１２８行の並列処理で、このインタリーブ操作が可能となる。この時、４個ある内部フレーム（ここでは、ＦＥＣ（Forward Error Correction）フレームと呼ぶこととする）ごとに分割されている情報系列領域とパリティ系列領域との割り当てを見てみると、１２８行全てで均一に配分されている。
特許第４３８２１２４号公報
ＩＴＵ−Ｔ勧告Ｇ．７０９
従来の誤り訂正符号化方法およびその装置は以上のように構成されているので、例えば１列当たり５１２行の並列処理を行い、かつ、ＩＴＵ−Ｔ勧告Ｇ．７０９のＡｐｐｅｎｄｉｘに記載されるＯＴＵｋＶフレーム（パリティ系列長をＯＴＵｋフレームよりも長くする）を導入する場合、各内部フレームのパリティ系列長が５１２で割り切れる必要がある。その条件を満たさない場合、情報系列領域とパリティ系列領域との割り当てが、行ごとに不均一になってしまい、よって、横方向へ並べる符号語系列の配分が不均一になってしまう。
以上のように、従来の誤り訂正符号化方法およびその装置においては、パリティ系列長に対する制約が生じてしまうという問題点があった。すなわち、処理並列数を増やして処理スループットを高くすること、かつ、誤り訂正能力を高くすることのためのフレーム構成に、制約を生じるという問題点があった。
この発明は、かかる問題点を解決するためになされたもので、並列入力系列を特定のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブを施すことで、情報系列領域とパリティ系列領域の割り当てを均一にさせることができ、処理スループットを高くし、かつ、誤り訂正能力を高くすることが可能な、誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置、および、誤り訂正復号装置を得ることを目的とする。
この発明は、外符号の符号化処理を行う外符号化ステップと、内符号の符号化処理を行う内符号化ステップと、並列入力系列を特定のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブ処理ステップとを備えた誤り訂正符号化方法である。
この発明は、外符号の符号化処理を行う外符号化ステップと、内符号の符号化処理を行う内符号化ステップと、並列入力系列を特定のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブ処理ステップとを備えた誤り訂正符号化方法であるので、並列入力系列を特定のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブを施すため、情報系列領域とパリティ系列領域の割り当てを均一にさせることができるようになり、フレーム構成の制約を回避して、処理スループットを高くし、かつ、誤り訂正能力を高くする誤り訂正符号化方法を実現することができる。
この発明の実施の形態１に係る誤り訂正符号化方法およびその装置の回路構成を示す説明図である。 この発明の実施の形態１に係る誤り訂正復号方法およびその装置の回路構成を示す説明図である。 この発明の実施の形態１に係る誤り訂正符号化方法およびその装置の回路構成を示す説明図である。 この発明の実施の形態１に係る誤り訂正復号方法およびその装置の回路構成を示す説明図である。 この発明の実施の形態１に係るデジタル伝送システムの構成を示すブロック図である。 誤り訂正符号化方法における標準的なフレームフォーマットを示す説明図である。 この発明の実施の形態１に係る誤り訂正符号化方法のフレームフォーマットを示す説明図である。 この発明の実施の形態１に係る誤り訂正符号化方法のフレームフォーマットを示す説明図である。 この発明の実施の形態１に係る誤り訂正符号化方法のフレームフォーマットを示す説明図である。 この発明の実施の形態１に係る誤り訂正符号化方法のフレームフォーマットを示す説明図である。 この発明の実施の形態１に係る誤り訂正符号化方法のフレームフォーマットを示す説明図である。 この発明の実施の形態１に係る誤り訂正符号化方法のフレームフォーマットを示す説明図である。 この発明の実施の形態１に係る誤り訂正符号化方法のフレームフォーマットを示す説明図である。 この発明の実施の形態１に係る誤り訂正符号化方法のフレームフォーマットを示す説明図である。
実施の形態１．
図５は、この発明の一実施の形態による、誤り訂正符号化装置および誤り訂正復号装置を備えたデジタル伝送システム（以下、単に「伝送システム」という）の構成を示すブロック図である。図５において、伝送システムは、情報源に接続された誤り訂正符号化器１１（誤り訂正符号化装置）と、誤り訂正符号化器１１に接続されたＤ／Ａ（デジタル／アナログ）変換器１２と、Ｄ／Ａ変換器１２に接続された変調器１３と、変調器１３に接続された通信路１４と、通信路１４を介して変調器１３に接続された復調器２１と、復調器２１に接続されたＡ／Ｄ（アナログ／デジタル）変換器２２と、Ａ／Ｄ変換器２２に接続された誤り訂正復号器２３（誤り訂正復号装置）とにより構成されており、誤り訂正復号器２３は受信者側に接続されている。ここで、Ｄ／Ａ変換器１２、変調器１３、通信路１４、復調器２１及びＡ／Ｄ変換器２２は、それぞれデジタル伝送システムで一般的に利用されている装置構成からなる。なお、Ｄ／Ａ変換器１２は、２値以上の多値変調の場合には必要であるが、２値変調の場合は必ずしも必要とは限らない。
図１は、図５の誤り訂正符号化器１１の具体的構成例を示すブロック図である。図１において、誤り訂正符号化器１１は、送信側多重分離回路３１、フレーム生成回路３２、外符号化入力回路５１、外符号化演算回路５２、外符号化出力回路５３、内符号化入力回路５４、内符号化演算回路５５、内符号化出力回路５６、及び、送信側多重化回路３５を備えている。なお、外符号化入力回路５１、外符号化演算回路５２、および、外符号化出力回路５３を合わせたものが外符号化回路３３（外符号の符号化手段）であり、また、内符号化入力回路５４、内符号化演算回路５５、および、内符号化出力回路５６を合わせたものが内符号化回路３４（内符号の符号化手段）である。
図３は、図１の内符号化回路３４の具体的構成例を示すブロック図である。図３において、内符号化回路３４は、内符号化入力Ｉ／Ｆ（インタフェース）回路７１、第１−１のインタリーブ回路７２、第１−２のインタリーブ回路７３、内符号化演算回路５５、第１−２のデインタリーブ回路７４、第１−１のデインタリーブ回路７５、及び、内符号化出力Ｉ／Ｆ回路７６を備えている。なお、内符号化入力Ｉ／Ｆ回路７１、第１−１のインタリーブ回路７２、および、第１−２のインタリーブ回路７３を合わせたものが内符号化入力回路５４であり、また、第１−２のデインタリーブ回路７４、第１−１のデインタリーブ回路７５、および、内符号化出力Ｉ／Ｆ回路７６を合わせたものが内符号化出力回路５６である。
図２は、図５の誤り訂正復号器２３の具体的構成例を示すブロック図である。図２において、誤り訂正復号器２３は、フレーム同期回路４１、受信側多重分離回路４２、内復号入力回路６１、内復号演算回路６２、内復号出力回路６３、外復号入力回路６４、外復号演算回路６５、外復号出力回路６６、フレーム分離回路４５、及び、受信側多重化回路４６を備えている。なお、内復号入力回路６１、内復号演算回路６２、および、内復号出力回路６３を合わせたものが内復号回路４３（内符号の復号手段）であり、また、外復号入力回路６４、外復号演算回路６５、および、外復号出力回路６６を合わせたものが外復号回路４４（外符号の復号手段）である。
図４は、図２の内復号回路４３の具体的構成例を示すブロック図である。図４において、内復号回路４３は、内復号入力Ｉ／Ｆ回路８１、軟入力値演算回路８２、第２−１のインタリーブ回路８３、第２−２のインタリーブ回路８４、内復号演算回路６２、第２−２のデインタリーブ回路８５、第２−１のデインタリーブ回路８６、及び、内復号出力Ｉ／Ｆ回路８７を備えている。なお、内復号入力Ｉ／Ｆ回路８１、軟入力値演算回路８２、第２−１のインタリーブ回路８３、および、第２−２のインタリーブ回路８４を合わせたものが内復号入力回路６１であり、また、第２−２のデインタリーブ回路８５、第２−１のデインタリーブ回路８６、および、内復号出力Ｉ／Ｆ回路８７を合わせたものが内復号出力回路６３である。
なお、図１および図２に示される、外符号化回路３３および外復号回路４４の詳細図をここでは省略しているが、この発明の実施の形態１の特徴である、並列入力系列を特定のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブを施す機能を説明するにあたり、内符号化回路３４および内復号回路４３の側にこの機能を搭載する事例を用いたほうが好適であるため、外符号化回路３３および外復号回路４４の詳細説明を省略している。なお、この発明の実施の形態１は、フレームフォーマットの条件を合わせれば、外符号化回路３３および外復号回路４４の側に当該機能を搭載することも当然可能である。
次に、誤り訂正符号化器１１の動作について説明する。図１において、まず、誤り訂正符号化器１１に対して直列の順序またはＳＦＩ（Serdes Framer Interface）等の所定のインタフェース規格で入力された情報系列は、送信側多重分離回路３１によって並列の順序に変換される。このときの並列数を「ｎ」と定義する。この並列数ｎは、所定のフレームフォーマットに応じて任意の整数で定義できるが、この実施の形態１では、ＯＴＵｋＶフレームに準拠するフレームを考慮した場合を想定して、ｎ＝５１２とみなして説明する。送信側多重分離回路３１によって並列の順序に変換された情報系列は、フレーム生成回路３２によって、所定のフレームの順序に変換される。
例えば光通信において標準的に利用されている、ＩＴＵ−Ｔ勧告Ｇ．７０９（非特許文献１参照）に準拠するＯＴＵｋフレームを考慮した場合、図６に示すフレームフォーマットとなる。図６は、ＩＴＵフレームイメージを図示したもので、この例では、ＯＴＵ Ｒｏｗ１からＲｏｗ４まで並べられて、それぞれに制御用のオーバーヘッド（ＯＨ）信号（Ｒｏｗ毎の長さ １×１６バイト）、情報系列に当たるペイロード（Ｒｏｗ毎の長さ ２３８×１６バイト）、符号パリティ系列（Ｒｏｗ毎の長さ １６×１６バイト）、という領域の割り当てを行う。また、ＩＴＵ−Ｔ勧告Ｇ．７０９のＡｐｐｅｎｄｉｘに記載されるＯＴＵｋＶフレームを考慮した場合、図７に示すフレームフォーマットとなる。図７では、ＯＨとペイロードはＯＴＵｋフレームと同一長で、パリティ系列長をＯＴＵｋフレームよりも任意に長くして、それを内符号のパリティ系列に割り当てる。さらに、外符号として、ＩＴＵ−Ｔ勧告Ｇ．９７５．１のＡｐｐｅｎｄｉｘに記載されるような、ＯＴＵｋフレームに準拠した連接符号や積符号などを用い、さらに内符号を連接させる場合、図８に示すフレームフォーマットとなる。
なお、フレーム生成回路３２は、前記のＯＴＵｋＶフレームなどのフレームフォーマットを考慮する場合には必要な回路となるが、フレームフォーマットを意識する必要のない、連続的に符号化することが可能なデジタル伝送システムでは、必ずしも必要であるとは限らない。
図１に戻り、次に、外符号化回路３３は、外符号化処理（外符号の符号化処理）を行う。フレーム生成回路３２より入力されたフレーム系列に対して、外符号化入力回路５１で、入力タイミング調整、入力系列順調整（インタリーブ処理を含む）などを行い、外符号化演算回路５２で外符号化演算を行い、外符号化出力回路５３で、出力タイミング調整、出力系列順調整（インタリーブ処理を含む）、スクランブル処理などを行い、その結果を、外符号化出力系列（並列）として出力する。
なお、外符号化演算回路５２で行う外符号化演算の方法として、硬判定復号が適しており、相対的に回路規模を小さくできるブロック符号、特にＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号やＲＳ（Reed-Solomon）符号などが適している。また、ブロック符号単体よりも誤り訂正能力が高い連接符号や積符号などを用いることも可能である。特に、すでに図８で説明したとおり、ＩＴＵ−Ｔ勧告Ｇ．９７５．１のＡｐｐｅｎｄｉｘに記載されるような、ＯＴＵｋフレームに準拠した連接符号や積符号などを用いる（ブロック符号のＢＣＨ符号やＲＳ符号などの複数種類の組み合わせ）ような構成例が好ましい。また、ブロック符号と畳込み符号との組み合わせでも構成は可能である。
また、外符号化入力回路５１および外符号化出力回路５３での、タイミング調整、系列順調整などは、採用する外符号の形式、インタリーブの有無およびその構成、スクランブルの有無およびその形式などにより異なるが、どのような構成であっても、この発明の実施の形態１を構成することは可能である。また、外符号化出力回路５３の出力は、ｎ並列の通常のバス信号の形式で構成されるが、例えばＳＦＩ等の所定のインタフェース規格へ変換してから出力しても構わない。この場合、外符号化回路３３と内符号化回路３４とを異なるデバイスへ組み込むことが可能となる。
図１に戻り、次に、内符号化回路３４は、内符号化処理（内符号の符号化処理）を行う。以下、図３を用いて内符号化処理の説明をする。外符号化回路３３より入力された外符号化出力系列（並列）に対して、内符号化入力Ｉ／Ｆ回路７１で、入力タイミング調整、デスクランブル処理などを行う。外符号化出力回路５３の出力が、ＳＦＩ等の所定のインタフェース規格へ変換してから出力されている場合、その逆変換も行う。内符号化入力Ｉ／Ｆ回路７１は、処理結果を、Ｎ並列の信号の形式で出力する。この並列数Ｎは、所定のフレームフォーマットに応じて任意の整数で定義できるが、この実施の形態１では、ＯＴＵｋＶフレームに準拠するフレームを考慮した場合を想定して、Ｎ＝５１２とみなして説明する。以上のような処理を行い、Ｎ並列の信号を第１−１のインタリーブ回路７２へ出力する。
第１−１のインタリーブ回路７２および第１−２のインタリーブ回路７３では、所定のフレームフォーマットに基づき、系列の並べ替えの処理を行い、その結果の内符号化入力系列を内符号化演算回路５５へ出力する。この具体的な並べ替え方法については、後述する。
内符号化演算回路５５では、内符号化入力系列に対して内符号化演算を行い、その結果の内符号化出力系列を内符号化出力回路５６へ出力する。なお、内符号化演算の方法として、ＢＣＨ符号やＲＳ符号などのブロック符号、畳込み符号、畳込み型ターボ符号、ブロックターボ符号やＬＤＰＣ（Low-Density Parity-Check）符号などが適用可能である。ただし、内符号としては、誤り訂正能力の高い軟判定復号可能な符号が適しており、特にこの実施の形態１では、ＬＤＰＣ符号を用いるものとして説明する。
内符号化出力回路５６では、まず、第１−２のデインタリーブ回路７４及び第１−１のデインタリーブ回路７５で、内符号化出力系列に対する並べ直しの処理を行い、その結果を内符号化出力Ｉ／Ｆ回路７６へと受け渡す。この具体的な並べ直し方法については、後述する。なお、ここでは並べ直し処理を行うことを想定しているが、所定のフレームフォーマットの条件によっては、必ずしも並べ直し処理を行う必要はない。また、並べ直し処理ではなく、内符号化回路３４の入力時点とは異なる順序に並べ替える処理を行っても構わない。
内符号化出力Ｉ／Ｆ回路７６では、出力タイミング調整、スクランブル処理などを行い、その結果を、符号語系列（並列）として出力する。また、内符号化出力回路５６の出力は、Ｎ並列の通常のバス信号の形式で構成されるが、例えばＳＦＩ等の所定のインタフェース規格へ変換してから出力しても構わない。この場合、内符号化回路３４と送信側多重化回路３５とを異なるデバイスへ組み込むことが可能となる。
最後に、送信側多重化回路３５は、符号語系列（並列）に対して多重化の変換をして、符号語系列（直列）を生成してＤ／Ａ変換器１２へ出力する。
なお、誤り訂正符号化器１１内の各回路３１〜３５間、また、内部の各回路５１〜５６間、７１〜７３間、および、７４〜７６間で伝達される情報(データ)は、各回路間を接続するバスを経由するパイプライン方式で受け渡されるように構成してもよく、又は、隣接する前後の回路から参照可能な作業用記憶領域を設けて受け渡されるように構成してもよい。また、特定の区間、例えば外符号化回路３３と内符号化回路３４との間を、例えばＳＦＩ等の所定のインタフェース規格で接続しても構わない。
次に、誤り訂正復号器２３の動作について説明する。なお、誤り訂正復号器２３は、誤り訂正符号化器１１に対応した回路構成からなり、誤り訂正符号化器１１が符号化した誤り訂正符号を復号する機能を有する。
図２において、まず、誤り訂正復号器２３に対して入力された量子化受信系列（直列）は、フレーム同期回路４１によって、所定のフレームの同期タイミングを調整した上で、受信側多重分離回路４２に入力される。
なお、フレーム同期回路４１は、前記のＯＴＵｋフレーム、ＯＴＵｋＶフレームなどのフレームフォーマットを考慮する場合には、量子化受信系列に付加されているＯＨを検出してフレームの先頭位置を特定するために必要な回路となるが、フレームフォーマットを意識する必要のない、連続的に符号化することが可能なデジタル伝送システムでは、必ずしも必要であるとは限らない。
受信側多重分離回路４２は、量子化受信系列（直列）を並列の順序に変換する。変換した量子化受信系列（並列）を内復号回路４３へ出力する。このときの並列数を「Ｎ」と定義する。この並列数Ｎは、所定のフレームフォーマットに応じて任意の整数で定義できるが、送信側と合わせるのが好ましく、この実施の形態１では、送信側と合わせるため、Ｎ＝５１２とみなして説明する。
なお、Ａ／Ｄ変換器２２にて処理された量子化受信系列が、送信１シンボルあたりｑビットに量子化されている場合、ｑ＝１の場合を「硬判定」、ｑ＞１の場合を「軟判定」と称するが、この実施の形態１では、軟判定を想定する。先ほど定義した並列数Ｎは、送信１シンボルあたりｑビットを１シンボルとみなして、そのシンボルを一まとめで処理するため、便宜上Ｎシンボル並列とみなして記載する。
次に、内復号回路４３は、内復号処理（内符号の復号）を行う。以下、図４を用いて内復号処理の説明をする。受信側多重分離回路４２より入力された量子化受信系列（並列）に対して、内復号入力Ｉ／Ｆ回路８１で、入力タイミング調整、デスクランブル処理などを行う。受信側多重分離回路４２の出力が、ＳＦＩ等の所定のインタフェース規格へ変換してから出力されている場合、その逆変換も行う。処理結果を、Ｎ並列の信号の形式で出力する。
軟入力値演算回路８２では、送信１シンボルあたりｑビットの量子化受信系列（並列）を、送信１シンボルあたりＱビットの軟入力値（並列）へ変換する。この変換は、軟判定復号に適した符号、例えば畳込み符号畳込み型ターボ符号、ブロックターボ符号やＬＤＰＣ符号などを選択した場合に必要な処理となる。硬判定復号を行う場合は不要となる。また、送信１シンボルあたりｑビットの量子化受信系列（並列）をそのまま軟入力値（並列）とみなして処理することが可能な場合は、同様に不要となる。具体的な処理方法は、採用する符号、通信路モデル等により異なる。この発明の実施の形態１では、どのような方法であっても、適用することは可能である。
第２−１のインタリーブ回路８３および第２−２のインタリーブ回路８４では、所定のフレームフォーマットに基づき、系列の並べ替えの処理を行い、その結果の内復号入力系列を内復号演算回路６２へ出力する。この具体的な並べ替え方法については、後述する。なお、この並べ替えの順序は、送信側の第１−２のデインタリーブ回路７４及び第１−１のデインタリーブ回路７５で処理された並べ替え順序に応じて行われる。そのため、送信側で並べ直し処理を行っていない場合や、並べ直し処理が異なる場合などは、それに応じて並べ替えの順序をあわせる必要がある。
内復号演算回路６２で内復号演算を行い、内復号入力系列に対して内復号演算を行い、その結果の内復号出力系列を内復号出力回路６３へ出力する。この内復号の処理は、内符号化の方法に応じて行う。ＢＣＨ符号やＲＳ符号などのブロック符号を選択した場合は硬判定復号を、畳込み符号を選択した場合は軟判定復号を、畳込み型ターボ符号、ブロックターボ符号やＬＤＰＣ符号などを用いた場合は軟判定繰り返し復号を行うのが好ましい。特にこの実施の形態１では、ＬＤＰＣ符号に対する軟判定繰り返し復号を用いるものとして説明する。
内復号出力回路６３は、まず、第２−２のデインタリーブ回路８５及び第２−１のデインタリーブ回路８６で、内復号出力系列に対する並べ直しの処理を行い、その結果を内復号出力Ｉ／Ｆ回路８７へと受け渡す。この具体的な並べ直し方法については、後述する。なお、ここでは並べ直し処理を行うことを想定しているが、所定のフレームフォーマットの条件によっては、必ずしも並べ直し処理を行う必要はない。送信側での並べ替え処理に応じて行えばよく、最終的には第１−１のインタリーブ回路７２の入力時点の順序に戻せばよい。
内復号出力Ｉ／Ｆ回路８７では、出力タイミング調整、スクランブル処理などを行い、その結果を、内復号出力系列（並列）として出力する。また、内復号出力回路６３の出力は、送信側に合わせてｎ並列の通常のバス信号の形式で構成されるが、例えばＳＦＩ等の所定のインタフェース規格へ変換してから出力しても構わない。この場合、内復号回路４３と外復号回路４４とを異なるデバイスへ組み込むことが可能となる。
図２に戻り、次に、外復号回路４４は、外復号処理（外符号の復号）を行う。内復号回路４３より入力された内復号出力系列（並列）に対して、外復号入力回路６４で、入力タイミング調整、入力系列順調整（インタリーブ処理を含む）、デスクランブル処理などを行い、外復号演算回路６５で外復号演算を行い、外復号出力回路６６で、出力タイミング調整、出力系列順調整（インタリーブ処理を含む）などを行い、その結果を、推定符号語系列（並列）として出力する。
なお、外符号化の方法として、硬判定復号に適したブロック符号、特にＢＣＨ符号やＲＳ符号などを選択した場合、外復号演算回路６５で行う外復号処理において、外符号化に対応した硬判定限界距離復号を行う。また、外符号化の方法として、連接符号や積符号などを用いた場合、外復号演算回路６５において、硬判定繰り返し復号を行うのが好ましい。なお、内復号結果として、軟判定情報（送信１シンボル当りＱ'ビット、Ｑ'＞１）を出力して、外符号で軟判定繰り返し復号を行うことも可能である。また、内復号結果として、消失フラグ（送信１シンボルが消失していたら１を、それ以外を０とするフラグ）も追加出力して、外符号で消失訂正に基づく復号を行うことも可能である。ただし、外復号処理は硬判定情報（Ｑ'＝１）をもとに、硬判定復号するのが好ましい。
また、外復号入力回路６４および外復号出力回路６６での、タイミング調整、系列順調整などは、採用する外符号の形式、インタリーブの有無およびその構成、スクランブルの有無およびその形式などにより異なるが、どのような形式であっても、この発明の実施の形態１を構成することは可能である。また、外復号入力回路６４の入力は、ｎ並列の通常のバス信号の形式で構成されるが、例えばＳＦＩ等の所定のインタフェース規格へ変換してから出力しても構わない。この場合、内復号回路４３と外復号回路４４とを異なるデバイスへ組み込むことが可能となる。
フレーム分離回路４５（送信側のフレーム生成回路３２に対応）は、推定符号語系列からＯＨ信号（オーバーヘッド信号）に対応するビット、パリティ系列に対応するビットを除去して、推定情報系列（並列）を出力する。そして最後に、受信側多重化回路４６は、推定情報系列（並列）に対して多重化の変換をして、推定情報系列（直列）を生成して直列の順序またはＳＦＩ等の所定のインタフェース規格に準じた形式で出力する。
なお、フレーム分離回路４５は、前記のＯＴＵｋフレーム、ＯＴＵｋＶフレームなどのフレームフォーマットを考慮する場合には必要な回路となるが、フレームフォーマットを意識する必要のない、連続的に符号化することが可能なデジタル伝送システムでは、必ずしも必要であるとは限らない。
なお、誤り訂正復号器２３内の各回路４１〜４６間、また、内部の各回路６１〜６６間、８１〜８４間、８５〜８７間で伝達される情報(データ)は、各回路間を接続するバスを経由するパイプライン方式で受け渡されるように構成してもよく、又は、隣接する前後の回路から参照可能な作業用記憶領域を設けて受け渡されるように構成してもよい。また、特定の区間、例えば内復号回路４３と外復号回路４４との間を、例えばＳＦＩ等の所定のインタフェース規格で接続しても構わない。
ここで、内符号化回路３４及び内復号回路４３にて行われる、インタリーブ処理及びデインタリーブ処理について説明する。
図９は、図７または図８に示すＯＴＵｋＶフレームを、Ｎ並列、Ｎ＝５１２の内部データバスイメージで示したもので、左側・列番号０の最上位ビットが最初に送信されるビットで、送信順に下側に向けて順に並べられ、５１２ビット以降は次の列番号１の上側から順に下側に向けて順次並べたものである。ＯＴＵｋフレームの各Ｒｏｗの長さは４０８０バイトであるため、５１２並列では、列番号６３の３８４ビット目まで埋まることになる。ＯＴＵｋＶフレームのパリティ系列長は任意に設定可能であるが、この実施の形態１での説明に当たっては、２５６バイト（ＯＴＵｋフレームのパリティ系列）＋５２８バイトと設定する。その場合、内符号のパリティ系列が、列番号６３の下側１２８ビットと、列番号６４〜７１が埋まることになる。Ｒｏｗ２以降は、列番号７２以降に並べられ、最終的には１つのＯＴＵｋＶフレームで５１２並列×２８８列並べられることになる。
ここで問題となるのは、６３列目、１３５列目、２０７列目、２７９列目の黒色のブロックで示した、不均一になる内符号パリティ系列領域である。この１２８ビット×４列の領域は、ＯＴＵｋフレームのフレーム長および並列数Ｎ＝５１２という制約条件により生じてしまったものである。内符号としてＬＤＰＣ符号を用いる場合、ＯＴＵｋＶフレームにＬＤＰＣ符号の符号語を１個だけ割り当てることは、回路規模を考慮すると現実的ではなく、複数の符号語に割り当てる必要がある。つまり、オーバーヘッド、ペイロード、外符号パリティ系列の各領域を複数のＬＤＰＣ符号語の情報系列に、黒色および濃い灰色で示す内符号パリティ系列領域を複数のＬＤＰＣ符号語のパリティ系列に、それぞれ割り当てを行う必要がある。割り当て方法を、例えば行毎に異なる符号語に分割する場合、上側３８４行と下側１２８行とで、情報系列領域とパリティ系列領域の割り当てが不均一になってしまう。
これの解決方法の一つとして、上側と下側とで、異なる情報長及びパリティ長のＬＤＰＣ符号を割り当てることが考えられる。しかし、この場合、２種類の内符号化器、内復号器を実装する必要があるため、あまり効率的ではない。
そこで、この発明の実施の形態１では、並列入力系列を特定のＬ本のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブを施すことで、情報系列領域とパリティ系列領域の割り当てを均一にさせることを行う。
まず、並列数Ｎ＝５１２の並列入力系列を特定のレーンに分類する。ここでは、１２８ビットごとに１レーンとして、合計Ｌ＝４レーンの構成とする。なおこの４レーン構成は、最近の光通信で主流となりつつある４相位相変調（ＱＰＳＫ：Quadrature Phase Shift Keying）などの多値変調と偏波チャネル（Ｘ偏波、Ｙ偏波）の偏波多重とを組み合わせる変調方式と親和性がよい。なお、このレーン数Ｌは、所定のフレームフォーマットに応じて任意の整数で定義できるものであり、どのような数字でもこの発明の実施の形態１を構成することは可能である。
次に、列毎にレーンの入れ替え処理を行う。この列毎の入れ替え方法は様々な形式を行うことが出来るが、例えば、列毎にレーン単位（１２８ビット単位）にバレルシフトによる並べ替えを行うことが考えられる。また１つのＯＴＵｋＶフレームに４つ含まれるＦＥＣフレームごとに、このバレルシフトのシフト量を変動させることが考えられる。図１０は、その一例を示したものであり、バレルシフトによる並べ替えを行った後の状態を示している。ここで、ＯＴＵｋＶフレームに含まれる先頭のＦＥＣフレームの各列のバレルシフト量を０ビット、２番目のＦＥＣフレームの各列のバレルシフト量を１２８ビット下側、３番目のＦＥＣフレームの各列のバレルシフト量を２５６ビット下側、最後のＦＥＣフレームの各列のバレルシフト量を２８４ビット下側、というようにする。図を見れば明らかなように、黒色のブロックが、レーン毎に１度ずつ表れることになる。よって、行毎の情報系列領域とパリティ系列領域の割り当てを均一にさせることができる。
図１１は、第１−１のインタリーブ回路７２で順序を入れ替える前の外符号化出力系列（並列）を示す図である。図において、５１１−０や５１０−１のように、「Ｒ−Ｃ」の形式で示されているのは、ＯＴＵｋフレームの各ビットの位置を示す数字であり、Ｒは行番号（上側が５１１）、Ｃは列番号（左側が０）である。第１−１のインタリーブ回路７２では、Ｎ＝５１２並列の外符号化出力系列（並列）の入力時点の順序（各列に対応）については入れ替えずに、入力時点毎に（列ごとに）閉じて順序を入れ替える。この列毎の入れ替え方法は様々な形式を行うことが出来るが、この発明の実施の形態１では、一例として、列毎にレーン単位（１２８ビット単位）にバレルシフトによる並べ替えを行うことを記す。図１２は、このようにして順序を入れ替えた後のＯＴＵｋフレームの系列の並びを示した図である。
次に、ＬＤＰＣ符号の各符号語の割り当て方法を定める。この割り当て方法は、所定のフレームフォーマットに応じて様々な形式を行うことが出来るが、ここでは、ＬＤＰＣ符号の符号語系列を行毎に異なる符号語に割り当てる形式を想定する。
図１３は、第１−２のインタリーブ回路７３での順序の入れ替えを示す図である。図において、０００−４６０７や００１−４５９１のように、「Ｌ＃−Ｂ＃」の形式で示されているのは、ＬＤＰＣ符号の符号語番号および各符号語のビットの位置を示す数字であり、Ｌ＃は符号語番号（最初の符号語が０）、Ｂ＃はビット番号（先頭ビットが４６０７）である。ここでは、１ＯＴＵｋＶフレームごとに３２個（レーン毎８個）のＬＤＰＣ符号の符号語を割り当てることを想定している。列番号０の行番号５１１から５０４まで、異なる符号語Ｌ＃＝０００〜００７に割り当て、それらを符号語の先頭ビットＢ＃＝４６０７に配分する。また列番号０の行番号５０３から４９６までをそれぞれ符号語Ｌ＃＝０００〜００７のビットＢ＃＝４６０６に配分する。また、レーン毎に異なる符号語を割り当てるようにする。この手順によると、各列に含まれる同一符号語のビットは１６ビットとなる。１つのＯＴＵｋＶフレームは２８８列で構成されるため、ＬＤＰＣ符号の符号長は４６０８ビットとなる。またこの例では、情報系列長は４０８０ビット、パリティ系列長は５２８ビットとなる。
この発明の実施の形態１の一つの長所は、インタリーブ段数を容易に拡張できることである。前の段落では、インタリーブ段数を１ＯＴＵｋＶフレームと設定したが、それを２ＯＴＵｋＶフレームや４ＯＴＵｋＶフレームと設定してもよい。図１４は、インタリーブ段数を４ＯＴＵｋＶフレームと設定した場合の、第１−２のインタリーブ回路７３での順序の入れ替えを示す図である。ＬＤＰＣ符号のパラメータを前の段落のものと同一のものとすると、４ＯＴＵｋＶフレーム内に１２８個の符号語を配分する必要がある。その配分方法であるが、図１４に示すとおり、列番号０、１、２、３という隣り合う列毎に異なる符号語を割り当て、列番号０と列番号４とで同一行のものを同一符号語に割り当て、列番号１と列番号５とで同一行のものを同一符号語に割り当て、という手順を行う。つまり、個々の符号語の割り当てルールは大きくは変わらずに、インタリーブ段数を深くすることが出来る。なお、図１４は４つのＯＴＵｋＶフレームのうち、先頭のＯＴＵｋＶフレームを示しており、２番目以下もこれと同様の配分となる。
なお、インタリーブ段数を４ＯＴＵｋＶフレームとする場合、第１−１のインタリーブ回路７２での並べ替えは、ＦＥＣフレーム毎に異なるバレルシフト量を設定する方法の他に、ＯＴＵｋＶフレーム毎に異なるバレルシフト量を設定する方法を行うこともできる。
第１−２のデインタリーブ回路７４は、内符号化出力系列つまりＬＤＰＣ符号語系列を、第１−２のインタリーブ回路７３の入力時点の系列順に戻す処理を行う。また、第１−１のデインタリーブ回路７５は、第１−１のインタリーブ回路７２でのバレルシフト操作の逆操作を行い、第１−１のインタリーブ回路７２の入力時点の系列順に戻す処理を行う。なお、ここでは並べ直し処理を行うことを想定しているが、所定のフレームフォーマットの条件によっては、必ずしも並べ直し処理を行う必要はない。また、並べ直し処理ではなく、内符号化回路３４の入力時点とは異なる順序に並べ替える処理を行っても構わない。
第２−１のインタリーブ回路８３は、量子化受信系列（並列）を、第１−１のインタリーブ回路７２でのバレルシフト操作と同様の操作を行い、第２−２のインタリーブ回路８４は、第１−２のインタリーブ回路７３でのＬＤＰＣ符号語系列割り当て操作と同様の操作を行い、内復号入力系列つまりＬＤＰＣ符号の符号語毎の軟入力系列を出力する。なお、この並べ替えの順序は、送信側の第１−２のデインタリーブ回路７４及び第１−１のデインタリーブ回路７５で処理された並べ替え順序に応じて行われる。そのため、送信側で並べ直し処理を行っていない場合や、並べ直し処理が異なる場合などは、それに応じて並べ替えの順序をあわせる必要がある。
第２−２のデインタリーブ回路８５は、内復号出力系列つまりＬＤＰＣ推定符号語系列を、第２−２のインタリーブ回路８４の入力時点の系列順に戻す処理を行う。また、第２−１のデインタリーブ回路８６は、第２−１のインタリーブ回路８３でのバレルシフト操作の逆操作を行い、第２−１のインタリーブ回路８３の入力時点の系列順に戻す処理を行う。なお、ここでは並べ直し処理を行うことを想定しているが、所定のフレームフォーマットの条件によっては、必ずしも並べ直し処理を行う必要はない。送信側での並べ替え処理に応じて行えばよく、最終的には第１−１のインタリーブ回路７２の入力時点の順序に戻せばよい。
なお、上述の実施の形態は、上記具体例に示したパラメータに制約されることはなく、誤り訂正符号化の方法、フレームフォーマットの長さ、入出力並列数、伝送速度などを、うまく当てはめられる組み合わせであれば、適宜組み合わせることが可能であり実現され得ることは言うまでもない。
また、光伝送システムに限定されて適用されることはなく、加入者系有線通信、モバイル無線通信、衛星通信など、様々な種類の伝送システムに適用可能である。
また、上述の実施の形態においては、誤り訂正符号化器１１において、外符号の符号化処理を行った後に、内符号の符号化処理を行う例について示したが、その場合に限らず、内符号の符号化処理を行った後に、外符号の符号化処理を行うようにしてもよい。また、同様に、上述の実施の形態においては、誤り訂正復号器２３において、内符号の復号処理を行った後に、外符号の復号処理を行う例について示したが、その場合に限らず、外符号の復号処理を行った後に、内符号の復号処理を行うようにしてもよい。
以上のように、この発明の実施の形態１によれば、外符号化回路３３と、内符号化回路３４と、内復号回路４３と、外復号回路４４と、特定のバレルシフトを行うインタリーブ機能を有する各入力回路および出力回路と、特定のバレルシフトを行うデインタリーブ機能を有する各入力回路および出力回路とを備えるようにしたので、このように構成することで、情報系列領域とパリティ系列領域の割り当てを均一にさせることができるため、フレーム構成の制約を回避して、処理スループットを高く、かつ、誤り訂正能力を高くすることができる。
１１ 誤り訂正符号化器、１２ Ｄ／Ａ変換器、１３ 変調器、１４ 通信路、２１ 復調器、２２ Ａ／Ｄ変換器、２３ 誤り訂正復号器、３１ 送信側多重分離回路、３２ フレーム生成回路、３３ 外符号化回路、３４ 内符号化回路、３５ 送信側多重化回路、４１ フレーム同期回路、４２ 受信側多重分離回路、４３ 内復号回路、４４ 外復号回路、４５ フレーム分離回路、４６ 受信側多重化回路、５１ 外符号化入力回路、５２ 外符号化演算回路、５３ 外符号化出力回路、５４ 内符号化入力回路、５５ 内符号化演算回路、５６ 内符号化出力回路、６１ 内復号入力回路、６２ 内復号演算回路、６３ 内復号出力回路、６４ 外復号入力回路、６５ 外復号演算回路、６６ 外復号出力回路、７１ 内符号化入力Ｉ／Ｆ（インタフェース）回路、７２ 第１−１のインタリーブ回路、７３ 第１−２のインタリーブ回路、７４ 第１−２のデインタリーブ回路、７５ 第１−１のデインタリーブ回路、７６ 内符号化出力Ｉ／Ｆ回路、８１ 内復号入力Ｉ／Ｆ回路、８２ 軟入力値演算回路、８３ 第２−１のインタリーブ回路、８４ 第２−２のインタリーブ回路、８５ 第２−２のデインタリーブ回路、８６ 第２−１のデインタリーブ回路、８７ 内復号出力Ｉ／Ｆ回路。

Claims (8)

  1. 外符号の符号化処理を行う外符号化ステップと、
    内符号の符号化処理を行う内符号化ステップと、
    並列入力系列を特定のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブ処理ステップと
    を備えたことを特徴とする誤り訂正符号化方法。
  2. 上記インタリーブ処理ステップは、複数フレームを１単位に処理することを特徴とする請求項１に記載の誤り訂正符号化方法。
  3. 上記インタリーブ処理ステップは、特定のバレルシフトの順序を、フレーム単位で切り換える方法と、内部フレームごとに切り換える方法と
    を有することを特徴とする請求項２に記載の誤り訂正符号化方法。
  4. 外符号の復号処理を行う外復号ステップと、
    内符号の復号処理を行う内復号ステップと、
    並列入力系列を特定のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブ処理ステップと
    を備えたことを特徴とする誤り訂正復号方法。
  5. 上記インタリーブ処理ステップは、複数フレームを１単位に処理することを特徴とする請求項４に記載の誤り訂正復号方法。
  6. 上記インタリーブ処理ステップは、特定のバレルシフトの順序を、フレーム単位で切り換える方法と、内部フレームごとに切り換える方法と
    を有することを特徴とする請求項５に記載の誤り訂正復号方法。
  7. 外符号の符号化処理を行う外符号化回路と、
    内符号の符号化処理を行う内符号化回路と、
    並列入力系列を特定のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブ回路と
    を備えたことを特徴とする誤り訂正符号化装置。
  8. 外符号の復号処理を行う外復号回路と、
    内符号の復号処理を行う内復号回路と、
    並列入力系列を特定のレーンに分類して、内部フレームごとに特定のバレルシフトを行うインタリーブ回路と
    を備えたことを特徴とする誤り訂正復号装置。
JP2010006142A 2010-01-14 2010-01-14 誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置、および、誤り訂正復号装置 Active JP5523120B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2010006142A JP5523120B2 (ja) 2010-01-14 2010-01-14 誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置、および、誤り訂正復号装置
EP10016036.5A EP2346197B1 (en) 2010-01-14 2010-12-23 Method and device for encoding and decoding of error correcting codes
US12/987,368 US8621316B2 (en) 2010-01-14 2011-01-10 Method and device for encoding of error correcting codes, and method and device for decoding of error correcting codes
CN201110005884.6A CN102130742B (zh) 2010-01-14 2011-01-13 纠错编码装置和方法、及纠错解码装置和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010006142A JP5523120B2 (ja) 2010-01-14 2010-01-14 誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置、および、誤り訂正復号装置

Publications (2)

Publication Number Publication Date
JP2011146932A true JP2011146932A (ja) 2011-07-28
JP5523120B2 JP5523120B2 (ja) 2014-06-18

Family

ID=43805652

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010006142A Active JP5523120B2 (ja) 2010-01-14 2010-01-14 誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置、および、誤り訂正復号装置

Country Status (4)

Country Link
US (1) US8621316B2 (ja)
EP (1) EP2346197B1 (ja)
JP (1) JP5523120B2 (ja)
CN (1) CN102130742B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014045906A1 (ja) * 2012-09-21 2014-03-27 日本電信電話株式会社 並列データ符号復号化システム
JP2015084585A (ja) * 2012-02-22 2015-04-30 日本電信電話株式会社 マルチレーン監視方式
US10382168B2 (en) 2015-09-07 2019-08-13 Mitsubishi Electric Corporation Encoder device, decoder device and transmission apparatus
WO2020183525A1 (ja) * 2019-03-08 2020-09-17 三菱電機株式会社 符号化装置、復号装置、及び誤り訂正装置
JP2022533326A (ja) * 2019-05-15 2022-07-22 ホアウェイ・テクノロジーズ・カンパニー・リミテッド データ伝送方法および装置
JPWO2023089736A1 (ja) * 2021-11-18 2023-05-25

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013120247A1 (zh) * 2012-02-14 2013-08-22 华为技术有限公司 将前向纠错码字匹配成帧结构的方法、装置和系统
US9065483B2 (en) 2013-01-21 2015-06-23 Micron Technology, Inc. Determining soft data using a classification code
US10382059B2 (en) 2013-07-03 2019-08-13 Samsung Electronics Co., Ltd. Transmitting apparatus, encoding method thereof, receiving apparatus, and decoding method thereof
US9898365B2 (en) 2013-07-31 2018-02-20 Hewlett Packard Enterprise Development Lp Global error correction
WO2015016877A1 (en) * 2013-07-31 2015-02-05 Hewlett-Packard Development Company, L.P. Memory unit
RU2607235C2 (ru) * 2014-03-24 2017-01-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Рязанский государственный радиотехнический университет" (ФГБОУ ВПО "РГРТУ", РГРТУ) Способ обнаружения наличия заданного вида помехоустойчивого кодирования дискретной последовательности
CN106165300B (zh) * 2014-04-23 2019-11-05 三菱电机株式会社 通信装置、通信系统和纠错帧生成方法
CN108667553B (zh) * 2017-03-29 2021-07-09 华为技术有限公司 编码方法、解码方法、装置和系统
JP2019205067A (ja) * 2018-05-23 2019-11-28 日本電信電話株式会社 信号処理装置及び信号処理方法
US10897273B2 (en) * 2018-06-27 2021-01-19 Western Digital Technologies, Inc. System-level error correction coding allocation based on device population data integrity sharing
CN111555760B (zh) * 2020-05-21 2021-08-24 天津大学 纠正随机错误和长突发删除的多进制符号级乘积码方法
CN112671415B (zh) * 2020-12-14 2021-07-09 天津大学 一种面向乘积码的高吞吐量编码方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1545011A1 (en) * 2003-12-17 2005-06-22 Alcatel Optimized interleaving of digital signals
WO2006085488A1 (ja) * 2005-02-09 2006-08-17 Mitsubishi Denki Kabushiki Kaisha 誤り訂正符号化装置及び誤り訂正復号装置
JP2010258937A (ja) * 2009-04-28 2010-11-11 Mitsubishi Electric Corp 誤り訂正装置および誤り訂正方法
JP2011061636A (ja) * 2009-09-11 2011-03-24 Nippon Telegr & Teleph Corp <Ntt> マルチレーン伝送方法及びシステム
WO2011043398A1 (ja) * 2009-10-09 2011-04-14 三菱電機株式会社 差動符号光送受信装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6282686B1 (en) * 1998-09-24 2001-08-28 Sun Microsystems, Inc. Technique for sharing parity over multiple single-error correcting code words
US6393597B1 (en) * 1999-06-01 2002-05-21 Sun Microsystems, Inc. Mechanism for decoding linearly-shifted codes to facilitate correction of bit errors due to component failures
US6453440B1 (en) * 1999-08-04 2002-09-17 Sun Microsystems, Inc. System and method for detecting double-bit errors and for correcting errors due to component failures
KR100884408B1 (ko) * 2002-06-20 2009-02-17 삼성전자주식회사 디지털방송 시스템의 에러 정정 부호화장치
AU2003249708A1 (en) * 2002-07-03 2004-01-23 Hughes Electronics Corporation Method and system for memory management in low density parity check (ldpc) decoders
EP1401107A1 (en) * 2002-09-20 2004-03-24 Siemens Aktiengesellschaft Method for improving the performance of 3-dimensional concatenated product codes
KR100902295B1 (ko) * 2002-10-19 2009-06-10 삼성전자주식회사 복합적 오류정정 부호화 기능을 구비한 디지털방송시스템의 전송장치 및 전송방법
US7289530B1 (en) 2003-04-14 2007-10-30 Applied Micro Circuits Corporation System and method for coding a digital wrapper frame
JP2005050416A (ja) * 2003-07-31 2005-02-24 Toshiba Corp ディスク記憶装置及びヘッド位置決め制御方法
US7895498B2 (en) 2004-09-09 2011-02-22 Mitsubishi Electric Corporation Apparatuses and method for error correction coding and error correction decoding
CN101076965B (zh) * 2004-12-13 2013-04-24 皇家飞利浦电子股份有限公司 用于mimo传输的数据流的分别交织
CN100581089C (zh) * 2005-07-18 2010-01-13 重庆邮电学院 TD-SCDMA系统中的Woven卷积码纠错编、译码器
US8255741B2 (en) * 2009-06-30 2012-08-28 Oracle America, Inc. Facilitating error detection and correction after a memory component failure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1545011A1 (en) * 2003-12-17 2005-06-22 Alcatel Optimized interleaving of digital signals
WO2006085488A1 (ja) * 2005-02-09 2006-08-17 Mitsubishi Denki Kabushiki Kaisha 誤り訂正符号化装置及び誤り訂正復号装置
JP2010258937A (ja) * 2009-04-28 2010-11-11 Mitsubishi Electric Corp 誤り訂正装置および誤り訂正方法
JP2011061636A (ja) * 2009-09-11 2011-03-24 Nippon Telegr & Teleph Corp <Ntt> マルチレーン伝送方法及びシステム
WO2011043398A1 (ja) * 2009-10-09 2011-04-14 三菱電機株式会社 差動符号光送受信装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JPN6013043868; 宮田　好邦　外３名: '光通信用ＬＤＰＣ符号の連接化によるエラーフロア対策' ２００８年電子情報通信学会総合大会講演論文集　通信２ , 20080305, ｐ．３７５ *
JPN6013043871; ＩＴＵ-Ｔ　Ｇ．７０９／Ｙ．１３３１　Ａｍｅｎｄｍｅｎｔ　２　［ｏｎｌｉｎｅ］ , 20080606 *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015084585A (ja) * 2012-02-22 2015-04-30 日本電信電話株式会社 マルチレーン監視方式
WO2014045906A1 (ja) * 2012-09-21 2014-03-27 日本電信電話株式会社 並列データ符号復号化システム
JP5918378B2 (ja) * 2012-09-21 2016-05-18 日本電信電話株式会社 並列データ符号復号化システム
US10193566B2 (en) 2012-09-21 2019-01-29 Nippon Telegraph And Telephone Corporation Encoding/decoding system for parallel data
US10382168B2 (en) 2015-09-07 2019-08-13 Mitsubishi Electric Corporation Encoder device, decoder device and transmission apparatus
WO2020183525A1 (ja) * 2019-03-08 2020-09-17 三菱電機株式会社 符号化装置、復号装置、及び誤り訂正装置
JPWO2020183525A1 (ja) * 2019-03-08 2021-03-25 三菱電機株式会社 符号化装置、復号装置、及び誤り訂正装置
JP2022533326A (ja) * 2019-05-15 2022-07-22 ホアウェイ・テクノロジーズ・カンパニー・リミテッド データ伝送方法および装置
JPWO2023089736A1 (ja) * 2021-11-18 2023-05-25
JP7483155B2 (ja) 2021-11-18 2024-05-14 三菱電機株式会社 送信装置、受信装置、符号化方法、制御回路および記憶媒体

Also Published As

Publication number Publication date
EP2346197A2 (en) 2011-07-20
EP2346197A3 (en) 2012-11-14
JP5523120B2 (ja) 2014-06-18
US8621316B2 (en) 2013-12-31
EP2346197B1 (en) 2021-05-05
CN102130742B (zh) 2014-07-09
US20110173511A1 (en) 2011-07-14
CN102130742A (zh) 2011-07-20

Similar Documents

Publication Publication Date Title
JP5523120B2 (ja) 誤り訂正符号化方法、誤り訂正復号方法、誤り訂正符号化装置、および、誤り訂正復号装置
US10320425B2 (en) Staircase forward error correction coding
JP4382124B2 (ja) 誤り訂正符号化装置及び誤り訂正復号装置
US9148175B2 (en) Error correction coding device, error correction decoding device and method therefor
CN111917518B (zh) 发送方法
CA2977629C (en) Parity puncturing device for variable-length signaling information encoding, and parity puncturing method using same
CN107408951B (zh) 发送器及其奇偶校验置换方法
JP4836884B2 (ja) 誤り訂正符号化装置および方法ならびにデジタル伝送システム
KR20160105311A (ko) 가변 길이 시그널링 정보 부호화를 위한 패리티 인터리빙 장치 및 이를 이용한 패리티 인터리빙 방법
CN115642919A (zh) 发送器及其用于产生附加奇偶校验的方法
KR20160103907A (ko) 송신 장치 및 그의 부가 패리티 생성 방법
KR20160105312A (ko) 가변 길이 시그널링 정보 부호화를 위한 제로 패딩 장치 및 이를 이용한 제로 패딩 방법
KR101970824B1 (ko) 송신 장치 및 그의 세그먼테이션 방법
JPWO2006027838A1 (ja) 誤り訂正符号化装置および誤り訂正復号装置
KR20160105308A (ko) 고정 길이 시그널링 정보 부호화를 위한 제로 패딩 장치 및 이를 이용한 제로 패딩 방법
KR20160105313A (ko) 고정 길이 시그널링 정보 부호화를 위한 패리티 인터리빙 장치 및 이를 이용한 패리티 인터리빙 방법
CA3065458C (en) Zero padding apparatus for encoding variable-length signaling information and zero padding method using same
JP2010200247A (ja) デジタル伝送システム及びデジタル伝送方法
CN107567692B (zh) 发送设备
KR20160090772A (ko) 송신 장치 및 그의 리피티션 방법
KR20160105310A (ko) 고정 길이 시그널링 정보 부호화를 위한 패리티 펑처링 장치 및 이를 이용한 패리티 펑처링 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120823

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130903

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131018

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131021

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140311

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140408

R150 Certificate of patent or registration of utility model

Ref document number: 5523120

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250