WO2006085488A1 - 誤り訂正符号化装置及び誤り訂正復号装置 - Google Patents

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WO2006085488A1
WO2006085488A1 PCT/JP2006/301869 JP2006301869W WO2006085488A1 WO 2006085488 A1 WO2006085488 A1 WO 2006085488A1 JP 2006301869 W JP2006301869 W JP 2006301869W WO 2006085488 A1 WO2006085488 A1 WO 2006085488A1
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error correction
circuit
code
decoding
fec
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PCT/JP2006/301869
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Yoshikuni Miyata
Hideo Yoshida
Kazuo Kubo
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
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Publication date
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    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
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    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/134—Non-binary linear block codes not provided for otherwise

Definitions

  • the present invention relates to an error correction code and a decoding technique, and more particularly to an error correction coding Z decoding method using a block code and an apparatus therefor.
  • the number m of bits per symbol of the error correction code is configured to be a factor of the parallel number n in error correction code processing (for example, Non-patent document 1).
  • Non-Patent Document 1 ITU—T Recommendation G. 975
  • n 128, if one RS (255, 239) of RS (Reed-Solomon) code is adopted, the power to set the number of bits per symbol of the error correction code to 8 and error correction capability are further improved. If we try to adopt 16 which is the second largest after 8 with a factor of 128 to improve, the circuit scale of the block code encoder and decoder will be enormous.
  • the present invention has been made in order to solve an energetic problem, and is composed of a flexible error correction coding frame regardless of the frame format constraint condition, and thus, random errors and The purpose is to improve burst error correction capability. Disclosure of the invention
  • An error correction code encoding device is an error correction code encoding device that performs error correction code encoding in a predetermined frame unit, and in n (n is an arbitrary natural number) subframes.
  • Subframe dividing means for dividing the transmission information sequence into nl (nl is a natural number less than n) subframes and n2 (n2 is a natural number satisfying nl + n2 n) subframes, and the nl
  • the first error correction code is generated by block coding the subframe every ml (ml is a factor of nl) subframes, and the generated first error correction code is added as redundant information.
  • Error correction code generating means and the above-mentioned n2 subframes are further block-coded for every m2 (m2 is a factor of n2) subframes to generate a second error correction code.
  • second error correction code generation means for adding the second error correction code as redundant information.
  • the error correction decoding apparatus is an error correction decoding apparatus that performs error correction decoding in a predetermined frame unit.
  • the first error correction decoding means for outputting the first estimated codeword sequence after decoding and decoding the result every n sub-factors), and the above-mentioned n2 subframes are further divided into m2 (m2 is n2
  • a second error correction decoding means for performing decoding with a block code every factor) and outputting a second estimated codeword sequence as a result of decoding.
  • Error correction code ⁇ is divided into two subframes and n2 subframes, so that the number of bits per symbol of the error correction code can be freely selected using factors other than the factor of n. Therefore, it becomes possible to improve the correction capability while suppressing the circuit scale.
  • FIG. 1 is a block diagram showing a configuration of an error correction code Z decoding system according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing a configuration of an FEC multiplexing circuit according to Embodiment 1 of the present invention.
  • FIG. 3 is a configuration diagram of a working storage area according to Embodiment 1 of the present invention.
  • FIG. 4 is a block diagram showing a configuration of an FEC demultiplexing circuit according to Embodiment 1 of the present invention.
  • FIG. 5 is a diagram showing an arrangement of information in a transmission information sequence according to Embodiment 1 of the present invention.
  • FIG. 6 is a diagram showing the arrangement of information in the information series after the order is changed according to the first embodiment of the present invention.
  • FIG. 7 is another configuration diagram of the working storage area according to the first embodiment of the present invention.
  • FIG. 1 is a block diagram showing the configurations of an error correction code system and an error correction decoding system according to Embodiment 1 of the present invention.
  • the error correction code Z decoding system shown in the figure is based on a frame format compliant with ITU-T Recommendation G. 709, which is generally used in optical communications, and has the same code as ITU-T Recommendation G. 975. It is transmitted at a high rate.
  • the error correction code was performed in units of a single FEC frame.
  • the processing unit of the code is processed in units of multiple FEC frames. It has characteristics in terms of implementation.
  • a first optical receiver 21 is a circuit that receives an optical signal such as STM-16, STM-64, or STM-256 and converts the optical signal into an electrical signal.
  • the circuit 22 demultiplexes the electrical signal from the first optical receiver 21, inserts overhead information, performs error correction coding, etc., and then multiplexes again to form a FEC frame. It is.
  • the first optical transmitter 23 is a circuit that converts the FEC frame into an optical signal
  • the optical transmission path 24 is an optical transmission path that transmits the FEC frame of the optical signal.
  • the second optical receiver 25 is a circuit that converts the FEC frame transmitted through the optical transmission line 24 from an optical signal to an electric signal.
  • the FEC demultiplexing circuit 26 is an electric signal from the second optical receiver 25. This is a circuit that demultiplexes and performs multiplexing again after processing such as FEC frame synchronization, error correction code decoding, and overhead information separation. Finally, the second The optical transmitter 27 is a circuit that converts the electrical signal from the FEC demultiplexing circuit 26 into an optical signal and outputs an optical signal such as STM-16, STM-64, or STM-256.
  • FIG. 2 is a block diagram showing a detailed configuration example of the FEC multiplexing circuit 22 shown in FIG.
  • the purpose of the FEC multiplexing circuit 22 is to correct an error that cannot be corrected by a single code by changing the arrangement of information and adding a plurality of correction codes.
  • a first demultiplexing circuit 111 is a circuit that converts a transmission information sequence input from the first optical receiver 21 in a serial order into a parallel information sequence and outputs the parallel information sequence.
  • n 128 will be described as an example of the parallel number n.
  • the first speed conversion circuit 112 secures an overhead region and a parity sequence region in addition to the n parallel information sequences output from the first demultiplexing circuit 111, and adds a dummy sequence thereto. In this circuit, the transmission rate is increased by adding the redundant areas. As a result, the first speed conversion circuit 112 outputs a series of input information series and dummy series in parallel.
  • the overhead insertion circuit 113 is a circuit that inserts an overhead into an overhead area included in the n-parallel input information series and the dummy series configured by the first speed conversion circuit 112. As a result, the overhead insertion circuit 113 outputs a series of an input information series, an overhead, and a dummy series in parallel.
  • the first FEC code key circuit 115-1 is an example of the first error correction code key means according to the first aspect of the present invention.
  • Code length N information
  • the first FEC code key circuit 115-1 starts from the first code word.
  • the sequence is output in nl parallel.
  • the second FEC code key circuit 115-2 is an example of the second error correction coding means according to the first aspect of the invention, and has a predetermined code length N, information length K, Galois Body GF (2 m2 )
  • m2 is a circuit that performs block code error correction code ⁇ on a factor of n2.
  • the second codeword sequence 115-2 outputs the second codeword sequence in n2 parallel.
  • the first deinterleave circuit 116 includes an nl parallel first codeword sequence and an n2 parallel output outputted by the first FEC encoding circuit 115-1 and the second FEC encoding circuit 115-2.
  • the second codeword sequences are combined in n parallel, and the order is changed to the order before being input to the first interleave circuit 114, and the result is output as a third codeword sequence.
  • the third FEC code circuit 117 groups the n-parallel third codeword sequences output from the first dingter circuit 116 into groups of n parallel and N horizontal points in one unit.
  • the first multiplexing circuit 118 is a circuit that converts the fourth codeword sequence output in parallel from the third FEC code encoder circuit 117 into a fifth codeword sequence in series, The fifth codeword sequence in series is output to the first optical transmitter 23.
  • Information (data) transmitted between each circuit is It may be configured to be delivered in a pipeline manner via a bus connecting each circuit, or may be configured to provide a working storage area that can refer to adjacent circuit power before and after.
  • the working storage area can also refer to the circuit forces before and after the adjacent circuits.
  • FIG. 3 shows the configuration of the working storage area when four single FEC frames are combined (this combination is called an OTU frame), and the combined FEC frames are collectively transmitted and frame-synchronized. It is.
  • This combined FEC frame is called the OTUk frame. Call. However, an integer of 1, 2, 3 is assigned to k depending on the transmission rate. In the following explanation, k is omitted for simplicity.
  • the working storage area shown in Fig. 3 is called the OTU frame buffer for convenience.
  • the 0th column is an overhead area for allocating the overhead of FEC frame # 0.
  • an overhead area of FEC frames # 1 to # 3 is included in the information sequence area.
  • This demultiplexing circuit corresponds to the FEC multiplex code circuit 22 and has the ability to independently decode a plurality of types of error correction codes added by the FEC multiplex code circuit 22! / Speak. As a result, an error that cannot be corrected only by decoding a single error correction code can be corrected.
  • FIG. 4 is a block diagram showing a detailed configuration of the FEC demultiplexing circuit 26.
  • the received sequence in the serial order mixed with noise through the optical communication path is demodulated and analog-Z converted to generate a quantized received sequence.
  • q bits are quantized per transmission symbol.
  • q> l is called a soft decision.
  • the frame synchronization circuit 122 is a circuit that detects the overhead information added to the n parallel quantized reception sequences and identifies the head position of the frame.
  • the third FEC decoding circuit 123 performs the decoding process of the fourth codeword sequence on the n parallel quantized received sequence output by adding the frame synchronization signal to the n parallel quantized received sequence. This is a circuit for performing (decoding processing of the correction code encoded by the third FEC code key circuit 117). As a result, the first FEC decoding circuit output result sequence is output in parallel.
  • the second interleave circuit 124 is an example of the subframe dividing means in the invention according to claim 4, and the first FEC decoding circuit output result sequence that is input in parallel follows the first interleave circuit 124.
  • This is a circuit that branches and outputs to the FEC decoding circuit 125-1 and the second FEC decoding circuit 125-2.
  • the second FEC decoding circuit 125-2 has a parallel number n2 sequence of the second codeword sequence output by the second FEC code decoder circuit 115-2 as the third FEC decoding circuit output result sequence. Will be entered.
  • the first FEC decoding circuit 125-1 is an example of the first error correction decoding means in the invention according to claim 4, and the first FEC code decoding circuit 115-1 is a code encoder. This is a circuit that decodes the error correction code, and outputs the first estimated codeword sequence.
  • the second FEC decoding circuit 125-2 is an example of the second error correction decoding means according to the invention of claim 4, and the second FEC code decoding circuit 115-2 is encoded. This circuit decodes the error correction code and outputs the second estimated codeword sequence.
  • the second deinterleave circuit 126 includes a first estimated codeword sequence and a second estimated codeword sequence output by the first FEC decoding circuit 125-1 and the second FEC decoding circuit 125-2. Are combined in the order before being input to the second interleave circuit 124, and output as an n-parallel estimated codeword sequence.
  • Overhead separation circuit 127 is a circuit that removes bits corresponding to the overhead signal from the estimated codeword sequence output from second Dinterleave circuit 126. As a result, an estimated codeword sequence with no overhead signal is output in parallel. It has become.
  • the second speed conversion circuit 128 separates and removes bits corresponding to the parity sequence area secured by the first speed conversion circuit 112 on the transmission side, and performs reverse speed conversion of n parallel sequences. Circuit. As a result, estimated information sequences are output in parallel.
  • the second multiplexing circuit 129 is a circuit that converts a parallel estimated information sequence into a serial estimated information sequence and outputs the serial estimated information sequence to the second optical transmitter 27.
  • information (data) between the components in the FEC demultiplexing circuit 26 may also be transferred by pipeline transfer in the same manner as the FEC multiplexing circuit 22.
  • a method using an OTU frame buffer as shown in FIG. 3 may be used, the following description will be made assuming that a method using an OTU frame buffer is adopted in order to facilitate understanding.
  • the detailed configuration of the FEC demultiplexing circuit 26 has been described above.
  • the first rate conversion circuit 112 performs rate conversion (N / (K ⁇ f) times) corresponding to the overhead region and the first and second parity sequence regions based on the n parallel information sequences.
  • f is the F included in the OTU frame
  • the input n-parallel information sequence is expanded into the information sequence area shown in FIG. 3, and the overhead area and further the parity symbols of the first and second error correction codes are stored.
  • This is a process to increase the speed on the output side by securing the first parity sequence region used for the purpose and the second parity sequence region for storing the third error correction code notity symbol. .
  • dummy data (for example, all zeros) is inserted into the overhead area and the first and second parity sequence areas.
  • the overhead insertion circuit 113 causes the overhead area to be over. Is inserted.
  • the overhead consists of signals necessary for frame synchronization and transmission control.
  • the first interleave circuit 114 branches the input information sequence output from the overhead insertion circuit 113, the overhead, the dummy sequence, and the powerful sequence to generate the first FEC code circuit 115-1 and the second sequence. Output to FEC code key circuit 115-2.
  • the first interleave circuit 114 branches the n-parallel transmission information sequences
  • the first interleave circuit 114 also changes the order of information in the information sequences and branches the power.
  • FIG. 5 is a diagram showing the arrangement of information in the transmission information sequence before the first interleave circuit 114 changes the order.
  • “r cj is a code indicating the position of information in the OTU frame buffer, where r is the row number and c is the column number.
  • the first interleave circuit 114 does not change the order of n parallel transmission information sequence input points (corresponding to each column of the OTU frame buffer), but closes the order at each input point (for each column).
  • Figure 6 shows the OTU frame buffer with the order changed in this way It is the figure which showed the arrangement of the information of.
  • the first interleave circuit 114 divides the n parallel transmission information sequences in the OTU frame buffer into nl parallel data and n2 parallel data.
  • the factor ml and the factor m2 can be used as the number of bits per symbol of the error correction code in the nl parallel data and the n2 parallel data, respectively.
  • ml and m2 can be configured to select a numerical power that is not a factor of n, so that values slightly larger than the factor m of n can be selected as ml and m2. This gives the factor m of n Compared to the case where the number of bits per symbol of the error correction code is used, the correction capability can be increased even though the circuit scale is almost the same.
  • the first FEC code circuit 115-1 and the second The FEC code key circuit 115-2 performs error correction code keying.
  • code length N code length
  • information length K code with block code on Galois field GF (2 ml )
  • RS (Reed-Solomon) code is an example of a track code.
  • the parity symbol generated by the encoding process in this manner is stored in the first parity sequence area of the OTU frame buffer.
  • the first FEC code circuit 115-1 and the second FEC code circuit 115-2 each encode the encoded result in the first code in nl parallel. Output as word sequence and n2 parallel second codeword sequence.
  • the first dinute circuit 116 includes the first FEC code circuit 115-1 and the second FEC code signal circuit 115-1.
  • the nl-parallel first codeword sequence and the n2-parallel second codeword sequence output from the FEC code circuit 115-2 are combined into an n-parallel third codeword sequence, and then the OTU frame
  • the sequence of the buffer information is switched to the order before being input to the first interleave circuit 114. To do this, if the first interleave circuit 114 changes the order of information by shifting from the bottom to the top by i X s mod n bits, the inverse operation, i.e., i X s mod n bits Just shift from top to bottom.
  • the third FEC code signal circuit 117 is configured to match the n parallel times and the horizontal N time points with respect to the n parallel third codeword sequence that the first dingter circuit 116 restored the order of information.
  • G B in one unit
  • N 1020
  • K 980
  • m l
  • BCH Bose- Chaudhuri- Hocquenghem
  • Third FEC code circuit 117 stores the parity symbol generated in this way in the second nouty sequence area of the OTU frame buffer. After performing the above processing, the result is output as an n-parallel fourth codeword sequence.
  • the first multiplexing circuit 118 converts the n-parallel fourth codeword sequence output from the third FEC code encoder circuit 117 into a serial signal to convert the first optical signal into a fifth codeword sequence. Send to transmitter 23.
  • the first optical transmitter 23 modulates this signal and transmits it to the optical communication path.
  • the error correction code required to achieve the desired error correction capability for n parallel information sequences is provided. Is divided into multiple parallel information sequences with the number of bits per symbol as a factor, and an error correction code with the optimum number of bits per symbol is obtained using an individual FEC code circuit for each parallel information sequence Therefore, it is possible to achieve a higher error correction capability than before.
  • the selection range of the number of bits per symbol of error correction coding that can achieve a desired error correction capability is expanded.
  • the desired error correction capability It is also possible to divide the information sequence into parallel numbers with the number of bits per symbol of the error correction code that is the smallest possible within the range that can be achieved, so that the circuit scale can be kept small and reliable enough An error correction coding apparatus that can transmit a highly reliable signal to an optical transmission line is provided.
  • the frame synchronization circuit 122 detects the overhead information added to the n parallel quantized reception sequences from the n parallel quantized reception sequences output from the demultiplexing circuit 121 and identifies the head position of the OTU frame.
  • the frame synchronization circuit 122 adds a frame synchronization signal to the n parallel quantized reception sequences and outputs the result to transmit the detected OTU frame head position to the subsequent circuit.
  • the third FEC decoding circuit 123 uses the n-parallel quantized reception sequence output from the frame synchronization circuit 122 as a clue to the frame synchronization signal as a third FEC encoding circuit 117 on the transmission side. It is divided into multiple groups according to the FEC code processing in, and decoded.
  • the quantization bit width per transmission symbol differs depending on the decoding method.
  • the input bit width is q and the output bit width is q ′ (depending on the specific decoding method).
  • the result is output as the first FEC decoding circuit output result sequence of n parallel (actually n X q 'in the case of soft decision decoding).
  • the second interleave circuit 124 includes a first FEC decoding circuit output result sequence output from the third FEC decoding circuit 123 in n parallel (actually n X q in the case of soft decision decoding). The order of information is changed in the same manner as the first interleave circuit 114. Further, the second interleave circuit 124 divides the data into nl parallel data and n2 parallel data in the same manner as the first interleave circuit 114, and the first FEC decoding circuit 125-1 and the second FEC decoding are divided. Output to circuit 125-2.
  • the first FEC decoding circuit 125-1 is connected to the nl parallel circuit in the same manner as the first FEC encoding circuit 115-1.
  • the sequence is decoded with the number of bits per symbol of the error-correcting code, and the second FEC decoding circuit 125-2 converts the n2-parallel sequence of the error-correcting code in the same way as the second FEC code circuit 115-2. Decode with m2 bits per symbol.
  • the second deinterleave circuit 126 includes the first estimated codeword sequence obtained by performing the decoding process in the first FEC decoding circuit 125-1 and the second FEC decoding circuit 125-2, and the second The estimated codeword sequences are summarized as n parallel estimated codeword sequences, and the order of information in the sequence is changed to the order before being input to the second interleave circuit 124, and the result is Output as 3 estimated codeword sequences. If soft decision decoding is performed by the first and second FEC decoding circuits 125, the sign of the numerical value is determined for each bit width q ′ ′, and n parallel binary estimated codes are determined. The result is converted to a sequence of word symbols, and the result is output as the third estimated codeword sequence.
  • the overhead separation circuit removes the bits corresponding to the overhead signal from the estimated codeword sequence output from the second dinger circuit 126, and then the second speed conversion circuit 128 performs the first transmission on the transmission side.
  • the bit corresponding to the region (overhead region, first and second parity sequence region) reserved by the speed conversion circuit of 1 is separated and removed, and the inverse speed conversion ((K- f / N) times) and output n parallel estimated information sequences
  • the second multiplexing circuit 129 converts the n-parallel estimated information sequence output from the second speed conversion circuit 128 into a serial estimated information sequence and outputs it to the second optical transmitter 27. To do.
  • this FEC demultiplexing circuit 26 by providing the second interleave circuit 124, an error correction code required for achieving n desired parallel error information sequences is achieved. Is divided into multiple parallel information sequences with the number of bits per symbol as a factor, and an error correction code based on the optimal number of bits per symbol is used for each parallel information sequence using a separate FEC code circuit Therefore, it is possible to achieve a higher error correction capability than before. Furthermore, with such a configuration, the selection range of the number of bits per symbol of error correction coding that can achieve a desired error correction capability is expanded.
  • the object of the present invention is to provide an error correction decoding apparatus capable of increasing the error correction capability of a signal transmitted via an optical transmission line without changing the circuit scale.
  • the number of bits per symbol of the error correction code can be flexibly selected. Therefore, even if the code processing and transmission processing are constrained by a specific frame format, the error correction code that performs error correction code processing and interleaving over multiple FEC frames is not affected by the constraints. ⁇ Frames can be flexibly configured to improve the ability to correct random errors and burst errors.
  • a working storage area such as an OTU frame buffer is provided for easy understanding, but such a working storage area is not necessary if bus transfer is used. This is as described above. It is also clear that this error correction code system and error correction decoding system can be applied to FEC frames with the OTU frame buffer structure shown in Fig. 3. That is, in the specific example of the OTU frame buffer of Embodiment 1 shown in FIG. 3, the area allocation inside the OTU frame buffer is made different in units of FEC frames. However, there may be cases where it is required to make the area allocation in units of FEC frames equal due to communication system restrictions. As an example of a frame format that satisfies such requirements, When applying the structure of the OTU frame buffer shown in FIG.
  • FIG. 3 for example, the first parity sequence region and the second parity sequence region in FIG. 3 are divided into four, and each is assigned to the right side of the FEC frame.
  • Figure 7 shows an example of the frame format when the first norm sequence region is divided into four and each is assigned to the right side of the FEC frame.
  • the first and second estimated codeword sequence powers obtained as a result of decoding by the first FEC decoding circuit 125-1 and the second FEC decoding circuit 125-2 are also obtained.
  • the estimated information sequence generated is output.
  • the third estimated codeword sequence obtained by rearranging the order of the first and second estimated codeword sequences is input to the third FEC decoding circuit 123 again, and the third FEC decoding ⁇ first 1 Repeat the second FEC decoding and processing.
  • the bit width q ′ ′ ′ of the third estimated codeword sequence transferred to the third FEC decoding circuit can be changed according to the decoding method performed again by the third FEC decoding circuit.
  • Q,, 1 for hard-decision decoding and q,,> 1 for soft-decision decoding.
  • the characteristics of the error correction coding Z decoding method of the present invention are shown by taking an optical transmission system as an example. However, in order to exhibit such a characteristic, an optical transmission system is used. It will be easily understood that this technical idea can be applied to error correction codes using block codes that do not necessarily require such a configuration.
  • Embodiment 2 of the present invention in the error correction decoding process according to Embodiment 1 of the present invention, when the decoding result of the previous stage is transferred to the decoding circuit of the subsequent stage, it is determined that error correction is impossible at the decoding stage of the previous stage.
  • An error detection flag is set on the symbol of the subsequent multi-factor code including the bit corresponding to the coded code word (hereinafter referred to as error detection bit), and erasure correction is performed using the error detection flag in the subsequent decoding circuit. carry out.
  • a multiple code As an improved method of the above method, as a method of setting an error detection flag, a multiple code The error detection flag is raised only when the number of error detection bits included in the symbol is greater than or equal to the specified b bits. This is a measure to prevent the number of identical binary code bits (8 bits) included in each column of the frame and the number of bits per symbol of the multiple code from being divisible.
  • the demultiplexed sequences are grouped in predetermined units with respect to the demultiplexed received sequences, and error correction decoding is processed in parallel for each group.
  • the predetermined allocation unit in the grouping of the demultiplexed series is at least two different types, and different error correction decoding processes are processed in parallel according to the difference in the allocation unit.
  • an error detection flag is set for the symbol in the subsequent decoding process corresponding to the symbol detected by the preceding decoding processing means, and erasure correction is executed in the subsequent decoding process to repeatedly perform multiple FEC decoding.
  • the error correction code Z decoding apparatus configures a flexible error correction encoded frame regardless of the frame format constraint condition, and generates a random error and a burst error. For example, it is suitable for a wired transmission device using an error correction code.

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Abstract

　ｎ（ｎは任意の自然数）個のサブフレームにおけるオーバーヘッド情報からなる冗長情報と伝送情報をｎ１（ｎ１はｎ１＜ｎなる自然数）個のサブフレームとｎ２（ｎ２はｎ１＋ｎ２＝ｎなる自然数）個のサブフレームとに分割して、ｎ１個のサブフレームをｍ１（ｍ１はｎ１の因数）個のサブフレーム毎にブロック符号化して第１の誤り訂正符号を生成するとともに、ｎ２個のサブフレームをさらにｍ２（ｍ２はｎ２の因数）個のサブフレーム毎にブロック符号化して第２の誤り訂正符号を生成する。

Description

明 細 書
誤り訂正符号化装置及び誤り訂正復号装置
技術分野
[0001] この発明は、誤り訂正符号ィ匕及び復号技術に係るものであり、特にブロック符号を 用いた誤り訂正符号化 Z復号方法及びその装置に関する。
背景技術
[0002] 従来の FEC (Forward Error Correction)では、誤り訂正符号の 1シンボルあ たりのビット数 mが誤り訂正符号ィ匕処理時の並列数 nの因数になるように構成してい た (例えば、非特許文献 1)。
[0003] このような FEC方式では、一般に符号ィ匕率固定で誤り訂正符号の 1シンボルあたり のビット数 mを大きくすると、符号長 Nを長くすることが可能となり、誤り訂正能力が向 上する。したがって、誤り訂正符号の 1シンボルあたりのビット数 mを誤り訂正符号ィ匕 処理時の並列数 nの因数力 選択する条件を満たしつつ誤り訂正能力を向上するに は、誤り訂正符号の 1シンボルあたりのビット数として nの因数のうちなるベく大きな因 数を選択すればょ 、ことになる。
[0004] 非特許文献 1 :ITU— T勧告 G. 975
[0005] しかし、回路規模の観点からすると、別の因数を選択することが困難な場合も生じる 。例えば n= 128で考えた場合、 RS (Reed— Solomon)符号の一つの RS (255, 2 39)を採用すると、誤り訂正符号の 1シンボルあたりのビット数を 8とする力 さらに誤り 訂正能力を向上するために 128の因数で 8の次に大きい 16を採用しょうとすると、ブ ロック符号の符号ィ匕回路および復号回路の回路規模が膨大になってしまう。
[0006] この発明は、力かる課題を解決するためになされたものであって、フレームフォーマ ットの制約条件に左右されずに、柔軟な誤り訂正符号化フレームを構成して、ランダ ムエラーおよびバーストエラーの訂正能力を向上することを目的とする。 発明の開示
[0007] この発明に係る誤り訂正符号ィ匕装置は、所定のフレーム単位で誤り訂正符号ィ匕を 図る誤り訂正符号ィ匕装置において、 n(nは任意の自然数)個のサブフレームにおけ る送信情報系列を nl (nlは n未満の自然数)個のサブフレームと n2 (n2は nl +n2 =nを満たす自然数)個のサブフレームとに分割するサブフレーム分割手段と、上記 nl個のサブフレームを ml (mlは nlの因数）個のサブフレーム毎にブロック符号化し て第 1の誤り訂正符号を生成するとともに、生成された第 1の誤り訂正符号を冗長情 報として付加する第 1の誤り訂正符号生成手段と、上記 n2個のサブフレームをさらに m2 (m2は n2の因数)個のサブフレーム毎にブロック符号ィ匕して第 2の誤り訂正符号 を生成し、生成された第 2の誤り訂正符号を冗長情報として付加する第 2の誤り訂正 符号生成手段と、を備えたものである。
[0008] またこの発明に係る誤り訂正復号装置は、所定のフレーム単位で誤り訂正復号を 図る誤り訂正復号装置において、 n(nは任意の自然数)個のサブフレームにおける 受信系列を nl (nlは n未満の自然数）個のサブフレームと n2 (n2は nl +n2=nを満 たす自然数)個のサブフレームとに分割するサブフレーム分割手段と、上記 nl個の サブフレームを ml (mlは nlの因数)個のサブフレーム毎に復号して復号した結果 を第 1の推定符号語系列を出力する第 1の誤り訂正復号手段と、上記 n2個のサブフ レームをさらに m2 (m2は n2の因数)個のサブフレーム毎にブロック符号による復号 を行 、、復号した結果を第 2の推定符号語系列を出力する第 2の誤り訂正復号手段 と、を備えたものである。
[0009] このように、この発明に係る誤り訂正符号化 Z復号装置は、 n(nは任意の自然数） 個のサブフレームにおける送信情報系列を、 nl +n2=nを満たす nl個のサブフレ ームと n2個のサブフレームとに分割して誤り訂正符号ィ匕を行うこととしたので、誤り訂 正符号の 1シンボルあたりのビット数を nの因数以外力 も自由に選択することが可能 となるので、回路規模を抑制したまま訂正能力を向上することが可能となる。
図面の簡単な説明
[0010] [図 1]この発明の実施の形態 1による誤り訂正符号ィ匕 Z復号システムの構成を示すブ ロック図である。
[図 2]この発明の実施の形態 1による FEC多重化回路の構成を示すブロック図である [図 3]この発明の実施の形態 1による作業用記憶領域の構成図である。 [図 4]この発明の実施の形態 1による FEC多重分離回路の構成を示すブロック図であ る。
[図 5]この発明の実施の形態 1の送信情報系列における情報の並びを示す図である
[図 6]この発明の実施の形態 1の順序入れ替え後の情報系列における情報の並びを 示す図である。
[図 7]この発明の実施の形態 1による作業用記憶領域の他の構成図である。
発明を実施するための最良の形態
[0011] 以下、この発明をより詳細に説明するために、この発明を実施するための最良の形 態について、添付の図面に従って説明する。
実施の形態 1.
図 1は、この発明の実施の形態 1による誤り訂正符号ィヒシステムと誤り訂正復号シス テムとの構成を示すブロック図である。図の誤り訂正符号ィ匕 Z復号システムは、光通 信で一般的に利用されている ITU— T勧告 G. 709準拠のフレームフォーマットに基 づいて ITU— T勧告 G. 975と同一の符号ィ匕率で伝送するものである。従来技術で は、誤り訂正符号の符号ィ匕を単一の FECフレーム単位で実施していた力 図の誤り 訂正符号ィ匕 Z復号システムでは、符号ィ匕の処理単位を複数の FECフレーム単位で 実施する点に特徴を有して 、る。
[0012] 図 1において、第 1の光受信器 21は STM— 16、 STM— 64、または STM— 256 などの光信号を受信して、光信号を電気信号に変換する回路であり、 FEC多重化回 路 22は第 1の光受信器 21からの電気信号を多重分離し、オーバーヘッド情報の挿 入、および誤り訂正符号化等を行った後で再び多重化を行い、 FECフレームを構成 する回路である。第 1の光送信器 23は FECフレームを光信号に変換する回路であつ て、光伝送路 24は光信号の FECフレームを伝送する光伝送路である。第 2の光受信 器 25は光伝送路 24によって伝送された FECフレームを光信号から電気信号に変換 する回路であって、 FEC多重分離回路 26は第 2の光受信器 25からの電気信号を多 重分離し、 FECフレームのフレーム同期、誤り訂正符号の復号およびオーバーへッ ド情報の分離等の処理を行った後で、再び多重化を行う回路である。最後に、第 2の 光送信器 27は FEC多重分離回路 26からの電気信号を光信号に変換して STM—1 6、 STM— 64、または STM— 256などの光信号を出力する回路である。
[0013] く FEC多重化回路 22の詳細な構成 >
また図 2は、図 1に示した FEC多重化回路 22の詳細な構成例を示したブロック図で ある。この FEC多重化回路 22は、情報の並びを変更して複数の訂正符号を付加す ることで、単一の符号では訂正することのできない誤りを訂正することを目的としてい る。
[0014] 図において、第 1の多重分離回路 111は、第 1の光受信器 21から直列の順序で入 力される送信情報系列を、並列の情報系列に変換して出力する回路である。なお以 下において、並列数 nの例として n= 128として説明することとする。
[0015] 第 1の速度変換回路 112は、第 1の多重分離回路 111が出力した n並列の情報系 列に加えて、オーバーヘッド領域およびパリティ系列領域を確保し、そこにダミー系 列を付加して、それら冗長領域を付加した分だけ伝送速度を上昇させる回路である。 その結果、第 1の速度変換回路 112からは入力情報系列とダミー系列とからなる系 列が並列に出力される。
[0016] オーバーヘッド挿入回路 113は、第 1の速度変換回路 112によって構成された n並 列の入力情報系列とダミー系列に含まれる、オーバーヘッド領域の中にオーバーへ ッドを挿入する回路である。その結果、オーバーヘッド挿入回路 113は入力情報系 列とオーバーヘッド、ダミー系列とからなる系列が並列に出力される。
[0017] 第 1のインタリーブ回路 114は、請求項 1に記載の発明におけるサブフレーム分割 手段の例であって、オーバーヘッド挿入回路 113が出力する入力情報系列とオーバ 一ヘッド、ダミー系列と力もなる系列を nl並列の系列と n2並列の系列とに分割して、 次に述べる第 1の FEC符号ィ匕回路 115— 1及び第 2の FEC符号ィ匕回路 115— 2とに 出力する回路である。なお、 nlと n2は n=nl +n2を満たすような自然数である。
[0018] 第 1の FEC符号ィ匕回路 115— 1は、請求項 1に記載の発明における第 1の誤り訂正 符号ィ匕手段の例であって、それぞれ入力された系列に対して、所定の符号長 N、情
R
報長 K、ガロア体 GF (2ml) (ただし mlは nlの因数)上のブロック符号誤り訂正符号
R
化を行う回路である。この結果、第 1の FEC符号ィ匕回路 115— 1からは第 1の符号語 系列が nl並列で出力される。
[0019] また第 2の FEC符号ィ匕回路 115— 2は、請求項 1に記載の発明における第 2の誤り 訂正符号化手段の例であって、所定の符号長 N、情報長 K、ガロア体 GF (2m2) (た
R R
だし m2は n2の因数)上のブロック符号誤り訂正符号ィ匕を行う回路である。この結果、 第 2の FEC符号ィ匕回路 115— 2からは第 2の符号語系列が n2並列で出力される。
[0020] 第 1のディンタリーブ回路 116は、第 1の FEC符号化回路 115— 1及び第 2の FEC 符号ィ匕回路 115— 2によって出力された nl並列の第 1の符号語系列および n2並列 の第 2の符号語系列を n並列にまとめるとともに、第 1のインタリーブ回路 114に入力 される前の順序に入れ替えてその結果を第 3の符号語系列として出力する回路であ る。
[0021] 第 3の FEC符号ィ匕回路 117は、第 1のディンタリーブ回路 116によって出力された n並列の第 3の符号語系列を、縦 n並列、横 N時点を一つの単位でグループ分けし b B
て、そのグループごとに、符号長 N X n 長 K
B b Zm、情報 X n
b B b Zm、ガロア体 GF (2m b
b)上の元を符号シンボルとする第 2のブロック符号で符号ィ匕する回路である。その結 果、第 4の符号語系列が並列で出力される。
[0022] 第 1の多重化回路 118は、第 3の FEC符号ィ匕回路 117から並列で出力された第 4 の符号語系列を直列による第 5の符号語系列に変換する回路であって、直列による 第 5の符号語系列は第 1の光送信器 23に出力されるようになっている。
[0023] なお、 FEC多重化回路 22の構成要素である各回路 (第 1の多重分離回路 111から 第 1の多重化回路 118までの各構成要素）間で伝達される情報 (データ）は、各回路 間を接続するバスを経由するパイプライン方式で受け渡されるように構成してもよいし 、隣接する前後の回路力 参照可能な作業用記憶領域を設ける構成をとつてもよい 。以下においては、理解を容易にするために、これら隣接する前後の回路力も参照 可能な作業用記憶領域を有するものとして説明することとする。
[0024] そこで次に、このような作業用記憶領域の構成について説明する。図 3は、単一 FE Cフレームを 4個組み合わせて（この組み合わせを OTUフレームと呼ぶ）、組み合わ せた FECフレームをひとまとめで送信制御およびフレーム同期制御を行う場合の作 業用記憶領域の構成図である。この組み合わせた FECフレームを OTUkフレームと 呼ぶ。ただし、 kには伝送速度に応じて 1, 2, 3の整数が割り振られる。以下の説明で は、簡略ィ匕のために kを省略して記載することとする。また図 3に示した作業用記憶領 域のことを便宜的に OTUフレームバッファと呼ぶ。
[0025] 図 3の OTUフレームバッファにおいては、縦 n(n= 128)ビット、横 N (N = 1020)
B B
ビットの枠内に、上→下、右へ 1列ずらし、上→下、という順序で情報が格納される。 また、 0列目を FECフレーム # 0のオーバーヘッドを割り当てるためのオーバーヘッド 領域とする。さらに、 1列目力も K— 1 (= 955)列目までを、入力される 2元の送信情
R
報系列を割り当てるための情報系列領域とする。 K ( = 956)列目力も K - 1 (= 97
R B
9)列目に第 1および第 2の FEC符号ィ匕処理で生成したパリティシンボルを割り当てる ための第 1のノ リティ系列領域とし、 K ( = 980)列目力も N—1 ( = 1019)列目に第
B B
3の FEC符号ィ匕処理で生成したノ リティシンボルを割り当てるための第 2のノ リティ系 列領域とする。なお、図には示していないが、情報系列領域内に FECフレーム # 1 〜 # 3のオーバーヘッド領域が含まれる。
[0026] 以上が、 FEC多重化回路 22の詳細な構成である。
[0027] <FEC多重分離回路 26の詳細な構成 >
引き続き、 FEC多重分離回路 26の詳細な構成について説明する。この多重分離 回路は、 FEC多重符号ィ匕回路 22に対応するもので、 FEC多重符号ィ匕回路 22が付 加した複数種類の誤り訂正符号をそれぞれ独立して復号する能力を有して!/ヽる。こ れによって、単独の誤り訂正符号を復号するのみでは訂正不可能な誤りを訂正する ことが可能なように構成されて 、る。
[0028] 図 4は FEC多重分離回路 26の詳細な構成を示すブロック図である。なお、受信側 では、光通信路を通って雑音の混入した直列の順序の受信系列を、復調およびアナ ログ Zディジタル変換し、量子化受信系列を生成する。ここで、送信 1シンボル当り q ビットに量子化することを想定する。 q= lの場合を硬判定、 q> lの場合を軟判定と 呼ぶこととする。
[0029] 第 2の多重分離回路 121は、量子化受信系列を、 η (η' =n X q)並列の量子化受 信系列に変換する回路である。なお、送信 1シンボル当り qビットの量子化受信系列 は、 qビットを一単位として取り扱うことができるので、以降、受信側の説明においては n' ( =n X q)並列のものを、「n並列」と記すこととする。
[0030] フレーム同期回路 122は、 n並列の量子化受信系列に付加されているオーバーへ ッド情報を検出してフレームの先頭位置を特定する回路である。
[0031] 第 3の FEC復号回路 123は、 n並列の量子化受信系列にフレーム同期信号を付カロ して出力された n並列の量子化受信系列に対して第 4の符号語系列の復号処理 (第 3の FEC符号ィ匕回路 117によって符号化された訂正符号の復号処理)を実施する回 路である。その結果、第 1の FEC復号回路出力結果系列が並列に出力される。
[0032] 第 2のインタリーブ回路 124は、請求項 4に記載の発明におけるサブフレーム分割 手段の例であって、並列に入力された第 1の FEC復号回路出力結果系列を後続す る第 1の FEC復号回路 125— 1及び第 2の FEC復号回路 125— 2とに分岐して出力 する回路である。なおこの結果、第 2の FEC復号回路出力結果系列として第 1の FE C復号回路 125— 1へは第 1の FEC符号ィ匕回路 115— 1が出力する第 1の符号語系 列の並列数 nlの系列が入力される。また第 2の FEC復号回路 125— 2へは、第 3の FEC復号回路出力結果系列として、第 2の FEC符号ィ匕回路 115— 2が出力する第 2 の符号語系列の並列数 n2の系列が入力されるようになって 、る。
[0033] 第 1の FEC復号回路 125— 1は、請求項 4に記載の発明における第 1の誤り訂正復 号手段の例であって、第 1の FEC符号ィ匕回路 115— 1が符号ィ匕した誤り訂正符号を 復号する回路であり、第 1の推定符号語系列を出力するようになっている。
また、第 2の FEC復号回路 125— 2は、請求項 4に記載の発明における第 2の誤り 訂正復号手段の例であって、第 2の FEC符号ィ匕回路 115— 2が符号ィ匕した誤り訂正 符号を復号する回路であり、第 2の推定符号語系列を出力するようになっている。
[0034] 第 2のディンタリーブ回路 126は、第 1の FEC復号回路 125— 1及び第 2の FEC復 号回路 125— 2によって出力された第 1の推定符号語系列および第 2の推定符号語 系列をまとめるとともに、第 2のインタリーブ回路 124に入力される前の順序に組み直 して n並列の推定符号語系列として出力する回路である。
[0035] オーバーヘッド分離回路 127は、第 2のディンターリーブ回路 126から出力された 推定符号語系列からオーバーヘッド信号に対応するビットを除去する回路である。そ の結果として、オーバーヘッド信号のない推定符号語系列が並列に出力されるように なっている。
[0036] 第 2の速度変換回路 128は、送信側での第 1の速度変換回路 112により確保され たパリティ系列領域に対応するビットを分離'除去し、 n並列の系列の逆速度変換を 実施する回路である。その結果として、推定情報系列が並列に出力されるようになつ ている。
[0037] 最後に、第 2の多重化回路 129は、並列の推定情報系列を直列の推定情報系列 に変換して第 2の光送信器 27に出力する回路である。
[0038] なお、 FEC多重分離回路 26内の構成要素間の情報 (データ）の受け渡しについて も、 FEC多重化回路 22と同様であってパイプライン方式によるバス転送で行うように してもよいし、図 3に示すような OTUフレームバッファを用いる方式としてもよいが、以 下にお 、ては理解を容易にするために、 OTUフレームバッファを用いる方式を採用 したものとして説明することとする。以上が、 FEC多重分離回路 26の詳細な構成であ る。
[0039] <送信側の動作 >
続いて、この発明の実施の形態 1による誤り訂正符号ィヒ Z復号システムの動作につ いて、図を用いて説明する。第 1の光受信器 21において光信号力も変換された電気 信号は、 FEC多重化回路 22に直列に入力されて、第 1の多重分離回路 111により n (n= 128)並列の情報系列となる。第 1の速度変換回路 112は、その n並列の情報 系列に基づいて、オーバーヘッド領域、第 1および第 2のパリティ系列領域に対応し た速度変換 (N / (K—f)倍)を実施する。ここで、 fは、 OTUフレームに含まれる F
B R
ECフレーム数で、 f =4としている。
[0040] この速度変換処理は、入力された n並列の情報系列を、図 3に示す情報系列領域 に展開しオーバーヘッド領域、さらには第 1および第 2の誤り訂正符号のパリティシン ボルを格納するために用いられる第 1のパリティ系列領域と、第 3の誤り訂正符号の ノ^ティシンボルを格納するために第 2のパリティ系列領域を確保して、出力側の速 度を上昇させる処理である。なお、この場合において、オーバーヘッド領域、第 1およ び第 2のパリティ系列領域にはダミーデータ (例えば全ゼロ）が挿入される。
[0041] その後、オーバーヘッド挿入回路 113によって、オーバーヘッド領域にオーバーへ ッドが挿入される。オーバーヘッドは、フレーム同期や伝送制御などに必要な信号で 構成されている。
[0042] 第 1のインタリーブ回路 114は、オーバーヘッド挿入回路 113が出力する入力情報 系列とオーバーヘッド、ダミー系列と力 なる系列を分岐させて、第 1の FEC符号ィ匕 回路 115— 1及び第 2の FEC符号ィ匕回路 115— 2とにそれぞれ出力する。第 1のイン タリーブ回路 114は、 n並列の送信情報系列の分岐を行うにあたって、この情報系列 の情報の順序を入れ替えて力も分岐を行う。次に、情報の順序を入れ替える具体的 方法の例を図を用いて説明する。
[0043] 図 5は、第 1のインタリーブ回路 114が順序を入れ替える前の送信情報系列におけ る情報の並びを示す図である。図にお 、て 0— 0や 1 0のように「r cjの形式で示 されているのは OTUフレームバッファにおける情報の位置を示す符号であって、 rは 行番号、 cは列番号である。第 1のインタリーブ回路 114は、 n並列の送信情報系列 の入力時点（OTUフレームバッファの各列に対応）の順序については入れ替えずに 、入力時点毎に (列ごとに）閉じて順序を入れ替える。この列毎順序入れ替え方法は 様々な手法が考えられる力 一例としては列毎に異なるビットシフトを行う方法が挙げ られる。具体的には、例えば OTUフレームバッファの列番号 iに対して， i X s mod n ビットだけ下から上へとシフトする。なお、 sは任意であるが、具体例としては s= 10 が好適である。図 6は、このようにして順序を入れ替えた OTUフレームバッファの情 報の並びを示した図である。
[0044] OTUフレームバッファの情報の順序を入れ替えた後、第 1のインタリーブ回路 114 は、 OTUフレームバッファの n並列の送信情報系列を nl並列データと n2並列デー タとに分割する。なお、 nlと n2は n=nl +n2を満たすような自然数であって、さらに nlは因数 mlを有するように選択し、 n2は因数 m2を有するように選択するものとする
[0045] このようにすることで、因数 mlと因数 m2とを、 nl並列データと n2並列データそれ ぞれにおける誤り訂正符号の 1シンボルあたりのビット数として用いることができるよう になる。特に mlと m2は nの因数でない数力も選択する構成も採用できるので、 mlと m2として nの因数 mよりもやや大きな値を選択可能となる。これにより、 nの因数 mを 誤り訂正符号の 1シンボルあたりのビット数として用いた場合に比べて回路規模はほ とんど変わらないにもかかわらず、訂正能力を高めることが可能となるのである。
[0046] n= 128の場合に、このような nl、 ml、 n2、 m2の具体例を挙げると、例えば nl =4 0、 n2 = 88、 ml = 10、 m2= l lがある。このような mlと m2の選択方法としては ml と m2の少なくとも一方が nの因数とはならないように選択すれば、この発明の効果が 発揮される。すなわち、上述の例でいえば、 nl =40、 n2 = 88の場合〖こ、 mlのみを 10とし、 m2に関しては 8 (従来技術と同じ誤り訂正符号の 1シンボルのビット数）に設 定すれば十分であることが理解されよう。ただしこの場合は、 2m2<Nとなるので、第 2
R
のブロック符号の符号長 N を、 2m2>N となるように別途設定する必要がある。
2 2
[0047] さらには、回路規模の観点力もすれば、後述する第 1の FEC符号ィ匕回路 115— 1と 第 2の FEC符号ィ匕回路 115— 2にお 、て行われるブロック符号ィ匕の符号長 Nにつ
R
いて、 2mf>Nを満たす最小の mrを mlあるいは m2のいずれか設定する。
R
[0048] こうすることで、回路規模が膨れ上がることなぐ誤り訂正能力を向上させることがで きると!、う優れた効果を発揮するのである。
[0049] このようにして第 1のインタリーブ回路 114で順序を入れ替えられ、かつ複数の系統 並列データに分割した送信情報系列に対して、第 1の FEC符号ィ匕回路 115— 1と第 2の FEC符号ィ匕回路 115— 2にお 、て誤り訂正符号ィ匕を行う。第 1の FEC符号ィ匕回 路 115— 1では、符号長 N、情報長 K、ガロア体 GF (2ml)上のブロック符号で符号
R R
化する。一方、第 2の FEC符号化回路 115— 2では、符号長 N、情報長 K、ガロア
R R
体 GF (2m2)上のブロック符号で符号化する。これらの符号化処理は、それぞれ nlZ ml並列および n2Zm2並列で実施される。図 3のような OTUフレームバッファを用 いる構成の場合、 N = 980、 K = 956、 nl/ml =4, n2Zm2 = 8となる。またブロ
R R
ック符号の例としては RS (Reed— Solomon)符号がある。
[0050] このようにして符号化処理により生成したパリティシンボルは、 OTUフレームバッフ ァの第 1のパリティ系列領域に保存される。以上のような処理を実施した後、第 1の F EC符号ィ匕回路 115— 1と第 2の FEC符号ィ匕回路 115— 2は、符号化結果をそれぞ れ nl並列の第 1の符号語系列および n2並列の第 2の符号語系列として出力する。
[0051] 続いて、第 1のディンタリーブ回路 116は、第 1の FEC符号ィ匕回路 115— 1と第 2の FEC符号ィ匕回路 115— 2が出力した nl並列の第 1の符号語系列および n2並列の 第 2の符号語系列を、 n並列の第 3の符号語系列としてまとめた上で、 OTUフレーム ノ ッファの情報の並びを第 1のインタリーブ回路 114に入力される前の順序に入れ替 える。そのためには、第 1のインタリーブ回路 114において、 i X s mod n ビットだ け下から上へとシフトする方法で情報の並びを入れ替えたのであれば、その逆演算、 すなわち i X s mod n ビットだけ上から下へとシフトすればよい。
[0052] 第 3の FEC符号ィ匕回路 117は、第 1のディンタリーブ回路 116が情報の順序を元 に戻した n並列の第 3の符号語系列に対し、縦 n並列、横 N時点を一つの単位でグ b B
ループ分けして、そのグループごとに、符号長 N X n
B b Zm、情報長 K X n
b B b Zm、ガ b ロア体 GF (2mb)上の元を符号シンボルとするブロック符号で符号化する。この符号化 処理は、 n/n並列で実施される。図 3に示した OTUフレームバッファの構成の場合 b
、N = 1020, K = 980、 m = l、n= 128、n = 1, n/n = 128とすること力 ^できる。
B B b b b
またブロック符号の例としては BCH (Bose— Chaudhuri— Hocquenghem)符号を 用いる。
[0053] 第 3の FEC符号ィ匕回路 117は、このようにして生成したパリティシンボルを OTUフ レームバッファの第 2のノ^ティ系列の領域に格納する。以上のような処理を実施した 後、その結果を n並列の第 4の符号語系列として出力する。
[0054] 第 1の多重化回路 118は、第 3の FEC符号ィ匕回路 117が出力した n並列の第 4の 符号語系列を直列に変換して第 5の符号語系列として第 1の光送信器 23に送信す る。第 1の光送信器 23はこの信号を変調して光通信路に送信する。
[0055] 以上のように、この FEC多重化回路 22では、第 1のインターリーブ回路 114を設け ることにより、 n並列の情報系列を所望の誤り訂正能力を達成するために要求される 誤り訂正符号の 1シンボルあたりのビット数を因数として持つ複数の並列情報系列に 分割し、それぞれの並列情報系列に対して個別の FEC符号ィ匕回路を用いて最適な 1シンボルあたりのビット数による誤り訂正符号ィ匕を行うこととしたので、従来よりも高 い誤り訂正能力を達成することが可能となる。
[0056] さらにはこのような構成により、所望の誤り訂正能力を達成しうる誤り訂正符号化の 1シンボルあたりのビット数の選択幅が広がる。その結果として、所望の誤り訂正能力 を達成しうる範囲で最小となる誤り訂正符号の 1シンボルあたりのビット数を因数に持 つ並列数に情報系列を分割することも可能となるので、少な 、回路規模のままで十 分に信頼性の高い信号を光伝送路に送信することのできる誤り訂正符号化装置を提 供するのである。
[0057] <受信側の動作 >
受信側において、第 2の光受信器 25が受信した量子化受信系列を第 2の多重分 離回路 121は η (η' =n X q)並列の量子化受信系列に変換し、この第 2の多重分離 回路 121が出力する n並列の量子化受信系列を、フレーム同期回路 122は、 n並列 の量子化受信系列に付加されているオーバーヘッド情報を検出して OTUフレーム の先頭位置を特定する。フレーム同期回路 122は、検出した OTUフレーム先頭位置 を後続の回路に伝達するために、 n並列の量子化受信系列にフレーム同期信号を付 カロして出力する。
[0058] 第 3の FEC復号回路 123は、フレーム同期回路 122が出力した n並列の量子化受 信系列を、フレーム同期信号を手掛力りに、送信側の第 3の FEC符号化回路 117に おける FEC符号ィ匕処理に合わせて複数のグループに分割し、復号する。
[0059] なお、送信 1シンボルあたりの量子化ビット幅は、復号の方法によって異なる。量子 化ビット幅 q= lの場合は硬判定復号を実施する。よって、送信 1シンボルあたりの量 子化ビット幅は 1となる。一方、 q> lの場合で軟判定復号を実施する場合、入力のビ ット幅は qとなり、出力のビット幅は q' (具体的な復号方法に依存する）となる。以上の ような処理を実施した後、その結果を n並列（軟判定復号の場合には実際は n X q' ) の第 1の FEC復号回路出力結果系列として出力する。
[0060] 第 2のインタリーブ回路 124は、 n並列（軟判定復号の場合には実際は n X q，）の第 3の FEC復号回路 123が出力した第 1の FEC復号回路出力結果系列の中の情報の 順序を第 1のインタリーブ回路 114と同様の方法で入れ替える。さらに第 2のインタリ ーブ回路 124は、第 1のインタリーブ回路 114と同じように nl並列データと n2並列デ ータに分割して、第 1の FEC復号回路 125— 1と第 2の FEC復号回路 125— 2にそ れぞれ出力する。
[0061] 第 1の FEC復号回路 125— 1は第 1の FEC符号化回路 115— 1と同様に nl並列の 系列を誤り訂正符号の 1シンボルあたりのビット数 mlで復号し、第 2の FEC復号回路 125- 2は第 2の FEC符号ィ匕回路 115— 2と同様に n2並列の系列を誤り訂正符号の 1シンボルあたりのビット数 m2で復号する。ただし、送信 1シンボルあたりの量子化ビ ット幅は、復号の方法によって異なる。入力系列の送信 1シンボルあたりの量子化ビッ ト幅 q' = 1の場合は硬判定復号を実施する。よって、送信 1シンボルあたりのビット幅 は 1となり、符号語 1シンボルあたりのビット数は mlまたは m2となる。
[0062] 第 2のディンタリーブ回路 126は、第 1の FEC復号回路 125— 1と第 2の FEC復号 回路 125— 2にて復号処理を行って得た第 1の推定符号語系列および第 2の推定符 号語系列を、 n並列の推定符号語系列としてまとめ、さらに、系列内の情報の並びを 、第 2のインタリーブ回路 124に入力される前の順序に入れ替えた上で、その結果を 第 3の推定符号語系列として出力する。なお、第 1および第 2の FEC復号回路 125に て、軟判定復号を実施していた場合は、ビット幅 q' 'ごとに数値の正負を判定をして、 n並列の 2元の推定符号語シンボルの系列へ変換して、その結果を第 3の推定符号 語系列として出力する。
[0063] 続いてオーバーヘッド分離回路は、第 2のディンタリーブ回路 126が出力する推定 符号語系列からオーバーヘッド信号に対応するビットを除去し、その後第 2の速度変 換回路 128は、送信側での第 1の速度変換回路により確保された領域 (オーバーへ ッド領域、第 1および第 2のパリティ系列領域）に対応するビットを分離'除去し、 n並 列の系列の逆速度変換（(K -f/N )倍)を行って、 n並列の推定情報系列を出力
R B
する。
[0064] 最後に、第 2の多重化回路 129は、第 2の速度変換回路 128が出力した n並列の 推定情報系列を直列の推定情報系列に変換して第 2の光送信器 27に出力する。
[0065] 以上のように、この FEC多重分離回路 26では、第 2のインターリーブ回路 124を設 けることにより、 n並列の情報系列を所望の誤り訂正能力を達成するために要求され る誤り訂正符号の 1シンボルあたりのビット数を因数として持つ複数の並列情報系列 に分割し、それぞれの並列情報系列に対して個別の FEC符号ィ匕回路を用いて最適 な 1シンボルあたりのビット数による誤り訂正符号ィ匕を行うこととしたので、従来よりも高 い誤り訂正能力を達成することが可能となる。 [0066] さらにはこのような構成により、所望の誤り訂正能力を達成しうる誤り訂正符号化の 1シンボルあたりのビット数の選択幅が広がる。その結果として、所望の誤り訂正能力 を達成しうる範囲で最小となる誤り訂正符号の 1シンボルあたりのビット数を因数に持 つ並列数に情報系列を分割することも可能となるので、少な 、回路規模のままで光 伝送路を経由して送信されてくる信号の誤り訂正能力を高くすることのできる誤り訂 正復号装置を提供するのである。
[0067] 以上から明らかなように、この発明の実施の形態 1の誤り訂正符号ィ匕システムと誤り 訂正復号システムによれば、誤り訂正符号の 1シンボルあたりのビット数を柔軟に選 択可能としたので、符号ィヒ処理および送信処理が特定のフレームフォーマットで制 約されていても、その制約条件に左右されずに、複数 FECフレームにわたって誤り 訂正符号ィ匕処理およびインタリーブをかける誤り訂正符号ィ匕フレームを柔軟に構成 して、ランダムエラーおよびバーストエラーの訂正能力を向上することができる。
[0068] なお、以上の構成においては、並列数 nの実例として n= 128の場合について説明 したが、その他の並列数を採用する場合であっても、この誤り訂正符号ィ匕システムと 誤り訂正復号システムの構成を用いれば、誤り訂正符号の 1シンボルあたりのビット数 を柔軟に選択することが可能なことは明らかである。
[0069] さらに、この誤り訂正符号ィ匕システムと誤り訂正復号システムの構成では、 n並列の 入力情報系列を n=nl +n2を満たすような自然数 nlと n2を用いて 2つの並列情報 系列に分割したが、さらに多数の並列情報系列に分割するようにしてもよい。
[0070] また、上述の構成においては理解を容易にするために OTUフレームバッファのよう な作業用記憶領域を設けて説明したが、バス転送を用いればそのような作業用記憶 領域は不要であることは前述のとおりである。また図 3に示した OTUフレームバッファ の構造の FECフレームに対してもこの誤り訂正符号ィヒシステムと誤り訂正復号システ ムの構成が適用可能なことは明らかである。すなわち、図 3に示す実施の形態 1の O TUフレームバッファの具体例では、 OTUフレームバッファ内部での領域割り当てを 、 FECフレーム単位では異なるようにしている。し力し、通信システムの制約で、 FEC フレーム単位での領域割り当てを等しくすることを要求する場合が想定される。そのよ うな要求を満たすようなフレームフォーマットの一例として、 FECフレームに対して、 図 3に示した OTUフレームバッファの構造を適用する際に、例えば、図 3における第 1のパリティ系列領域および第 2のノ リティ系列領域を 4分割にして、それぞれを FEC フレームの右側に割り当てるようにしてもよぐこのような FECフレームに対してもこの 誤り訂正符号ィ匕システムと誤り訂正復号システムの構成が適用可能なことは明らかで ある。図 7に、第 1のノ リティ系列領域および第 2のノ リティ系列領域を 4分割にして、 それぞれを FECフレームの右側に割り当てた場合のフレームフォーマットの一例を示 す。
[0071] なお、図 4の FEC多重分離回路 26では、第 1の FEC復号回路 125— 1および第 2 の FEC復号回路 125— 2で復号した結果の第 1および第 2の推定符号語系列力も生 成される推定情報系列を出力する。その改良方法として、第 1および第 2の推定符号 語系列の順序を並べ直した第 3の推定符号語系列を再び第 3の FEC復号回路 123 に入力して、第 3の FEC復号→第 1および第 2の FEC復号と処理を繰り返し実施する 。このような繰り返し復号により、図 4の構成では訂正できな力つた受信系列が訂正で きる可能性が出てくる。したがって、復号誤り特性を向上することができる。この改良 方法では、第 3の FEC復号回路へ受け渡す第 3の推定符号語系列のビット幅 q' ' 'は 、第 3の FEC復号回路で再び実施する復号方法に応じて変更できる。硬判定復号の 場合は q，，， = 1として、軟判定復号の場合は q，，， > 1とする。
[0072] なお、この発明の実施の形態 1では、光伝送システムを例にとってこの発明の誤り 訂正符号化 Z復号方法の特徴を示したが、カゝかる特徴を発揮するためには光伝送 システムのような構成を必須とするものではなぐブロック符号を用いた誤り訂正符号 全般にこの技術的思想が適用できることは容易に理解されよう。
[0073] 実施の形態 2.
この発明の実施の形態 2では、この発明の実施の形態 1による誤り訂正復号処理に おいて、前段の復号結果を後段の復号回路に受け渡す際、前段の復号回で誤り訂 正不可と判定された符号語に対応するビット (以下、誤り検出ビットと記載)を含む、 後段の多元符号のシンボルに誤り検出フラグを立て、後段の復号回路でその誤り検 出フラグを利用して消失訂正を実施する。
[0074] また、上記の方法の改良方法として、誤り検出フラグの立てる方法として，多元符号 のシンボルに含まれる誤り検出ビット数が所定の bビット以上であった場合にのみ誤り 検出フラグを立てるようにする。これは、フレームの各列に含まれる同一 2元符号ビッ ト数 (8ビット）と、多元符号 1シンボル当りビット数が割り切れないための処置である。
[0075] 実施の形態 2では、以上のように、多重分離された受信系列に対し、多重分離され た系列を所定の単位でグループ分けして、そのグループごとに誤り訂正復号を並列 に処理する際に、多重分離された系列のグループ分けにおける所定の割り当て単位 が少なくとも 2通り以上に異なり、その割り当て単位の違 ヽに応じて異なる誤り訂正復 号処理を並列に処理する構成になっているため、かつ複数の FEC復号を繰り返し実 施するため、かつ前段の復号処理手段にて誤り検出したシンボルに対応する後段の 復号処理におけるシンボルに誤り検出フラグを立て、後段の復号処理で消失訂正を 実行するため、受信処理および復号処理が特定のフレームフォーマットで制約され ていても、その制約条件に左右されずに、複数 FECフレームにわたって誤り訂正復 号処理およびインタリーブをカゝけることで、ランダムエラーおよびバーストエラーの訂 正能力を向上することができる。
産業上の利用可能性
[0076] 以上のように、この発明に係る誤り訂正符号ィ匕 Z復号装置は、フレームフォーマット の制約条件に左右されずに、柔軟な誤り訂正符号化フレームを構成して、ランダムェ ラーおよびバーストエラーの訂正能力を向上させることができ、例えば誤り訂正符号 を用いる有線伝送装置に適して ヽる。

Claims

請求の範囲
[1] 所定のフレーム単位で誤り訂正符号ィ匕を図る誤り訂正符号ィ匕装置において、
n(nは任意の自然数)個のサブフレームにおける送信情報系列を nl (nlは n未満 の自然数）個のサブフレームと n2 (n2は nl +n2=nを満たす自然数）個のサブフレ ームとに分割するサブフレーム分割手段と、
上記 nl個のサブフレームを ml (mlは nlの因数）個のサブフレーム毎にブロック符 号ィ匕して第 1の誤り訂正符号を生成するとともに、生成された第 1の誤り訂正符号を 冗長情報として付加する第 1の誤り訂正符号生成手段と、
上記 n2個のサブフレームをさらに m2 (m2は n2の因数）個のサブフレーム毎にブロ ック符号ィ匕して第 2の誤り訂正符号を生成し、生成された第 2の誤り訂正符号を冗長 情報として付加する第 2の誤り訂正符号生成手段と、
を備えたことを特徴とする誤り訂正符号化装置。
[2] mlと m2の少なくとも一方を、 nの因数でない自然数とすることを特徴とする請求項 1 に記載の誤り訂正符号化装置。
[3] 第 1の誤り訂正符号生成手段と第 2の誤り訂正符号生成手段におけるブロック符号の 符号長を Nとして、 2mi Nを満たす最小の自然数 mrを mlと m2のいずれか少なくと も一方に設定することを特徴とする請求項 1に記載の誤り訂正符号化装置。
[4] 所定のフレーム単位で誤り訂正復号を図る誤り訂正復号装置において、
n(nは任意の自然数)個のサブフレームにおける受信系列を nl (nlは n未満の自 然数）個のサブフレームと n2 (n2は nl +n2=nを満たす自然数）個のサブフレームと に分割するサブフレーム分割手段と、
上記 nl個のサブフレームを ml (mlは nlの因数）個のサブフレーム毎に復号して 復号した結果を第 1の推定符号語系列を出力する第 1の誤り訂正復号手段と、 上記 n2個のサブフレームをさらに m2 (m2は n2の因数）個のサブフレーム毎にブロ ック符号による復号を行 、、復号した結果を第 2の推定符号語系列を出力する第 2の 誤り訂正復号手段と、
を備えたことを特徴とする誤り訂正復号装置。
[5] mlと m2の少なくとも一方を、 nの因数でない自然数とすることを特徴とする請求項 4 に記載の誤り訂正復号装置。
第 1の誤り訂正符号生成手段と第 2の誤り訂正符号生成手段におけるブロック符号の 符号長を Nとして、 2mi Nを満たす最小の自然数 mrを mlと m2のいずれか少なくと も一方に設定することを特徴とする請求項 4に記載の誤り訂正復号装置。
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