WO2017042864A1 - 符号化装置、復号装置及び送信装置 - Google Patents

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circuit
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bit sequence
interleave
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好邦 宮田
堅也 杉原
吉田　英夫
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三菱電機株式会社
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    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1652—Optical Transport Network [OTN]

Definitions

  • the present invention relates to an error correction technique for correcting a bit error of digital data, and more particularly to an error correction technique used for digital communication such as optical communication.
  • the error correction technique is widely adopted as a technique for correcting a bit error of digital data generated in a system such as a digital communication system, an information recording system, and a computer system.
  • ITU-T Recommendation G.1 which defines the specifications of an optical transport network interface.
  • 709 Non-Patent Document 1
  • OTUk Optical channel Transport Unit-k
  • FEC forward error correction
  • k “k” in OTUk is a value determined according to the transmission rate, and takes any integer value from 1 to 4.
  • a transmission rate of about 2.5 Gbit / s can be secured per data series.
  • 1 Gbit / s means 1 gigabit per second.
  • a transmission rate of 100 Gbit / s or more per data series can be secured.
  • Patent Document 1 Japanese Patent Laid-Open No. 2011-146932 discloses an interleaving circuit that performs interleaving to rearrange the order of bit sequences of transmission data, and an encoding arithmetic circuit that performs error correction coding on the output of the interleaving circuit. And an error correction encoder including a deinterleaving circuit that returns the order of the output bit sequence of the encoding operation circuit to the original order before the interleaving.
  • Japanese Patent Laying-Open No. 2011-146932 (for example, FIG. 3 and paragraphs 0047 to 0061)
  • the processing speed of error correction coding must be switched according to the switching of the transmission speed. For example, when the transmission speed of 100 Gbit / s is switched to the double speed of 200 Gbit / s, it is necessary to switch the error correction coding processing speed to twice or more according to the transmission speed of 200 Gbit / s.
  • an object of the present invention is to provide an encoding device, a decoding device, and a transmission device that can switch the processing speed of error correction encoding while suppressing an increase in circuit scale.
  • the encoding apparatus operates in either the standard speed mode or the K double speed mode (K is an integer of 2 or more), and each has a bit array format in the row direction and the column direction.
  • An encoding apparatus for performing error correction encoding on a plurality of transmission frames wherein when the plurality of transmission frames are input in one system in the standard speed mode, the order of bit sequences of the one transmission frame is changed.
  • a first interleaving process for rearranging is executed to output a single pre-encoding bit sequence, and when the plurality of transmission frames are divided and input into K transmission frames in the K double speed mode, the K systems
  • a single pre-encoding bit sequence is generated, and in the K double speed mode, each system is based on a
  • the decoding device operates in either the standard speed mode or the K-times speed mode (K is an integer of 2 or more), and each has a format of received value arrays in the row direction and the column direction.
  • a decoding apparatus for performing error correction decoding on a plurality of received frames wherein when the plurality of received frames are input in one system in the standard speed mode, the order of the received value series of the one received frame is arranged.
  • a first interleaving process is performed to output one received value series, and when the plurality of received frames are divided and input into K received frames in the K double speed mode, the K received frames are received.
  • An interleaving circuit for executing a second interleaving process for rearranging the order of the received value series and outputting the K received value series in parallel;
  • a decoding arithmetic circuit group that performs error correction decoding on any one of the K received value series; and a deinterleaving circuit that performs a deinterleaving process on an output series of the decoding arithmetic circuit group, the interleaving circuit Generates a received value sequence of one system based on received values of a plurality of columns arranged at intervals of C columns (C is a multiple of K) in the received frame of the one system in the standard speed mode, In the double speed mode, the received value series of each system is generated based on received values of a plurality of columns arranged at C / K column intervals in the received frames of each system of the K system received frames.
  • a transmission device includes a transmission circuit that converts an output sequence of the encoding device according to the first aspect into a transmission signal.
  • a receiving device includes: a receiving circuit that receives the transmission signal from the transmitting device and outputs a received frame corresponding to the transmission frame; and the decoding device that performs error correction decoding on the received frame It is characterized by providing.
  • a single pre-encoding bit sequence is generated based on a plurality of columns of bits arranged at C column intervals in a single transmission frame.
  • the pre-encoding bit sequence of each system is based on 1 / K times the C array interval, that is, based on the bits of a plurality of columns arranged at the C / K column interval. Generated. Thereby, the temporary storage capacity of the transmission frame required for the second interleaving process in the K double speed mode can be suppressed. Therefore, it is possible to realize error correction coding that enables switching of the processing speed while suppressing an increase in circuit scale.
  • FIG. 3 is a functional block diagram illustrating a schematic configuration of an error correction encoder according to Embodiment 1.
  • FIG. 3 is a functional block diagram illustrating a schematic configuration of an interleave circuit in the error correction encoder according to the first embodiment.
  • FIG. 3 is a functional block diagram illustrating a schematic configuration of a deinterleave circuit in the error correction encoder according to the first embodiment.
  • (A), (B) is a figure which shows the format of an OTUk frame.
  • (A) to (C) are diagrams illustrating a configuration example of a transmission frame according to the first embodiment.
  • (A) is a figure which shows the transmission frame transmitted at the time of standard speed mode. It is a figure which illustrates the state by which the bit of the bit sequence before an encoding was performed with respect to the transmission frame.
  • (A) is a figure which shows the transmission frame transmitted at the time of double speed mode. It is a figure which illustrates the state by which the bit of the bit sequence before an encoding was performed with respect to the transmission frame at the time of double speed mode. It is a figure which illustrates the state by which the bit of the bit sequence before an encoding was performed with respect to the transmission frame at the time of double speed mode. It is a figure which shows the transmission frame of the parallel number 512 transmitted at the time of standard speed mode.
  • (A), (B) is a figure which shows the structural example of the transmission frame of the parallel number 512.
  • FIG. It is a figure which illustrates the state in which the bit of the bit sequence before encoding was allocated with respect to the transmission frame of the parallel number 512 at the time of standard speed mode.
  • (A), (B) is a figure which shows the transmission frame of the parallel number 512 transmitted at the time of double speed mode. It is a figure which illustrates the state by which the bit of the bit sequence before an encoding was performed with respect to the transmission frame of the parallel number 512 at the time of double speed mode. It is a figure which illustrates the state by which the bit of the bit sequence before an encoding was performed with respect to the transmission frame of the parallel number 512 at the time of double speed mode.
  • FIG. 3 is a functional block diagram showing a schematic configuration of an error correction decoder according to Embodiment 1.
  • FIG. 3 is a functional block diagram illustrating a schematic configuration of an interleave circuit in the error correction decoder according to the first embodiment.
  • FIG. 3 is a functional block diagram illustrating a schematic configuration of an interleave circuit in the error correction decoder according to the first embodiment. It is a functional block diagram which shows schematic structure of the error correction encoder of Embodiment 2 which concerns on this invention.
  • 6 is a functional block diagram showing a schematic configuration of an interleave circuit in the error correction encoder of Embodiment 2.
  • FIG. 1 is a functional block diagram illustrating a schematic configuration of an interleave circuit in the error correction decoder according to Embodiment 1.
  • FIG. 3 is a functional block diagram illustrating a schematic configuration of an interleave circuit in the error correction decoder according to the first embodiment.
  • FIG. 3 is a functional block diagram illustrating a
  • FIG. 6 is a functional block diagram showing a schematic configuration of a deinterleave circuit in the error correction encoder of Embodiment 2.
  • FIG. 6 is a functional block diagram illustrating a schematic configuration of an error correction decoder according to Embodiment 2.
  • FIG. 10 is a functional block diagram illustrating a schematic configuration of an interleave circuit in the error correction decoder according to the second embodiment.
  • FIG. 10 is a functional block diagram showing a schematic configuration of a deinterleave circuit in the error correction decoder according to the second embodiment.
  • It is a functional block diagram which shows schematic structure of the digital transmission system of Embodiment 3 which concerns on this invention. It is a figure which shows the structural example of an OTUkV frame. It is a figure which shows the other structural example of an OTUkV frame.
  • FIG. 1 is a functional block diagram showing a schematic configuration of a digital transmission system 1 (hereinafter simply referred to as “transmission system 1”) according to the first embodiment of the present invention.
  • the transmission system 1 shown in FIG. 1 converts the information signal IS input from the information source 2 into a modulated signal such as an optical signal and sends it to the communication path 4, and is input via the communication path 4.
  • a receiving device Rx for receiving the modulated signal.
  • the information source 2 can supply one or two digital signals as an information signal IS to the error correction encoder 10 according to the transmission rate set in the transmission device Tx. As will be described later, in the present embodiment, the information source 2 supplies one system of digital signals when the transmission speed is set to the standard speed.
  • the information source 2 divides the one-system digital signal into two-system digital signals and supplies them in parallel to the error correction encoder 10. Note that the configuration of the transmission device Tx may be changed so that the information source 2 is a component of the transmission device Tx.
  • the transmission apparatus Tx performs an encoding process on the input information signal IS to generate an encoded signal CS, and converts the output of the error correction encoder 10 into a modulated signal for transmission.
  • a transmission circuit for transmitting to the communication path 4 and a transmission control unit 14 are provided.
  • the transmission circuit performs transmission signal point mapping processing and digital signal processing on the encoded signal CS to generate a single system digital transmission signal, and D converts the digital transmission signal into an analog transmission signal.
  • a / A converter (DAC) 12 and a modulator 13 that generates a modulation signal based on the analog transmission signal and sends it to the communication path 4.
  • the modulator 13 uses, for example, multi-level modulation schemes such as multilevel QAM (Quadrature Amplitude Modulation) or QPSK (Quadrature Phase-Shift Keying), and the intensity of light by the analog transmission signal.
  • modulated light can be generated by modulating the phase or both, and the modulated light can be sent to the communication path 4 such as an optical fiber.
  • the multi-level modulation scheme is not limited to the multi-level QAM and QPSK as long as a desired transmission rate can be secured.
  • the transmission apparatus Tx of the present embodiment has a standard speed mode for transmitting the information signal IS at a standard speed (for example, 100 Gbit / s), and a transmission speed (for example, 200 Gbit / s) that is twice the standard speed for the information signal IS. ) Has two types of operation modes, ie, a double speed mode.
  • the transmission control unit 14 operates the transmission device Tx in either the standard speed mode or the double speed mode according to the set transmission speed (standard speed or its double speed).
  • the error correction encoder 10 receives one information sequence from the information source 2 and outputs one code sequence.
  • the error correction encoder 10 receives the two information sequences from the information source 2 and outputs the two code sequences.
  • the transmission control unit 14 can supply communication control information including information indicating the operation mode to the transmission signal processing circuit 11.
  • the transmission signal processing circuit 11 multiplexes the two transmission code sequences and the communication control information to generate one digital transmission signal.
  • the hardware configurations of the error correction encoder 10 and the transmission signal processing circuit 11 are, for example, DSP (Digital Signal Processor), ASIC (ApplicationASpecific Integrated Circuit) or FPGA (Field-ProgrammableGate), or these. It can be realized by a combination.
  • the transmission signal processing circuit 11, the DAC 12, and the modulator 13 may have a circuit configuration generally used in a known digital transmission system.
  • the receiving device Rx receives a modulated signal transmitted from the transmitting device Tx via the communication path 4, and performs an error correction decoding on the output sequence of the receiving circuit to output an estimated information signal ES.
  • a correction decoder 20 and a reception control unit 24 are provided.
  • the receiving circuit includes a demodulator 23 that demodulates the received modulated signal and outputs an analog received signal, an A / D converter (ADC) 22 that converts the analog received signal into a digital received signal, and the digital received signal. It is comprised with the signal processing circuit 21 for reception used as an input.
  • ADC A / D converter
  • the reception signal processing circuit 21 generates a reception signal RS by performing signal processing such as digital signal processing, reception signal point demapping processing, demultiplexing and frame synchronization processing on the digital reception signal, and error correction is performed on the reception signal RS. Output to the decoder 20.
  • the reception control unit 24 operates the reception device Rx in either the standard speed mode or the double speed mode according to the operation mode (standard speed mode or double speed mode) of the transmission device Tx.
  • the reception signal processing circuit 21 can separate the communication control information from the digital reception signal and supply the communication control information to the reception control unit 24.
  • the reception control unit 24 can determine the operation mode of the transmission device Tx based on the communication control information. As will be described later, when the operation mode of the transmission apparatus Tx is the standard speed mode, the transmission signal processing circuit 11 outputs a single received value series to the error correction decoder 20 in parallel.
  • the error correction decoder 20 performs error correction decoding on the one received value sequence and outputs one estimated bit sequence to the receiver 3.
  • the transmission signal processing circuit 11 outputs two received value series to the error correction decoder 20 in parallel.
  • the error correction decoder 20 performs error correction decoding on the two received value sequences and outputs two estimated bit sequences to the receiver 3.
  • the hardware configuration of the error correction decoder 20 and the reception signal processing circuit 21 can be realized by, for example, a DSP, ASIC, FPGA, or a combination thereof.
  • the reception signal processing circuit 21, the ADC 22, and the demodulator 23 may have a circuit configuration generally used in a known digital transmission system.
  • FIG. 2 is a functional block diagram showing a schematic configuration of the error correction encoder 10.
  • the error correction encoder 10 includes input interface circuits (input I / F circuits) 30 1 and 30 2 having the same configuration, an interleave circuit 31, and encoding operations having the same configuration. Circuits 32 1 and 32 2 , a deinterleave circuit 33, and output interface circuits (output I / F circuits) 34 1 and 34 2 having the same configuration are provided.
  • FIG. 2 shows a state in the double speed mode in which two systems of information series IS 1 and IS 2 are input to the error correction encoder 10 in parallel for convenience of explanation.
  • the standard speed mode although one information sequence IS 1 is input to the error correction encoder 10, the other information sequence IS 2 is not input.
  • the interleaving circuit 31 is controlled to execute the first interleaving process in the standard speed mode and the second interleaving process in the double speed mode according to the switching control signal Sw1 supplied from the transmission control unit 14.
  • the deinterleave circuit 33 also executes a first deinterleave process that is an inverse conversion to the first interleave process in the standard speed mode, and a second deinterleave process that is an inverse conversion to the second interleave process in the double speed mode. Control is performed to perform interleaving.
  • Input I / F circuit 30 1 performs the information sequence IS 1 input, for example, input timing adjusting process, the input interface processing such as demultiplexing processing and the descrambling processing, ITU-T Recommendation G.
  • a plurality of transmission frames conforming to a standard such as 709 are configured.
  • the bit sequence FS 1 of these transmission frames is output to the interleave circuit 31.
  • the format of the transmission frame will be described later.
  • information sequence IS 1 is, SFI (Serdes Framer Interface) is input to the input I / F circuit 30 1 as a parallel signal by the interface standard, such as, alternatively, the input information sequence IS 1 as a serial signal I / F circuit 30 may be input to the 1.
  • the bit sequence FS 1 is supplied to the interleave circuit 31 as a parallel signal.
  • interleaving circuit 31 executes a first interleave processing to rearrange the order of the input bit sequence FS 1, 1 outputs a plurality of uncoded bit sequence IL 1 strains to the encoding operation circuit 32 1 To do.
  • the length (sequence length) of each pre-encoding bit sequence IL 1 is a fixed bit length that matches the processing unit of the encoding arithmetic circuit 32 1 . Details of the first interleaving process will be described later.
  • FIG. 3 is a block diagram schematically showing a configuration example of the interleave circuit 31.
  • the interleave circuit 31 shown in FIG. 3 includes an interleave memory 40 including a buffer memory such as an SDRAM (Synchronous DRAM), and a memory control circuit 41 that controls a data write operation and a read operation of the interleave memory 40. .
  • the interleave memory 40 has a capacity capable of storing the input bit sequences FS 1 and FS 2 for a predetermined number of frames.
  • the memory control circuit 41 outputs one pre-encoding bit sequence IL 1 by selectively reading bits from the bit sequence stored in the interleave memory 40 in the standard speed mode in accordance with the switching control signal Sw1.
  • two pre-encoding bit sequences IL 1 and IL 2 are output by selectively reading bits from the bit sequence stored in the interleave memory 40. Since the current operation mode is the standard speed mode, the bit sequence FS 2 is not input to the interleave memory 40, and the pre-encoding bit sequence IL 2 is not output from the interleave memory 40.
  • the encoding operation circuit 32 1 performs error correction encoding on the input pre-encoding bit sequence IL 1 , and outputs one encoded bit sequence EC 1 including codeword bits.
  • error correction coding schemes include RS (Reed-Solomon) code, BCH (Bose-Chudhuri-Hocquenhem) code, convolutional code, convolutional turbo code, block turbo code (BTC) or LDPC.
  • An encoding scheme using a (Low-Density Parity-Check) code can be employed. It is also possible to use concatenated codes or product codes. However, when an error correction code capable of soft decision decoding with high error correction capability is used, it is desirable to use an LDPC code.
  • the deinterleaving circuit 33 executes a first deinterleaving process for returning the order of the encoded bit sequence EC 1 input from the encoding operation circuit 32 1 to the original order before the first interleaving process, and performs one system.
  • the encoded bit sequence DI 1 is output.
  • FIG. 4 is a block diagram schematically showing a configuration example of the deinterleave circuit 33.
  • the deinterleave circuit 33 shown in FIG. 4 includes a deinterleave memory 42 including a buffer memory such as an SDRAM, and a memory control circuit 43 that controls data write and read operations of the deinterleave memory 42.
  • the deinterleave memory 42 has a capacity capable of storing the input encoded bit sequences EC 1 and EC 2 for a predetermined number of frames.
  • the memory control circuit 43 outputs one encoded bit sequence DI 1 by selectively reading bits from the bit sequence stored in the deinterleave memory 42 in the standard speed mode in accordance with the switching control signal Sw1.
  • the output I / F circuit 34 to the inputted coded bit sequence DI 1, for example scrambling, multiplexing process, and executes the output interface processing such as output timing adjusting process 1 generating a code sequence CS 1 lines.
  • the code sequence CS 1 is output to the transmission signal processing circuit 11 as an encoded signal CS.
  • the code sequence CS 1 is output as a parallel signal by the interface standard, such as SFI, it may be output as a serial signal instead.
  • the contents of the output interface process described above are not particularly limited.
  • the double-speed mode the input I / F circuit 30 2, encoding operation circuit 32 2 and the output I / F circuit 34 2, respectively, the input I / F circuit 30 1, the encoding operation circuit 32 1 and the output I / F It operates similarly to the circuit 34 1.
  • the input I / F circuits 30 1 and 30 2 execute input interface processing on the two information systems IS 1 and IS 2 inputted in parallel, respectively, and the ITU-T Recommendation G. Two transmission frames conforming to a standard such as 709 are configured. The bit sequences FS 1 and FS 2 of these transmission frames are output to the interleave circuit 31.
  • the interleave circuit 31 performs a second interleaving process for rearranging the order of the bit sequences FS 1 and FS 1 input in parallel, and encodes the two pre-encoding bit sequences IL 1 and IL 2 respectively. 32 1 and 32 2 are output in parallel. Details of the second interleaving process will be described later.
  • the encoding arithmetic circuits 32 1 and 32 2 perform error correction encoding on the two input pre-encoding bit sequences IL 1 , respectively, and generate encoded bit sequences EC including codeword bits. 1 and EC 2 are output in parallel in two systems.
  • the deinterleaving circuit 33 executes a second deinterleaving process for returning the order of the input two encoded bit sequences EC 1 and EC 2 to the original order prior to the second interleaving process, thereby performing the two systems.
  • the encoded bit sequences DI 1 and DI 2 are output in parallel to the output I / F circuits 34 1 and 34 2 , respectively.
  • the output I / F circuits 34 1 and 34 2 execute output interface processing on the input coded bit sequences DI 1 and DI 2 respectively to generate two systems of code sequences CS 1 and CS 2 . .
  • These code sequences CS 1 and CS 2 are output to the transmission signal processing circuit 11 as an encoded signal CS.
  • the error correction encoder 10 executes the encoding processing of the two information sequences IS 1 and IS 2 in parallel, so that it is twice that in the standard speed mode.
  • the encoding process can be executed at a speed of
  • the system of the bit sequence FS 1 , the pre-encoding bit sequence IL 1 , the encoded bit sequence EC 1 , DI 1, and the code sequence CS 1 for one information sequence IS 1 is referred to as “system A”
  • the other information A system of the bit sequence FS 2 , the pre-encoding bit sequence IL 2 , the encoded bit sequence EC 2 , DI 2 and the code sequence CS 2 with respect to the sequence IS 2 is referred to as “system B”.
  • the interleave circuit 31 may assign a part of the bits of the system A bit sequence FS 1 to the system B pre-encoding bit sequence IL 2 by the second interleaving process.
  • a part of the bits of the bit sequence FS 2 of the system B may be assigned to the pre-encoding bit sequence IL 1 of the system A.
  • the bits of the bit sequence FS 1 in the system A and the bits of the pre-encoding bit sequence IL 1 after interleaving do not necessarily have a one-to-one correspondence.
  • the bits of the bit sequence FS 2 in the system B and the bits of the pre-encoding bit sequence IL 2 after interleaving do not necessarily correspond one-to-one with each other.
  • the circuit elements 30 1, 30 2 of the error correction encoder 10, 31, 32 1, 32 2, 33 1, 34 2 may be configured to pass data in a pipelined manner. Alternatively, these circuits elements 30 1, 30 2, 31 1, 32 2, 33 1, 34 2 of each of the data by accessing the front or working memory area that can be referenced from the circuit elements of the subsequent stage You may be comprised so that a delivery may be performed. Furthermore, these circuit elements 30 1, 30 2, 31 1, 32 2, may be connected in accordance with a predetermined interface standard, such as SFI between any circuit elements 33, 34 1, 34 2.
  • the transmission frame of this embodiment is the ITU-T recommendation G. It has a structure equivalent to an OTUk frame conforming to 709.
  • FIGS. 5A and 5B are diagrams schematically showing the format of the OTUk frame 5
  • FIGS. 6A to 6C are transmission frames # 0 and ## used in the present embodiment. It is a figure which shows the structural example of 1, # 2, # 3.
  • the OTUk frame 5 has a frame size of 4 rows ⁇ (Ca ⁇ 16) columns, and each column accommodates 1 byte (8 bits) of information per row.
  • the OTUk frame 5 includes an OH (overhead) area 5a for accommodating control information, a payload area 5b for accommodating an information sequence indicating a client signal, and a parity sequence area 5c for accommodating a parity sequence of an error correction code. Has been.
  • the total size of the OH area 5a and the payload area 5b is 4 rows ⁇ (Ci ⁇ 16) columns.
  • the size of the OTUk frame 5 is 4 rows ⁇ 4080 columns, and the total size of the OH area 5a and the payload area 5b is 4 rows ⁇ 3824 columns.
  • the transmission order of the bits of the OTUk frame 5 (that is, the order of the bit sequence) is from the left end to the right end along the column direction, from the upper end to the lower end along the row direction, And it is defined from the most significant bit (MSB) to the least significant bit (LSB).
  • MSB most significant bit
  • LSB least significant bit
  • the column direction means the direction in which the columns are arranged
  • the row direction means the direction in which the rows are arranged.
  • the control information to be accommodated in the OH area 5a of the OTUk frame 5 is divided and accommodated in the four OH areas Fa that are composed of the 0th column of the transmission frames # 0 to # 3.
  • An information signal to be accommodated in the payload area 5b of the OTUk frame 5 is divided and accommodated in four information sequence areas Fb including the first to (Ci-1) th columns of the transmission frames # 0 to # 3.
  • the parity sequence to be accommodated in the parity sequence region 5c of the OTUk frame 5 is divided into four parity sequence regions Fc composed of the Ci th to (Ca-1) th columns of the transmission frames # 0 to # 3. Is done.
  • the transmission order of the bits of the transmission frames # 0 to # 3 is in the order of the transmission frames # 0, # 1, # 2, and # 3, and for each region. , Defined from the upper end to the lower end along the row direction and from the left end to the right end along the column direction. This bit transmission order corresponds to the bit transmission order of the OTUk frame 5.
  • Each transmission frame is divided into an OH region Fa, an information sequence region Fb, and a parity sequence region Fc, but the present invention is not limited to this division.
  • the division of each transmission frame may be any division.
  • a transmission frame having a structure in which an OH region, an information sequence region, an OH region, and a parity sequence region are arranged in this order in a striped pattern may be employed.
  • the present embodiment can be applied to an OTUkV frame in which the frame size of the OTUk frame 5 is expanded (Ca is larger than 255). The structure of the OTUkV frame will be described later.
  • the parallel number n of each transmission frame is 128.
  • any value may be set as long as the value matches the logical structure of the OTUk frame 5. .
  • FIG. 7 is a diagram showing transmission frames # 0, # 1, # 2, # 3,... Transmitted in the standard speed mode.
  • the transmission frames # 0, # 1, # 2, # 3,... are continuously transmitted in this order.
  • the interleave circuit 31 can easily switch the interleave unit from one of the transmission unit Q1 and the transmission unit Q2 to the other.
  • the interleave circuit 31 and the deinterleave circuit 33 can be configured such that the interleave unit and the deinterleave unit are switched through the switching control signal Sw1.
  • the interleave circuit 31 in the standard speed mode pays attention to a plurality of columns arranged at intervals of C columns (C is a multiple of 2) in transmission frames # 0, # 1,.
  • C is a multiple of 2
  • R is a positive integer
  • the pre-encoding bit sequence IL 1 of the system A is generated.
  • FIG. 8 32 bits before encoding # A0, # A1,..., # A31 forming one system are assigned to the transmission frame temporarily stored in the interleave memory 40. It is a figure which illustrates a state.
  • 0th bit # A0-b0, # A1-b0,..., # A7-b0 of bit sequence # A0, # A1,. 0th bit # A8-b0, # A9 of the eighth to fifteenth pre-encoding bit sequences # A8, # A9,. -B0,..., # A15-b0 are assigned to the positions of the 127th to 120th rows of the first column, and the 16th to 23rd pre-encoding bit sequences # A16, # A17,.
  • the 0th bit # A16-b0, # A17-b0,..., # A23-b0 is assigned to the position of the 127th to 120th rows in the second column, and the 24th to 31st pre-encoding bit sequence # 0th bit # A24-b0 of A24, # A25,..., # A31 # A25-b0, ..., # A31-b0 are allocated to the line 127 to 120 row position of the third column.
  • the bits of the 0th to 7th pre-encoding bit sequences # A0 to # A7 are allocated to the 0th, 4th, 8th,... Columns arranged at intervals of 4 columns in the transmission frame before interleaving.
  • the bits of the 8th to 15th pre-encoding bit sequences # A8 to # A15 are assigned to the 1st, 5th, 9th,... Columns arranged at intervals of 4 columns, and the 16th.
  • bits of the ⁇ 23rd pre-encoding bit sequence # A16 to # A23 are assigned to the 2nd, 6th, 9th,... Columns arranged at intervals of 4 columns, and the 24th to 31st codes
  • the bits of the pre-bit sequence # A24 to # A31 are assigned to the third, seventh, tenth,... Columns arranged at intervals of four columns.
  • Interleaving circuit 31 the 32 uncoded bit sequence # A0, # A1, ..., and outputs the # A31 sequentially encoding operation circuit 32 1.
  • the interleave circuit 31 outputs the 0th pre-encoding bit sequence # A0-b0, # A0-b1,..., # A0-by (y is a positive integer), and then the first pre-encoding Bit sequences # A1-b0, # A1-b1,..., # A1-by are output, and second bit sequences # A2-b0, # A2-b1,. Process.
  • 9A and 9B are diagrams showing transmission frames # 0, # 1, # 2, # 3,... Transmitted in the double speed mode.
  • transmission frames # 0, # 1, # 2, # 3,... are divided into two transmission frames and transmitted.
  • Transmission system # 0, # 1, # 0, # 1,... Shown in FIG. 9 (A) is transmitted in this order through system A, and transmission frame # 2 shown in FIG. 9 (B) is transmitted through system B.
  • # 3, # 2, # 3,... Are transmitted in this order.
  • the interleave circuit 31 can easily switch the interleave unit from one of the unit S1 and the unit S2 of the transmission frame to the other. Also for the system B, the interleave circuit 31 can easily switch the interleave unit from one of the one unit R1 and two units R2 of the transmission frame to the other.
  • the interleave circuit 31 and the deinterleave circuit 33 can be configured such that the interleave unit and the deinterleave unit are switched through the switching control signal Sw1.
  • the interleave circuit 31 in the double speed mode pays attention to a plurality of columns arranged at intervals of C / 2 columns in transmission frames # 0, # 1,... Of the system A for each interleave unit, and from each of the plurality of columns.
  • a pre-encoding bit sequence IL 1 is generated by sequentially selecting bits at R row intervals (R is a positive integer).
  • the interleave circuit 31 pays attention to a plurality of columns arranged at intervals of C / 2 columns in the transmission frames # 2, # 3,... Of the system B for each interleave unit. (R is a positive integer) to produce an uncoded bit sequence IL 2 by sequentially selecting bits.
  • FIG. 10 is a diagram exemplifying a state in which 16 pre-encoding bit sequences # A0, # A1,..., # A15 forming system A are assigned to the transmission frame before interleaving.
  • FIG. 11 is a diagram illustrating a state in which the bits of 16 pre-encoding bit sequences # B0, # B1,..., # B15 forming the system B are assigned to the transmission frame before interleaving. is there.
  • the label “# Ax-bw” is attached to the position where the wth bit of the x-th pre-encoding bit sequence #Bx (x is an arbitrary integer from 0 to 15) is assigned. Has been.
  • the allocation position of the 0th pre-encoding bit sequence # A0 is highlighted with a black frame.
  • the label “# Bz ⁇ bv” is assigned to the position where the v th bit of the z th pre-encoding bit sequence #Bz (z is an arbitrary integer from 0 to 15) is assigned. "Is attached.
  • the allocation position of the 0th pre-encoding bit sequence # B0 is highlighted with a black frame.
  • the 0th to 7th pre-encoding bit sequences # A0, # A1,..., # A7 0th bits # A0-b0, # A1-b0,. # A7-b0 is assigned to the position of the 127th to 120th rows in the 0th column
  • the 8th to 15th pre-encoding bit sequences # A8, # A9,. -B0, # A9-b0,..., # A15-b0 are assigned to the positions of the 127th to 120th rows in the first column.
  • the x-th pre-encoding bit sequence #Ax is composed of bits selected at intervals of 8 rows in each column to which the pre-encoding bit sequence #Ax is assigned.
  • the bit selection interval of 8 rows in each column is the same as the bit selection interval in each column in the standard speed mode described above.
  • Such bit allocation is repeatedly performed within an interleave unit S2 for two frames or an interleave unit S1 for one frame.
  • the 0th to 7th pre-encoding bit sequences # B0, # B1,..., # B7 0th bits # B0-b0, # B1-b0, .., # B7-b0 are assigned to the positions of the 127th to 120th rows in the 0th column
  • the 0th bit of the 8th to 15th pre-encoding bit sequences # B8, # B9,. # B8-b0, # B9-b0,..., # B15-b0 are assigned to the positions of the 127th to 120th rows in the first column.
  • the bits of the 0th to 7th pre-encoding bit sequences # B0 to # B7 are assigned to the 0th, 2nd, 4th,... Columns arranged at intervals of 2 columns in the transmission frame before interleaving.
  • the bits of the eighth to fifteenth pre-encoding bit sequences # B8 to # B15 are assigned to the first, third, fifth,... Columns arranged at intervals of two columns. Also, as shown in FIG.
  • the z-th pre-encoding bit sequence #Bz is composed of bits selected at intervals of 8 rows in each column to which the pre-encoding bit sequence #Az is assigned.
  • the bit selection interval of 8 rows in each column is the same as the bit selection interval in each column in the standard speed mode described above.
  • Such bit allocation is repeatedly performed within an interleave unit R2 for two frames or an interleave unit R1 for one frame.
  • the interleave circuit 31 performs an encoding operation on the 16 pre-encoded bit sequences # A0, # A1,..., # A31 and the 16 pre-encoded bit sequences # B0, # B1,. sequentially outputting in parallel to the circuit 32 1.
  • the interleave circuit 31 in the standard speed mode generates a pre-encoding bit sequence of one system based on a plurality of columns of bits arranged at intervals of C columns in the transmission frame of the system A.
  • the interleave circuit 31 in the double speed mode has a plurality of columns of bits arranged at intervals obtained by compressing the C column interval by 1 ⁇ 2 in each transmission frame of the systems A and B, that is, at C / 2 column intervals. Based on the above, a pre-encoding bit sequence of the systems A and B is generated.
  • Such interleaving is executed using the interleave memory 40 and the memory control circuit 41 shown in FIG. 3, and these interleave memory 40 and the memory control circuit 41 are commonly used in the systems A and B.
  • the storage capacity of the entire memory required for interleaving can be made relatively small.
  • the maximum number of interleave units in the standard speed mode is 4 frames (FIG. 7)
  • the maximum number of interleave units in the double speed mode is 4 frames (FIGS. 9A and 9B).
  • the number of rows in the interleave unit that is, the parallel number n is 128 rows, but the present invention is not limited to this 128 rows.
  • the error correction encoder 10 and the error correction decoder 20 can be configured to perform interleaving and deinterleaving even when the parallel number n is 512 rows.
  • an example of the interleaving process when the parallel number n is 512 rows will be described.
  • FIG. 12 is a diagram showing a state in which transmission frames # 0q, # 1q, # 2q, # 3q, # 0q, # 1q,... Of 512 in the system A in the standard speed mode are transmitted.
  • Four transmission frames # 0q, # 1q, # 2q, and # 3q correspond to one OTUk frame in FIG.
  • FIGS. 13A and 13B are diagrams showing a configuration example of each transmission frame #kq (k is an arbitrary integer from 1 to 4).
  • each transmission frame #kq has a size of 512 rows ⁇ Ca / 4 columns, and each column accommodates 1-bit information per row.
  • the control information to be accommodated in the OH area 5a of the OTUk frame 5 is divided and accommodated in the area Qa of the 384th line to the 511th line of the 0th column in the transmission frames # 0q to # 3q.
  • the information signal to be accommodated in the payload area 5b of the OTUk frame 5 is divided and accommodated in the information sequence area Qb of the transmission frames # 0q to # 3q, and the parity to be accommodated in the parity sequence area 5c of the OTUk frame 5
  • the sequence is accommodated by being divided into parity sequence regions Qc of transmission frames # 0q to # 3q.
  • the transmission order of the bits of the transmission frame is the same as the case shown in FIG. 6C, from the upper end to the lower end along the row direction, and along the column direction. It is determined from the left end to the right end.
  • FIG. 14 shows 128 pre-encoding bit sequences # A0, # A1 forming system A for transmission frames # 0q, # 1q, # 2q, # 3q,... Temporarily stored in interleave memory 40.
  • # A127 is a diagram illustrating a state in which bits are assigned.
  • the interleave unit is set to one or four transmission frames. Further, the interleave unit is divided into four areas in units of 128 rows, and the bit sequence of the pre-encoding bit sequence is assigned to each divided area.
  • 32 pre-encoding bit sequences # A0, # A1,..., # A31 are assigned to the first segmented region consisting of the 511th to 384th rows, and the second segment consisting of the 383th to 256th rows.
  • 32 pre-encoding bit sequences # A32, # A33,..., # A63 are assigned to the segmented area, and 32 pre-encoded codes are assigned to the third segmented area consisting of the 255th to 128th rows.
  • Bit sequences # A64, # A65,..., # A95 are assigned, and 32 pre-encoding bit sequences # A96, # A97,..., # A127 are assigned to the fourth segmented area consisting of 127th to 0th rows. Is assigned. In FIG.
  • the allocation positions of the pre-encoding bit sequences # A0, # A32, # A64, # A96 are particularly highlighted with a black frame.
  • the bit allocation method for each segmented area is the same as the allocation method shown in FIG.
  • FIG. 15 (A) is a diagram showing a state in which transmission frames # 0q, # 1q, # 0q,... Of parallel number 512 forming system A in the double speed mode are transmitted, and FIG. These are figures which show a mode that transmission frame # 2q, # 3q, # 2q, ... of the parallel number 512 which comprises the system
  • FIG. 16 shows 64 pre-encoding bit sequences # A0, # A1,... Constituting the system A for the transmission frames # 0q, # 1q, # 0q,... Temporarily stored in the interleave memory 40. It is a figure which illustrates the state to which the bit allocation of # A63 was performed.
  • the interleave unit is set to either one or two transmission frames. Similarly to the case of the standard speed mode, the interleave unit in the double speed mode is divided into four areas in units of 128 rows, and the bit sequence bits before encoding are assigned to each divided area. As shown in FIG. 16, the bit allocation method for each segmented area is the same as the allocation method shown in FIG.
  • FIG. 17 shows 64 pre-encoding bit sequences # B0, # B1, which form a system B for transmission frames # 2q, # 3q, # 2q,... Temporarily stored in the interleave memory 40.
  • # B63 is a diagram illustrating a state in which the bit allocation of B63 is performed.
  • the interleave unit is set to either one or two transmission frames.
  • the interleave unit in the double speed mode is divided into four areas in units of 128 rows, and the bit sequence bits before encoding are assigned to each divided area.
  • the bit allocation method for each segmented area is the same as the allocation method shown in FIG.
  • a single pre-encoding bit sequence is generated based on a plurality of bits arranged at intervals of C columns in the transmission frame of the system A.
  • the system A is based on an interval obtained by compressing the C column interval by 1 ⁇ 2, that is, a plurality of bits arranged at C / 2 column intervals.
  • B before-encoding bit sequence is generated.
  • FIG. 18 is a functional block diagram illustrating a schematic configuration of the error correction decoder 20 according to the first embodiment.
  • the error correction decoder 20 includes input interface circuits (input I / F circuits) 50 1 and 50 2 having the same configuration, an interleave circuit 51, and a decoding operation circuit 52 having the same configuration. 1 , 52 2 , a deinterleave circuit 53, and output interface circuits (output I / F circuits) 54 1 , 54 2 having the same configuration.
  • FIG. 18 shows a state in the double speed mode in which two received sequences RS 1 and RS 2 are input to the error correction decoder 20 in parallel for convenience of explanation.
  • the standard speed mode but one of the received sequence RS 1 is input to the error correction decoder 20, the other received sequence RS 2 is not input.
  • the interleave circuit 51 is controlled to execute the first interleave process in the standard speed mode and the second interleave process in the double speed mode according to the switching control signal Sw2 supplied from the reception control unit 24.
  • the first interleave process and the second interleave process are substantially the same as the first interleave process and the second interleave process performed by the error correction encoder 10 in the transmission apparatus Tx.
  • the deinterleave circuit 53 also executes a first deinterleave process that is an inverse transform to the first interleave process in the standard speed mode, and a second deinterleave process that is an inverse transform to the second interleave process in the double speed mode. Control is performed to perform interleaving.
  • the input I / F circuit 50 1 executes input interface processing such as input timing adjustment processing, demultiplexing processing, descrambling processing, and soft input value calculation processing, for example, on the input received sequence RS 1 .
  • a reception frame corresponding to the transmission frame A is configured.
  • the received value series RF 1 of these received frames is output to the interleave circuit 51.
  • the reception sequence RS 1 is input to the input I / F circuit 50 1 as a parallel signal according to an interface standard such as SFI. Instead, it may be input to the input I / F circuit 50 1 as a serial signal. .
  • the contents of the input interface process described above are not particularly limited.
  • This conversion is a process necessary when a code suitable for soft decision decoding, for example, a convolutional code, a convolutional turbo code, a block turbo code, or an LDPC code is selected. This processing is not necessary when performing hard decision decoding. In addition, when it is possible to process a q-bit quantized reception sequence per transmission symbol as it is as a soft input value sequence, the processing is similarly unnecessary.
  • FIG. 19 is a block diagram schematically showing a configuration example of the interleave circuit 51.
  • the interleave circuit 51 shown in FIG. 19 includes an interleave memory 60 including a buffer memory such as an SDRAM, and a memory control circuit 61 that controls data write and read operations of the interleave memory 60.
  • the interleave memory 60 has a capacity capable of storing the received reception value series RF 1 and RF 2 for a predetermined number of frames.
  • the memory control circuit 61 outputs one received value series RI 1 by selectively reading the received values from the received value series stored in the interleave memory 60 in the standard speed mode.
  • two received value series RI 1 and RI 2 are output by selectively reading the received values from the received value series stored in the interleave memory 60. Since the current operation mode is the standard speed mode, reception value series RF 2 is not input to interleave memory 60, and reception value series RI 2 is not output from interleave memory 60.
  • decoding operation circuit 52 1 performs error correction decoding on input received value sequence RI 1 and outputs estimated bit sequence DC 1 including estimated word bits in one system.
  • FIG. 20 is a block diagram schematically showing a configuration example of the deinterleave circuit 53.
  • the deinterleave circuit 53 shown in FIG. 20 includes a deinterleave memory 62 including a buffer memory such as an SDRAM, and a memory control circuit 63 that controls data write and read operations of the deinterleave memory 62.
  • the deinterleave memory 62 has a capacity capable of storing the input estimated bit sequences DC 1 and DC 2 for a predetermined number of frames.
  • the memory control circuit 63 outputs one estimated bit sequence RD 1 by selectively reading bits from the estimated bit sequence stored in the deinterleave memory 62 in the standard speed mode.
  • two estimated bit sequences RD 1 and RD 2 are output by selectively reading out bits from the estimated bit sequence stored in the deinterleave memory 62. Since the current operation mode is the standard speed mode, the estimated bit sequence DC 2 is not input to the deinterleave memory 62, and the estimated bit sequence RD 2 is not output from the deinterleave memory 62.
  • the output I / F circuit 54 1 executes, for example, an output interface process such as a scramble process, a multiplex process, and an output timing adjustment process on the input estimated bit sequence RD 1 to provide one system. generating the estimated information sequence ES 1.
  • This estimated information sequence ES 1 is output to the receiver 3 as an estimated information signal ES.
  • the estimated information sequence ES 1 is output as a parallel signal according to an interface standard such as SFI, but may instead be output as a serial signal.
  • the contents of the output interface process described above are not particularly limited.
  • the double-speed mode the input I / F circuit 50 2, decoding operation circuit 52 2 and the output I / F circuit 542, respectively, the input I / F circuit 50 1, the decoding computation circuit 52 1 and the output I / F circuit 54 It operates in the same way as 1 .
  • the input I / F circuit 50 1 performs input interface processing on the reception sequence RS 1 to output a reception frame, and configures a reception frame corresponding to the transmission frame of the system A.
  • Input I / F circuit 50 2 performs an input interface processing to output the received frame to the received sequence RS 2, constituting the reception frame corresponding to the transmission frame of the strains B.
  • the received value series RF 1 and RF 2 of these received frames are output to the interleave circuit 51.
  • Interleaving circuit 51 receives value series RF 1 input in parallel, and executes the second interleave processing to rearrange the order of the RF 1, 2 systems of reception value series RI 1, RI 2 respectively decoding computation circuit 52 1 , and outputs in parallel the 52 2.
  • the decoding arithmetic circuits 52 1 and 52 2 perform error correction decoding on the two received received value sequences IL 1 respectively, and obtain estimated bit sequences DC 1 and DC 2 including estimated word bits. Outputs two systems in parallel.
  • the deinterleaving circuit 53 performs a second deinterleaving process for returning the order of the two input estimated bit sequences DC 1 and DC 2 to the original order before the second interleaving process, thereby estimating the two systems.
  • Bit sequences RD 1 and RD 2 are output in parallel to output I / F circuits 54 1 and 54 2 , respectively.
  • the output I / F circuits 54 1 and 54 2 execute output interface processing on the input estimated bit sequences RD 1 and RD 2 , respectively, and generate two systems of estimated information sequences ES 1 and ES 2 . .
  • These estimated information sequences ES 1 and ES 2 are output to the receiver 3 as estimated information signals ES.
  • the circuit elements 50 1, 50 2 of the error correction decoder 20, 51, 52 1, 52 2, 53 1, 54 2 may be configured to pass data in a pipelined manner.
  • these circuits elements 50 1, 50 2, 51 1, 52 2, 53 1, 54 2 of each of the data by accessing the front or working memory area that can be referenced from the circuit elements of the subsequent stage You may be comprised so that a delivery may be performed.
  • these circuit components 50 1, 50 2, 51 1, 52 2, may be connected in accordance with a predetermined interface standard, such as SFI between any circuit elements 53, 54 1, 54 2.
  • the interleave circuit 31 and the deinterleave circuit 33 of the error correction encoder 10 are not used. Can be used in common in the standard speed mode and in the double speed mode. Therefore, it is possible to provide the error correction encoder 10 and the transmission device Tx that can switch the processing speed while suppressing an increase in circuit scale.
  • the error correction decoder 20 corresponding to the error correction encoder 10 does not parallelize all the circuits, and the interleaving circuit 51 and the deinterleaving circuit 53 of the error correction decoder 20 are set at the standard speed. It can be used in common in the mode and in the double speed mode. Therefore, it is possible to provide the error correction decoder 20 and the receiving device Rx that can switch the processing speed while suppressing an increase in circuit scale.
  • FIG. FIG. 21 is a functional block diagram showing a schematic configuration of the error correction encoder 10N according to the second embodiment of the present invention.
  • the configuration of the transmission apparatus according to the present embodiment is the same as that of the transmission apparatus Tx according to the first embodiment except that the error correction encoder 10N of FIG. 21 is provided instead of the error correction encoder 10 of FIG. The same.
  • the error correction encoder 10N includes input interface circuits (input I / F circuits) 30 1 ,..., 30 N having the same configuration, and an interleave circuit 31N, codes having the same configuration.
  • N is an integer of 3 or more.
  • the interleave circuit 31N basically has the same configuration as that of the interleave circuit 31 of the first embodiment except that it can interleave N input systems instead of two systems.
  • FIG. 22 is a functional block diagram showing a configuration example of the interleave circuit 31N.
  • the interleave circuit 31N includes an interleave memory 40N including a buffer memory such as an SDRAM, and a memory control circuit 41N that controls data write and read operations of the interleave memory 40N. .
  • the transmission apparatus of the present embodiment has a standard speed mode for transmitting the information signal IS at a standard speed (for example, 100 Gbit / s), and a transmission speed (for example, N ⁇ 100 Gbit / s) of the information signal IS N times the standard speed.
  • the operation mode is an N-times speed mode for transmitting in s).
  • the transmission control unit of the present embodiment operates the transmission apparatus in either the standard speed mode or the N-times speed mode according to the set transmission speed (standard speed or its N-times speed).
  • the error correction encoder 10N receives one system information sequence from the information source and outputs one system code sequence.
  • the error correction encoder 10N receives N information sequences from the information source and outputs N code sequences.
  • FIG. 21 shows a state in the N double speed mode in which N information series IS 1 ,..., IS 2 are input to the error correction encoder 10N in parallel for convenience of explanation.
  • the standard speed mode only the information sequence IS 1 is input to the error correction encoder 10 N, the other information sequence is not input.
  • the interleave circuit 31N in the standard speed mode executes the first interleave process in accordance with the switching control signal Sw1. That is, interleave circuit 31N focuses on a plurality of columns arranged at intervals of C columns (C is a multiple of N) in one transmission frame for each interleave unit, as is the case with interleave circuit 31 of the first embodiment. Then, by sequentially selecting bits from each of the plurality of columns at intervals of R rows (R is a positive integer), one system of pre-encoding bit sequence IL 1 is generated.
  • the interleave circuit 31N in the N-times speed mode executes the second interleave process in accordance with the switching control signal Sw1. That is, for each of the N systems, the interleave circuit 31N focuses on a plurality of columns arranged at intervals obtained by compressing the C column interval in the standard speed mode to 1 / N, that is, C / N column intervals, for each interleave unit. Then, N systems of pre-encoding bit sequences IL 1 ,..., IL N are generated by sequentially selecting bits from each of the plurality of columns at intervals of R rows. As in the case of the first embodiment, the total number of pre-encoding bit sequences generated in the standard speed mode is the same as the total number of pre-encoding bit sequences generated in the N-times speed mode.
  • the deinterleaving circuit 33N basically has the same configuration as the deinterleaving circuit 33 except that the deinterleaving can be performed on the N input series instead of the two systems. That is, the deinterleaving circuit 33N performs a first deinterleaving process that is an inverse conversion to the first interleaving process in the standard speed mode according to the switching control signal Sw1, and an inverse conversion to the second interleaving process in the N-times speed mode. It is configured to execute 2-deinterleave processing.
  • FIG. 23 is a functional block diagram showing a configuration example of the deinterleave circuit 33N. As shown in FIG. 23, the deinterleave circuit 33N includes an interleave memory 42N including a buffer memory such as an SDRAM, and a memory control circuit 43N that controls data write and read operations of the interleave memory 42N.
  • the interleave memory 42N including a buffer memory such as an SDRAM, and a memory control circuit 43N that controls data write and read operations of
  • FIG. 24 is a functional block diagram showing a schematic configuration of the error correction decoder 20N according to the second embodiment of the present invention.
  • the configuration of the receiving apparatus of the present embodiment is the same as that of the receiving apparatus Rx of the first embodiment, except that the error correcting decoder 20N of FIG. 24 is provided instead of the error correcting decoder 20 of FIG. is there.
  • the error correction decoder 20N includes input interface circuits (input I / F circuits) 50 1 ,..., 50 N having the same configuration, and an interleave circuit 51N, which have the same configuration.
  • the interleave circuit 51N basically has the same configuration as that of the interleave circuit 51 except that interleaving can be applied to N input systems. That is, the interleaving circuit 51N is configured to execute the first interleaving process in the standard speed mode and the second interleaving process in the N-times speed mode according to the switching control signal Sw2.
  • FIG. 25 is a functional block diagram showing a configuration example of the interleave circuit 51N. As shown in FIG. 25, the interleave circuit 51N includes an interleave memory 60N including a buffer memory such as an SDRAM, and a memory control circuit 61N that controls data write and read operations of the interleave memory 60N. .
  • the deinterleave circuit 53N basically has the same configuration as the deinterleave circuit 53 except that it can deinterleave the N input series. That is, the deinterleave circuit 53N is configured to execute the first deinterleave process in the standard speed mode and execute the second deinterleave process in the N-times speed mode according to the switching control signal Sw2.
  • FIG. 26 is a functional block diagram showing a configuration example of the deinterleave circuit 53N. As shown in FIG. 26, the deinterleave circuit 53N includes an interleave memory 62N including a buffer memory such as an SDRAM, and a memory control circuit 63N that controls data write and read operations of the interleave memory 62N.
  • the interleave memory 62N including a buffer memory such as an SDRAM, and a memory control circuit 63N that controls data write and read operations of the interleave memory 62N.
  • the capacity of the interleave memory 40N may be a capacity corresponding to at least N frames or more, and the interleave memory 40N may be configured to simultaneously interleave one frame or more of each of the N systems. Also in this case, as in Embodiment 1, all the circuits in the error correction encoder 10N are not N-parallelized, and the interleave circuit 31N and the deinterleave circuit 33N of the error correction encoder 10N are standard.
  • the speed mode and the N-times speed mode can be used in common. Therefore, it is possible to provide the error correction encoder 10N and the transmission device that can switch the processing speed while suppressing an increase in circuit scale. Also, in the error correction decoder 20N corresponding to the error correction encoder 10N, all the circuits are not parallelized, and the interleave circuit 51N and the deinterleave circuit 53N of the error correction decoder 20N are connected at the standard speed. It can be used in common in the mode and N-times speed mode. Therefore, it is possible to provide the error correction decoder 20N and the receiving apparatus that can switch the processing speed while suppressing an increase in circuit scale.
  • FIG. 27 is a functional block diagram showing a schematic configuration of a digital transmission system 1E (hereinafter simply referred to as “transmission system 1E”) according to the third embodiment of the present invention.
  • the transmission system 1E includes a transmission device Txe and a reception device Rxe.
  • the configuration of the transmission device Txe is the same as the configuration of the transmission device Tx of the first embodiment except for the outer encoder 10A and the inner encoder 10B.
  • the configuration of the receiving device Rxe is the same as that of the receiving device Rx of the first embodiment except for the outer decoder 10A and the inner decoder 10B.
  • One or both of the outer encoder 10A and the inner encoder 10B have the same configuration as the error correction encoder 10 of the first embodiment or the error correction encoder 10N of the second embodiment.
  • One or both of the outer decoder 10A and the inner decoder 10B have the same configuration as the error correction decoder 20 of the first embodiment or the error correction decoder 20N of the second embodiment.
  • FIG. 28 shows ITU-T Recommendation G. 709 is a diagram illustrating the structure of an OUTkV frame 5V described in 709.
  • the OUTkV frame 5V has an outer code parity sequence region 5c and an inner code parity sequence region 5d.
  • FIG. 29 shows the structure of another OUTkV frame 5K.
  • the OUTkV frame 5V has outer code parity sequence regions 5ca and 5cb and an inner code parity sequence region 5d.
  • such OUTkV frames 5V and 5E can be configured and transmitted.
  • the deinterleave circuit 33 completely returns the order of the input bit sequence to the original order before the first interleave process or the second interleave process. There is a case where it is not necessary to completely return to the order.
  • the partial arrangement of bits of the encoded bit sequences EC 1 and EC 2 input to the deinterleave circuit 33 is equivalent to the partial arrangement of bits of the code sequences CS 1 and CS 2 constituting the transmission frame.
  • the configuration of the error correction encoder 10 may be changed so that deinterleaving is not performed for the partial arrangement. Even when the frame structure of the bit sequences FS 1 and FS 2 before the interleaving and the frame structure of the encoded bit sequences DI 1 and DI 2 after the de-interleaving are different from each other, the input bit sequence to the de-interleaving circuit 33 There is no need to completely restore the original order.
  • the above embodiment is not limited to the parameters shown in the specific examples, and a combination in which the error correction coding method, the length of the frame format, the input / output parallel number, the transmission rate, and the like can be appropriately applied. Needless to say, it is possible to appropriately combine them.
  • the encoding device, decoding device, transmission device, and reception device according to the present invention can be applied to a system that corrects bit errors in digital data.
  • a digital communication system such as an optical transmission system, an information recording system, and a computer Applicable to the system.
  • the encoding device, decoding device, transmission device, and reception device according to the present invention are not limited to the optical transmission system, and are various such as subscriber system wired communication, mobile wireless communication, and satellite communication. Applicable to different types of transmission systems.
  • 1,1E digital transmission system Tx, Txe transmitter, Rx, Rxe receiver, 2 information sources, 3 receivers, 4 channels, 5 OTUk frame, 10,10N error correction encoder, 11 signal processing circuit for transmission , 12 D / A converter (DAC), 13 modulator, 14 transmission control unit, 20, 20N error correction decoder, 21 reception signal processing circuit, 22 A / D converter (ADC), 23 demodulator, 24 Reception control unit, 30 1 to 30 N input interface circuit (input I / F circuit), 31, 31N interleave circuit, 31 interleave circuit, 32 1 to 32 N encoding operation circuit, 33, 33N deinterleave circuit, 34 1 ⁇ 34 N output interface circuit (output I / F circuit), 40,40N interleaving memory, 41,41N memory control circuit, 42,42N Interleaving memory, 43,43N memory control circuit, 50 1 ⁇ 50 N input interface circuit (input I / F circuit), 51,51N interleave circuit, 52 1 ⁇ 52 N decoding

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Abstract

　誤り訂正符号化器（１０）は、インタリーブ回路（３１）、符号化演算回路（３２１，３２２）及びデインタリーブ回路（３３）を備えている。インタリーブ回路（３１）は、標準速モード時に、１系統の伝送フレームにおいてＣ列間隔で配列された複数列のビットに基づいて１系統の符号化前ビット系列（ＩＬ１）を生成し、２倍速モード時に、２系統のうちの各系統の伝送フレームにおいてＣ／２列間隔で配列された複数列のビットに基づいて符号化前ビット系列（ＩＬ１，ＩＬ２）を生成する。符号化演算回路（３２１，３２２）は、１系統の符号化前ビット系列（ＩＬ１）または２系統の符号化前ビット系列（ＩＬ１，ＩＬ２）に誤り訂正符号化を施す。

Description

符号化装置、復号装置及び送信装置
　本発明は、ディジタルデータのビットの誤りを訂正するための誤り訂正技術に関し、特に、光通信などのディジタル通信に使用される誤り訂正技術に関するものである。
　誤り訂正技術は、ディジタル通信システム、情報記録システム及び計算機システムなどのシステムで発生するディジタルデータのビットの誤りを訂正する技術として広く採用されている。たとえば、光転送ネットワーク・インタフェースの仕様を定めるＩＴＵ－Ｔ勧告Ｇ．７０９（非特許文献１）では、光伝送フレームの一種であるＯＴＵｋ（Ｏｐｔｉｃａｌ　ｃｈａｎｎｅｌ　Ｔｒａｎｓｐｏｒｔ　Ｕｎｉｔ－ｋ）フレームのフォーマットが規定されており、このＯＴＵｋフレームでは、クライアント信号を含むペイロードに前方誤り訂正（ＦＥＣ：Ｆｏｒｗａｒｄ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ）符号が付加されている。ここで、ＯＴＵｋにおける「ｋ」は、伝送速度に応じて定まる値であり、１から４のうちのいずれかの整数値をとる。たとえば、ＯＴＵ１フレームを用いたデータ伝送の場合、１データ系列当たり約２．５Ｇｂｉｔ／ｓの伝送速度を確保することができる。なお、１Ｇｂｉｔ／ｓは毎秒１ギガビットを意味する。ＯＴＵ４フレームを用いたデータ伝送の場合には、１データ系列当たり１００Ｇｂｉｔ／ｓ以上の伝送速度を確保することができる。
　また、前方誤り訂正の特性の改善のために、誤り訂正符号化の対象となるビット系列に対してインタリーブを行う技術も存在する。たとえば、特許文献１（特開２０１１－１４６９３２号公報）には、伝送データのビット系列の順序を並べ替えるインタリーブを行うインタリーブ回路と、このインタリーブ回路の出力に誤り訂正符号化を施す符号化演算回路と、この符号化演算回路の出力ビット系列の順序をインタリーブ前の元の順序に戻すデインタリーブ回路とを含む誤り訂正符号化器が開示されている。
特開２０１１－１４６９３２号公報（たとえば、図３及び段落００４７～００６１）
　近年の通信網におけるトラフィック需要の増大に伴い、通信装置の伝送速度の向上が求められており、通信網の状態に応じて通信装置の伝送速度を切り換える必要が生ずる場合がある。この場合、その伝送速度の切り換えに応じて誤り訂正符号化の処理速度も切り換えなければならない。たとえば、１００Ｇｂｉｔ／ｓの伝送速度がその倍速の２００Ｇｂｉｔ／ｓに切り替えられる場合、２００Ｇｂｉｔ／ｓの伝送速度に合わせて誤り訂正符号化の処理速度を２倍以上に切り換える必要がある。
　しかしながら、誤り訂正符号化の処理速度の切り換えが可能となるように回路が設計されると、回路の大規模化と通信装置の高コスト化とを招くという課題があった。たとえば、１台の通信装置内に特許文献１に開示されている誤り訂正符号化器が２個実装されれば、これら２個の誤り訂正符号化器が並列に動作する動作モードと、１個の誤り訂正符号化器のみが動作する動作モードとを実現することができる。これら動作モードのうちの一方から他方へ切り換えることで、誤り訂正符号化の処理速度を２倍または１／２倍へ切り換えることができる。しかしながら、並列動作可能な２個の誤り訂正符号化器を実装することにより、回路全体が大規模化するという課題がある。
　上記に鑑みて本発明の目的は、回路規模の増大を抑制しつつ誤り訂正符号化の処理速度の切り換えを可能とする符号化装置、復号装置及び送信装置を提供することである。
　本発明の第１の態様による符号化装置は、標準速モードまたはＫ倍速モード（Ｋは２以上の整数）のいずれか一方で動作し、各々が行方向及び列方向のビット配列のフォーマットを有する複数の伝送フレームに誤り訂正符号化を施す符号化装置であって、前記標準速モード時に前記複数の伝送フレームが１系統で入力されたときは、前記１系統の伝送フレームのビット系列の順序を並べ替える第１インタリーブ処理を実行して１系統の符号化前ビット系列を出力し、前記Ｋ倍速モード時に前記複数の伝送フレームがＫ系統の伝送フレームに分かれて入力されたときは、前記Ｋ系統の伝送フレームのビット系列の順序を並べ替える第２インタリーブ処理を実行してＫ系統の符号化前ビット系列を並列に出力するインタリーブ回路と、前記１系統の符号化前ビット系列または前記Ｋ系統の符号化前ビット系列のいずれか一方に対して誤り訂正符号化を行う符号化演算回路群と、前記符号化演算回路群の出力系列に対してデインタリーブ処理を行うデインタリーブ回路とを備え、前記インタリーブ回路は、前記標準速モード時に、前記１系統の伝送フレームにおいてＣ列間隔（ＣはＫの倍数）で配列された複数列のビットに基づいて当該１系統の符号化前ビット系列を生成し、前記Ｋ倍速モード時に、前記Ｋ系統の伝送フレームの各系統の伝送フレームにおいてＣ／Ｋ列間隔で配列された複数列のビットに基づいて当該各系統の符号化前ビット系列を生成することを特徴とする。
　本発明の第２の態様による復号装置は、標準速モードまたはＫ倍速モード（Ｋは２以上の整数）のいずれか一方で動作し、各々が行方向及び列方向の受信値配列のフォーマットを有する複数の受信フレームに誤り訂正復号を施す復号装置であって、前記標準速モード時に前記複数の受信フレームが１系統で入力されたときは、前記１系統の受信フレームの受信値系列の順序を並べ替える第１インタリーブ処理を実行して１系統の受信値系列を出力し、前記Ｋ倍速モード時に前記複数の受信フレームがＫ系統の受信フレームに分かれて入力されたときは、前記Ｋ系統の受信フレームの受信値系列の順序を並べ替える第２インタリーブ処理を実行してＫ系統の受信値系列を並列に出力するインタリーブ回路と、前記１系統の受信値系列または前記Ｋ系統の受信値系列のいずれか一方に対して誤り訂正復号を行う復号演算回路群と、前記復号演算回路群の出力系列に対してデインタリーブ処理を行うデインタリーブ回路とを備え、前記インタリーブ回路は、前記標準速モード時に、前記１系統の受信フレームにおいてＣ列間隔（ＣはＫの倍数）で配列された複数列の受信値に基づいて当該１系統の受信値系列を生成し、前記Ｋ倍速モード時に、前記Ｋ系統の受信フレームの各系統の受信フレームにおいてＣ／Ｋ列間隔で配列された複数列の受信値に基づいて当該各系統の受信値系列を生成することを特徴とする。
　本発明の第３の態様による送信装置は、前記第１の態様による符号化装置の出力系列を送信信号に変換する送信回路とを備えることを特徴とする。
　本発明の第４の態様による受信装置は、前記送信装置から前記送信信号を受信して前記伝送フレームに対応する受信フレームを出力する受信回路と、前記受信フレームに誤り訂正復号を施す前記復号装置とを備えることを特徴とする。
　この発明によれば、標準速モード時には、１系統の伝送フレームにおいてＣ列間隔で配列された複数列のビットに基づいて１系統の符号化前ビット系列が生成される。一方、Ｋ倍速モード時には、各系統の伝送フレームにおいて、Ｃ列間隔の１／Ｋ倍、すなわちＣ／Ｋ列間隔で配列された複数列のビットに基づいて当該各系統の符号化前ビット系列が生成される。これにより、Ｋ倍速モード時の第２インタリーブ処理に必要な伝送フレームの一時記憶容量を抑制することができる。したがって、回路規模の増大を抑制しつつ処理速度の切り換えを可能とする誤り訂正符号化を実現することができる。
本発明に係る実施の形態１のディジタル伝送システムの概略構成を示す機能ブロック図である。 実施の形態１の誤り訂正符号化器の概略構成を示す機能ブロック図である。 実施の形態１の誤り訂正符号化器におけるインタリーブ回路の概略構成を示す機能ブロック図である。 実施の形態１の誤り訂正符号化器におけるデインタリーブ回路の概略構成を示す機能ブロック図である。 （Ａ），（Ｂ）は、ＯＴＵｋフレームのフォーマットを示す図である。 （Ａ）～（Ｃ）は、実施の形態１に係る伝送フレームの構成例を示す図である。 標準速モード時に伝送される伝送フレームを示す図である。 伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。 （Ａ），（Ｂ）は、２倍速モード時に伝送される伝送フレームを示す図である。 ２倍速モード時に伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。 ２倍速モード時に伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。 標準速モード時に伝送される並列数５１２の伝送フレームを示す図である。 （Ａ），（Ｂ）は、並列数５１２の伝送フレームの構成例を示す図である。 標準速モード時に並列数５１２の伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。 （Ａ），（Ｂ）は、２倍速モード時に伝送される並列数５１２の伝送フレームを示す図である。 ２倍速モード時に並列数５１２の伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。 ２倍速モード時に並列数５１２の伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。 実施の形態１の誤り訂正復号器の概略構成を示す機能ブロック図である。 実施の形態１の誤り訂正復号器におけるインタリーブ回路の概略構成を示す機能ブロック図である。 実施の形態１の誤り訂正復号器におけるインタリーブ回路の概略構成を示す機能ブロック図である。 本発明に係る実施の形態２の誤り訂正符号化器の概略構成を示す機能ブロック図である。 実施の形態２の誤り訂正符号化器におけるインタリーブ回路の概略構成を示す機能ブロック図である。 実施の形態２の誤り訂正符号化器におけるデインタリーブ回路の概略構成を示す機能ブロック図である。 実施の形態２の誤り訂正復号器の概略構成を示す機能ブロック図である。 実施の形態２の誤り訂正復号器におけるインタリーブ回路の概略構成を示す機能ブロック図である。 実施の形態２の誤り訂正復号器におけるデインタリーブ回路の概略構成を示す機能ブロック図である。 本発明に係る実施の形態３のディジタル伝送システムの概略構成を示す機能ブロック図である。 ＯＴＵｋＶフレームの構成例を示す図である。 ＯＴＵｋＶフレームの他の構成例を示す図である。
　以下、図面を参照しつつ、本発明に係る種々の実施の形態について詳細に説明する。なお、図面全体において同一符号を付された構成要素は、同一構成及び同一機能を有するものとする。
実施の形態１．
　図１は、本発明に係る実施の形態１のディジタル伝送システム１（以下、単に「伝送システム１」という。）の概略構成を示す機能ブロック図である。図１に示される伝送システム１は、情報源２から入力された情報信号ＩＳを光信号などの変調信号に変換して通信路４に送出する送信装置Ｔｘと、通信路４を経て入力された当該変調信号を受信する受信装置Ｒｘとを備えている。情報源２は、送信装置Ｔｘに設定された伝送速度に応じて、１系統または２系統のディジタル信号を情報信号ＩＳとして誤り訂正符号化器１０に供給することができる。後述するように、本実施の形態では、情報源２は、その伝送速度が標準速度に設定されている場合には１系統のディジタル信号を供給する。一方、その伝送速度が２倍速に設定されている場合には、情報源２は、当該１系統のディジタル信号を２系統のディジタル信号に分割して誤り訂正符号化器１０に並列に供給する。なお、情報源２が送信装置Ｔｘの構成要素となるように送信装置Ｔｘの構成を変更してもよい。
　送信装置Ｔｘは、入力された情報信号ＩＳに符号化処理を施して符号化信号ＣＳを生成する誤り訂正符号化器１０と、この誤り訂正符号化器１０の出力を送信用の変調信号に変換して通信路４に送出する送信回路と、送信制御部１４とを備えている。送信回路は、符号化信号ＣＳに送信信号点マッピング処理及びディジタル信号処理を施して１系統のディジタル送信信号を生成する送信用信号処理回路１１と、当該ディジタル送信信号をアナログ送信信号に変換するＤ／Ａ変換器（ＤＡＣ）１２と、当該アナログ送信信号に基づき変調信号を生成して通信路４に送出する変調器１３とで構成されている。伝送システム１が光伝送システムの場合、変調器１３は、たとえば、多値ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ　Ａｍｐｌｉｔｕｄｅ　Ｍｏｄｕｌａｔｉｏｎ）またはＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ　Ｐｈａｓｅ－Ｓｈｉｆｔ　Ｋｅｙｉｎｇ）などの多値変調方式に従い、当該アナログ送信信号により光の強度もしくは位相またはこれらの双方を変調することで変調光を生成し、その変調光を光ファイバなどの通信路４に送出することができる。なお、多値変調方式は、所望の伝送速度を確保することができるのであれば、上記多値ＱＡＭ及びＱＰＳＫに限定されるものではない。
　本実施の形態の送信装置Ｔｘは、情報信号ＩＳを標準速度（たとえば、１００Ｇｂｉｔ／ｓ）で送信する標準速モード、及び、情報信号ＩＳを標準速度の２倍の伝送速度（たとえば、２００Ｇｂｉｔ／ｓ）で送信する２倍速モードという２種類の動作モードを有している。送信制御部１４は、設定された伝送速度（標準速度またはその２倍速）に応じて、標準速モードまたは２倍速モードのいずれか一方で送信装置Ｔｘを動作させる。後述するように、送信装置Ｔｘが標準速モードで動作するとき、誤り訂正符号化器１０は、情報源２から１系統の情報系列を受信し、１系統の符号系列を出力する。一方、送信装置Ｔｘが２倍速モードで動作するとき、誤り訂正符号化器１０は、情報源２から２系統の情報系列を受信し、２系統の符号系列を出力する。また、送信制御部１４は、動作モードを示す情報を含む通信制御情報を送信用信号処理回路１１に供給することができる。送信用信号処理回路１１は、２系統の送信符号系列と通信制御情報とを多重化して１系統のディジタル送信信号を生成する。
　なお、誤り訂正符号化器１０及び送信用信号処理回路１１のハードウェア構成は、たとえば、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）もしくはＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、またはこれらの組み合わせにより実現することができる。また、送信用信号処理回路１１、ＤＡＣ１２及び変調器１３は、公知のディジタル伝送システムで一般的に利用されている回路構成を有していればよい。
　一方、受信装置Ｒｘは、送信装置Ｔｘから送出された変調信号を通信路４を介して受信する受信回路と、この受信回路の出力系列に誤り訂正復号を施して推定情報信号ＥＳを出力する誤り訂正復号器２０と、受信制御部２４とを備えている。その受信回路は、受信変調信号を復調してアナログ受信信号を出力する復調器２３と、当該アナログ受信信号をディジタル受信信号に変換するＡ／Ｄ変換器（ＡＤＣ）２２と、当該ディジタル受信信号を入力とする受信用信号処理回路２１とで構成されている。受信用信号処理回路２１は、ディジタル受信信号にディジタル信号処理、受信信号点デマッピング処理、多重分離及びフレーム同期処理などの信号処理を施して受信信号ＲＳを生成し、この受信信号ＲＳを誤り訂正復号器２０に出力する。
　受信制御部２４は、送信装置Ｔｘの動作モード（標準速モードまたは２倍速モード）に合わせて標準速モードまたは２倍速モードのいずれか一方で受信装置Ｒｘを動作させる。また、受信用信号処理回路２１は、ディジタル受信信号から上記の通信制御情報を分離し、この通信制御情報を受信制御部２４に供給することができる。受信制御部２４は、この通信制御情報に基づいて送信装置Ｔｘの動作モードを判別することが可能である。後述するように、送信装置Ｔｘの動作モードが標準速モードのとき、送信用信号処理回路１１は、１系統の受信値系列を誤り訂正復号器２０に並列に出力する。誤り訂正復号器２０は、その１系統の受信値系列に誤り訂正復号を施して１系統の推定ビット系列を受信者３に出力する。一方、送信装置Ｔｘの動作モードが２倍速モードのときは、送信用信号処理回路１１は、２系統の受信値系列を誤り訂正復号器２０に並列に出力する。誤り訂正復号器２０は、その２系統の受信値系列に誤り訂正復号を施して２系統の推定ビット系列を受信者３に出力する。
　なお、誤り訂正復号器２０及び受信用信号処理回路２１のハードウェア構成は、たとえば、ＤＳＰ、ＡＳＩＣもしくはＦＰＧＡまたはこれらの組み合わせにより実現することができる。また、受信用信号処理回路２１、ＡＤＣ２２及び復調器２３は、公知のディジタル伝送システムで一般的に使用されている回路構成を有していればよい。
　次に、図２は、誤り訂正符号化器１０の概略構成を示す機能ブロック図である。図２に示されるように誤り訂正符号化器１０は、互いに同じ構成を有する入力インタフェース回路（入力Ｉ／Ｆ回路）３０１，３０２と、インタリーブ回路３１と、互いに同じ構成を有する符号化演算回路３２１，３２２と、デインタリーブ回路３３と、互いに同じ構成を有する出力インタフェース回路（出力Ｉ／Ｆ回路）３４１，３４２とを備えている。
　図２には、説明の便宜上、２系統の情報系列ＩＳ１，ＩＳ２が誤り訂正符号化器１０に並列に入力される２倍速モード時の状態が示されている。標準速モード時には、一方の情報系列ＩＳ１が誤り訂正符号化器１０に入力されるが、他方の情報系列ＩＳ２は入力されない。また、インタリーブ回路３１は、送信制御部１４から供給される切換制御信号Ｓｗ１に従い、標準速モード時に第１インタリーブ処理を実行し、２倍速モード時に第２インタリーブ処理を実行するように制御される。デインタリーブ回路３３も、切換制御信号Ｓｗ１に従い、標準速モード時には第１インタリーブ処理に対する逆変換である第１デインタリーブ処理を実行し、２倍速モード時には第２インタリーブ処理に対する逆変換である第２デインタリーブ処理を実行するように制御される。
　先ず、標準速モード時における誤り訂正符号化器１０の動作を説明する。入力Ｉ／Ｆ回路３０１は、入力された情報系列ＩＳ１に対して、たとえば入力タイミング調整処理、多重分離処理及びデスクランブル処理などの入力インタフェース処理を実行し、ＩＴＵ－Ｔ勧告Ｇ．７０９などの規格に準拠する複数の伝送フレームを構成する。これら伝送フレームのビット系列ＦＳ１はインタリーブ回路３１に出力される。伝送フレームのフォーマットについては後述する。ここで、情報系列ＩＳ１は、ＳＦＩ（Ｓｅｒｄｅｓ Ｆｒａｍｅｒ Ｉｎｔｅｒｆａｃｅ）などのインタフェース規格によるパラレル信号として入力Ｉ／Ｆ回路３０１に入力されるが、この代わりに、情報系列ＩＳ１がシリアル信号として入力Ｉ／Ｆ回路３０１に入力されてもよい。また、ビット系列ＦＳ１は、パラレル信号としてインタリーブ回路３１に供給される。なお、前述の入力インタフェース処理の内容は、特に限定されるものではない。
　次に、インタリーブ回路３１は、入力されたビット系列ＦＳ１の順序を並べ替える第１インタリーブ処理を実行して、１系統の複数の符号化前ビット系列ＩＬ１を符号化演算回路３２１に出力する。ここで、個々の符号化前ビット系列ＩＬ１の長さ（系列長）は、符号化演算回路３２１の処理単位に合わせた固定ビット長である。第１インタリーブ処理の詳細については後述する。
　図３は、インタリーブ回路３１の構成例を概略的に示すブロック図である。図３に示されるインタリーブ回路３１は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ）などのバッファメモリを含むインタリーブメモリ４０と、このインタリーブメモリ４０のデータの書き込み動作及び読み出し動作を制御するメモリ制御回路４１とで構成される。インタリーブメモリ４０は、入力されるビット系列ＦＳ１，ＦＳ２を所定のフレーム数分記憶可能な容量を有している。メモリ制御回路４１は、切換制御信号Ｓｗ１に従い、標準速モード時にはインタリーブメモリ４０に記憶されているビット系列から選択的にビットを読み出すことにより１系統の符号化前ビット系列ＩＬ１を出力し、２倍速モード時にはインタリーブメモリ４０に記憶されているビット系列から選択的にビットを読み出すことにより２系統の符号化前ビット系列ＩＬ１，ＩＬ２を出力する。なお、現在の動作モードは標準速モードであるので、ビット系列ＦＳ２はインタリーブメモリ４０に入力されず、インタリーブメモリ４０から符号化前ビット系列ＩＬ２は出力されない。
　図２を参照すると、符号化演算回路３２１は、入力された符号化前ビット系列ＩＬ１に対して誤り訂正符号化を実行して、符号語ビットを含む符号化ビット系列ＥＣ１を１系統で出力する。誤り訂正符号化方式としては、たとえば、ＲＳ（Ｒｅｅｄ－Ｓｏｌｏｍｏｎ）符号、ＢＣＨ（Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ）符号、畳込み符号、畳込み型ターボ符号、ブロックターボ符号（ＢＴＣ：Ｂｌｏｃｋ　Ｔｕｒｂｏ　Ｃｏｄｅ）またはＬＤＰＣ（Ｌｏｗ－Ｄｅｎｓｉｔｙ　Ｐａｒｉｔｙ－Ｃｈｅｃｋ）符号を用いた符号化方式を採用することができる。連接符号または積符号の使用も可能である。ただし、誤り訂正能力の高い軟判定復号が可能な誤り訂正符号が使用される場合には、特にＬＤＰＣ符号を使用することが望ましい。
　次に、デインタリーブ回路３３は、符号化演算回路３２１から入力された符号化ビット系列ＥＣ１の順序を第１インタリーブ処理前の元の順序に戻す第１デインタリーブ処理を実行して１系統の符号化ビット系列ＤＩ１を出力する。
　図４は、デインタリーブ回路３３の構成例を概略的に示すブロック図である。図４に示されるデインタリーブ回路３３は、ＳＤＲＡＭなどのバッファメモリを含むデインタリーブメモリ４２と、このデインタリーブメモリ４２のデータの書き込み動作及び読み出し動作を制御するメモリ制御回路４３とで構成される。デインタリーブメモリ４２は、入力される符号化ビット系列ＥＣ１，ＥＣ２を所定のフレーム数分記憶可能な容量を有している。メモリ制御回路４３は、切換制御信号Ｓｗ１に従い、標準速モード時にはデインタリーブメモリ４２に記憶されているビット系列から選択的にビットを読み出すことにより１系統の符号化ビット系列ＤＩ１を出力し、２倍速モード時にはデインタリーブメモリ４２に記憶されているビット系列から選択的にビットを読み出すことにより２系統の符号化前ビット系列ＤＩ１，ＤＩ２を出力する。なお、現在の動作モードは標準速モードであるので、符号化ビット系列ＥＣ２はデインタリーブメモリ４２に入力されず、デインタリーブメモリ４２から符号化ビット系列ＤＩ２は出力されない。
　図２を参照すると、出力Ｉ／Ｆ回路３４１は、入力された符号化ビット系列ＤＩ１に対して、たとえばスクランブル処理、多重化処理、出力タイミング調整処理などの出力インタフェース処理を実行して１系統の符号系列ＣＳ１を生成する。この符号系列ＣＳ１は、符号化信号ＣＳとして送信用信号処理回路１１に出力される。ここで、符号系列ＣＳ１は、ＳＦＩなどのインタフェース規格によるパラレル信号として出力されるが、この代わりにシリアル信号として出力されてもよい。なお、前述の出力インタフェース処理の内容は、特に限定されるものではない。
　以上に説明した標準速モード時の動作では、入力Ｉ／Ｆ回路３０２の信号の入出力、符号化演算回路３２２の信号の入出力、並びに出力Ｉ／Ｆ回路３４２の信号の入出力はなされていない。よって、標準速モード時には、消費電力の削減のために、入力Ｉ／Ｆ回路３０２、符号化演算回路３２２及び出力Ｉ／Ｆ回路３４２の動作は停止していてもよい。
　次に、２倍速モード時における誤り訂正符号化器１０の動作を説明する。２倍速モード時には、入力Ｉ／Ｆ回路３０２、符号化演算回路３２２及び出力Ｉ／Ｆ回路３４２は、それぞれ、入力Ｉ／Ｆ回路３０１、符号化演算回路３２１及び出力Ｉ／Ｆ回路３４１と同様に動作する。
　入力Ｉ／Ｆ回路３０１，３０２は、並列に入力された２系統の情報系列ＩＳ１，ＩＳ２に対してそれぞれ入力インタフェース処理を実行し、ＩＴＵ－Ｔ勧告Ｇ．７０９などの規格に準拠する２系統の伝送フレームをそれぞれ構成する。これら伝送フレームのビット系列ＦＳ１，ＦＳ２はインタリーブ回路３１に出力される。
　インタリーブ回路３１は、並列に入力されたビット系列ＦＳ１，ＦＳ１の順序を並べ替える第２インタリーブ処理を実行して、２系統の符号化前ビット系列ＩＬ１，ＩＬ２をそれぞれ符号化演算回路３２１，３２２に並列に出力する。第２インタリーブ処理の詳細については後述する。
　次に、符号化演算回路３２１，３２２は、入力された２系統の符号化前ビット系列ＩＬ１に対してそれぞれ誤り訂正符号化を実行して、符号語ビットを含む符号化ビット系列ＥＣ１，ＥＣ２を２系統で並列に出力する。
　次に、デインタリーブ回路３３は、入力された２系統の符号化ビット系列ＥＣ１，ＥＣ２の順序を第２インタリーブ処理前の元の順序に戻す第２デインタリーブ処理を実行して２系統の符号化ビット系列ＤＩ１，ＤＩ２をそれぞれ出力Ｉ／Ｆ回路３４１，３４２に並列に出力する。そして、出力Ｉ／Ｆ回路３４１，３４２は、入力された符号化ビット系列ＤＩ１，ＤＩ２に対してそれぞれ出力インタフェース処理を実行して２系統の符号系列ＣＳ１，ＣＳ２を生成する。これら符号系列ＣＳ１，ＣＳ２は、符号化信号ＣＳとして送信用信号処理回路１１に出力される。
　以上に説明した２倍速モード時では、誤り訂正符号化器１０は、２系統の情報系列ＩＳ１，ＩＳ２の符号化処理を並列に実行するので、標準速モード時の場合と比べて２倍の速度で符号化処理を実行することができる。以下、一方の情報系列ＩＳ１に対する、ビット系列ＦＳ１、符号化前ビット系列ＩＬ１、符号化ビット系列ＥＣ１，ＤＩ１及び符号系列ＣＳ１の系統を「系統Ａ」と呼び、他方の情報系列ＩＳ２に対する、ビット系列ＦＳ２、符号化前ビット系列ＩＬ２、符号化ビット系列ＥＣ２，ＤＩ２及び符号系列ＣＳ２の系統を「系統Ｂ」と呼ぶこととする。
　なお、２倍速モード時には、インタリーブ回路３１は、第２インタリーブ処理により、系統Ａのビット系列ＦＳ１のビットの一部を系統Ｂの符号化前ビット系列ＩＬ２に割り当ててもよく、逆に、系統Ｂのビット系列ＦＳ２のビットの一部を系統Ａの符号化前ビット系列ＩＬ１に割り当ててもよい。このため、系統Ａにおけるビット系列ＦＳ１のビットとインタリーブ後の符号化前ビット系列ＩＬ１のビットとは、必ずしも互いに一対一で対応する必要はない。同様に、系統Ｂにおけるビット系列ＦＳ２のビットとインタリーブ後の符号化前ビット系列ＩＬ２のビットも、必ずしも互いに一対一で対応する必要はない。
　また、誤り訂正符号化器１０の回路要素３０１，３０２，３１，３２１，３２２，３３，３４１，３４２は、パイプライン方式でデータを受け渡すように構成されてもよい。あるいは、これら回路要素３０１，３０２，３１，３２１，３２２，３３，３４１，３４２の各々は、前段または後段の回路要素から参照可能な作業用メモリ領域にアクセスしてデータの受け渡しを行うように構成されてもよい。更に、これら回路要素３０１，３０２，３１，３２１，３２２，３３，３４１，３４２の任意の回路要素間をＳＦＩなどの所定のインタフェース規格に従って接続しても構わない。
　次に、入力Ｉ／Ｆ回路３０１，３０２で生成される伝送フレームの具体例について説明する。
　本実施の形態の伝送フレームは、ＩＴＵ－Ｔ勧告Ｇ．７０９に準拠するＯＴＵｋフレームと等価な構造を有するものである。図５（Ａ），（Ｂ）は、ＯＴＵｋフレーム５のフォーマットを概略的に示す図であり、図６（Ａ）～（Ｃ）は、本実施の形態で使用される伝送フレーム＃０，＃１，＃２，＃３の構成例を示す図である。
　図５（Ａ）に示されるように、ＯＴＵｋフレーム５は、４行×（Ｃａ×１６）列のフレームサイズを有し、各列は、１行当たり１バイト（８ビット）の情報を収容する。また、ＯＴＵｋフレーム５は、制御情報を収容するＯＨ（オーバヘッド）領域５ａと、クライアント信号を示す情報系列を収容するペイロード領域５ｂと、誤り訂正符号のパリティ系列を収容するパリティ系列領域５ｃとで構成されている。ＯＨ領域５ａ及びペイロード領域５ｂの合計サイズは、４行×（Ｃｉ×１６）列である。Ｃａ＝２５５，Ｃｉ＝２３９の場合、ＯＴＵｋフレーム５のサイズは、４行×４０８０列であり、ＯＨ領域５ａ及びペイロード領域５ｂの合計サイズは、４行×３８２４列である。図５（Ｂ）の矢印で示されるように、ＯＴＵｋフレーム５のビットの伝送順序（すなわちビット系列の順序）は、列方向に沿って左端から右端へ、行方向に沿って上端から下端へ、且つ最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）へと規定されている。なお、列方向は、列が配列されている方向を意味し、行方向は、行が配列されている方向を意味する。
　図６（Ａ）に示される４個の伝送フレーム＃０～＃３が、ＯＴＵｋフレーム５の１個分に相当する。４個の伝送フレーム＃０～＃３は全て同一のフレーム構造を有している。各伝送フレームは、図６（Ａ），（Ｂ）に示されるように１２８行×Ｃａ列のサイズを有しており、各列は、１行当たり１ビットの情報を収容する。このような伝送フレーム＃０～＃３の行方向サイズｎ（＝１２８）は「並列数」と呼ばれる。ＯＴＵｋフレーム５のＯＨ領域５ａに収容されるべき制御情報は、伝送フレーム＃０～＃３の０番目の列からなる４つのＯＨ領域Ｆａに分かれて収容される。ＯＴＵｋフレーム５のペイロード領域５ｂに収容されるべき情報信号は、伝送フレーム＃０～＃３の１番目～（Ｃｉ－１）番目の列からなる４つの情報系列領域Ｆｂに分かれて収容される。そして、ＯＴＵｋフレーム５のパリティ系列領域５ｃに収容されるべきパリティ系列は、伝送フレーム＃０～＃３のＣｉ番目～（Ｃａ－１）番目の列からなる４つのパリティ系列領域Ｆｃに分かれて収容される。
　また、図６（Ｃ）の矢印で示されるように、伝送フレーム＃０～＃３のビットの伝送順序は、伝送フレーム＃０，＃１，＃２，＃３の順番で、各領域ごとに、行方向に沿って上端から下端へ、列方向に沿って左端から右端へと定められている。このビットの伝送順序は、ＯＴＵｋフレーム５のビットの伝送順序と対応している。
　なお、各伝送フレームは、ＯＨ領域Ｆａ、情報系列領域Ｆｂ及びパリティ系列領域Ｆｃに区分けされているが、本発明は、この区分けに限定されるものではない。ＯＴＵｋフレーム５の論理的な構造に則っていれば、各伝送フレームの区分けは、どのような区分けになっていてもよい。たとえば、ＯＨ領域、情報系列領域、ＯＨ領域及びパリティ系列領域がこの順番で縞模様のように配列された構造を有する伝送フレームが採用されてもよい。また、ＯＴＵｋフレーム５のフレームサイズを拡張（Ｃａを２５５よりも大きく）したＯＴＵｋＶフレームについても、本実施の形態は適用可能である。ＯＴＵｋＶフレームの構造については後述する。
　また、図６（Ｂ）の例では、各伝送フレームの並列数ｎは１２８であるが、ＯＴＵｋフレーム５の論理的な構造と整合する値であれば、どのような値に設定されてもよい。
　次に、標準速モード時の第１インタリーブ処理の例について説明する。図７は、標準速モード時に伝送される伝送フレーム＃０，＃１，＃２，＃３，…を示す図である。図７の例では、伝送フレーム＃０，＃１，＃２，＃３，…がこの順番で連続的に伝送される様子が示されている。
　インタリーブ回路３１は、伝送フレームの１個単位Ｑ１及び４個単位Ｑ２のうちの一方から他方へインタリーブ単位を容易に切り換えることができる。たとえば、切換制御信号Ｓｗ１を通じてインタリーブ単位及びデインタリーブ単位が切り換えられるようにインタリーブ回路３１及びデインタリーブ回路３３を構成することが可能である。
　標準速モード時のインタリーブ回路３１は、インタリーブ単位ごとに、系統Ａの伝送フレーム＃０，＃１，…においてＣ列間隔（Ｃは２の倍数）で配列されている複数列に着目し、当該複数列の各々からＲ行間隔（Ｒは正整数）でビットを順次選択することにより系統Ａの符号化前ビット系列ＩＬ１を生成する。以下、図８を参照しつつ、Ｃ＝４及びＲ＝８の場合の第１インタリーブ処理の例を説明する。図８は、インタリーブメモリ４０に一時的に記憶された伝送フレームに対して、１系統をなす３２個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１のビットの割り当てが行われた状態を例示する図である。これら３２個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１によって１系統の符号化前ビット系列ＩＬ１が構成される。図８の例では、ｘ番目（ｘは０～３１のうちの任意整数）の符号化前ビット系列＃Ａｘのｗ番目ビットが割り当てられた位置に対して、ラベル「＃Ａｘ－ｂｗ」が付されている。０番目の符号化前ビット系列＃Ａ０の割り当て位置は、黒枠で強調表示されている。インタリーブ回路３１では、メモリ制御回路４１は、図８に示される割り当てに従ってインタリーブメモリ４０から符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１を順次読み出すことにより第１インタリーブ処理を行う。
　図８に示されるように、０番目～７番目の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ７の０番目ビット＃Ａ０－ｂ０，＃Ａ１－ｂ０，…，＃Ａ７－ｂ０は、第０列の１２７行目～１２０行目の位置に割り当てられ、８番目～１５番目の符号化前ビット系列＃Ａ８，＃Ａ９，…，＃Ａ１５の０番目ビット＃Ａ８－ｂ０，＃Ａ９－ｂ０，…，＃Ａ１５－ｂ０は、第１列の１２７行目～１２０行目の位置に割り当てられ、１６番目～２３番目の符号化前ビット系列＃Ａ１６，＃Ａ１７，…，＃Ａ２３の０番目ビット＃Ａ１６－ｂ０，＃Ａ１７－ｂ０，…，＃Ａ２３－ｂ０は、第２列の１２７行目～１２０行目の位置に割り当てられ、２４番目～３１番目の符号化前ビット系列＃Ａ２４，＃Ａ２５，…，＃Ａ３１の０番目ビット＃Ａ２４－ｂ０，＃Ａ２５－ｂ０，…，＃Ａ３１－ｂ０は、第３列の１２７行目～１２０行目の位置に割り当てられている。
　また、各符号化前ビット系列の１番目以後のビットは、０番目ビットの割り当て位置を始点として、Ｃ（＝４）列間隔で配列された列の各々においてＲ（＝８）行間隔で選択された位置に割り当てられている。たとえば、０番目～７番目の符号化前ビット系列＃Ａ０～＃Ａ７のビットは、インタリーブ前の伝送フレームにおいて４列間隔で配列された０番目，４番目，８番目，…の列に割り当てられており、８番目～１５番目の符号化前ビット系列＃Ａ８～＃Ａ１５のビットは、４列間隔で配列された１番目，５番目，９番目，…の列に割り当てられており、１６番目～２３番目の符号化前ビット系列＃Ａ１６～＃Ａ２３のビットは、４列間隔で配列された２番目，６番目，９番目，…の列に割り当てられており、２４番目～３１番目の符号化前ビット系列＃Ａ２４～＃Ａ３１のビットは、４列間隔で配列された３番目，７番目，１０番目，…の列に割り当てられている。
　インタリーブ回路３１は、上記３２個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１を順次符号化演算回路３２１に出力する。たとえば、インタリーブ回路３１は、０番目の符号化前ビット系列＃Ａ０－ｂ０，＃Ａ０－ｂ１，…，＃Ａ０－ｂｙ（ｙは正整数）を出力し、次に、１番目の符号化前ビット系列＃Ａ１－ｂ０，＃Ａ１－ｂ１，…，＃Ａ１－ｂｙを出力し、更に、２番目の符号化前ビット系列＃Ａ２－ｂ０，＃Ａ２－ｂ１，…，＃Ａ２－ｂｙを出力するといった処理を行う。
　次に、２倍速モード時の第２のインタリーブ処理の例について説明する。図９（Ａ），（Ｂ）は、２倍速モード時に伝送される伝送フレーム＃０，＃１，＃２，＃３，…を示す図である。図９（Ａ），（Ｂ）の例では、伝送フレーム＃０，＃１，＃２，＃３，…が２系統の伝送フレームに分かれて伝送される。系統Ａを通じて、図９（Ａ）に示される伝送フレーム＃０，＃１，＃０，＃１，…がこの順番で伝送され、系統Ｂを通じて、図９（Ｂ）に示される伝送フレーム＃２，＃３，＃２，＃３，…がこの順番で伝送される。
　インタリーブ回路３１は、系統Ａについては、伝送フレームの１個単位Ｓ１及び２個単位Ｓ２のうちの一方から他方へインタリーブ単位を容易に切り換えることができる。系統Ｂについても、インタリーブ回路３１は、伝送フレームの１個単位Ｒ１及び２個単位Ｒ２のうちの一方から他方へインタリーブ単位を容易に切り換えることができる。たとえば、切換制御信号Ｓｗ１を通じてインタリーブ単位及びデインタリーブ単位が切り換えられるようにインタリーブ回路３１及びデインタリーブ回路３３を構成することが可能である。
　２倍速モード時のインタリーブ回路３１は、インタリーブ単位ごとに、系統Ａの伝送フレーム＃０，＃１，…においてＣ／２列間隔で配列されている複数列に着目し、当該複数列の各々からＲ行間隔（Ｒは正整数）でビットを順次選択することにより符号化前ビット系列ＩＬ１を生成する。また、インタリーブ回路３１は、インタリーブ単位ごとに、系統Ｂの伝送フレーム＃２，＃３，…においてＣ／２列間隔で配列されている複数列に着目し、当該複数列の各々からＲ行間隔（Ｒは正整数）でビットを順次選択することにより符号化前ビット系列ＩＬ２を生成する。
　図１０は、インタリーブ前の伝送フレームに対して、系統Ａをなす１６個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ１５のビットの割り当てが行われた状態を例示する図であり、図１１は、インタリーブ前の伝送フレームに対して、系統Ｂをなす１６個の符号化前ビット系列＃Ｂ０，＃Ｂ１，…，＃Ｂ１５のビットの割り当てが行われた状態を例示する図である。図１０の例では、ｘ番目の符号化前ビット系列＃Ｂｘ（ｘは０～１５のうちの任意整数）のｗ番目ビットが割り当てられた位置に対して、ラベル「＃Ａｘ－ｂｗ」が付されている。０番目の符号化前ビット系列＃Ａ０の割り当て位置は、黒枠で強調表示されている。同様に、図１１の例では、ｚ番目の符号化前ビット系列＃Ｂｚ（ｚは０～１５のうちの任意整数）のｖ番目ビットが割り当てられた位置に対して、ラベル「＃Ｂｚ－ｂｖ」が付されている。０番目の符号化前ビット系列＃Ｂ０の割り当て位置は、黒枠で強調表示されている。
　系統Ａについては、図１０に示されるように、０番目～７番目の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ７の０番目ビット＃Ａ０－ｂ０，＃Ａ１－ｂ０，…，＃Ａ７－ｂ０は、第０列の１２７行目～１２０行目の位置に割り当てられ、８番目～１５番目の符号化前ビット系列＃Ａ８，＃Ａ９，…，＃Ａ１５の０番目ビット＃Ａ８－ｂ０，＃Ａ９－ｂ０，…，＃Ａ１５－ｂ０は、第１列の１２７行目～１２０行目の位置に割り当てられている。また、各符号化前ビット系列の１番目以後のビットは、０番目ビットの割り当て位置を始点として、Ｃ（＝４）列間隔で配列された列の各々においてＲ（＝８）行間隔で選択された位置に割り当てられている。たとえば、０番目～７番目の符号化前ビット系列＃Ａ０～＃Ａ７のビットは、インタリーブ前の伝送フレームにおいて２列間隔で配列された０番目，２番目，４番目，…の列に割り当てられており、８番目～１５番目の符号化前ビット系列＃Ａ８～＃Ａ１５のビットは、２列間隔で配列された１番目，３番目，５番目，…の列に割り当てられている。また、図１０に示されるように、ｘ番目の符号化前ビット系列＃Ａｘは、当該符号化前ビット系列＃Ａｘが割り当てられた各列における８行間隔で選択されたビットで構成されてる。各列における８行間隔というビットの選択間隔は、上記した標準速モード時の各列におけるビットの選択間隔と同じである。このようなビットの割り当ては、２フレーム分のインタリーブ単位Ｓ２または１フレーム分のインタリーブ単位Ｓ１内で繰り返し行われる。
　一方、系統Ｂについては、図１１に示されるように、０番目～７番目の符号化前ビット系列＃Ｂ０，＃Ｂ１，…，＃Ｂ７の０番目ビット＃Ｂ０－ｂ０，＃Ｂ１－ｂ０，…，＃Ｂ７－ｂ０は、第０列の１２７行目～１２０行目の位置に割り当てられ、８番目～１５番目の符号化前ビット系列＃Ｂ８，＃Ｂ９，…，＃Ｂ１５の０番目ビット＃Ｂ８－ｂ０，＃Ｂ９－ｂ０，…，＃Ｂ１５－ｂ０は、第１列の１２７行目～１２０行目の位置に割り当てられている。また、各符号化前ビット系列の１番目以後のビットは、０番目ビットの割り当て位置を始点として、Ｃ（＝４）列間隔で配列された列の各々においてＲ（＝８）行間隔で選択された位置に割り当てられている。たとえば、０番目～７番目の符号化前ビット系列＃Ｂ０～＃Ｂ７のビットは、インタリーブ前の伝送フレームにおいて２列間隔で配列された０番目，２番目，４番目，…の列に割り当てられており、８番目～１５番目の符号化前ビット系列＃Ｂ８～＃Ｂ１５のビットは、２列間隔で配列された１番目，３番目，５番目，…の列に割り当てられている。また、図１１に示されるように、ｚ番目の符号化前ビット系列＃Ｂｚは、当該符号化前ビット系列＃Ａｚが割り当てられた各列における８行間隔で選択されたビットで構成されてる。各列における８行間隔というビットの選択間隔は、上記した標準速モード時の各列におけるビットの選択間隔と同じである。このようなビットの割り当ては、２フレーム分のインタリーブ単位Ｒ２または１フレーム分のインタリーブ単位Ｒ１内で繰り返し行われる。
　インタリーブ回路３１は、上記１６個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１と、上記１６個の符号化前ビット系列＃Ｂ０，＃Ｂ１，…，＃Ｂ３１とを符号化演算回路３２１に順次並列に出力する。
　以上に説明したように、標準速モード時のインタリーブ回路３１は、系統Ａの伝送フレームにおいてＣ列間隔で配列された複数列のビットに基づいて１系統の符号化前ビット系列を生成する。一方、２倍速モード時のインタリーブ回路３１は、系統Ａ，Ｂの各々の伝送フレームにおいて、そのＣ列間隔を１／２に圧縮した間隔、すなわちＣ／２列間隔で配列された複数列のビットに基づいて系統Ａ，Ｂの符号化前ビット系列を生成する。また、標準速モード時に生成される符号化前ビット系列の総数（＝３２）は、２倍速モード時に生成される符号化前ビット系列の総数（＝１６＋１６）と同一である。このようなインタリーブは、図３に示したインタリーブメモリ４０及びメモリ制御回路４１を用いて実行され、これらインタリーブメモリ４０及びメモリ制御回路４１は、系統Ａ，Ｂで共通して使用される。これにより、インタリーブに要するメモリ全体の記憶容量を比較的小さいものとすることができる。上記の例では、標準速モード時のインタリーブ単位は最大４フレーム（図７）であり、２倍速モード時のインタリーブ単位も最大４フレーム（図９（Ａ），（Ｂ））で済む。
　なお、図８，図１０及び図１１の例では、インタリーブ単位の行数すなわち並列数ｎは１２８行であるが、本発明はこの１２８行に限定されるものではない。たとえば、並列数ｎが５１２行である場合にもインタリーブ及びデインタリーブを実行するように誤り訂正符号化器１０及び誤り訂正復号器２０を構成することが可能である。以下、並列数ｎが５１２行である場合のインタリーブ処理の例について説明する。
　図１２は、標準速モード時に系統Ａをなす並列数５１２の伝送フレーム＃０ｑ，＃１ｑ，＃２ｑ，＃３ｑ，＃０ｑ，＃１ｑ，…が伝送される様子を示す図である。４個の伝送フレーム＃０ｑ，＃１ｑ，＃２ｑ，＃３ｑが、図５（Ａ）のＯＴＵｋフレーム１個分に相当する。図１３（Ａ），（Ｂ）は、各伝送フレーム＃ｋｑ（ｋは１～４のうちの任意整数）の構成例を示す図である。図１３（Ａ）に示されるように、各伝送フレーム＃ｋｑは、５１２行×Ｃａ／４列のサイズを有しており、各列は、１行当たり１ビットの情報を収容する。ＯＴＵｋフレーム５のＯＨ領域５ａに収容されるべき制御情報は、伝送フレーム＃０ｑ～＃３ｑにおける０番目の列の３８４行目～５１１行目の領域Ｑａに分かれて収容される。また、ＯＴＵｋフレーム５のペイロード領域５ｂに収容されるべき情報信号は、伝送フレーム＃０ｑ～＃３ｑの情報系列領域Ｑｂに分かれて収容され、ＯＴＵｋフレーム５のパリティ系列領域５ｃに収容されるべきパリティ系列は、伝送フレーム＃０ｑ～＃３ｑのパリティ系列領域Ｑｃに分かれて収容される。図１３（Ｃ）の矢印で示されるように、伝送フレームのビットの伝送順序は、図６（Ｃ）に示した場合と同様に、行方向に沿って上端から下端へ、列方向に沿って左端から右端へと定められている。
　図１４は、インタリーブメモリ４０に一時的に記憶された伝送フレーム＃０ｑ，＃１ｑ，＃２ｑ，＃３ｑ，…に対して、系統Ａをなす１２８個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ１２７のビットの割り当てが行われた状態を例示する図である。インタリーブ単位は、伝送フレーム１個または４個のいずれかに設定される。また、インタリーブ単位は、１２８行単位で４つの領域に区分けされ、各区分け領域ごとに符号化前ビット系列のビットの割り当てが行われる。すなわち、５１１～３８４行目からなる第１の区分け領域に対して、３２個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１が割り当てられ、３８３～２５６行目からなる第２の区分け領域に対して、３２個の符号化前ビット系列＃Ａ３２，＃Ａ３３，…，＃Ａ６３が割り当てられ、２５５～１２８行目からなる第３の区分け領域に対して、３２個の符号化前ビット系列＃Ａ６４，＃Ａ６５，…，＃Ａ９５が割り当てられ、１２７～０行目からなる第４の区分け領域に対して、３２個の符号化前ビット系列＃Ａ９６，＃Ａ９７，…，＃Ａ１２７が割り当てられている。図１４では、特に符号化前ビット系列＃Ａ０，＃Ａ３２，＃Ａ６４，＃Ａ９６の割り当て位置が黒枠で強調表示されている。図１４に示されるように、各区分け領域に対するビットの割り当て方法は、図８に示した割り当て方法と同様である。
　次に、図１５（Ａ）は、２倍速モード時に系統Ａをなす並列数５１２の伝送フレーム＃０ｑ，＃１ｑ，＃０ｑ，…が伝送される様子を示す図であり、図１５（Ｂ）は、２倍速モード時に系統Ｂをなす並列数５１２の伝送フレーム＃２ｑ，＃３ｑ，＃２ｑ，…が伝送される様子を示す図である。図１６は、インタリーブメモリ４０に一時的に記憶された伝送フレーム＃０ｑ，＃１ｑ，＃０ｑ，…に対して、系統Ａをなす６４個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ６３のビットの割り当てが行われた状態を例示する図である。インタリーブ単位は、伝送フレーム１個または２個のいずれかに設定される。また、２倍速モード時のインタリーブ単位は、標準速モード時の場合と同様に、１２８行単位で４つの領域に区分けされ、各区分け領域ごとに符号化前ビット系列のビットの割り当てが行われる。図１６に示されるように、各区分け領域に対するビットの割り当て方法は、図１０に示した割り当て方法と同様である。
　一方、図１７は、インタリーブメモリ４０に一時的に記憶された伝送フレーム＃２ｑ，＃３ｑ，＃２ｑ，…に対して、系統Ｂをなす６４個の符号化前ビット系列＃Ｂ０，＃Ｂ１，…，＃Ｂ６３のビットの割り当てが行われた状態を例示する図である。インタリーブ単位は、伝送フレーム１個または２個のいずれかに設定される。また、２倍速モード時のインタリーブ単位は、標準速モード時の場合と同様に、１２８行単位で４つの領域に区分けされ、各区分け領域ごとに符号化前ビット系列のビットの割り当てが行われる。図１７に示されるように、各区分け領域に対するビットの割り当て方法は、図１１に示した割り当て方法と同様である。
　以上に説明したように並列数５１２の場合も、標準速モード時には、系統Ａの伝送フレームにおいてＣ列間隔で配列された複数列のビットに基づいて１系統の符号化前ビット系列が生成される。一方、２倍速モード時には、系統Ａ，Ｂの各々の伝送フレームにおいて、そのＣ列間隔を１／２に圧縮した間隔、すなわちＣ／２列間隔で配列された複数列のビットに基づいて系統Ａ，Ｂの符号化前ビット系列が生成される。また、標準速モード時に生成される符号化前ビット系列の総数（＝１２８）は、２倍速モード時に生成される符号化前ビット系列の総数（＝６４＋６４）と同一である。図３に示したインタリーブメモリ４０及びメモリ制御回路４１は、系統Ａ，Ｂで共通して使用されるので、インタリーブに要するメモリ全体の記憶容量を比較的小さいものとすることができる。
　次に、図１に示した誤り訂正復号器２０について詳細に説明する。
　図１８は、実施の形態１の誤り訂正復号器２０の概略構成を示す機能ブロック図である。図１８に示されるように誤り訂正復号器２０は、互いに同じ構成を有する入力インタフェース回路（入力Ｉ／Ｆ回路）５０１，５０２と、インタリーブ回路５１と、互いに同じ構成を有する復号演算回路５２１，５２２と、デインタリーブ回路５３と、互いに同じ構成を有する出力インタフェース回路（出力Ｉ／Ｆ回路）５４１，５４２とを備えている。
　図１８には、説明の便宜上、２系統の受信系列ＲＳ１，ＲＳ２が誤り訂正復号器２０に並列に入力される２倍速モード時の状態が示されている。標準速モード時には、一方の受信系列ＲＳ１が誤り訂正復号器２０に入力されるが、他方の受信系列ＲＳ２は入力されない。また、インタリーブ回路５１は、受信制御部２４から供給される切換制御信号Ｓｗ２に従い、標準速モード時に第１インタリーブ処理を実行し、２倍速モード時に第２インタリーブ処理を実行するように制御される。この第１インタリーブ処理及び第２インタリーブ処理は、送信装置Ｔｘにおける誤り訂正符号化器１０で行われた第１インタリーブ処理及び第２インタリーブ処理と実質的に同じである。デインタリーブ回路５３も、切換制御信号Ｓｗ２に従い、標準速モード時には第１インタリーブ処理に対する逆変換である第１デインタリーブ処理を実行し、２倍速モード時には第２インタリーブ処理に対する逆変換である第２デインタリーブ処理を実行するように制御される。
　先ず、標準速モード時における誤り訂正復号器２０の動作を説明する。入力Ｉ／Ｆ回路５０１は、入力された受信系列ＲＳ１に対して、たとえば入力タイミング調整処理、多重分離処理、デスクランブル処理及び軟入力値計算処理などの入力インタフェース処理を実行し、上記系統Ａの伝送フレームに対応する受信フレームを構成する。これら受信フレームの受信値系列ＲＦ１はインタリーブ回路５１に出力される。ここで、受信系列ＲＳ１は、ＳＦＩなどのインタフェース規格によるパラレル信号として入力Ｉ／Ｆ回路５０１に入力されるが、この代わりにシリアル信号として入力Ｉ／Ｆ回路５０１に入力されてもよい。なお、前述の入力インタフェース処理の内容は、特に限定されるものではない。
　なお、図１に示したＡＤＣ２２及び受信用信号処理回路２１にて処理される量子化受信系列が、送信１シンボル当たりｑビットに量子化されている場合、ｑ＝１のときには硬判定復号が、ｑ＞１のときには軟判定復号がそれぞれ行われる。本実施の形態は、硬判定復号と軟判定復号のどちらにも対応可能である。なお、軟判定復号の場合、誤り訂正復号器２０におけるインタリーブ及び演算処理は、基本的には量子化単位のｑビットごとにひとまとめとして取り扱われる。また、軟入力値計算処理においては、送信１シンボルあたりｑビットの量子化受信系列を、送信１シンボルあたりＱビットの軟入力値系列へ変換する。この変換は、軟判定復号に適した符号、たとえば、畳込み符号、畳込み型ターボ符号、ブロックターボ符号またはＬＤＰＣ符号などを選択した場合に必要な処理となる。硬判定復号を行う場合は、この処理は不要である。また、送信１シンボルあたりｑビットの量子化受信系列をそのまま軟入力値系列とみなして処理することが可能な場合は、当該処理は、同様に不要となる。
　図１８を参照すると、インタリーブ回路５１は、入力された受信値系列ＲＦ１の順序を並べ替える第１インタリーブ処理を実行して、１系統の受信値系列ＲＩ１を復号演算回路５２１に出力する。図１９は、インタリーブ回路５１の構成例を概略的に示すブロック図である。図１９に示されるインタリーブ回路５１は、ＳＤＲＡＭなどのバッファメモリを含むインタリーブメモリ６０と、このインタリーブメモリ６０のデータの書き込み動作及び読み出し動作を制御するメモリ制御回路６１とで構成される。インタリーブメモリ６０は、入力される受信値系列ＲＦ１，ＲＦ２を所定のフレーム数分記憶可能な容量を有している。メモリ制御回路６１は、切換制御信号Ｓｗ２に従い、標準速モード時にはインタリーブメモリ６０に記憶されている受信値系列から選択的に受信値を読み出すことにより１系統の受信値系列ＲＩ１を出力し、２倍速モード時にはインタリーブメモリ６０に記憶されている受信値系列から選択的に受信値を読み出すことにより２系統の受信値系列ＲＩ１，ＲＩ２を出力する。なお、現在の動作モードは標準速モードであるので、受信値系列ＲＦ２はインタリーブメモリ６０に入力されず、インタリーブメモリ６０から受信値系列ＲＩ２は出力されない。
　図１８を参照すると、復号演算回路５２１は、入力された受信値系列ＲＩ１に対して誤り訂正復号を実行して、推定語ビットを含む推定ビット系列ＤＣ１を１系統で出力する。
　次に、デインタリーブ回路５３は、復号演算回路５２１から入力された推定ビット系列ＤＣ１の順序を第１インタリーブ処理前の元の順序に戻す第１デインタリーブ処理を実行して１系統の推定ビット系列ＲＤ１を出力する。図２０は、デインタリーブ回路５３の構成例を概略的に示すブロック図である。図２０に示されるデインタリーブ回路５３は、ＳＤＲＡＭなどのバッファメモリを含むデインタリーブメモリ６２と、このデインタリーブメモリ６２のデータの書き込み動作及び読み出し動作を制御するメモリ制御回路６３とで構成される。デインタリーブメモリ６２は、入力される推定ビット系列ＤＣ１，ＤＣ２を所定のフレーム数分記憶可能な容量を有している。メモリ制御回路６３は、切換制御信号Ｓｗ２に従い、標準速モード時にはデインタリーブメモリ６２に記憶されている推定ビット系列から選択的にビットを読み出すことにより１系統の推定ビット系列ＲＤ１を出力し、２倍速モード時にはデインタリーブメモリ６２に記憶されている推定ビット系列から選択的にビットを読み出すことにより２系統の推定ビット系列ＲＤ１，ＲＤ２を出力する。なお、現在の動作モードは標準速モードであるので、推定ビット系列ＤＣ２はデインタリーブメモリ６２に入力されず、デインタリーブメモリ６２から推定ビット系列ＲＤ２は出力されない。
　図１２を参照すると、出力Ｉ／Ｆ回路５４１は、入力された推定ビット系列ＲＤ１に対して、たとえばスクランブル処理、多重化処理、出力タイミング調整処理などの出力インタフェース処理を実行して１系統の推定情報系列ＥＳ１を生成する。この推定情報系列ＥＳ１は、推定情報信号ＥＳとして受信者３に出力される。ここで、推定情報系列ＥＳ１は、ＳＦＩなどのインタフェース規格によるパラレル信号として出力されるが、この代わりにシリアル信号として出力されてもよい。なお、前述の出力インタフェース処理の内容は、特に限定されるものではない。
　以上に説明した標準速モード時の動作では、入力Ｉ／Ｆ回路５０２の信号の入出力、復号演算回路５２２の信号の入出力、並びに出力Ｉ／Ｆ回路５４２の信号の入出力はなされていない。よって、標準速モード時には、消費電力の削減のために、入力Ｉ／Ｆ回路５０２、復号演算回路５２２及び出力Ｉ／Ｆ回路５４２の動作は停止していてもよい。
　次に、２倍速モード時における誤り訂正復号器２０の動作を説明する。２倍速モード時には、入力Ｉ／Ｆ回路５０２、復号演算回路５２２及び出力Ｉ／Ｆ回路５４２は、それぞれ、入力Ｉ／Ｆ回路５０１、復号演算回路５２１及び出力Ｉ／Ｆ回路５４１と同様に動作する。
　入力Ｉ／Ｆ回路５０１は、受信系列ＲＳ１に対して入力インタフェース処理を実行して受信フレームを出力し、上記系統Ａの伝送フレームに対応する受信フレームを構成する。入力Ｉ／Ｆ回路５０２は、受信系列ＲＳ２に対して入力インタフェース処理を実行して受信フレームを出力し、上記系統Ｂの伝送フレームに対応する受信フレームを構成する。これら受信フレームの受信値系列ＲＦ１，ＲＦ２はインタリーブ回路５１に出力される。
　インタリーブ回路５１は、並列に入力された受信値系列ＲＦ１，ＲＦ１の順序を並べ替える第２インタリーブ処理を実行して、２系統の受信値系列ＲＩ１，ＲＩ２をそれぞれ復号演算回路５２１，５２２に並列に出力する。
　次に、復号演算回路５２１，５２２は、入力された２系統の受信値系列ＩＬ１に対してそれぞれ誤り訂正復号を実行して、推定語ビットを含む推定ビット系列ＤＣ１，ＤＣ２を２系統で並列に出力する。
　次に、デインタリーブ回路５３は、入力された２系統の推定ビット系列ＤＣ１，ＤＣ２の順序を第２インタリーブ処理前の元の順序に戻す第２デインタリーブ処理を実行して２系統の推定ビット系列ＲＤ１，ＲＤ２をそれぞれ出力Ｉ／Ｆ回路５４１，５４２に並列に出力する。そして、出力Ｉ／Ｆ回路５４１，５４２は、入力された推定ビット系列ＲＤ１，ＲＤ２に対してそれぞれ出力インタフェース処理を実行して２系統の推定情報系列ＥＳ１，ＥＳ２を生成する。これら推定情報系列ＥＳ１，ＥＳ２は、推定情報信号ＥＳとして受信者３に出力される。
　なお、誤り訂正復号器２０の回路要素５０１，５０２，５１，５２１，５２２，５３，５４１，５４２は、パイプライン方式でデータを受け渡すように構成されてもよい。あるいは、これら回路要素５０１，５０２，５１，５２１，５２２，５３，５４１，５４２の各々は、前段または後段の回路要素から参照可能な作業用メモリ領域にアクセスしてデータの受け渡しを行うように構成されてもよい。更に、これら回路要素５０１，５０２，５１，５２１，５２２，５３，５４１，５４２の任意の回路要素間をＳＦＩなどの所定のインタフェース規格に従って接続しても構わない。
　以上に説明したように実施の形態１によれば、誤り訂正符号化器１０内の全ての回路を２並列化することをせず、誤り訂正符号化器１０のインタリーブ回路３１及びデインタリーブ回路３３を標準速モード時と２倍速モード時とで共通して使用することができる。したがって、回路規模の増大を抑制しつつ処理速度の切り換えを可能とする誤り訂正符号化器１０及び送信装置Ｔｘを提供することができる。また、この誤り訂正符号化器１０に対応する誤り訂正復号器２０においても、全ての回路を２並列化することをせず、誤り訂正復号器２０のインタリーブ回路５１及びデインタリーブ回路５３を標準速モード時と２倍速モード時とで共通して使用することができる。したがって、回路規模の増大を抑制しつつ処理速度の切り換えを可能とする誤り訂正復号器２０及び受信装置Ｒｘを提供することができる。
実施の形態２．
　図２１は、本発明に係る実施の形態２の誤り訂正符号化器１０Ｎの概略構成を示す機能ブロック図である。本実施の形態の送信装置の構成は、図１の誤り訂正符号化器１０に代えて図２１の誤り訂正符号化器１０Ｎを有する点を除いて、実施の形態１の送信装置Ｔｘの構成と同じである。
　図２１に示されるように誤り訂正符号化器１０Ｎは、互いに同じ構成を有する入力インタフェース回路（入力Ｉ／Ｆ回路）３０１，…，３０Ｎと、インタリーブ回路３１Ｎと、互いに同じ構成を有する符号化演算回路３２１，…，３２Ｎと、デインタリーブ回路３３Ｎと、互いに同じ構成を有する出力インタフェース回路（出力Ｉ／Ｆ回路）３４１，…，３４Ｎとを備えている。Ｎは、３以上の整数である。
　インタリーブ回路３１Ｎは、２系統に代えてＮ系統の入力系列にインタリーブを施すことができる点以外は、基本的に上記実施の形態１のインタリーブ回路３１と同様の構成を有している。図２２は、インタリーブ回路３１Ｎの構成例を示す機能ブロック図である。図２２に示されるように、このインタリーブ回路３１Ｎは、ＳＤＲＡＭなどのバッファメモリを含むインタリーブメモリ４０Ｎと、このインタリーブメモリ４０Ｎのデータの書き込み動作及び読み出し動作を制御するメモリ制御回路４１Ｎとで構成される。
　本実施の形態の送信装置は、情報信号ＩＳを標準速度（たとえば、１００Ｇｂｉｔ／ｓ）で送信する標準速モード、及び、情報信号ＩＳを標準速度のＮ倍の伝送速度（たとえば、Ｎ×１００Ｇｂｉｔ／ｓ）で送信するＮ倍速モードという動作モードを有している。本実施の形態の送信制御部は、設定された伝送速度（標準速度またはそのＮ倍速）に応じて、標準速モードまたはＮ倍速モードのいずれか一方で送信装置を動作させる。送信装置が標準速モードで動作するとき、誤り訂正符号化器１０Ｎは、情報源から１系統の情報系列を受信し、１系統の符号系列を出力する。一方、送信装置がＮ倍速モードで動作するとき、誤り訂正符号化器１０Ｎは、情報源からＮ系統の情報系列を受信し、Ｎ系統の符号系列を出力することとなる。
　図２１には、説明の便宜上、Ｎ系統の情報系列ＩＳ１，…，ＩＳ２が誤り訂正符号化器１０Ｎに並列に入力されるＮ倍速モード時の状態が示されている。標準速モード時には、情報系列ＩＳ１のみが誤り訂正符号化器１０Ｎに入力されるが、他の情報系列は入力されない。標準速モード時のインタリーブ回路３１Ｎは、切換制御信号Ｓｗ１に従い、第１インタリーブ処理を実行する。すなわち、インタリーブ回路３１Ｎは、上記実施の形態１のインタリーブ回路３１と同様に、インタリーブ単位ごとに、１系統の伝送フレームにおいてＣ列間隔（ＣはＮの倍数）で配列されている複数列に着目し、当該複数列の各々からＲ行間隔（Ｒは正整数）でビットを順次選択することにより１系統の符号化前ビット系列ＩＬ１を生成する。
　一方、Ｎ倍速モード時のインタリーブ回路３１Ｎは、切換制御信号Ｓｗ１に従い、第２インタリーブ処理を実行する。すなわち、インタリーブ回路３１Ｎは、Ｎ系統の各々について、インタリーブ単位ごとに、標準速モード時のＣ列間隔を１／Ｎに圧縮した間隔、すなわちＣ／Ｎ列間隔で配列されている複数列に着目し、当該複数列の各々からＲ行間隔でビットを順次選択することによりＮ系統の符号化前ビット系列ＩＬ１，…，ＩＬＮを生成する。実施の形態１の場合と同様に、標準速モード時に生成される符号化前ビット系列の総数は、Ｎ倍速モード時に生成される符号化前ビット系列の総数と同一である。
　デインタリーブ回路３３Ｎは、２系統に代えてＮ系統の入力系列にデインタリーブを施すことができる点以外は、基本的に上記デインタリーブ回路３３と同様の構成を有している。すなわち、デインタリーブ回路３３Ｎは、切換制御信号Ｓｗ１に従い、標準速モード時には第１インタリーブ処理に対する逆変換である第１デインタリーブ処理を実行し、Ｎ倍速モード時には第２インタリーブ処理に対する逆変換である第２デインタリーブ処理を実行するように構成されている。図２３は、デインタリーブ回路３３Ｎの構成例を示す機能ブロック図である。図２３に示されるように、このデインタリーブ回路３３Ｎは、ＳＤＲＡＭなどのバッファメモリを含むインタリーブメモリ４２Ｎと、このインタリーブメモリ４２Ｎのデータの書き込み動作及び読み出し動作を制御するメモリ制御回路４３Ｎとで構成される。
　一方、図２４は、本発明に係る実施の形態２の誤り訂正復号器２０Ｎの概略構成を示す機能ブロック図である。本実施の形態の受信装置の構成は、図１の誤り訂正復号器２０に代えて図２４の誤り訂正復号器２０Ｎを有する点を除いて、実施の形態１の受信装置Ｒｘの構成と同じである。
　図２４に示されるように誤り訂正復号器２０Ｎは、互いに同じ構成を有する入力インタフェース回路（入力Ｉ／Ｆ回路）５０１，…，５０Ｎと、インタリーブ回路５１Ｎと、互いに同じ構成を有する符号化演算回路５２１，…，５２Ｎと、デインタリーブ回路５３Ｎと、互いに同じ構成を有する出力インタフェース回路（出力Ｉ／Ｆ回路）５４１，…，５４Ｎとを備えている。
　インタリーブ回路５１Ｎは、Ｎ系統の入力系列にインタリーブを施すことができる点以外は、基本的に上記インタリーブ回路５１と同様の構成を有している。すなわち、インタリーブ回路５１Ｎは、切換制御信号Ｓｗ２に従い、標準速モード時に第１インタリーブ処理を実行し、Ｎ倍速モード時に第２インタリーブ処理を実行するように構成されている。図２５は、インタリーブ回路５１Ｎの構成例を示す機能ブロック図である。図２５に示されるように、このインタリーブ回路５１Ｎは、ＳＤＲＡＭなどのバッファメモリを含むインタリーブメモリ６０Ｎと、このインタリーブメモリ６０Ｎのデータの書き込み動作及び読み出し動作を制御するメモリ制御回路６１Ｎとで構成される。
　また、デインタリーブ回路５３Ｎは、Ｎ系統の入力系列にデインタリーブを施すことができる点以外は、基本的に上記デインタリーブ回路５３と同様の構成を有している。すなわち、デインタリーブ回路５３Ｎは、切換制御信号Ｓｗ２に従い、標準速モード時に第１デインタリーブ処理を実行し、Ｎ倍速モード時に第２デインタリーブ処理を実行するように構成されている。図２６は、デインタリーブ回路５３Ｎの構成例を示す機能ブロック図である。図２６に示されるように、このデインタリーブ回路５３Ｎは、ＳＤＲＡＭなどのバッファメモリを含むインタリーブメモリ６２Ｎと、このインタリーブメモリ６２Ｎのデータの書き込み動作及び読み出し動作を制御するメモリ制御回路６３Ｎとで構成される。
　以上に説明したように実施の形態２では、標準速モード時には、各系統で標準速度（＝ｓＧｂｉｔ／ｓ）でデータ伝送させる一方で、Ｎ倍速モード時には、標準速度のＮ倍（＝ｓ×ＮＧｂｉｔ／ｓ）でデータ伝送させることができる。インタリーブメモリ４０Ｎの容量は、少なくともＮフレーム以上に相当する容量とし、Ｎ個の系統各々の１フレーム以上を同時にインタリーブさせるような構成にすればよい。この場合も、実施の形態１と同様に、誤り訂正符号化器１０Ｎ内の全ての回路をＮ並列化することをせず、誤り訂正符号化器１０Ｎのインタリーブ回路３１Ｎ及びデインタリーブ回路３３Ｎを標準速モード時とＮ倍速モード時とで共通して使用することができる。したがって、回路規模の増大を抑制しつつ処理速度の切り換えを可能とする誤り訂正符号化器１０Ｎ及び送信装置を提供することができる。また、この誤り訂正符号化器１０Ｎに対応する誤り訂正復号器２０Ｎにおいても、全ての回路をＮ並列化することをせず、誤り訂正復号器２０Ｎのインタリーブ回路５１Ｎ及びデインタリーブ回路５３Ｎを標準速モード時とＮ倍速モード時とで共通して使用することができる。したがって、回路規模の増大を抑制しつつ処理速度の切り換えを可能とする誤り訂正復号器２０Ｎ及び受信装置を提供することができる。
実施の形態３．
　図２７は、本発明に係る実施の形態３のディジタル伝送システム１Ｅ（以下、単に「伝送システム１Ｅ」という。）の概略構成を示す機能ブロック図である。この伝送システム１Ｅは、送信装置Ｔｘｅ及び受信装置Ｒｘｅを備えている。送信装置Ｔｘｅの構成は、外符号化器１０Ａ及び内符号化器１０Ｂを除いて、上記実施の形態１の送信装置Ｔｘの構成と同じである。また、受信装置Ｒｘｅの構成は、外復号器１０Ａ及び内復号器１０Ｂを除いて、上記実施の形態１の受信装置Ｒｘの構成と同じである。
　外符号化器１０Ａ及び内符号化器１０Ｂの一方または双方は、上記実施の形態１の誤り訂正符号化器１０または上記実施の形態２の誤り訂正符号化器１０Ｎと同じ構成を有している。また、外復号器１０Ａ及び内復号器１０Ｂの一方または双方は、上記実施の形態１の誤り訂正復号器２０または上記実施の形態２の誤り訂正復号器２０Ｎと同じ構成を有する。
　したがって、本実施の形態では、誤り訂正符号化を２重連接化もしくは３重以上の連接化を行う構成とすることができる。図２８は、ＩＴＵ－Ｔ勧告Ｇ．７０９に記載されるＯＵＴｋＶフレーム５Ｖの構造を示す図である。ＯＵＴｋＶフレーム５Ｖは、外符号のパリティ系列領域５ｃと内符号のパリティ系列領域５ｄとを有している。また、図２９は、他のＯＵＴｋＶフレーム５Ｋの構造を示す図である。ＯＵＴｋＶフレーム５Ｖは、外符号のパリティ系列領域５ｃａ，５ｃｂと内符号のパリティ系列領域５ｄとを有している。本実施の形態では、このようなＯＵＴｋＶフレーム５Ｖ，５Ｅを構成して伝送することができる。
　以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これら実施の形態は本発明の例示であり、これら実施の形態以外の様々な形態を採用することもできる。たとえば、上記実施の形態１では、デインタリーブ回路３３は、入力ビット系列の順序を第１インタリーブ処理前または第２インタリーブ処理前の元の順序に完全に戻すことを想定しているが、必ずしも元の順序に完全に戻す必要が無い場合がある。たとえば、デインタリーブ回路３３に入力される符号化ビット系列ＥＣ１，ＥＣ２のビットの一部の配列が、伝送フレームを構成する符号系列ＣＳ１，ＣＳ２のビットの一部の配列と同等である場合には、当該一部の配列については、デインタリーブを実行しないように誤り訂正符号化器１０の構成を変更してもよい。また、インタリーブ前のビット系列ＦＳ１，ＦＳ２のフレーム構造と、デインタリーブ後の符号化ビット系列ＤＩ１，ＤＩ２のフレーム構造とが互いに異なる場合にも、デインタリーブ回路３３への入力ビット系列の順序を元の順序に完全に戻す必要はない。
　なお、上記実施の形態は、具体例に示したパラメータに制約されることはなく、誤り訂正符号化の方法、フレームフォーマットの長さ、入出力並列数及び伝送速度などを、適切に当てはめられる組み合わせであれば、適宜組み合わせることが可能であることはいうまでもない。
　なお、本発明の範囲内において、上記実施の形態１～３の自由な組み合わせ、各実施の形態の任意の構成要素の変形、または各実施の形態の任意の構成要素の省略が可能である。
　本発明に係る符号化装置、復号装置、送信装置及び受信装置は、ディジタルデータのビットの誤りを訂正するシステムに適用可能であり、たとえば、光伝送システムなどのディジタル通信システム、情報記録システム及び計算機システムに適用可能である。また、本発明に係る符号化装置、復号装置、送信装置及び受信装置は、光伝送システムに限定されて適用されることはなく、加入者系有線通信、モバイル無線通信、衛星通信などの様々な種類の伝送システムに適用可能である。
　１，１Ｅ　ディジタル伝送システム、Ｔｘ，Ｔｘｅ　送信装置、Ｒｘ，Ｒｘｅ　受信装置、２　情報源、３　受信者、４　通信路、５　ＯＴＵｋフレーム、１０，１０Ｎ　誤り訂正符号化器、１１　送信用信号処理回路、１２　Ｄ／Ａ変換器（ＤＡＣ）、１３　変調器、１４　送信制御部、２０，２０Ｎ　誤り訂正復号器、２１　受信用信号処理回路、２２　Ａ／Ｄ変換器（ＡＤＣ）、２３　復調器、２４　受信制御部、３０１～３０Ｎ　入力インタフェース回路（入力Ｉ／Ｆ回路）、３１，３１Ｎ　インタリーブ回路、３１ん　インタリーブ回路、３２１～３２Ｎ　符号化演算回路、３３，３３Ｎ　デインタリーブ回路、３４１～３４Ｎ　出力インタフェース回路（出力Ｉ／Ｆ回路）、４０，４０Ｎ　インタリーブメモリ、４１，４１Ｎ　メモリ制御回路、４２，４２Ｎ　デインタリーブメモリ、４３，４３Ｎ　メモリ制御回路、５０１～５０Ｎ　入力インタフェース回路（入力Ｉ／Ｆ回路）、５１，５１Ｎ　インタリーブ回路、５２１～５２Ｎ　復号演算回路、５３，５３Ｎ　デインタリーブ回路、５４１～５４Ｎ　出力インタフェース回路（出力Ｉ／Ｆ回路）、６０，６０Ｎ　インタリーブメモリ、６１，６１Ｎ　メモリ制御回路、６２，６２Ｎ　デインタリーブメモリ、６３，６３Ｎ　メモリ制御回路。

Claims (18)

  1. 　標準速モードまたはＫ倍速モード（Ｋは２以上の整数）のいずれか一方で動作し、各々が行方向及び列方向のビット配列のフォーマットを有する複数の伝送フレームに誤り訂正符号化を施す符号化装置であって、
    　前記標準速モード時に前記複数の伝送フレームが１系統で入力されたときは、前記１系統の伝送フレームのビット系列の順序を並べ替える第１インタリーブ処理を実行して１系統の符号化前ビット系列を出力し、前記Ｋ倍速モード時に前記複数の伝送フレームがＫ系統の伝送フレームに分かれて入力されたときは、前記Ｋ系統の伝送フレームのビット系列の順序を並べ替える第２インタリーブ処理を実行してＫ系統の符号化前ビット系列を並列に出力するインタリーブ回路と、
    　前記１系統の符号化前ビット系列または前記Ｋ系統の符号化前ビット系列のいずれか一方に対して誤り訂正符号化を行う符号化演算回路群と、
    　前記符号化演算回路群の出力系列に対してデインタリーブ処理を行うデインタリーブ回路とを備え、
    　前記インタリーブ回路は、前記標準速モード時に、前記１系統の伝送フレームにおいてＣ列間隔（ＣはＫの倍数）で配列された複数列のビットに基づいて当該１系統の符号化前ビット系列を生成し、前記Ｋ倍速モード時に、前記Ｋ系統の伝送フレームの各系統の伝送フレームにおいてＣ／Ｋ列間隔で配列された複数列のビットに基づいて当該各系統の符号化前ビット系列を生成することを特徴とする符号化装置。
  2. 　請求項１記載の符号化装置であって、前記標準速モード時に生成される当該１系統の符号化前ビット系列の総数は、前記Ｋ倍速モード時に生成される当該Ｋ系統の符号化前ビット系列の総数と同一であることを特徴とする符号化装置。
  3. 　請求項１記載の符号化装置であって、前記インタリーブ回路は、前記標準速モード時に、前記Ｃ列間隔で配列された当該複数列の各々からＲ行間隔（Ｒは正整数）でビットを順次選択することにより当該１系統の符号化前ビット系列を生成し、前記Ｋ倍速モード時に、前記Ｃ／Ｋ列間隔で配列された当該複数列の各々からＲ行間隔でビットを順次選択することにより当該各系統の符号化前ビット系列を生成することを特徴とする符号化装置。
  4. 　請求項１記載の符号化装置であって、
    　前記インタリーブ回路は、
    　前記伝送フレームを一時的に記憶するインタリーブメモリと、
    　前記インタリーブメモリへの前記伝送フレームの書き込みを制御するインタリーブ用メモリ制御部とを含み、
    　前記インタリーブ用メモリ制御部は、前記標準速モード時には前記インタリーブメモリから当該１系統の符号化前ビット系列を読み出し、前記Ｋ倍速モード時には前記インタリーブメモリから当該各系統の符号化前ビット系列を読み出すことを特徴とする符号化装置。
  5. 　請求項１記載の符号化装置であって、前記標準速モード時に前記１系統の伝送フレームを前記インタリーブ回路に出力し、前記Ｋ倍速モード時に前記Ｋ系統の伝送フレームを前記インタリーブ回路に並列に出力する入力インタフェース回路群を更に備えることを特徴とする符号化装置。
  6. 　請求項１記載の符号化装置であって、
    　前記符号化演算回路群は、前記Ｋ倍速モード時に前記Ｋ系統の符号化前ビット系列にそれぞれ誤り訂正符号化を並列に施してＫ系統の符号化ビット系列を並列に出力する複数の符号化演算回路からなり、
    　前記複数の符号化演算回路のうちの１つが、前記標準速モード時に前記１系統の符号化前ビット系列に誤り訂正符号化を施して１系統の符号化ビット系列を出力し、
    　前記デインタリーブ回路は、前記標準速モード時に前記１系統の符号化ビット系列に対して前記第１インタリーブ処理に対応する第１デインタリーブ処理を実行して１系統のビット系列を出力し、前記Ｋ倍速モード時に前記Ｋ系統の符号化ビット系列に対して前記第２インタリーブ処理に対応する第２デインタリーブ処理を実行してＫ系統のビット系列を並列に出力することを特徴とする符号化装置。
  7. 　請求項６記載の符号化装置であって、
    　前記デインタリーブ回路は、
    　前記標準速モード時に前記１系統の符号化ビット系列を一時的に記憶し、前記Ｋ倍速モード時に前記Ｋ系統の符号化ビット系列を一時的に記憶するデインタリーブメモリと、
    　前記デインタリーブメモリへの前記１系統の符号化ビット系列または前記Ｋ系統の符号化ビット系列の書き込みを制御するデインタリーブ用メモリ制御部とを含み、
    　前記デインタリーブ用メモリ制御部は、前記標準速モード時には前記デインタリーブメモリに記憶されている当該１系統の符号化ビット系列からビットを選択的に読み出すことにより前記第１デインタリーブ処理を行い、前記Ｋ倍速モード時には前記デインタリーブメモリに記憶されている当該Ｋ系統の符号化ビット系列からビットを選択的に読み出すことにより前記第２デインタリーブ処理を行うことを特徴とする符号化装置。
  8. 　請求項６記載の符号化装置であって、前記標準速モード時に前記デインタリーブ回路から入力された当該１系統のビット系列を外部に出力し、前記Ｋ倍速モード時に前記デインタリーブ回路から入力された当該Ｋ系統のビット系列を外部に並列に出力する出力インタフェース回路群を更に備えることを特徴とする符号化装置。
  9. 　請求項１記載の符号化装置であって、前記伝送フレームは、ＩＴＵ－Ｔ勧告Ｇ．７０９に準拠していることを特徴とする符号化装置。
  10. 　標準速モードまたはＫ倍速モード（Ｋは２以上の整数）のいずれか一方で動作し、各々が行方向及び列方向の受信値配列のフォーマットを有する複数の受信フレームに誤り訂正復号を施す復号装置であって、
    　前記標準速モード時に前記複数の受信フレームが１系統で入力されたときは、前記１系統の受信フレームの受信値系列の順序を並べ替える第１インタリーブ処理を実行して１系統の受信値系列を出力し、前記Ｋ倍速モード時に前記複数の受信フレームがＫ系統の受信フレームに分かれて入力されたときは、前記Ｋ系統の受信フレームの受信値系列の順序を並べ替える第２インタリーブ処理を実行してＫ系統の受信値系列を並列に出力するインタリーブ回路と、
    　前記１系統の受信値系列または前記Ｋ系統の受信値系列のいずれか一方に対して誤り訂正復号を行う復号演算回路群と、
    　前記復号演算回路群の出力系列に対してデインタリーブ処理を行うデインタリーブ回路とを備え、
    　前記インタリーブ回路は、前記標準速モード時に、前記１系統の受信フレームにおいてＣ列間隔（ＣはＫの倍数）で配列された複数列の受信値に基づいて当該１系統の受信値系列を生成し、前記Ｋ倍速モード時に、前記Ｋ系統の受信フレームの各系統の受信フレームにおいてＣ／Ｋ列間隔で配列された複数列の受信値に基づいて当該各系統の受信値系列を生成することを特徴とする復号装置。
  11. 　請求項１０記載の復号装置であって、前記標準速モード時に生成される当該１系統の受信値系列の総数は、前記Ｋ倍速モード時に生成される当該Ｋ系統の受信値系列の総数と同一であることを特徴とする復号装置。
  12. 　請求項１０記載の復号装置であって、前記インタリーブ回路は、前記標準速モード時に、前記Ｃ列間隔で配列された当該複数列の各々からＲ行間隔（Ｒは正整数）で受信値を順次選択することにより当該１系統の受信値系列を生成し、前記Ｋ倍速モード時に、前記Ｃ／Ｋ列間隔で配列された当該複数列の各々からＲ行間隔で受信値を順次選択することにより当該各系統の受信値系列を生成することを特徴とする復号装置。
  13. 　請求項１０記載の復号装置であって、
    　前記インタリーブ回路は、
    　前記受信フレームを一時的に記憶するインタリーブメモリと、
    　前記インタリーブメモリへの前記受信フレームの書き込みを制御するインタリーブ用メモリ制御部とを含み、
    　前記インタリーブ用メモリ制御部は、前記標準速モード時には前記インタリーブメモリから当該１系統の受信値系列を読み出し、前記Ｋ倍速モード時には前記インタリーブメモリから当該各系統の受信値系列を読み出すことを特徴とする復号装置。
  14. 　請求項１０記載の復号装置であって、前記標準速モード時に前記１系統の受信フレームを前記インタリーブ回路に出力し、前記Ｋ倍速モード時に前記Ｋ系統の受信フレームを前記インタリーブ回路に並列に出力する入力インタフェース回路群を更に備えることを特徴とする復号装置。
  15. 　請求項１０記載の復号装置であって、
    　前記復号演算回路群は、前記Ｋ倍速モード時に前記Ｋ系統の受信値系列にそれぞれ誤り訂正復号を並列に施してＫ系統の復号ビット系列を並列に出力する複数の復号演算回路からなり、
    　前記複数の復号演算回路のうちの１つが、前記標準速モード時に前記１系統の受信値系列に誤り訂正符号化を施して１系統の復号ビット系列を出力し、
    　前記デインタリーブ回路は、前記標準速モード時に前記１系統の復号ビット系列に対して前記第１インタリーブ処理に対応する第１デインタリーブ処理を実行して１系統の推定ビット系列を出力し、前記Ｋ倍速モード時に前記Ｋ系統の復号ビット系列に対して前記第２インタリーブ処理に対応する第２デインタリーブ処理を実行してＫ系統の推定ビット系列を並列に出力することを特徴とする復号装置。
  16. 　請求項１５記載の復号装置であって、
    　前記デインタリーブ回路は、
    　前記標準速モード時に前記１系統の復号ビット系列を一時的に記憶し、前記Ｋ倍速モード時に前記Ｋ系統の復号ビット系列を一時的に記憶するデインタリーブメモリと、
    　前記デインタリーブメモリへの前記１系統の復号ビット系列または前記Ｋ系統の復号ビット系列の書き込みを制御するデインタリーブ用メモリ制御部とを含み、
    　前記デインタリーブ用メモリ制御部は、前記標準速モード時には前記デインタリーブメモリに記憶されている当該１系統の復号ビット系列からビットを選択的に読み出すことにより前記第１デインタリーブ処理を行い、前記Ｋ倍速モード時には前記デインタリーブメモリに記憶されている当該Ｋ系統の復号ビット系列からビットを選択的に読み出すことにより前記第２デインタリーブ処理を行うことを特徴とする復号装置。
  17. 　請求項１５記載の復号装置であって、前記標準速モード時に前記デインタリーブ回路から入力された当該１系統の推定ビット系列を外部に出力し、前記Ｋ倍速モード時に前記デインタリーブ回路から入力された当該Ｋ系統の推定ビット系列を外部に並列に出力する出力インタフェース回路群を更に備えることを特徴とする復号装置。
  18. 　請求項１記載の符号化装置と、
    　前記符号化装置の出力系列を送信用の変調信号に変換する送信回路と、
    を備えることを特徴とする送信装置。
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