CN108028668B - 编码装置、解码装置和发送装置 - Google Patents

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Abstract

纠错编码器(10)具有交织电路(31)、编码运算电路(321、322)和解交织电路(33)。交织电路(31)在标准速模式时，根据在1个系统的传输帧中以C列间隔排列的多列比特生成1个系统的编码前比特序列(IL1)，在2倍速模式时，根据在2个系统中的各系统的传输帧中以C/2列间隔排列的多列比特生成编码前比特序列(IL1、IL2)。编码运算电路(321、322)对1个系统的编码前比特序列(IL1)或2个系统的编码前比特序列(IL1、IL2)实施纠错编码。

Description

编码装置、解码装置和发送装置
技术领域
本发明涉及用于纠正数字数据的比特错误的纠错技术，特别涉及光通信等数字通信中使用的纠错技术。
背景技术
纠错技术作为对数字通信系统、信息记录系统和计算机系统等系统中产生的数字数据的比特错误进行纠正的技术而被广泛采用。例如，在确定光转送网络/接口规格的ITU-T建议G.709(非专利文献1)中，规定有作为一种光传输帧的OTUk(Optical channelTransport Unit-k：光通道传输单元-k)帧的格式，在该OTUk帧中，对包含客户端信号的有效载荷附加前方纠错(FEC：Forward Error Correction)码。这里，OTUk中的“k”是根据传输速度确定的值，取1～4中的任意整数值。例如，在使用OTU1帧的数据传输的情况下，每1个数据序列能够确保大约2.5Gbit/s的传输速度。另外，1Gbit/s意味着每秒1千兆比特。在使用OTU4帧的数据传输的情况下，每1个数据序列能够确保100Gbit/s以上的传输速度。
并且，为了改善前方纠错的特性，还存在对作为纠错编码对象的比特序列进行交织的技术。例如，在专利文献1(日本特开2011-146932号公报)中公开有一种纠错编码器，该纠错编码器包含进行重新排列传输数据的比特序列顺序的交织的交织电路、对该交织电路的输出实施纠错编码的编码运算电路、使该编码运算电路的输出比特序列的顺序返回交织前的原来顺序的解交织电路。
现有技术文献
专利文献
专利文献1：日本特开2011-146932号公报(例如图3和段落0047～0061)
非专利文献
非专利文献1：ITU-T建议G.709/Y.1331、“Interfaces for the opticaltransport network”
发明内容
发明要解决的课题
伴随近年来通信网中的业务量需要的增大，要求提高通信装置的传输速度，有时需要根据通信网的状态对通信装置的传输速度进行切换。该情况下，还必须根据该传输速度的切换对纠错编码的处理速度进行切换。例如，在100Gbit/s的传输速度被切换成其倍速的200Gbit/s的情况下，按照200Gbit/s的传输速度，需要将纠错编码的处理速度切换成2倍以上。
但是，当以能够切换纠错编码的处理速度的方式设计电路时，存在导致电路的大规模化和通信装置的高成本化这样的课题。例如，如果在一台通信装置内安装2个专利文献1公开的纠错编码器，则能够实现这2个纠错编码器并列进行动作的动作模式和仅1个纠错编码器进行动作的动作模式。通过从这些动作模式中的一方切换成另一方，能够将纠错编码的处理速度切换成2倍或1/2倍。但是，由于要安装能够并列进行动作的2个纠错编码器，因而存在电路整体大规模化这样的课题。
鉴于上述情况，本发明的目的在于，提供能够在抑制电路规模增大的同时切换纠错编码的处理速度的编码装置、解码装置和发送装置。
用于解决课题的手段
本发明的第1方式的编码装置以标准速模式和K倍速模式(K为2以上的整数)中的任意一方进行动作，对分别具有行方向和列方向的比特排列格式的多个传输帧实施纠错编码，其特征在于，所述编码装置具有：交织电路，其在所述标准速模式时在1个系统中输入所述多个传输帧时，执行重新排列所述1个系统的传输帧的比特序列顺序的第1交织处理，输出1个系统的编码前比特序列，在所述K倍速模式时将所述多个传输帧分成K个系统的传输帧进行输入时，执行重新排列所述K个系统的传输帧的比特序列顺序的第2交织处理，并列输出K个系统的编码前比特序列；编码运算电路组，其对所述1个系统的编码前比特序列和所述K个系统的编码前比特序列中的任意一方进行纠错编码；以及解交织电路，其对所述编码运算电路组的输出序列进行解交织处理，所述交织电路在所述标准速模式时，根据在所述1个系统的传输帧中以C列间隔(C为K的倍数)排列的多列比特生成该1个系统的编码前比特序列，在所述K倍速模式时，根据在所述K个系统的传输帧的各系统的传输帧中以C/K列间隔排列的多列比特生成该各系统的编码前比特序列。
本发明的第2方式的解码装置以标准速模式和K倍速模式(K为2以上的整数)中的任意一方进行动作，对分别具有行方向和列方向的接收值排列格式的多个接收帧实施纠错解码，其特征在于，所述解码装置具有：交织电路，其在所述标准速模式时在1个系统中输入所述多个接收帧时，执行重新排列所述1个系统的接收帧的接收值序列顺序的第1交织处理，输出1个系统的接收值序列，在所述K倍速模式时将所述多个接收帧分成K个系统的接收帧进行输入时，执行重新排列所述K个系统的接收帧的接收值序列顺序的第2交织处理，并列输出K个系统的接收值序列；解码运算电路组，其对所述1个系统的接收值序列和所述K个系统的接收值序列中的任意一方进行纠错解码；以及解交织电路，其对所述解码运算电路组的输出序列进行解交织处理，所述交织电路在所述标准速模式时，根据在所述1个系统的接收帧中以C列间隔(C为K的倍数)排列的多列接收值生成该1个系统的接收值序列，在所述K倍速模式时，根据在所述K个系统的接收帧的各系统的接收帧中以C/K列间隔排列的多列接收值生成该各系统的接收值序列。
本发明的第3方式的发送装置的特征在于，所述发送装置具有发送电路，该发送电路将所述第1方式的编码装置的输出序列转换成发送信号。
本发明的第4方式的接收装置的特征在于，所述接收装置具有：接收电路，其从所述发送装置接收所述发送信号，输出与所述传输帧对应的接收帧；以及所述解码装置，其对所述接收帧实施纠错解码。
发明效果
根据本发明，在标准速模式时，根据在1个系统的传输帧中以C列间隔排列的多列比特生成1个系统的编码前比特序列。另一方面，在K倍速模式时，根据在各系统的传输帧中以C列间隔的1/K倍即C/K列间隔排列的多列比特生成该各系统的编码前比特序列。由此，能够抑制K倍速模式时的第2交织处理所需要的传输帧的暂时存储容量。因此，可实现能够在抑制电路规模增大的同时切换处理速度的纠错编码。
附图说明
图1是示出本发明的实施方式1的数字传输系统的概略结构的功能框图。
图2是示出实施方式1的纠错编码器的概略结构的功能框图。
图3是示出实施方式1的纠错编码器中的交织电路的概略结构的功能框图。
图4是示出实施方式1的纠错编码器中的解交织电路的概略结构的功能框图。
图5的(A)、(B)是示出OTUk帧的格式的图。
图6的(A)～(C)是示出实施方式1的传输帧的结构例的图。
图7是示出标准速模式时传输的传输帧的图。
图8是例示对传输帧分配了编码前比特序列的比特的状态的图。
图9的(A)、(B)是示出2倍速模式时传输的传输帧的图。
图10是例示2倍速模式时对传输帧分配了编码前比特序列的比特的状态的图。
图11是例示2倍速模式时对传输帧分配了编码前比特序列的比特的状态的图。
图12是示出标准速模式时传输的并列数512的传输帧的图。
图13的(A)、(B)是示出并列数512的传输帧的结构例的图。
图14是例示标准速模式时对并列数512的传输帧分配了编码前比特序列的比特的状态的图。
图15的(A)、(B)是示出2倍速模式时传输的并列数512的传输帧的图。
图16是例示2倍速模式时对并列数512的传输帧分配了编码前比特序列的比特的状态的图。
图17是例示2倍速模式时对并列数512的传输帧分配了编码前比特序列的比特的状态的图。
图18是示出实施方式1的纠错解码器的概略结构的功能框图。
图19是示出实施方式1的纠错解码器中的交织电路的概略结构的功能框图。
图20是示出实施方式1的纠错解码器中的交织电路的概略结构的功能框图。
图21是示出本发明的实施方式2的纠错编码器的概略结构的功能框图。
图22是示出实施方式2的纠错编码器中的交织电路的概略结构的功能框图。
图23是示出实施方式2的纠错编码器中的解交织电路的概略结构的功能框图。
图24是示出实施方式2的纠错解码器的概略结构的功能框图。
图25是示出实施方式2的纠错解码器中的交织电路的概略结构的功能框图。
图26是示出实施方式2的纠错解码器中的解交织电路的概略结构的功能框图。
图27是示出本发明的实施方式3的数字传输系统的概略结构的功能框图。
图28是示出OTUkV帧的结构例的图。
图29是示出OTUkV帧的其他结构例的图。
具体实施方式
下面，参照附图对本发明的各种实施方式进行详细说明。另外，附图整体中标注了相同标号的结构要素具有相同结构和相同功能。
实施方式1
图1是示出本发明的实施方式1的数字传输系统1(以下简称作“传输系统1”)的概略结构的功能框图。图1所示的传输系统1具有将从信息源2输入的信息信号IS转换成光信号等调制信号并送出到通信路径4的发送装置Tx、接收经由通信路径4输入的该调制信号的接收装置Rx。信息源2能够根据发送装置Tx中设定的传输速度，向纠错编码器10供给1个系统或2个系统的数字信号作为信息信号IS。如后所述，在本实施方式中，信息源2在其传输速度被设定成标准速度的情况下，供给1个系统的数字信号。另一方面，在其传输速度被设定成2倍速的情况下，信息源2将该1个系统的数字信号分割成2个系统的数字信号，并列供给到纠错编码器10。另外，也可以变更发送装置Tx的结构，以使信息源2成为发送装置Tx的结构要素。
发送装置Tx具有对输入的信息信号IS实施编码处理而生成编码信号CS的纠错编码器10、将该纠错编码器10的输出转换成发送用的调制信号并送出到通信路径4的发送电路、发送控制部14。发送电路由对编码信号CS实施发送信号点映射处理和数字信号处理而生成1个系统的数字发送信号的发送用信号处理电路11、将该数字发送信号转换成模拟发送信号的D/A转换器(DAC)12、根据该模拟发送信号生成调制信号并送出到通信路径4的调制器13构成。在传输系统1为光传输系统的情况下，调制器13例如能够根据多值QAM(Quadrature Amplitude Modulation：正交振幅调制)或QPSK(Quadrature Phase-ShiftKeying：正交相移键控)等多值调制方式，通过该模拟发送信号对光的强度或相位或它们双方进行调制，由此生成调制光，将该调制光送出到光纤等通信路径4。另外，多值调制方式只要能够确保期望的传输速度即可，不限于上述多值QAM和QPSK。
本实施方式的发送装置Tx具有以标准速度(例如100Gbit/s)发送信息信号IS的标准速模式、以及以标准速度的2倍的传输速度(例如200Gbit/s)发送信息信号IS的2倍速模式这2种动作模式。发送控制部14根据所设定的传输速度(标准速度或其2倍速)，以标准速模式和2倍速模式中的任意一方使发送装置Tx进行动作。如后所述，在发送装置Tx以标准速模式进行动作时，纠错编码器10从信息源2接收1个系统的信息序列，输出1个系统的码序列。另一方面，在发送装置Tx以2倍速模式进行动作时，纠错编码器10从信息源2接收2个系统的信息序列，输出2个系统的码序列。并且，发送控制部14能够向发送用信号处理电路11供给包含表示动作模式的信息的通信控制信息。发送用信号处理电路11对2个系统的发送码序列和通信控制信息进行复用，生成1个系统的数字发送信号。
另外，纠错编码器10和发送用信号处理电路11的硬件结构例如能够通过DSP(Digital Signal Processor：数字信号处理器)、ASIC(Application SpecificIntegrated Circuit：面向特定用途的集成电路)或FPGA(Field-Programmable GateArray：现场可编程门阵列)或它们的组合来实现。并且，发送用信号处理电路11、DAC12和调制器13只要具有公知的数字传输系统中通常使用的电路结构即可。
另一方面，接收装置Rx具有经由通信路径4接收从发送装置Tx送出的调制信号的接收电路、对该接收电路的输出序列实施纠错解码而输出估计信息信号ES的纠错解码器20、接收控制部24。该接收电路由对接收调制信号进行解调而输出模拟接收信号的解调器23、将该模拟接收信号转换成数字接收信号的A/D转换器(ADC)22、将该数字接收信号作为输入的接收用信号处理电路21构成。接收用信号处理电路21对数字接收信号实施数字信号处理、接收信号点解映射处理、复用分离和帧同步处理等信号处理而生成接收信号RS，将该接收信号RS输出到纠错解码器20。
接收控制部24按照发送装置Tx的动作模式(标准速模式或2倍速模式)，以标准速模式和2倍速模式中的任意一方使接收装置Rx进行动作。并且，接收用信号处理电路21能够从数字接收信号中分离出上述通信控制信息，将该通信控制信息供给到接收控制部24。接收控制部24能够根据该通信控制信息判别发送装置Tx的动作模式。如后所述，在发送装置Tx的动作模式为标准速模式时，发送用信号处理电路11将1个系统的接收值序列并列输出到纠错解码器20。纠错解码器20对该1个系统的接收值序列实施纠错解码，将1个系统的估计比特序列输出到接收者3。另一方面，在发送装置Tx的动作模式为2倍速模式时，发送用信号处理电路11将2个系统的接收值序列并列输出到纠错解码器20。纠错解码器20对该2个系统的接收值序列实施纠错解码，将2个系统的估计比特序列输出到接收者3。
另外，纠错解码器20和接收用信号处理电路21的硬件结构例如能够通过DSP、ASIC或FPGA或它们的组合来实现。并且，接收用信号处理电路21、ADC22和解调器23只要具有公知的数字传输系统中通常使用的电路结构即可。
接着，图2是示出纠错编码器10的概略结构的功能框图。如图2所示，纠错编码器10具备具有彼此相同的结构的输入接口电路(输入I/F电路)301、302、交织电路31、具有彼此相同的结构的编码运算电路321、322、解交织电路33、具有彼此相同的结构的输出接口电路(输出I/F电路)341、342。
在图2中，为了便于说明，示出2个系统的信息序列IS1、IS2被并列输入到纠错编码器10的2倍速模式时的状态。在标准速模式时，一个信息序列IS1被输入到纠错编码器10，但是，另一个信息序列IS2未被输入。并且，根据从发送控制部14供给的切换控制信号Sw1控制交织电路31，使得在标准速模式时执行第1交织处理，在2倍速模式时执行第2交织处理。还根据切换控制信号Sw1控制解交织电路33，使得在标准速模式时执行针对第1交织处理的逆转换即第1解交织处理，在2倍速模式时执行针对第2交织处理的逆转换即第2解交织处理。
首先，对标准速模式时的纠错编码器10的动作进行说明。输入接口电路301对输入的信息序列IS1执行例如输入定时调整处理、复用分离处理和解扰处理等输入接口处理，构成基于ITU-T建议G.709等标准的多个传输帧。这些传输帧的比特序列FS1被输出到交织电路31。传输帧的格式容后再述。这里，信息序列IS1作为基于SFI(Serdes FramerInterface)等接口标准的并行信号被输入到输入接口电路301，但是，取而代之，信息序列IS1也可以作为串行信号被输入到输入接口电路301。并且，比特序列FS1作为并行信号被供给到交织电路31。另外，所述输入接口处理的内容没有特别限定。
接着，交织电路31执行重新排列所输入的比特序列FS1的顺序的第1交织处理，将1个系统的多个编码前比特序列IL1输出到编码运算电路321。这里，各个编码前比特序列IL1的长度(序列长度)是与编码运算电路321的处理单位一致的固定比特长度。第1交织处理的详情容后再述。
图3是概略地示出交织电路31的结构例的框图。图3所示的交织电路31由包含SDRAM(Synchronous DRAM)等缓存的交织存储器40、对该交织存储器40的数据的写入动作和读出动作进行控制的存储器控制电路41构成。交织存储器40具有能够以规定的帧数存储所输入的比特序列FS1、FS2的容量。存储器控制电路41根据切换控制信号Sw1，在标准速模式时从交织存储器40中存储的比特序列中选择性地读出比特，由此输出1个系统的编码前比特序列IL1，在2倍速模式时，从交织存储器40中存储的比特序列中选择性地读出比特，由此输出2个系统的编码前比特序列IL1、IL2。另外，当前的动作模式是标准速模式，因此，比特序列FS2未被输入到交织存储器40，未从交织存储器40输出编码前比特序列IL2。
参照图2时，编码运算电路321对输入的编码前比特序列IL1执行纠错编码，在1个系统中输出包含码字比特的编码比特序列EC1。作为纠错编码方式，例如能够采用使用RS(Reed-Solomon)码、BCH(Bose-Chaudhuri-Hocquenghem)码、卷积码、卷积型涡轮码、块涡轮码(BTC：Block Turbo Code)或LDPC(Low-Density Parity-Check)码的编码方式。还能够使用级联码或乘积码。但是，在使用能够进行纠错能力较高的软判定解码的纠错码的情况下，特别优选使用LDPC码
接着，解交织电路33执行使从编码运算电路321输入的编码比特序列EC1的顺序返回第1交织处理前的原来顺序的第1解交织处理，输出1个系统的编码比特序列DI1。
图4是概略地示出解交织电路33的结构例的框图。图4所示的解交织电路33由包含SDRAM等缓存的解交织存储器42、对该解交织存储器42的数据的写入动作和读出动作进行控制的存储器控制电路43构成。解交织存储器42具有能够以规定的帧数存储所输入的编码比特序列EC1、EC2的容量。存储器控制电路43根据切换控制信号Sw1，在标准速模式时从解交织存储器42中存储的比特序列中选择性地读出比特，由此输出1个系统的编码比特序列DI1，在2倍速模式时从解交织存储器42中存储的比特序列中选择性地读出比特，由此输出2个系统的编码比特序列DI1、DI2。另外，当前的动作模式是标准速模式，因此，编码比特序列EC2未被输入到解交织存储器42，未从解交织存储器42输出编码比特序列DI2。
参照图2时，输出接口电路341对输入的编码比特序列DI1执行例如加扰处理、复用处理、输出定时调整处理等输出接口处理，生成1个系统的码序列CS1。该码序列CS1作为编码信号CS被输出到发送用信号处理电路11。这里，将码序列CS1作为基于SFI等接口标准的并行信号进行输出，但是，取而代之，也可以作为串行信号进行输出。另外，所述输出接口处理的内容没有特别限定。
在以上说明的标准速模式时的动作中，没有进行输入接口电路302的信号的输入输出、编码运算电路322的信号的输入输出以及输出接口电路342的信号的输入输出。由此，在标准速模式时，为了削减消耗电力，也可以停止输入接口电路302、编码运算电路322和输出接口电路342的动作。
接着，对2倍速模式时的纠错编码器10的动作进行说明。在2倍速模式时，输入接口电路302、编码运算电路322和输出接口电路342分别与输入接口电路301、编码运算电路321和输出接口电路341同样地进行动作。
输入接口电路301、302对并列输入的2个系统的信息序列IS1、IS2分别执行输入接口处理，分别构成基于ITU-T建议G.709等标准的2个系统的传输帧。这些传输帧的比特序列FS1、FS2被输出到交织电路31。
交织电路31执行重新排列并列输入的比特序列FS1、FS2的顺序的第2交织处理，将2个系统的编码前比特序列IL1、IL2分别并列输出到编码运算电路321、322。第2交织处理的详情容后再述。
接着，编码运算电路321、322对输入的2个系统的编码前比特序列IL1、IL2分别执行纠错编码，在2个系统中并列输出包含码字比特的编码比特序列EC1、EC2。
接着，解交织电路33执行使输入的2个系统的编码比特序列EC1、EC2的顺序返回第2交织处理前的原来顺序的第2解交织处理，将2个系统的编码比特序列DI1、DI2分别并列输出到输出接口电路341、342。然后，输出接口电路341、342对输入的编码比特序列DI1、DI2分别执行输出接口处理，生成2个系统的码序列CS1、CS2。这些码序列CS1、CS2作为编码信号CS被输出到发送用信号处理电路11。
在以上说明的2倍速模式时，纠错编码器10并列执行2个系统的信息序列IS1、IS2的编码处理，因此，与标准速模式时的情况相比，能够以2倍的速度执行编码处理。下面，将针对一个信息序列IS1的比特序列FS1、编码前比特序列IL1、编码比特序列EC1、DI1和码序列CS1的系统称作“系统A”，将针对另一个信息序列IS2的比特序列FS2、编码前比特序列IL2、编码比特序列EC2、DI2和码序列CS2的系统称作“系统B”。
另外，在2倍速模式时，交织电路31可以通过第2交织处理将系统A的比特序列FS1的比特的一部分分配给系统B的编码前比特序列IL2，相反，也可以将系统B的比特序列FS2的比特的一部分分配给系统A的编码前比特序列IL1。因此，系统A中的比特序列FS1的比特和交织后的编码前比特序列IL1的比特不需要必须相互一一对应。同样，系统B中的比特序列FS2的比特和交织后的编码前比特序列IL2的比特也不需要必须相互一一对应。
并且，纠错编码器10的电路要素301、302、31、321、322、33、341、342可以构成为以流水线方式交接数据。或者，这些电路要素301、302、31、321、322、33、341、342也可以分别构成为从前级或后级的电路要素访问可参照的作业用存储区域而进行数据的交接。进而，还可以根据SFI等规定的接口标准连接这些电路要素301、302、31、321、322、33、341、342的任意电路要素之间。
接着，对由输入接口电路301、302生成的传输帧的具体例进行说明。
本实施方式的传输帧具有与基于ITU-T建议G.709的OTUk帧等效的构造。图5的(A)、(B)是概略地示出OTUk帧5的格式的图，图6的(A)～(C)是示出本实施方式中使用的传输帧#0、#1、#2、#3的结构例的图。
如图5的(A)所示，OTUk帧5具有4行×(Ca×16)列的帧尺寸，各列收容每1行1字节(8比特)的信息。并且，OTUk帧5由收容控制信息的OH(开销)区域5a、收容表示客户端信号的信息序列的有效载荷区域5b、收容纠错码的校验序列的校验序列区域5c构成。OH区域5a和有效载荷区域5b的合计尺寸为4行×(Ci×16)列。在Ca＝255、Ci＝239的情况下，OTUk帧5的尺寸为4行×4080列，OH区域5a和有效载荷区域5b的合计尺寸为4行×3824列。如图5的(B)的箭头所示，OTUk帧5的比特的传输顺序(即比特序列的顺序)被规定成沿着列方向从左端到右端，沿着行方向从上端到下端，并且从最上位比特(MSB)到最下位比特(LSB)。另外，列方向意味着列排列的方向，行方向意味着行排列的方向。
图6的(A)所示的4个传输帧#0～#3相当于一个OTUk帧5。4个传输帧#0～#3全部具有相同的帧构造。如图6的(A)、(B)所示，各传输帧具有128行×Ca列的尺寸，各列收容每1行1比特的信息。这种传输帧#0～#3的行方向尺寸n(＝128)被称作“并列数”。OTUk帧5的OH区域5a中应该收容的控制信息被分成由传输帧#0～#3的第0列构成的4个OH区域Fa进行收容。OTUk帧5的有效载荷区域5b中应该收容的信息信号被分成由传输帧#0～#3的第1～第(Ci-1)列构成的4个信息序列区域Fb进行收容。而且，OTUk帧5的校验序列区域5c中应该收容的校验序列被分成由传输帧#0～#3的第Ci～第(Ca-1)列构成的4个校验序列区域Fc进行收容。
并且，如图6的(C)的箭头所示，传输帧#0～#3的比特的传输顺序被确定成按照传输帧#0、#1、#2、#3的顺序，按照各区域沿着行方向从上端到下端，沿着列方向从左端到右端。该比特的传输顺序对应于OTUk帧5的比特的传输顺序。
另外，各传输帧被划分成OH区域Fa、信息序列区域Fb和校验序列区域Fc，但是，本发明不限于该划分。只要基于OTUk帧5的逻辑构造，则各传输帧的划分可以是任何划分。例如，可以采用具有OH区域、信息序列区域、OH区域和校验序列区域按照该顺序呈条纹图案排列的构造的传输帧。并且，本实施方式还能够应用于对OTUk帧5的帧尺寸进行扩张(使Ca大于255)后的OTUkV帧。OTUkV帧的构造容后再述。
并且，在图6的(B)的例子中，各传输帧的并列数n为128，但是，只要是与OTUk帧5的逻辑构造匹配的值即可，可以设定成任何值。
接着，对标准速模式时的第1交织处理的例子进行说明。图7是示出标准速模式时传输的传输帧#0、#1、#2、#3、…的图。在图7的例子中，示出传输帧#0、#1、#2、#3、…按照该顺序连续传输的状况。
交织电路31能够容易地将交织单位从传输帧的1个单位Q1和4个单位Q2中的一方切换成另一方。例如，能够构成交织电路31和解交织电路33，使得通过切换控制信号Sw1切换交织单位和解交织单位。
标准速模式时的交织电路31按照每个交织单位，着眼于在系统A的传输帧#0、#1、…中以C列间隔(C为2的倍数)排列的多列，从该多列中分别以R行间隔(R为正整数)依次选择比特，由此生成系统A的编码前比特序列IL1。下面，参照图8对C＝4和R＝8时的第1交织处理的例子进行说明。图8是例示对交织存储器40中暂时存储的传输帧分配了构成1个系统的32个编码前比特序列#A0、#A1、…、#A31的比特的状态的图。通过这32个编码前比特序列#A0、#A1、…、#A31构成1个系统的编码前比特序列IL1。在图8的例子中，对被分配第x(x为0～31中的任意整数)编码前比特序列#Ax的第w比特的位置赋予标签“#Ax-bw”。第0编码前比特序列#A0的分配位置用黑框进行强调显示。在交织电路31中，存储器控制电路41根据图8所示的分配，从交织存储器40依次读出编码前比特序列#A0、#A1、…、#A31，由此进行第1交织处理。
如图8所示，第0～第7编码前比特序列#A0、#A1、…、#A7的第0比特#A0-b0、#A1-b0、…、#A7-b0被分配给第0列的第127行～第120行的位置，第8～第15编码前比特序列#A8、#A9、…、#A15的第0比特#A8-b0、#A9-b0、…、#A15-b0被分配给第1列的第127行～第120行的位置，第16～第23编码前比特序列#A16、#A17、…、#A23的第0比特#A16-b0、#A17-b0、…、#A23-b0被分配给第2列的第127行～第120行的位置，第24～第31编码前比特序列#A24、#A25、…、#A31的第0比特#A24-b0、#A25-b0、…、#A31-b0被分配给第3列的第127行～第120行的位置。
并且，各编码前比特序列的第1比特以后的比特将第0比特的分配位置作为始点，被分配给在以C(＝4)列间隔排列的列中分别以R(＝8)行间隔选择出的位置。例如，第0～第7编码前比特序列#A0～#A7的比特被分配给在交织前的传输帧中以4列间隔排列的第0、第4、第8、…列，第8～第15编码前比特序列#A8～#A15的比特被分配给以4列间隔排列的第1、第5、第9、…列，第16～第23编码前比特序列#A16～#A23的比特被分配给以4列间隔排列的第2、第6、第9、…列，第24～第31编码前比特序列#A24～#A31的比特被分配给以4列间隔排列的第3、第7、第10、…列。
交织电路31将上述32个编码前比特序列#A0、#A1、…、#A31依次输出到编码运算电路321。例如，交织电路31进行输出第0编码前比特序列#A0-b0、#A0-b1、…、#A0-by(y为正整数)，接着输出第1编码前比特序列#A1-b0、#A1-b1、…、#A1-by，进而输出第2编码前比特序列#A2-b0、#A2-b1、…、#A2-by这样的处理。
接着，对2倍速模式时的第2交织处理的例子进行说明。图9的(A)、(B)是示出2倍速模式时传输的传输帧#0、#1、#2、#3、…的图。在图9的(A)、(B)的例子中，传输帧#0、#1、#2、#3、…被分成2个系统的传输帧进行传输。通过系统A，图9的(A)所示的传输帧#0、#1、#0、#1、…按照该顺序进行传输，通过系统B，图9的(B)所示的传输帧#2、#3、#2、#3、…按照该顺序进行传输。
交织电路31针对系统A，能够容易地将交织单位从传输帧的1个单位S1和2个单位S2中的一方切换成另一方。针对系统B，交织电路31也能够容易地将交织单位从传输帧的1个单位R1和2个单位R2中的一方切换成另一方。例如，能够构成交织电路31和解交织电路33，使得通过切换控制信号Sw1切换交织单位和解交织单位。
2倍速模式时的交织电路31按照每个交织单位，着眼于在系统A的传输帧#0、#1、…中以C/2列间隔排列的多列，从该多列中分别以R行间隔(R为正整数)依次选择比特，由此生成编码前比特序列IL1。并且，交织电路31按照每个交织单位，着眼于在系统B的传输帧#2、#3、…中以C/2列间隔排列的多列，从该多列中分别以R行间隔(R为正整数)依次选择比特，由此生成编码前比特序列IL2。
图10是例示对交织前的传输帧分配了构成系统A的16个编码前比特序列#A0、#A1、…、#A15的比特的状态的图，图11是例示对交织前的传输帧分配了构成系统B的16个编码前比特序列#B0、#B1、…、#B15的比特的状态的图。在图10的例子中，对被分配第x编码前比特序列#Ax(x为0～15中的任意整数)的第w比特的位置赋予标签“#Ax-bw”。第0编码前比特序列#A0的分配位置用黑框进行强调显示。同样，在图11的例子中，对被分配第z编码前比特序列#Bz(z为0～15中的任意整数)的第v比特的位置赋予标签“#Bz-bv”。第0编码前比特序列#B0的分配位置用黑框进行强调显示。
针对系统A，如图10所示，第0～第7编码前比特序列#A0、#A1、…、#A7的第0比特#A0-b0、#A1-b0、…、#A7-b0被分配给第0列的第127行～第120行的位置，第8～第15编码前比特序列#A8、#A9、…、#A15的第0比特#A8-b0、#A9-b0、…、#A15-b0被分配给第1列的第127行～第120行的位置。并且，各编码前比特序列的第1比特以后的比特将第0比特的分配位置作为始点，被分配给在以C(＝2)列间隔排列的列中分别以R(＝8)行间隔选择出的位置。例如，第0～第7编码前比特序列#A0～#A7的比特被分配给在交织前的传输帧中以2列间隔排列的第0、第2、第4、…列，第8～第15编码前比特序列#A8～#A15的比特被分配给以2列间隔排列的第1、第3、第5、…列。并且，如图10所示，第x编码前比特序列#Ax由被分配该编码前比特序列#Ax的各列中的以8行间隔选择出的比特构成。各列中的8行间隔这样的比特的选择间隔与上述标准速模式时的各列中的比特的选择间隔相同。在2帧的交织单位S2或1帧的交织单位S1内反复进行这种比特的分配。
另一方面，针对系统B，如图11所示，第0～第7编码前比特序列#B0、#B1、…、#B7的第0比特#B0-b0、#B1-b0、…、#B7-b0被分配给第0列的第127行～第120行的位置，第8～第15编码前比特序列#B8、#B9、…、#B15的第0比特#B8-b0、#B9-b0、…、#B15-b0被分配给第1列的第127行～第120行的位置。并且，各编码前比特序列的第1比特以后的比特将第0比特的分配位置作为始点，被分配给在以C(＝2)列间隔排列的列中分别以R(＝8)行间隔选择出的位置。例如，第0～第7编码前比特序列#B0～#B7的比特被分配给在交织前的传输帧中以2列间隔排列的第0、第2、第4、…列，第8～第15编码前比特序列#B8～#B15的比特被分配给以2列间隔排列的第1、第3、第5、…列。并且，如图11所示，第z编码前比特序列#Bz由被分配该编码前比特序列#Bz的各列中的以8行间隔选择出的比特构成。各列中的8行间隔这样的比特的选择间隔与上述标准速模式时的各列中的比特的选择间隔相同。在2帧的交织单位R2或1帧的交织单位R1内反复进行这种比特的分配。
交织电路31将上述16个编码前比特序列#A0、#A1、…、#A31和上述16个编码前比特序列#B0、#B1、…、#B31依次并列输出到编码运算电路321。
如以上说明的那样，标准速模式时的交织电路31根据在系统A的传输帧中以C列间隔排列的多列比特，生成1个系统的编码前比特序列。另一方面，2倍速模式时的交织电路31根据在系统A、B各自的传输帧中以将该C列间隔压缩成1/2后的间隔即C/2列间隔排列的多列比特，生成系统A、B的编码前比特序列。并且，在标准速模式时生成的编码前比特序列的总数(＝32)与在2倍速模式时生成的编码前比特序列的总数(＝16+16)相同。使用图3所示的交织存储器40和存储器控制电路41执行这种交织，这些交织存储器40和存储器控制电路41在系统A、B中共通地使用。由此，能够使交织所需要的存储器整体的存储容量较小。在上述例子中，标准速模式时的交织单位为最大4帧(图7)，2倍速模式时的交织单位也为最大4帧(图9的(A)、(B))。
另外，在图8、图10和图11的例子中，交织单位的行数即并列数n为128行，但是，本发明不限于该128行。例如，在并列数n为512行的情况下，也能够构成纠错编码器10和纠错解码器20以执行交织和解交织。下面，对并列数n为512行时的交织处理的例子进行说明。
图12是示出在标准速模式时传输构成系统A的并列数512的传输帧#0q、#1q、#2q、#3q、#0q、#1q、…的状况的图。4个传输帧#0q、#1q、#2q、#3q相当于图5的(A)的一个OTUk帧。图13的(A)、(B)是示出各传输帧#kq(k为1～4中的任意整数)的结构例的图。如图13的(A)所示，各传输帧#kq具有512行×Ca/4列的尺寸，各列收容每1行1比特的信息。OTUk帧5的OH区域5a中应该收容的控制信息被分成传输帧#0q～#3q中的第0列的第384行～第511行的区域Qa进行收容。并且，OTUk帧5的有效载荷区域5b中应该收容的信息信号被分成传输帧#0q～#3q的信息序列区域Qb进行收容，OTUk帧5的校验序列区域5c中应该收容的校验序列被分成传输帧#0q～#3q的校验序列区域Qc进行收容。如图13的(C)的箭头所示，与图6的(C)所示的情况同样地，传输帧的比特的传输顺序被确定成沿着行方向从上端到下端，沿着列方向从左端到右端。
图14是例示对交织存储器40中暂时存储的传输帧#0q、#1q、#2q、#3q、…分配了构成系统A的128个编码前比特序列#A0、#A1、…、#A127的比特的状态的图。交织单位被设定成1个和4个传输帧中的任意一方。并且，交织单位以128行单位划分成4个区域，按照各划分区域分配编码前比特序列的比特。即，对由第511～384行构成的第1划分区域分配32个编码前比特序列#A0、#A1、…、#A31，对由第383～256行构成的第2划分区域分配32个编码前比特序列#A32、#A33、…、#A63，对由第255～128行构成的第3划分区域分配32个编码前比特序列#A64、#A65、…、#A95，对由第127～0行构成的第4划分区域分配32个编码前比特序列#A96、#A97、…、#A127。在图14中，特别地，编码前比特序列#A0、#A32、#A64、#A96的分配位置用黑框进行强调显示。如图14所示，针对各划分区域的比特的分配方法与图8所示的分配方法相同。
接着，图15的(A)是示出在2倍速模式时传输构成系统A的并列数512的传输帧#0q、#1q、#0q、…的状况的图，图15的(B)是示出在2倍速模式时传输构成系统B的并列数512的传输帧#2q、#3q、#2q、…的状况的图。图16是例示对交织存储器40中暂时存储的传输帧#0q、#1q、#0q、…分配了构成系统A的64个编码前比特序列#A0、#A1、…、#A63的比特的状态的图。交织单位被设定成1个和2个传输帧中的任意一方。并且，与标准速模式时的情况同样，2倍速模式时的交织单位以128行单位划分成4个区域，按照各划分区域分配编码前比特序列的比特。如图16所示，针对各划分区域的比特的分配方法与图10所示的分配方法相同。
另一方面，图17是例示对交织存储器40中暂时存储的传输帧#2q、#3q、#2q、…分配了构成系统B的64个编码前比特序列#B0、#B1、…、#B63的比特的状态的图。交织单位被设定成1个和2个传输帧中的任意一方。并且，与标准速模式时的情况同样，2倍速模式时的交织单位以128行单位划分成4个区域，按照各划分区域分配编码前比特序列的比特。如图17所示，针对各划分区域的比特的分配方法与图11所示的分配方法相同。
如以上说明的那样，在并列数512的情况下，在标准速模式时，也根据在系统A的传输帧中以C列间隔排列的多列比特，生成1个系统的编码前比特序列。另一方面，在2倍速模式时，根据在系统A、B各自的传输帧中以将该C列间隔压缩成1/2后的间隔即C/2列间隔排列的多列比特，生成系统A、B的编码前比特序列。并且，在标准速模式时生成的编码前比特序列的总数(＝128)与在2倍速模式时生成的编码前比特序列的总数(＝64+64)相同。图3所示的交织存储器40和存储器控制电路41在系统A、B中共通地使用，因此，能够使交织所需要的存储器整体的存储容量较小。
接着，对图1所示的纠错解码器20进行详细说明。
图18是示出实施方式1的纠错解码器20的概略结构的功能框图。如图18所示，纠错解码器20具备具有彼此相同的结构的输入接口电路(输入I/F电路)501、502、交织电路51、具有彼此相同的结构的解码运算电路521、522、解交织电路53、具有彼此相同的结构的输出接口电路(输出I/F电路)541、542。
在图18中，为了便于说明，示出2个系统的接收序列RS1、RS2被并列输入到纠错解码器20的2倍速模式时的状态。在标准速模式时，一个接收序列RS1被输入到纠错解码器20，但是，另一个接收序列RS2未被输入。并且，交织电路51根据从接收控制部24供给的切换控制信号Sw2进行控制，使得在标准速模式时执行第1交织处理，在2倍速模式时执行第2交织处理。该第1交织处理和第2交织处理与发送装置Tx中的纠错编码器10进行的第1交织处理和第2交织处理实质上相同。解交织电路53也根据切换控制信号Sw2进行控制，使得在标准速模式时执行针对第1交织处理的逆转换即第1解交织处理，在2倍速模式时执行针对第2交织处理的逆转换即第2解交织处理。
首先，对标准速模式时的纠错解码器20的动作进行说明。输入接口电路501对输入的接收序列RS1执行例如输入定时调整处理、复用分离处理、解扰处理和软输入值计算处理等输入接口处理，构成与上述系统A的传输帧对应的接收帧。这些接收帧的接收值序列RF1被输出到交织电路51。这里，接收序列RS1作为基于SFI等接口标准的并行信号被输入到输入接口电路501，但是，取而代之，也可以作为串行信号被输入到输入接口电路501。另外，所述输入接口处理的内容没有特别限定。
另外，在由图1所示的ADC22和接收用信号处理电路21处理的量化接收序列被量化成每1个发送符号q比特的情况下，在q＝1时进行硬判定解码，在q>1时进行软判定解码。本实施方式能够应对硬判定解码和软判定解码中的任何解码。另外，在软判定解码的情况下，纠错解码器20中的交织和运算处理基本上按照量化单位的q比特统一进行处理。并且，在软输入值计算处理中，将每1个发送符号q比特的量化接收序列转换成每1个发送符号Q比特的软输入值序列。该转换成为在选择了适合于软判定解码的码，例如卷积码、卷积型涡轮码、块涡轮码或LDPC码等的情况下所需要的处理。在进行硬判定解码的情况下不需要该处理。并且，在能够将每1个发送符号q比特的量化接收序列直接视为软输入值序列进行处理的情况下，同样不需要该处理。
参照图18时，交织电路51执行重新排列所输入的接收值序列RF1顺序的第1交织处理，将1个系统的接收值序列RI1输出到解码运算电路521。图19是概略地示出交织电路51的结构例的框图。图19所示的交织电路51由包含SDRAM等缓存的交织存储器60、对该交织存储器60的数据的写入动作和读出动作进行控制的存储器控制电路61构成。交织存储器60具有能够以规定的帧数存储所输入的接收值序列RF1、RF2的容量。存储器控制电路61根据切换控制信号Sw2，在标准速模式时从交织存储器60中存储的接收值序列选择性地读出接收值，由此输出1个系统的接收值序列RI1，在2倍速模式时从交织存储器60中存储的接收值序列选择性地读出接收值，由此输出2个系统的接收值序列RI1、RI2。另外，当前的动作模式是标准速模式，因此，接收值序列RF2未被输入到交织存储器60，未从交织存储器60输出接收值序列RI2。
参照图18时，解码运算电路521对输入的接收值序列RI1执行纠错解码，在1个系统中输出包含估计字比特的估计比特序列DC1。
接着，解交织电路53执行使从解码运算电路521输入的估计比特序列DC1的顺序返回第1交织处理前的原来顺序的第1解交织处理，输出1个系统的估计比特序列RD1。图20是概略地示出解交织电路53的结构例的框图。图20所示的解交织电路53由包含SDRAM等缓存的解交织存储器62、对该解交织存储器62的数据的写入动作和读出动作进行控制的存储器控制电路63构成。解交织存储器62具有能够以规定的帧数存储所输入的估计比特序列DC1、DC2的容量。存储器控制电路63根据切换控制信号Sw2，在标准速模式时从解交织存储器62中存储的估计比特序列选择性地读出比特，由此输出1个系统的估计比特序列RD1，在2倍速模式时从解交织存储器62中存储的估计比特序列选择性地读出比特，由此输出2个系统的估计比特序列RD1、RD2。另外，当前的动作模式是标准速模式，因此，估计比特序列DC2未被输入到解交织存储器62，未从解交织存储器62输出估计比特序列RD2。
参照图12时，输出接口电路541对输入的估计比特序列RD1执行例如加扰处理、复用处理、输出定时调整处理等输出接口处理，生成1个系统的估计信息序列ES1。将该估计信息序列ES1作为估计信息信号ES输出到接收者3。这里，将估计信息序列ES1作为基于SFI等接口标准的并行信号进行输出，但是，取而代之，也可以作为串行信号进行输出。另外，所述输出接口处理的内容没有特别限定。
在以上说明的标准速模式时的动作中，没有进行输入接口电路502的信号的输入输出、解码运算电路522的信号的输入输出以及输出接口电路542的信号的输入输出。由此，在标准速模式时，为了削减消耗电力，也可以停止输入接口电路502、解码运算电路522和输出接口电路542的动作。
接着，对2倍速模式时的纠错解码器20的动作进行说明。在2倍速模式时，输入接口电路502、解码运算电路522和输出接口电路542分别与输入接口电路501、解码运算电路521和输出接口电路541同样地进行动作。
输入接口电路501对接收序列RS1执行输入接口处理，输出接收帧，构成与上述系统A的传输帧对应的接收帧。输入接口电路502对接收序列RS2执行输入接口处理，输出接收帧，构成与上述系统B的传输帧对应的接收帧。这些接收帧的接收值序列RF1、RF2被输出到交织电路51。
交织电路51执行重新排列并列输入的接收值序列RF1、RF1顺序的第2交织处理，将2个系统的接收值序列RI1、RI2分别并列输出到解码运算电路521、522。
接着，解码运算电路521、522对输入的2个系统的接收值序列RI1、RI2分别执行纠错解码，在2个系统中并列输出包含估计字比特的估计比特序列DC1、DC2。
接着，解交织电路53执行使输入的2个系统的估计比特序列DC1、DC2的顺序返回第2交织处理前的原来顺序的第2解交织处理，将2个系统的估计比特序列RD1、RD2分别并列输出到输出接口电路541、542。然后，输出接口电路541、542对输入的估计比特序列RD1、RD2分别执行输出接口处理，生成2个系统的估计信息序列ES1、ES2。将这些估计信息序列ES1、ES2作为估计信息信号ES输出到接收者3。
另外，纠错解码器20的电路要素501、502、51、521、522、53、541、542可以构成为以流水线方式交接数据。或者，这些电路要素501、502、51、521、522、53、541、542也可以分别构成为从前级或后级的电路要素访问可参照的作业用存储区域而进行数据的交接。进而，还可以根据SFI等规定的接口标准连接这些电路要素501、502、51、521、522、53、541、542的任意电路要素之间。
如以上说明的那样，根据实施方式1，不用对纠错编码器10内的全部电路进行2并列化，就能够在标准速模式时和2倍速模式时共通地使用纠错编码器10的交织电路31和解交织电路33。因此，可提供能够在抑制电路规模增大的同时切换处理速度的纠错编码器10和发送装置Tx。并且，在与该纠错编码器10对应的纠错解码器20中，也不用对全部电路进行2并列化，就能够在标准速模式时和2倍速模式时共通地使用纠错解码器20的交织电路51和解交织电路53。因此，可提供能够在抑制电路规模增大的同时切换处理速度的纠错解码器20和接收装置Rx。
实施方式2
图21是示出本发明的实施方式2的纠错编码器10N的概略结构的功能框图。除了代替图1的纠错编码器10而具有图21的纠错编码器10N这一点以外，本实施方式的发送装置的结构与实施方式1的发送装置Tx的结构相同。
如图21所示，纠错编码器10N具备具有彼此相同的结构的输入接口电路(输入I/F电路)301、…、30N、交织电路31N、具有彼此相同的结构的编码运算电路321、…、32N、解交织电路33N、具有彼此相同的结构的输出接口电路(输出I/F电路)341、…、34N。N为3以上的整数。
除了能够代替2个系统而对N个系统的输入序列实施交织这一点以外，交织电路31N具有基本上与上述实施方式1的交织电路31相同的结构。图22是示出交织电路31N的结构例的功能框图。如图22所示，该交织电路31N由包含SDRAM等缓存的交织存储器40N、对该交织存储器40N的数据的写入动作和读出动作进行控制的存储器控制电路41N构成。
本实施方式的发送装置具有以标准速度(例如100Gbit/s)发送信息信号IS的标准速模式、以及以标准速度的N倍的传输速度(例如N×100Gbit/s)发送信息信号IS的N倍速模式这样的动作模式。本实施方式的发送控制部根据所设定的传输速度(标准速度或其N倍速)，以标准速模式和N倍速模式中的任意一方使发送装置进行动作。在发送装置以标准速模式进行动作时，纠错编码器10N从信息源接收1个系统的信息序列，输出1个系统的码序列。另一方面，在发送装置以N倍速模式进行动作时，纠错编码器10N从信息源接收N个系统的信息序列，输出N个系统的码序列。
在图21中，为了便于说明，示出N个系统的信息序列IS1、…、ISN被并列输入到纠错编码器10N的N倍速模式时的状态。在标准速模式时，仅信息序列IS1被输入到纠错编码器10N，但是，另一个信息序列未被输入。标准速模式时的交织电路31N根据切换控制信号Sw1执行第1交织处理。即，交织电路31N与上述实施方式1的交织电路31同样，按照每个交织单位，着眼于在1个系统的传输帧中以C列间隔(C为N的倍数)排列的多列比特，从该多列比特中分别以R行间隔(R为正整数)依次选择比特，由此生成1个系统的编码前比特序列IL1。
另一方面，N倍速模式时的交织电路31N根据切换控制信号Sw1执行第2交织处理。即，交织电路31N针对N个系统，分别按照每个交织单位，着眼于以将标准速模式时的C列间隔压缩成1/N后的间隔即C/N列间隔排列的多列比特，从该多列比特中分别以R行间隔依次选择比特，由此生成N个系统的编码前比特序列IL1、…、ILN。与实施方式1的情况同样，在标准速模式时生成的编码前比特序列的总数与在N倍速模式时生成的编码前比特序列的总数相同。
除了能够代替2个系统而对N个系统的输入序列实施解交织这一点以外，解交织电路33N具有基本上与上述解交织电路33相同的结构。即，解交织电路33N构成为根据切换控制信号Sw1，在标准速模式时执行针对第1交织处理的逆转换即第1解交织处理，在N倍速模式时执行针对第2交织处理的逆转换即第2解交织处理。图23是示出解交织电路33N的结构例的功能框图。如图23所示，该解交织电路33N由包含SDRAM等缓存的交织存储器42N、对该交织存储器42N的数据的写入动作和读出动作进行控制的存储器控制电路43N构成。
另一方面，图24是示出本发明的实施方式2的纠错解码器20N的概略结构的功能框图。除了代替图1的纠错解码器20而具有图24的纠错解码器20N这一点以外，本实施方式的接收装置的结构与实施方式1的接收装置Rx的结构相同。
如图24所示，纠错解码器20N具备具有彼此相同的结构的输入接口电路(输入I/F电路)501、…、50N、交织电路51N、具有彼此相同的结构的编码运算电路521、…、52N、解交织电路53N、具有彼此相同的结构的输出接口电路(输出I/F电路)541、…、54N。
除了能够对N个系统的输入序列实施交织这一点以外，交织电路51N具有基本上与上述交织电路51相同的结构。即，交织电路51N构成为根据切换控制信号Sw2，在标准速模式时执行第1交织处理，在N倍速模式时执行第2交织处理。图25是示出交织电路51N的结构例的功能框图。如图25所示，该交织电路51N由包含SDRAM等缓存的交织存储器60N、对该交织存储器60N的数据的写入动作和读出动作进行控制的存储器控制电路61N构成。
并且，除了能够对N个系统的输入序列实施解交织这一点以外，解交织电路53N具有基本上与上述解交织电路53相同的结构。即，解交织电路53N构成为根据切换控制信号Sw2，在标准速模式时执行第1解交织处理，在N倍速模式时执行第2解交织处理。图26是示出解交织电路53N的结构例的功能框图。如图26所示，该解交织电路53N由包含SDRAM等缓存的交织存储器62N、对该交织存储器62N的数据的写入动作和读出动作进行控制的存储器控制电路63N构成。
如以上说明的那样，在实施方式2中，在标准速模式时，能够在各系统中以标准速度(＝sGbit/s)进行数据传输，另一方面，在N倍速模式时，能够以标准速度的N倍(＝s×NGbit/s)进行数据传输。交织存储器40N的容量为至少与N帧以上相当的容量，构成为对N个系统各自的1帧以上同时进行交织即可。该情况下，与实施方式1同样，不用对纠错编码器10N内的全部电路进行N并列化，就能够在标准速模式时和N倍速模式时共通地使用纠错编码器10N的交织电路31N和解交织电路33N。因此，可提供能够在抑制电路规模增大的同时切换处理速度的纠错编码器10N和发送装置。并且，在与该纠错编码器10N对应的纠错解码器20N中，也不用对全部电路进行N并列化，就能够在标准速模式时和N倍速模式时共通地使用纠错解码器20N的交织电路51N和解交织电路53N。因此，可提供能够在抑制电路规模增大的同时切换处理速度的纠错解码器20N和接收装置。
实施方式3
图27是示出本发明的实施方式3的数字传输系统1E(以下简称作“传输系统1E”)的概略结构的功能框图。该传输系统1E具有发送装置Txe和接收装置Rxe。除了外编码器10A和内编码器10B以外，发送装置Txe的结构与上述实施方式1的发送装置Tx的结构相同。并且，除了外解码器20A和内解码器20B以外，接收装置Rxe的结构与上述实施方式1的接收装置Rx的结构相同。
外编码器10A和内编码器10B中的一方或双方具有与上述实施方式1的纠错编码器10或上述实施方式2的纠错编码器10N相同的结构。并且，外解码器20A和内解码器20B中的一方或双方具有与上述实施方式1的纠错解码器20或上述实施方式2的纠错解码器20N相同的结构。
因此，在本实施方式中，能够构成为对纠错编码进行双重连接或三重以上的连接。图28是示出ITU-T建议G.709中记载的OUTkV帧5V的构造的图。OUTkV帧5V具有外码的校验序列区域5c和内码的校验序列区域5d。并且，图29是示出其他OUTkV帧5K的构造的图。OUTkV帧5K具有外码的校验序列区域5ca、5cb和内码的校验序列区域5d。在本实施方式中，能够构成这种OUTkV帧5V、5K并进行传输。
以上参照附图叙述了本发明的各种实施方式，但是，这些实施方式只是本发明的例示，也可以采用这些实施方式以外的各种方式。例如，在上述实施方式1中，假设解交织电路33使输入比特序列的顺序完全返回第1交织处理前或第2交织处理前的原来顺序，但是，有时不需要必须完全返回原来顺序。例如，在输入到解交织电路33的编码比特序列EC1、EC2的比特的一部分排列与构成传输帧的码序列CS1、CS2的比特的一部分排列相同的情况下，针对这一部分排列，也可以变更纠错编码器10的结构以不执行解交织。并且，在交织前的比特序列FS1、FS2的帧构造和解交织后的编码比特序列DI1、DI2的帧构造相互不同的情况下，也不需要使针对解交织电路33的输入比特序列的顺序完全返回原来顺序。
另外，上述实施方式不受具体例所示的参数制约，只要是适当应用纠错编码的方法、帧格式的长度、输入输出并列数和传输速度等的组合即可，当然能够进行适当组合。
另外，能够在本发明的范围内进行上述实施方式1～3的自由组合、各实施方式的任意结构要素的变形或各实施方式的任意结构要素的省略。
产业上的可利用性
本发明的编码装置、解码装置、发送装置和接收装置能够应用于对数字数据的比特错误进行纠正的系统，例如能够应用于光传输系统等数字通信系统、信息记录系统和计算机系统。并且，本发明的编码装置、解码装置、发送装置和接收装置不限于应用于光传输系统，还能够应用于加入者系统有线通信、移动无线通信、卫星通信等的各种传输系统。
标号说明
1、1E：数字传输系统；Tx、Txe：发送装置；Rx、Rxe：接收装置；2：信息源；3：接收者；4：通信路径；5：OTUk帧；10、10N：纠错编码器；11：发送用信号处理电路；12：D/A转换器(DAC)；13：调制器；14：发送控制部；20、20N：纠错解码器；21：接收用信号处理电路；22：A/D转换器(ADC)；23：解调器；24：接收控制部；301～30N：输入接口电路(输入I/F电路)；31、31N：交织电路；321～32N：编码运算电路；33、33N：解交织电路；341～34N：输出接口电路(输出I/F电路)；40、40N：交织存储器；41、41N：存储器控制电路；42、42N：解交织存储器；43、43N：存储器控制电路；501～50N：输入接口电路(输入I/F电路)；51、51N：交织电路；521～52N：解码运算电路；53、53N：解交织电路；541～54N：输出接口电路(输出I/F电路)；60、60N：交织存储器；61、61N：存储器控制电路；62、62N：解交织存储器；63、63N：存储器控制电路。

Claims (18)

1.一种编码装置，其以标准速模式和K倍速模式中的任意一方进行动作，对分别具有行方向和列方向的比特排列格式的多个传输帧实施纠错编码，其特征在于，所述编码装置具有：
交织电路，其在所述标准速模式时在1个系统中输入所述多个传输帧时，执行重新排列所述1个系统的传输帧的比特序列顺序的第1交织处理，输出1个系统的编码前比特序列，在所述K倍速模式时将所述多个传输帧分成K个系统的传输帧进行输入时，执行重新排列所述K个系统的传输帧的比特序列顺序的第2交织处理，并列输出K个系统的编码前比特序列；
编码运算电路组，其对所述1个系统的编码前比特序列和所述K个系统的编码前比特序列中的任意一方进行纠错编码；以及
解交织电路，其对所述编码运算电路组的输出序列进行解交织处理，
所述交织电路在所述标准速模式时，根据在所述1个系统的传输帧中以C列间隔排列的多列比特生成该1个系统的编码前比特序列，在所述K倍速模式时，根据在所述K个系统的传输帧的各系统的传输帧中以C/K列间隔排列的多列比特生成该各系统的编码前比特序列，
其中，K为2以上的整数，C为K的倍数。
2.根据权利要求1所述的编码装置，其特征在于，
在所述标准速模式时生成的该1个系统的编码前比特序列的总数与在所述K倍速模式时生成的该K个系统的编码前比特序列的总数相同。
3.根据权利要求1所述的编码装置，其特征在于，
所述交织电路在所述标准速模式时，从以所述C列间隔排列的该多列比特中分别以R行间隔依次选择比特，由此生成该1个系统的编码前比特序列，在所述K倍速模式时，从以所述C/K列间隔排列的该多列比特中分别以R行间隔依次选择比特，由此生成该各系统的编码前比特序列，其中，R为正整数。
4.根据权利要求1所述的编码装置，其特征在于，
所述交织电路包含：
交织存储器，其暂时存储所述传输帧；以及
交织用存储器控制部，其控制所述传输帧向所述交织存储器的写入，
所述交织用存储器控制部在所述标准速模式时从所述交织存储器读出该1个系统的编码前比特序列，在所述K倍速模式时从所述交织存储器读出该各系统的编码前比特序列。
5.根据权利要求1所述的编码装置，其特征在于，
所述编码装置还具有输入接口电路组，该输入接口电路组在所述标准速模式时将所述1个系统的传输帧输出到所述交织电路，在所述K倍速模式时将所述K个系统的传输帧并列输出到所述交织电路。
6.根据权利要求1所述的编码装置，其特征在于，
所述编码运算电路组由多个编码运算电路构成，所述多个编码运算电路在所述K倍速模式时对所述K个系统的编码前比特序列分别并列实施纠错编码，并列输出K个系统的编码比特序列，
所述多个编码运算电路中的一个编码运算电路在所述标准速模式时对所述1个系统的编码前比特序列实施纠错编码，输出1个系统的编码比特序列，
所述解交织电路在所述标准速模式时对所述1个系统的编码比特序列执行与所述第1交织处理对应的第1解交织处理，输出1个系统的比特序列，在所述K倍速模式时对所述K个系统的编码比特序列执行与所述第2交织处理对应的第2解交织处理，并列输出K个系统的比特序列。
7.根据权利要求6所述的编码装置，其特征在于，
所述解交织电路包含：
解交织存储器，其在所述标准速模式时暂时存储所述1个系统的编码比特序列，在所述K倍速模式时暂时存储所述K个系统的编码比特序列；以及
解交织用存储器控制部，其控制所述1个系统的编码比特序列或所述K个系统的编码比特序列向所述解交织存储器的写入，
所述解交织用存储器控制部在所述标准速模式时从所述解交织存储器中存储的该1个系统的编码比特序列中选择性地读出比特，由此进行所述第1解交织处理，在所述K倍速模式时从所述解交织存储器中存储的该K个系统的编码比特序列中选择性地读出比特，由此进行所述第2解交织处理。
8.根据权利要求6所述的编码装置，其特征在于，
所述编码装置还具有输出接口电路组，该输出接口电路组在所述标准速模式时将从所述解交织电路输入的该1个系统的比特序列输出到外部，在所述K倍速模式时将从所述解交织电路输入的该K个系统的比特序列并列输出到外部。
9.根据权利要求1所述的编码装置，其特征在于，
所述传输帧基于ITU-T建议G.709。
10.一种解码装置，其以标准速模式和K倍速模式中的任意一方进行动作，对分别具有行方向和列方向的接收值排列格式的多个接收帧实施纠错解码，其特征在于，所述解码装置具有：
交织电路，其在所述标准速模式时在1个系统中输入所述多个接收帧时，执行重新排列所述1个系统的接收帧的接收值序列顺序的第1交织处理，输出1个系统的接收值序列，在所述K倍速模式时将所述多个接收帧分成K个系统的接收帧进行输入时，执行重新排列所述K个系统的接收帧的接收值序列顺序的第2交织处理，并列输出K个系统的接收值序列；
解码运算电路组，其对所述1个系统的接收值序列和所述K个系统的接收值序列中的任意一方进行纠错解码；以及
解交织电路，其对所述解码运算电路组的输出序列进行解交织处理，
所述交织电路在所述标准速模式时，根据在所述1个系统的接收帧中以C列间隔排列的多列接收值生成该1个系统的接收值序列，在所述K倍速模式时，根据在所述K个系统的接收帧的各系统的接收帧中以C/K列间隔排列的多列接收值生成该各系统的接收值序列，
其中，K为2以上的整数，C为K的倍数。
11.根据权利要求10所述的解码装置，其特征在于，
在所述标准速模式时生成的该1个系统的接收值序列的总数与在所述K倍速模式时生成的该K个系统的接收值序列的总数相同。
12.根据权利要求10所述的解码装置，其特征在于，
所述交织电路在所述标准速模式时，从以所述C列间隔排列的该多列接收值中分别以R行间隔依次选择接收值，由此生成该1个系统的接收值序列，在所述K倍速模式时，从以所述C/K列间隔排列的该多列接收值中分别以R行间隔依次选择接收值，由此生成该各系统的接收值序列，其中，R为正整数。
13.根据权利要求10所述的解码装置，其特征在于，
所述交织电路包含：
交织存储器，其暂时存储所述接收帧；以及
交织用存储器控制部，其控制所述接收帧向所述交织存储器的写入，
所述交织用存储器控制部在所述标准速模式时从所述交织存储器读出该1个系统的接收值序列，在所述K倍速模式时从所述交织存储器读出该各系统的接收值序列。
14.根据权利要求10所述的解码装置，其特征在于，
所述解码装置还具有输入接口电路组，该输入接口电路组在所述标准速模式时将所述1个系统的接收帧输出到所述交织电路，在所述K倍速模式时将所述K个系统的接收帧并列输出到所述交织电路。
15.根据权利要求10所述的解码装置，其特征在于，
所述解码运算电路组由多个解码运算电路构成，所述多个解码运算电路在所述K倍速模式时对所述K个系统的接收值序列分别并列实施纠错解码，并列输出K个系统的解码比特序列，
所述多个解码运算电路中的一个解码运算电路在所述标准速模式时对所述1个系统的接收值序列实施纠错解码，输出1个系统的解码比特序列，
所述解交织电路在所述标准速模式时对所述1个系统的解码比特序列执行与所述第1交织处理对应的第1解交织处理，输出1个系统的估计比特序列，在所述K倍速模式时对所述K个系统的解码比特序列执行与所述第2交织处理对应的第2解交织处理，并列输出K个系统的估计比特序列。
16.根据权利要求15所述的解码装置，其特征在于，
所述解交织电路包含：
解交织存储器，其在所述标准速模式时暂时存储所述1个系统的解码比特序列，在所述K倍速模式时暂时存储所述K个系统的解码比特序列；以及
解交织用存储器控制部，其控制所述1个系统的解码比特序列或所述K个系统的解码比特序列向所述解交织存储器的写入，
所述解交织用存储器控制部在所述标准速模式时从所述解交织存储器中存储的该1个系统的解码比特序列中选择性地读出比特，由此进行所述第1解交织处理，在所述K倍速模式时从所述解交织存储器中存储的该K个系统的解码比特序列中选择性地读出比特，由此进行所述第2解交织处理。
17.根据权利要求15所述的解码装置，其特征在于，
所述解码装置还具有输出接口电路组，该输出接口电路组在所述标准速模式时将从所述解交织电路输入的该1个系统的估计比特序列输出到外部，在所述K倍速模式时将从所述解交织电路输入的该K个系统的估计比特序列并列输出到外部。
18.一种发送装置，其特征在于，所述发送装置具有：
权利要求1所述的编码装置；以及
发送电路，其将所述编码装置的输出序列转换成发送用的调制信号。
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