CN109644009B - 纠错解码装置以及光发送接收装置 - Google Patents

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Abstract

光发送接收装置具备用于对通过LDPC码而编码后的接收序列进行解码的纠错解码部(36)，纠错解码部(36)进行使用耦合多个小校验矩阵(71)而成的空间耦合LDPC码的校验矩阵(70)的解码处理，该解码处理是使用跨越1个以上的小校验矩阵(71)的窗口(80)的窗口化的解码处理，窗口(80)的窗口尺寸以及基于吞吐量和要求的纠正性能的解码反复数是可变的，从与纠错解码部(36)连接的控制电路(12)输入。

Description

纠错解码装置以及光发送接收装置
技术领域
本发明涉及纠错解码装置以及光发送接收装置。
背景技术
在近年来的光传输系统中，作为用于实现高传输容量和长距离传输的有效方法，一般应用纠错编码。纠错编码是在有线/无线通信系统和存储装置等中使用的技术。纠错编码是通过对在发送侧送出的数字数据附加冗余比特，从而即使接收到的数据发生错误(比特)也能够纠正错误的技术。
作为纠错编码/解码方式，提出了汉明码、BCH(Bose-Chaudhuri-Hocquenghem：博斯-乔赫里-黑姆)码、RS(里德-所罗门)码等各种方式。
此外，通过应用纠错编码，能够检测/纠正在传输路径中产生的错误，但可纠正错误的错误比特数是受限的。另外，根据纠错编码方式的纠错性能和解码方式，可纠正的错误比特数不同。
在纠错编码中，将发送数据(包含构成帧的开销等)称作信息比特，将对信息比特附加的冗余比特称作奇偶校验比特。根据纠错的编码方式，分别通过不同的计算方法利用信息比特计算奇偶校验比特。另外，将信息比特和奇偶校验比特合在一起的比特串称作代码字。
在被称作块编码的纠错编码中，按照预先设定的比特数的单位，利用信息比特计算奇偶校验比特。换言之，1个代码字内的信息比特数和奇偶校验比特数是确定的，分别称作信息比特长、奇偶校验比特长。另外，将代码字的比特数称作码长。
在海底缆线以及城市之间的通信中使用的核心区/地铁系光传输系统中，传输容量的扩大和传输距离的扩大需求显著，每天都在应用和提出强大的纠错编码。近年来，作为纠错编码，广泛使用低密度奇偶校验(LDPC：Low-Density Parity-Check)码。LDPC码是由非零元素少且稀疏的奇偶校验矩阵定义的块码。
另外，作为实现LDPC码的纠错性能提高的手法，例如在非专利文献1和非专利文献2中提出了空间耦合FEC(Spatially-Coupled Forward Error Correction：空间耦合前向纠错)结构。在空间耦合FEC结构中，使用空间耦合LDPC(Spatially-Coupled LDPC)码。空间耦合LDPC码是卷积LDPC码之一，应用卷积型LDPC码的基本结构，将编码序列从连续型设为块终端型。在空间耦合LDPC中，使用小校验矩阵构成空间耦合LDPC码的部分矩阵，将这些小校验矩阵倾斜地耦合多个而构成大的校验矩阵，成为空间耦合LDPC码的校验矩阵。
在非专利文献1中示出通过使用BP(Belief Propagation：置信传播)解码法来实现逼近理论极限的高纠错性能。
然而，在空间耦合LDPC码中，希望耦合长越长则越能提高性能，另一方面，发生解码电路的扩大和延迟的扩大。因此，在非专利文献2中，作为抑制电路规模增加和抑制延迟的方法，提出了对空间耦合LDPC码应用窗口化的解码。
现有技术文献
非专利文献
非专利文献1：S.Kudekar,T.Richardson,and R.L.Urbanke,“Thresholdsaturation via spatial coupling:Why convolutional LDPC ensembles perform sowell over the BEC,”IEEE Trans.Inf.Theory,vol.57,no.2,pp.803-834,Feb.2011.
非专利文献2：A.R.Iyengar,P.H.Siegel,R.L.Urbanke and J.K.Wolf,“windoweddecoding of spatially coupled codes,”Proc.2011IEEE Int.Symp.Inf.Theory(ISIT),pp.2552-2556,Aug.2011.
发明内容
发明要解决的课题
在近年来的光传输系统中，伴随着传输容量的扩大，要收纳的系统的客户端速率涉及多方面。例如，在IEEE系统中，作为100GbE以上的传输容量，正在推进200GbE或者400GbE且能够灵活地收纳信号的Flex Ethernet(注册商标)的标准化。另外，在ITU-T系统中，通过G.709/Y.1331，作为超过100G的光传输网络，正在推进n×100G(n为整数)单位的最大25.6Tb/s的接口中可使用的帧格式(OTUCn)的标准化。在构成光传输装置的光发送接收器中，要求灵活地收纳这些多个客户端信号并在线路侧相当于以相同速率传输信号的功能。
在非专利文献1中提出了通过使用BP解码法而实现高纠错性能的方案。另外，在非专利文献2中提出了通过使用空间耦合LDPC码和窗口化的解码，利用抑制了复杂性的较低电路规模的结构来实现强大纠错性能的方案。然而，在非专利文献1、2中，均没有提出针对各种传输速率(吞吐量)的结构。这样，在以往的纠错电路中，目前还未研究应对各种传输速率(吞吐量)。
另外，也未研究与根据传输距离而不同的输入错误率对应地调整纠正能力。
本发明正是为了解决上述课题而完成的，本发明的目的在于，得到一种能够应对各种传输速率(吞吐量)的纠错解码装置以及光发送接收装置。
另外，本发明的目的在于，得到一种能够应对与传输距离对应的性能品质的纠错解码装置。
用于解决课题的手段
本发明提供一种光发送接收装置，其具备用于对通过LDPC码而编码后的接收序列进行解码的纠错解码装置，所述纠错解码装置进行使用空间耦合LDPC码的校验矩阵的解码处理，在所述空间耦合LDPC码的所述校验矩阵中，用LDPC规则性构造耦合多个小校验矩阵，所述解码处理是使用跨越1个以上的所述小校验矩阵的窗口以所述窗口为单位依次进行解码的窗口化的解码处理，按照解码反复数的次数反复执行所述窗口化的解码处理，所述窗口的窗口尺寸和所述解码反复数是可变的，从与所述纠错解码装置连接的控制电路输入所述窗口尺寸和所述解码反复数。
另外，本发明提供一种纠错解码装置，其用于对通过LDPC码而编码后的接收序列进行解码，所述纠错解码装置在进行使用LDPC码的校验矩阵的解码处理之后，与吞吐量以及/或者要求的纠正性能对应地控制左右性能的解码反复数的次数并反复执行，所述解码反复数是可变的。
发明效果
在本发明的光发送接收装置中，纠错解码装置进行窗口化的解码处理，设窗口化的解码处理的窗口尺寸和解码反复数为可变而从控制电路输入，因此，能够灵活地应对各种粒度的吞吐量而完全无需变更电路结构。
另外，在本发明的纠错解码装置中，设与传输速度和传输距离对应的解码反复数为可变而从控制电路输入，因此，能够灵活地应对各种粒度的吞吐量、性能而完全无需变更电路结构，其结果是能够抑制功耗。
附图说明
图1是示出本发明的实施方式1的光发送接收装置的结构的框图。
图2是示出由本发明的实施方式1的光发送接收装置发送接收的信号的帧结构的图。
图3是示出在本发明的实施方式1的光发送接收装置中设置的纠错编码部的结构的框图。
图4是示出从在本发明的实施方式1的光发送接收装置中设置的纠错编码部输出的信号的帧结构的图。
图5是示出在本发明的实施方式1的光发送接收装置中设置的纠错解码部的结构的框图。
图6A是示出在本发明的实施方式1的光发送接收装置的纠错解码部中使用的空间耦合LDPC码的校验矩阵的一例的图。
图6B是示出构成在本发明的实施方式1的光发送接收装置的纠错解码部中使用的空间耦合LDPC码的校验矩阵中包含的小校验矩阵的伪循环LDPC码的校验矩阵的一例的图。
图7A是示出循环置换矩阵的一例的图。
图7B是示出循环置换矩阵的一例的图。
图8是示出在本发明的实施方式1的光发送接收装置的纠错解码部中使用的空间耦合LDPC码的校验矩阵的一例的图。
图9是示出在本发明的实施方式2的光发送接收装置中设置的纠错解码部的结构的框图。
图10是示出本发明的实施方式3的纠错解码装置的结构的框图。
图11是示出本发明的实施方式3的纠错解码装置的与以往同样的动作关系例的图。
图12是示出在本发明的实施方式3的纠错解码装置中针对图11的输入，吞吐量为1/2、反复次数为约2倍时的动作关系例的图。
图13是示出在本发明的实施方式3的纠错解码装置中针对图12的输入，设反复次数与图11相同时的动作关系例的图。
图14是示出本发明的实施方式4的纠错解码装置的结构例的框图。
图15是示出在本发明的实施方式4的纠错解码装置中针对图13的输入、纠错解码动作，设解码后帧与图12相同时的动作关系例的图。
图16是示出本发明的实施方式5的纠错解码装置的结构例的框图。
具体实施方式
实施方式1
图1是示出本发明的实施方式1的光发送接收装置的结构的框图。光发送接收装置搭载有由纠错解码装置构成的纠错解码部。下面，对光发送接收装置的结构进行说明。
在图1中，客户端接口(IN)21是被输入客户端信号的输入接口电路。由系统或者用户向客户端接口(IN)21输入客户端信号。该客户端信号是由光发送接收装置发送的信号。客户端接口(IN)21上连接有客户端信号收纳部22。
对客户端信号收纳部22输入向客户端接口(IN)21输入的客户端信号。客户端信号收纳部22是将客户端信号收纳到传输帧并将信号成帧为适合于后级处理的形式的成帧器电路。客户端信号收纳部22上连接有纠错编码部23。
对纠错编码部23输入由客户端信号收纳部22生成的传输帧。纠错编码部23对输入的传输帧，按照任意的规则附加奇偶校验比特而生成代码字。纠错编码部23上连接有符号映射部24。
对符号映射部24输入由纠错编码部23生成的代码字。符号映射部24是用于将输入的代码字编码和多值化成适合于在线路侧传输的形式的映射处理电路。符号映射部24上连接有波形整形部25。
对波形整形部25输入从符号映射部24输出的信号。波形整形部25是用于在时域和频域对输入的信号的模拟波形进行均值化而整形成适合于传输的形式的信号处理电路。波形整形部25上连接有D/A转换部26。
对D/A转换部26输入由波形整形部25生成的数字信号。D/A转换部26是将输入的数字信号转换成模拟电信号的D/A转换器。D/A转换部26上连接有光发送部27。
对光发送部27输入从D/A转换部26输出的模拟电信号。光发送部27是将输入的模拟电信号转换成光信号，并将该光信号传输到光纤的光发送电路。
以上说明的从客户端接口(IN)21到光发送部27的结构是光发送接收装置的发送侧的结构。
在图1中，光接收部31接收经由光纤传输来的光信号。光接收部31由用于将接收到的光信号转换成模拟电信号的光接收器构成。光接收部31上连接有A/D转换部32。
从光接收部31对A/D转换部32输入模拟电信号。A/D转换部32由将该模拟电信号转换成数字信号的A/D转换器构成。A/D转换部32上连接有波形失真补偿部33。
对波形失真补偿部33输入从A/D转换部32输出的数字信号。波形失真补偿部33是用于通过在时域/频域对该数字信号进行均值化，补偿成发送来的原来的信号的信号处理电路。在波形失真补偿部33中，对在传输路径或者光模拟前端受到的失真进行补偿。波形失真补偿部33上连接有定时检测部34。
对定时检测部34输入由波形失真补偿部33补偿后的信号。定时检测部34由从该信号检测传输帧的开头而取得定时的定时检测处理电路构成。在定时检测部34中，根据由波形失真补偿部33补偿后的信号，检测并校准(alignment)传输帧的开头。定时检测部34上连接有似然度计算部35。
对似然度计算部35输入从定时检测部34输出的校准后的信号。似然度计算部35由计算该符号映射后的各比特的对数似然比(LLR:Log-likelihood ratio)的似然度计算电路构成。似然度计算部35上连接有纠错解码部36。
纠错解码部36是本发明的实施方式1的纠错解码装置。纠错解码部36具有用于应对各种传输速率(吞吐量)的功能。从似然度计算部35对纠错解码部36输入各比特的LLR。纠错解码部36根据该LLR进行接收信号的纠错解码处理。纠错解码部36的结构容后再述。纠错解码部36上连接有客户端信号生成部37。
对客户端信号生成部37输入由纠错解码部36纠错后的信号。客户端信号生成部37是对纠错后的该信号进行重新排列而设为各客户端信号的客户端信号生成电路。在客户端信号生成部37中，在对接收到的传输帧附加有HD-FEC的奇偶校验比特的情况下，还进行该HD-FEC的解码处理。在客户端信号生成部37中，将进行解码处理后的信号作为各客户端信号取出，根据需要而附加开销。客户端信号生成部37上连接有客户端接口(OUT)38。
对客户端接口(OUT)38输入由客户端信号生成部37生成的客户端信号。客户端接口(OUT)38是输出输入的客户端信号的输出接口电路。客户端接口(OUT)38将输入的客户端信号输出到设置于外部的各客户端模块等。
以上说明的从光接收部31到客户端接口(OUT)38的结构是光发送接收装置的接收侧的结构。
此外，下面将客户端接口(IN)21和客户端接口(OUT)38总称作客户端侧模拟接口部。
另外，将从客户端信号收纳部22到D/A转换部26以及从A/D转换部32到客户端信号生成部37总称作光模拟调制解调部。
另外，将光发送部27和光接收部31总称作数字信号处理部。
在图1中，控制电路11、12、13是用于接受来自系统或者用户的设定而对上述各部21～38进行控制的控制电路。针对客户端侧模拟接口部设置有控制电路11。针对光模拟调制解调部设置有控制电路12。针对数字信号处理部设置有控制电路13。这样，在本实施方式中，针对客户端侧模拟接口部、数字信号处理部以及光模拟调制解调部分别设置有1个控制电路。然而，在本实施方式中，针对客户端侧模拟接口部、数字信号处理部以及光模拟调制解调部，也可以仅设置共同的1个控制电路，在该情况下也能够实现本实施方式。
接下来，对本实施方式的光发送接收装置的动作进行说明。
在发送侧，首先对客户端接口(IN)21输入本实施方式的光发送接收装置收纳的各种客户端信号。如果客户端接口(IN)21例如为100GbE，则为CAUI-4或者CAUI-10等的接口，但在本实施方式中不限定结构。输入的信号在客户端信号收纳部22中被收纳到传输帧，成帧为适合于线路侧的长距离传输的形式。在客户端信号收纳部22中，根据需要，作为外码附加硬判定纠错编码(HD-FEC:Hard-Decision Forward Error Correction，硬判定前向纠错)的奇偶校验比特。图2示出例如设线路侧的帧格式为OTU4(其中，HD-FEC的冗余度是不定的)时的传输帧的帧结构。在图2所示的例子中，对信息比特区域附加有硬判定奇偶校验比特区域。在硬判定奇偶校验比特区域中收纳有HD-FEC的奇偶校验比特。在OUT4中，每单位时间的传输容量是104.7944Gbps(不包含奇偶校验比特)，因此，在以后的说明中，假设作为帧格式使用图2记载的结构，并且对纠错编码部23和纠错解码部36以约100Gbps为单位输入输出信号，但本实施方式不限于此。
图3示出本实施方式的纠错编码部23的结构的一例。在图3所示的例子中，纠错编码部23由作为纠错编码处理部的LDPC编码电路232以及设置于其两侧的交织器231和解交织器233构成。根据由客户端信号收纳部22收纳的比特率，对交织器231输入n×100G(n为整数)的信号。在此，该信号以OTU4帧格式收纳。交织器231对输入的信号进行交织，并输入到LDPC编码电路232。在LDPC编码电路232中，对输入的信号附加基于LDPC奇偶校验生成规则的奇偶校验比特，并输入到解交织器233。解交织器233对输入的信号进行解交织，并输入到符号映射部24。此外，在对输入到LDPC编码电路232的帧结构附加有HD-FEC的奇偶校验比特的情况下，在LDPC编码电路232中，将HD-FEC的奇偶校验比特也处理成信息比特。图4示出从纠错编码部23的解交织器233输出的帧结构。在图4的帧结构中，将收纳有客户端信号的信息比特区域和硬判定奇偶校验比特区域合在一起作为信息比特。对该信息比特附加有LDPC奇偶校验比特区域。此外，根据要求的调制方式、传输性能，纠错编码的冗余度不同，因此，在本实施方式中不确定与帧格式有关的k、N(满足k>30592、N>k的整数)。另外，LDPC奇偶校验比特区域不需要必须汇集到帧结构的最后，有时也在途中插入LDPC奇偶校验比特区域。
从纠错编码部23输出的信号被输入到符号映射部24，转换成适合于在线路侧传输的形式。作为符号映射部24的转换手法，包含多值化、多维编码或者差动编码。另外，符号映射部24的转换手法还包含在后级的处理中使用的导频(既知)信号的附加等。符号映射部24的输出信号被输入到波形整形部25。在波形整形部25中，通过在时域、频域或者时域和频域对输入的信号的虚拟的模拟波形进行均值化，进行波形整形。作为波形整形部25的波形整形方法，例如有奈奎斯特滤波、模拟部的频带补偿等。来自波形整形部25的输出被D/A转换部26转换成模拟电信号。从D/A转换部26输出的模拟电信号被光发送部27转换成光信号，并发送到光纤等的传输路径。
在接收侧，首先对光接收部31输入经由光纤而传输的光信号。光接收部31将接收到的该光信号转换成模拟电信号。从光接收部31输出的模拟电信号被输入到A/D转换部32。在A/D转换部32中，将输入的模拟电信号转换成数字信号。该数字信号被输入到波形失真补偿部33。在波形失真补偿部33中，对该数字信号进行补偿在传输路径、光模拟前端等受到的失真的处理。作为失真补偿方法，例如有频带补偿、分散补偿等线性补偿、基于光纤或者光元件的非线性补偿、发送接收光源的频率偏置或者相位补偿等。来自波形失真补偿部33的输出被输入到定时检测部34。在定时检测部34中进行定时检测，检测并校准帧的开头或者根据需要检测并校准多帧的开头。在似然度计算部35中接受补偿后的信号，计算符号映射后的各比特的LLR，并输入到纠错解码部36。
图5示出本实施方式的纠错解码部36的结构的一例。在图5所示的例子中，纠错解码部36由空间耦合LDPC解码处理部362以及设置于其两侧的解交织器363和交织器361构成。在空间耦合LDPC解码处理部362中，被输入来自线路侧的n×100G(n为整数)的信号，并输出OTU4(V)结构的n×100G(n为整数)的信号。如图5所示，空间耦合LDPC解码处理部362具备存储器3621和空间耦合LDPC解码运算电路3622。另外，由控制电路12控制空间耦合LDPC解码处理部362。在空间耦合LDPC解码处理部362中，使用如图6A记载的校验矩阵进行解码处理。
在图6A中，包围在最外面的矩形60表示空间耦合LDPC码的整个校验矩阵70(M行×N列)，其中的矩形61表示空间耦合LDPC码的部分矩阵。下面，将该部分矩阵称作小校验矩阵71。此外，在由矩形60表示的空间耦合LDPC码的校验矩阵70的矩阵元素中，小校验矩阵71以外的部分均为0。
此外，小校验矩阵71其自身为校验矩阵。空间耦合LDPC码的校验矩阵70是将基本的小校验矩阵71用LDPC规则性结构连结而构成的LDPC卷积编码。如图6A所示，将小校验矩阵71以向右下方向倾斜地排列的方式耦合而构成大的校验矩阵70。邻接的小校验矩阵71彼此分别错开预先设定的k行(k为1以上的整数)。
对小校验矩阵71能够应用例如伪循环(QC:Quasi-Cyclic)LDPC码(以下，称作QC-LDPC码)。在此，对QC-LDPC码进行简单说明。当前，作为小校验矩阵71而设想图6B所示的LDPC码的校验矩阵H。校验矩阵H由多个分割矩阵Aj，k(也称作块矩阵)构成。在将这些分割矩阵Aj，k限制成循环置换矩阵或者零矩阵中的任意一方的情况下，校验矩阵H为QC-LDPC码。关于QC-LDPC码，校验矩阵的结构和电路安装比较容易，从实用性来讲常常被使用。
循环置换矩阵是指对单位矩阵进行循环移动后的矩阵。在图7A中记载循环置换矩阵的一例。图7A所示的循环置换矩阵是p行×p列的矩阵。在将循环置换矩阵的第x行第y列的矩阵元素标记为(x，y)的情况下，矩阵元素(1，t)、(2，t+1)、(3，t+2)、…、(t，p)是1。另外，矩阵元素(t+1，1)、(t+2，2)、…、(p，t-1)是1。除此以外的矩阵元素全部为0。这样，在循环置换矩阵中，多个单位矩阵被循环移动。循环置换矩阵是使用矩阵的尺寸p和行向右方向的移动值a而用Ip (a)来表示的。Ip (0)是单位矩阵。另外，例如I5 (1)为图7B所示的矩阵。因此，关于图7A的循环置换矩阵，矩阵的尺寸为p，且第1行第t列的矩阵元素是“1”，因此移动值a为“t-1”，因此表示为Ip (t-1)。
在本实施方式中，纠错解码部36以跨越多个小校验矩阵的窗口(Window)尺寸单位进行窗口化的(Windowed)解码处理。在图6A的例子中，如粗虚线所示，示出跨越5个小校验矩阵71的窗口80。具体而言，在图6A的例子中，窗口80跨越小校验矩阵71a、71b、71c、71d、71e这5个小校验矩阵71。然而，窗口80中包含的小校验矩阵71的个数不限于5个，可以设定成任意的个数。
在窗口化的解码处理中，在窗口80内，在列方向上进行每1行的解码。即，如图6A的细虚线所示，首先进行窗口80内的最上行81的解码处理。此时，在行81中包含小校验矩阵71a、71b、71c的各1行。之后，朝向下面的行，1行1行地依次进行处理。这样，在处理到达至窗口80内的最下行的情况下，再次从窗口80的最上行81至最下行依次进行解码处理。这样，在窗口化的解码处理中，针对窗口80进行反复解码处理。下面，将该反复的次数称作解码反复数。这样，在针对窗口80的解码处理完成全部的解码反复数的次数的情况下，关于窗口80的最上行81输出其运算结果，并且进行运算途中的中间值的废弃。另外，如图8所示，将窗口80朝向右下，错开1个校验矩阵71。由此，小校验矩阵71a从窗口80脱离，向窗口80内重新输入小校验矩阵71f。这成为新的窗口80。新的窗口80跨越小校验矩阵71b、71c、71d、71e、71f这5个小校验矩阵。这样，对新的窗口80执行与上述解码处理同样的反复解码处理。
在对空间耦合LDPC码应用了窗口化的解码的情况下，其性能根据窗口80的窗口尺寸的大小而提高。另一方面，随着窗口尺寸的扩大，需要扩大解码处理所需的存储器尺寸。另外，在上述解码方式中，随着解码反复数的增加，性能提高。另一方面，随着解码反复数的增加，电路规模、功耗增加。即，为了提高性能，需要增大窗口尺寸，增加解码反复数，但在该情况下，需要增大存储器的尺寸、电路规模。在存储器的尺寸、电路规模较大的情况下，难以进行电路安装。因此，难以在确保电路规模的扩大抑制以及电路安装的容易性的同时提高性能。因此，性能与电路规模和电路安装处于折衷的关系。
在本实施方式1中，采用具有与最小吞吐量时的最大可实现的窗口尺寸对应的存储器的结构。这样，根据向纠错解码部36输入的吞吐量，从控制电路12变更窗口尺寸和解码反复数，从而应对多个吞吐量。在此，设窗口尺寸为窗口80的列方向的大小。因此，在图8的例子中，窗口80的列方向的大小是正好包含1个小校验矩阵71的宽度，在设小校验矩阵71的行数为p列时，窗口80的窗口尺寸成为“p”。此外，在本实施方式中，窗口80的行方向的大小为固定值，但这也是可改变的。另外，在图8的例子中，窗口80的行方向的大小是正好包含5个小校验矩阵71的宽度，因此，在设小校验矩阵71的列数为p列时，窗口80的行方向的大小成为“p×5”。
而且，为了使本处理为流水线处理，需要在接下来的小校验矩阵71的处理所需的信号一致的定时完成针对当前时间点的窗口80的解码处理。因此，作为针对各吞吐量的窗口尺寸和解码反复数的决定方法，例如可考虑如下方法：设最小吞吐量时的窗口尺寸的最大值为安装上优越的存储器尺寸的最大值，设窗口尺寸与反复数之积为解码处理所需的单位时间以下的最大值。然而，不限于该方法，也可以是其它方法。
如上所述解码处理后的信号被输入到客户端信号生成部37。在发送侧附加有HD-FEC的奇偶校验比特的情况下，在客户端信号生成部37中进行HD-FEC的解码处理。将解码处理后的信号作为各客户端信号取出，根据需要附加开销等，生成为客户端信号。来自客户端信号生成部37的输出被输入到客户端接口(OUT)38，并输出到各客户端模块等。
这样，通过设窗口尺寸和解码反复数为可变的结构，能够灵活地应对各种粒度的吞吐量而完全无需变更电路结构。
如上所述，本实施方式的光发送接收装置具备纠错解码部36，该纠错解码部36由用于对通过LDPC码而编码后的接收序列进行解码的纠错解码装置构成。纠错解码部36进行使用空间耦合LDPC码的校验矩阵的解码处理，在空间耦合LDPC码的所述校验矩阵中，多个小校验矩阵71以LDPC规则性构造耦合。另外，解码处理是使用跨越1个以上的小校验矩阵71的窗口80，以窗口为单位依次进行解码的窗口化的解码处理。该窗口化的解码处理反复执行解码反复数的次数。窗口80的窗口尺寸和解码反复数是可变的，从与纠错解码部36连接的控制电路12输入。通过控制电路12，根据由光发送接收装置发送接收的光信号的吞吐量决定窗口尺寸和所述解码反复数。由此，本实施方式的光发送接收装置能够应对各种传输速率(吞吐量)。如上所述，在本实施方式中，通过设窗口尺寸和解码反复数为可变的结构，能够灵活地应对各种粒度的吞吐量而完全无需变更电路结构。
实施方式2
在上述实施方式1中，通过设窗口80的窗口尺寸和解码反复数为可变的结构，从而应对多个吞吐量，但利用大的一个运算核电路构成空间耦合LDPC解码运算电路3622。这样，在利用大的一个运算核电路而构成的情况下，电路的复杂性增加。在设为任意的窗口尺寸和任意的解码反复数的情况下，难以估计解码处理电路规模，因此，容易发生重新设计的情况。
图9示出本发明的实施方式2的纠错解码部36的结构。如图9所示，在实施方式2中，代替图5所示的空间耦合LDPC解码运算电路3622，而是并排地配置2个以上的小规模的小电路规模解码运算电路364。
这些小电路规模解码运算电路364全部能够用相同的电路结构来实现。这样，与图5的空间耦合LDPC解码运算电路3622相比，通过设小电路规模解码运算电路364为小的电路结构，能够较高精度地估计电路规模。在本实施方式中，通过采用以上的结构，能够灵活地设计/构筑纠错解码部36的电路规模/纠错性能/吞吐量。
如上所述，在本实施方式中，也能够得到与上述实施方式1同样的效果。而且，在本实施方式中，由2个以上的小电路规模解码运算电路364构成纠错解码部36，因此，能够灵活地设计/构筑纠错解码部36的电路规模/纠错性能/吞吐量。
实施方式3
图10是示出本发明的实施方式3的纠错解码装置的结构的框图。如图10所示，纠错解码装置搭载有反复数设定部403和纠错解码部405。纠错解码部405例如具有与图5的空间耦合LDPC解码处理部362同样的结构，能够进行反复纠正。下面，对纠错解码装置的结构进行说明。
在图10中，反复数设定部403根据要求吞吐量401和要求纠正性能402，设接下来的纠错编码序列的解码处理开始之前解码处理结束的反复数为最大值，设定纠错解码部405的解码反复数。要求纠正性能402是指，由根据传输距离而设想的接收错误率或者功耗等要求的最佳的纠错性能。反复数设定部403通过从用户输入要求吞吐量401和要求纠正性能402，使用预先设定的运算等而设定反复数。或者，用户也可以在桌面上根据要求吞吐量401和要求纠正性能402决定最佳的解码反复数，并将该解码反复数输入到反复数设定部403进行设定。反复数设定部403例如通过寄存器生成基于解码反复数的控制信号，并传递给纠错解码部405。
纠错解码部405按照来自反复数设定部403的控制信号，按照解码反复数的次数对纠错编码帧420进行反复纠错解码处理。纠错解码部405在进行了解码反复数的次数量的反复处理之后输出解码后帧422。例如在LDPC码的情况下，在纠错解码部405中反复进行行运算和列运算。
图11是示出在图10的纠错解码装置的结构中，设要求吞吐量401为最大吞吐量并且设解码反复数为最大的反复次数时的动作关系例的图。在图11的例子中，假设由纠错代码字构成的纠错编码帧420的输入所需时间与输出纠错解码后帧422的所需时间相同。在纠错解码部405中，如果在输入侧和输出侧具有容量与纠错编码帧相当的存储部(存储器)，则在接下来的纠错编码帧420的输入结束之前，完成之前的纠错解码421的解码处理，如果要输出纠错解码后帧422，则能够输出而不会引起冲突。
图12是示出在图10的纠错解码装置的结构中，设要求吞吐量401为图11的1/2的吞吐量并且设解码反复数为最大的反复次数时的动作关系例的图。在该情况下，在接下来的纠错编码帧420的输入完成之前有2倍的时间，因此，在纠错解码部405中，能够使解码反复数增加至约2倍，能够期待纠正能力的提高。
图13是示出在图10的纠错解码装置的结构中，设要求吞吐量401为图11的1/2的吞吐量并且设解码反复数为1/2的反复次数时的动作关系例的图。这例如是在近距离的传输等中输入时的错误率小且设反复次数为最大的1/2时的动作关系例。在该情况下，接下来的纠错解码421的处理时间为约1/2。因此，在接下来的纠错编码帧420的输入完成之前，除了输出解码后帧422以外，能够设纠错解码部405为非活性。由此，在纠错解码部405中能够期待低功耗化。此外，直至输出为止的时延也变成约1/2。
在LDPC码的解码处理中，可考虑将对整个编码序列进行行运算和列运算作为解码反复数单位，但也可以将编码序列分成多个块进行解码处理。另外，也可以设块数单位为反复数而进行设定。另外，在由卷积型LDPC码等使用的窗口化的解码中，还能够应用于窗口化的解码单位下的反复数控制。
如上所述，在本实施方式中，针对反复数设定部403，根据要求吞吐量401和由传输距离或者功耗等要求的要求纠正性能402设定纠错解码部405的解码反复数，从而还能够应对多个吞吐量，并且能够进行抑制了功耗的反复纠错解码处理。
实施方式4
在上述实施方式3的纠错解码装置中，在按照由反复数设定部403设定的解码反复数的次数进行了解码处理之后输出解码后帧422。在该情况下，根据设定的解码反复数，解码处理的时延不同，因此，有可能导致后级的系统设计变复杂。如果在接下来的纠错编码帧420的解码处理421结束之前完成前面的纠错解码后帧422的输出，则能够输出而不会引起冲突，另一方面，对于系统的处理延迟时间存在想要尽可能小的要求，优选在接下来的纠错编码帧420的解码处理421开始之前能够输出解码后帧422。
图14示出本发明的实施方式4的纠错解码装置的结构。在实施方式4中，设置有针对纠错解码部405设定解码反复数的反复数设定部403以及根据要求的要求输出延迟406设定输出定时的输出定时设定部404。图10与图14的不同点在于，在图14中追加有输出定时设定部404。其它结构与图10相同，因此由同一符号表示，在此省略其说明。
输出定时设定部404根据要求的要求输出延迟406、要求吞吐量401以及要求纠正性能402，设定基于比由反复数设定部403设定的解码反复数更粗略的反复数的输出定时。当然，输出定时设定部404需要以能够完成基于要求吞吐量401以及要求纠正性能402的解码反复数的处理的方式设定输出定时。或者相反地，也可以针对要求输出延迟406，由反复数设定部403设定解码反复数的上限。
可进行反复纠正的纠错解码部405在按照由反复数设定部403设定的解码反复数的次数进行了解码处理之后，直至由从输出定时设定部404接受的输出定时控制信号控制的输出定时为止，将纠错解码后帧422保持在纠错解码部405内之后输出。
图15是示出在图14的纠错解码装置的结构中，从输出定时设定部404根据设想的并非最大的解码反复数而设定输出定时时的动作关系例的图。在该情况下，在纠错解码421中，从解码#2起是由反复数设定部403设定的、设想的最大反复数的解码处理，在解码#1中由反复数设定部403设定比其更少的反复数。然而，由输出定时设定部404将解码#1的输出定时设为与解码#2等同样的输出定时，因此，在解码后帧422的输出中，从解码后帧#1向解码后帧#2的切换能够不中断地输出。
如上所述，在本实施方式中，与反复数设定部403独立地，设置根据要求的要求输出延迟406设定输出定时的输出定时设定部404，从而即使反复数设定部403的解码反复数有变更，也能够输出稳定的期望的延迟下的纠错解码帧。
实施方式5
在上述实施方式3和实施方式4中，对使用1个纠错解码部405的结构进行了说明，但为了应对高速吞吐量，也可考虑并排地排列多个纠错解码部进行处理。
图16示出本发明的实施方式5的纠错解码装置的结构。在此，设置多个纠错解码部405、407。纠错解码部407的结构与纠错解码部405的结构相同，因此，在此省略说明。另外，如图16所示，在纠错解码部405、407的前级设置有帧分配部408，在后级设置有帧选择部409。在图16中，例举出纠错解码部的个数为2个的情况，但纠错解码部的个数可以是任意的个数。此外，其它结构与实施方式3、4相同，因此，在此省略其说明。
对帧分配部408输入纠错编码帧420。帧分配部408将输入的纠错编码帧420交替地输入到纠错解码部405和纠错解码部407。来自反复数设定部403和输出定时设定部404的控制信号被共同地输入到纠错解码部405和纠错解码部407。另外，帧选择部409选择输出从纠错解码部405和纠错解码部407交替地输出的纠错解码后帧422。
如上所述，在本实施方式中，通过设纠错解码部的个数为例如2个，能够进行与在实施方式4的结构中以2倍的吞吐量进行的反复处理同等的反复处理。此外，如果能够对纠错解码部405和纠错解码部407输入不同的要求纠正性能402和不同的纠错编码帧420，则分别设定来自反复数设定部403的控制信号，将来自输出定时设定部404的控制信号设为相同，从而能够在抑制功耗的同时输出期望的纠错解码后帧422。
实施方式6
在上述实施方式1～5中示出了对光发送接收装置应用LDPC码，特别是空间耦合LDPC码等卷积型LDPC码的纠错解码装置时的例子，但不限于该情况，可反复解码的纠错编码有涡轮码、叠加码、链接码等各种码结构，它们也与LDPC码同样地，能够控制解码反复数的设定，因此，能够应用于实施方式1～5的光发送接收装置。另外，它们不仅能够应用于光发送接收装置，而且在地面无线通信、卫星通信、卫星光通信等其它通信方法中，也能够应用于可反复解码的纠错码的解码中。

Claims (8)

1.一种纠错解码装置，其用于对能够反复解码的编码后的接收序列进行解码，所述纠错解码装置具备：
反复数设定部，其根据要求吞吐量和要求纠正性能设定解码反复数；
输出定时设定部，其与所述反复数设定部独立地，根据在满足执行所述解码反复数表示的次数的处理的范围内要求的要求延迟，决定输出解码处理结果的输出定时；以及
纠错解码部，其按照所述解码反复数表示的次数反复进行针对所述编码后的接收序列的解码处理。
2.根据权利要求1所述的纠错解码装置，其中，
所述反复数设定部根据所述要求吞吐量和所述要求纠正性能，以分别满足所述要求吞吐量和所述要求纠正性能的方式，在满足吞吐量的最大解码反复数以下的范围内设定解码反复数。
3.根据权利要求1所述的纠错解码装置，其中，
所述编码后的接收序列是LDPC码序列。
4.根据权利要求2所述的纠错解码装置，其中，
所述编码后的接收序列是LDPC码序列。
5.根据权利要求1～4中的任意一项所述的纠错解码装置，其中，
设置有多个所述纠错解码部，
所述纠错解码装置还具备：
帧分配部，其将所述编码后的接收序列按照预先设定的顺序依次输入到所述多个所述纠错解码部；以及
帧选择部，其选择输出从所述多个所述纠错解码部输出的解码后的所述接收序列。
6.根据权利要求1～4中的任意一项所述的纠错解码装置，其中，
所述解码处理是使用跨越1个以上的小校验矩阵的窗口以所述窗口为单位依次进行解码的窗口化的解码处理，
所述窗口的窗口尺寸和所述解码反复数是可变的，
从与所述纠错解码装置连接的控制电路输入所述窗口尺寸和所述解码反复数，
所述控制电路根据所述要求吞吐量和所述要求纠正性能决定所述窗口尺寸和所述解码反复数。
7.根据权利要求5所述的纠错解码装置，其中，
所述解码处理是使用跨越1个以上的小校验矩阵的窗口以所述窗口为单位依次进行解码的窗口化的解码处理，
所述窗口的窗口尺寸和所述解码反复数是可变的，
从与所述纠错解码装置连接的控制电路输入所述窗口尺寸和所述解码反复数，
所述控制电路根据所述要求吞吐量和所述要求纠正性能决定所述窗口尺寸和所述解码反复数。
8.一种光发送接收装置，该光发送接收装置具备权利要求1～7中的任意一项所述的纠错解码装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111373663B (zh) 2017-11-27 2023-07-18 三菱电机株式会社 纠错装置及光收发装置
JP7038910B2 (ja) * 2019-06-13 2022-03-18 三菱電機株式会社 復号装置、制御回路および記憶媒体
WO2021199409A1 (ja) * 2020-04-02 2021-10-07 三菱電機株式会社 誤り訂正符号化装置、誤り訂正復号装置、制御回路、記憶媒体、誤り訂正符号化方法および誤り訂正復号方法
CN112234998A (zh) * 2020-08-17 2021-01-15 西安电子科技大学 一种使用滑动窗口译码空间耦合ldpc码的方法及装置
US11804859B2 (en) * 2022-01-20 2023-10-31 Hewlett Packard Enterprise Development Lp Analog error detection and correction in analog in-memory crossbars

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6233709B1 (en) * 1998-12-07 2001-05-15 Nokia Mobile Phones Ltd. Dynamic iterative decoding for balancing quality of service parameters
CN1397107A (zh) * 2000-11-30 2003-02-12 松下电器产业株式会社 解码装置及解码方法
EP2911304A1 (en) * 2014-02-24 2015-08-26 Alcatel Lucent Sliding window decoding of LDPC convolutional codes (LDPC-CC)
US9413390B1 (en) * 2014-07-16 2016-08-09 Xilinx, Inc. High throughput low-density parity-check (LDPC) decoder via rescheduling

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429506B1 (ko) * 1998-04-18 2004-11-20 삼성전자주식회사 통신시스템의 채널부호/복호장치 및 방법
US7107511B2 (en) * 2002-08-15 2006-09-12 Broadcom Corporation Low density parity check (LDPC) code decoder using min*, min**, max* or max** and their respective inverses
JP2004229169A (ja) * 2003-01-27 2004-08-12 Hitachi Kokusai Electric Inc ターボ復号方法およびターボ復号を有する受信装置
KR20050118056A (ko) * 2004-05-12 2005-12-15 삼성전자주식회사 다양한 부호율을 갖는 Ｂｌｏｃｋ ＬＤＰＣ 부호를 이용한이동 통신 시스템에서의 채널부호화 복호화 방법 및 장치
JP4290688B2 (ja) * 2005-09-22 2009-07-08 ローム株式会社 データ書込装置および記憶システム
JP4803057B2 (ja) * 2007-02-06 2011-10-26 富士通株式会社 誤り訂正符号復号装置
JP4353295B2 (ja) * 2007-10-03 2009-10-28 ソニー株式会社 再生装置および再生方法
JP2009201057A (ja) * 2008-02-25 2009-09-03 Fujitsu Ltd 復号制御装置及び復号制御方法
EP2282433A1 (en) * 2009-08-04 2011-02-09 Deutsches Zentrum für Luft- und Raumfahrt e.V. Method for recovery of lost and/ or corrupted data
US8976903B2 (en) * 2009-09-02 2015-03-10 Qualcomm Incorporated Unified iterative decoding architecture using joint LLR extraction and a priori probability
US8826096B2 (en) * 2011-12-29 2014-09-02 Korea Advanced Institute Of Science And Technology Method of decoding LDPC code for producing several different decoders using parity-check matrix of LDPC code and LDPC code system including the same
JP2013198017A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 復号装置及び通信装置
US9503978B2 (en) * 2013-04-03 2016-11-22 Qualcomm Incorporated Timing resolution for devices with long sleep cycles
EP2992429B1 (en) * 2013-04-30 2022-03-09 Western Digital Technologies, Inc. Decoder having early decoding termination detection
JP5556933B2 (ja) * 2013-06-10 2014-07-23 住友電気工業株式会社 通信システム、反復終了条件設定装置、及びコンテンツ品質調整方法
US9971319B2 (en) * 2014-04-22 2018-05-15 At&T Intellectual Property I, Lp Providing audio and alternate audio simultaneously during a shared multimedia presentation
US9722633B2 (en) * 2015-02-11 2017-08-01 Mitsubishi Electric Research Laboratories, Inc. Method and system for reliable data communications with adaptive multi-dimensional modulations for variable-iteration decoding
CN111373663B (zh) * 2017-11-27 2023-07-18 三菱电机株式会社 纠错装置及光收发装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6233709B1 (en) * 1998-12-07 2001-05-15 Nokia Mobile Phones Ltd. Dynamic iterative decoding for balancing quality of service parameters
CN1397107A (zh) * 2000-11-30 2003-02-12 松下电器产业株式会社 解码装置及解码方法
EP2911304A1 (en) * 2014-02-24 2015-08-26 Alcatel Lucent Sliding window decoding of LDPC convolutional codes (LDPC-CC)
US9413390B1 (en) * 2014-07-16 2016-08-09 Xilinx, Inc. High throughput low-density parity-check (LDPC) decoder via rescheduling

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