WO2018042597A1 - 誤り訂正復号装置及び光送受信装置 - Google Patents

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石井　健二
和夫 久保
堅也 杉原
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三菱電機株式会社
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    • H03M13/2909—Product codes

Definitions

  • the present invention relates to an error correction decoding apparatus and an optical transmission / reception apparatus.
  • error correction codes are generally applied as an effective method for realizing high transmission capacity and long-distance transmission.
  • the error correction code is a technique used in a wired / wireless communication system and a storage device.
  • the error correction code is a technique that makes it possible to correct an error even if an error (bit) occurs in received data by adding redundant bits to digital data sent out on the transmission side.
  • an error correction code it is possible to detect and correct errors that occur in the transmission path, but there is a limit to the number of error bits that can be corrected.
  • the number of error bits that can be corrected differs depending on the error correction performance and decoding method of the error correction code method.
  • transmission data (including the overhead constituting a frame) is called an information bit, and a redundant bit added to the information bit is called a parity bit.
  • the parity bits are calculated from the information bits by different calculation methods depending on the error correction coding method.
  • a bit string that combines information bits and parity bits is called a code word.
  • parity bits are calculated from information bits in units of a preset number of bits. That is, the number of information bits and the number of parity bits in one codeword are determined, and are called information bit length and parity bit length, respectively. Further, the number of bits of the code word is called a code length.
  • LDPC Low-Density-Parity-Check
  • Non-Patent Document 1 and Non-Patent Document 2 propose a spatially coupled FEC (Spatially-Coupled-Forward-Error-Correction) configuration.
  • a spatially coupled FEC Spatially-Coupled-Forward-Error-Correction
  • the spatially-coupled LDPC code is one of convolutional LDPC codes, and applies a basic structure of a convolutional LDPC code to change a code sequence from a continuous type to a block termination type.
  • a small parity check matrix is used to construct a partial matrix of a spatially coupled LDPC code, and a plurality of these small parity check matrices are diagonally coupled to form a large parity check matrix. It becomes a check matrix.
  • Non-Patent Document 1 shows that high error correction performance approaching the theoretical limit is realized by using BP (Belief Propagation) decoding.
  • BP Belief Propagation
  • Non-Patent Document 2 proposes the application of windowed decoding to a spatially coupled LDPC code as a method of suppressing increase in circuit scale and delay.
  • Non-Patent Document 1 proposes realizing high error correction performance by using the BP decoding method.
  • Non-Patent Document 2 it is proposed to realize a powerful error correction performance with a low circuit scale configuration with relatively low complexity by using spatially coupled LDPC codes and windowed decoding.
  • neither of Non-Patent Documents 1 and 2 has proposed a configuration for various transmission rates (throughputs).
  • throughputs transmission rates
  • the present invention has been made to solve such a problem, and an object of the present invention is to obtain an error correction decoding apparatus and an optical transmission / reception apparatus that can cope with various transmission rates (throughputs).
  • the present invention is an optical transmission / reception apparatus including an error correction decoding apparatus for decoding a reception sequence encoded with an LDPC code, wherein the error correction decoding apparatus performs decoding using a parity check matrix of a spatially coupled LDPC code
  • the parity check matrix of the spatially-coupled LDPC code is processed by combining a plurality of small parity check matrices with an LDPC regular structure, and the decoding process uses the window that spans one or more small parity check matrices.
  • This is a windowed decoding process that sequentially decodes in units, and the windowed decoding process is repeatedly executed by the number of decoding repetitions, and the window size of the window and the number of decoding repetitions are variable.
  • the window size and the number of decoding repetitions are controlled by the error correction decoding apparatus. Is input from the circuit, is an optical transceiver.
  • the error correction decoding apparatus performs the windowed decoding process, the window size of the windowed decoding process and the number of decoding repetitions are made variable, and input from the control circuit. It is possible to flexibly handle various granularity throughputs without any change.
  • FIG. 1 is a block diagram showing a configuration of an optical transceiver according to Embodiment 1 of the present invention.
  • the optical transmission / reception apparatus is equipped with an error correction decoding unit composed of an error correction decoding apparatus.
  • an error correction decoding unit composed of an error correction decoding apparatus.
  • Client IF (IN) 21 is an input interface circuit to which a client signal is input.
  • a client signal is input to the client IF (IN) 21 by the system or the user.
  • the client signal is a signal transmitted by the optical transmission / reception device.
  • a client signal accommodation unit 22 is connected to the client IF (IN) 21.
  • the client signal input to the client IF (IN) 21 is input to the client signal accommodating unit 22.
  • the client signal accommodating unit 22 is a framer circuit that accommodates a client signal in a transmission frame and frames the signal in a form suitable for subsequent processing.
  • An error correction encoding unit 23 is connected to the client signal accommodating unit 22.
  • the error correction coding unit 23 receives the transmission frame generated by the client signal accommodation unit 22.
  • the error correction encoding unit 23 adds a parity bit to the input transmission frame according to an arbitrary rule to generate a code word.
  • a symbol mapping unit 24 is connected to the error correction coding unit 23.
  • the code word generated by the error correction encoding unit 23 is input to the symbol mapping unit 24.
  • the symbol mapping unit 24 is a mapping processing circuit for encoding and multileveling an input codeword into a form suitable for transmission on the line side.
  • a waveform shaping unit 25 is connected to the symbol mapping unit 24.
  • the signal output from the symbol mapping unit 24 is input to the waveform shaping unit 25.
  • the waveform shaping unit 25 is a signal processing circuit for equalizing an analog waveform of an input signal in a time and frequency domain and shaping it into a form suitable for transmission.
  • a D / A conversion unit 26 is connected to the waveform shaping unit 25.
  • the digital signal generated by the waveform shaping unit 25 is input to the D / A conversion unit 26.
  • the D / A converter 26 is a D / A converter that converts an input digital signal into an analog electric signal.
  • An optical transmission unit 27 is connected to the D / A conversion unit 26.
  • the optical transmission unit 27 receives an analog electrical signal output from the D / A conversion unit 26.
  • the optical transmission unit 27 is an optical transmission circuit that converts an input analog electric signal into an optical signal and transmits the optical signal to an optical fiber.
  • the configuration from the client IF (IN) 21 to the optical transmission unit 27 described above is the configuration on the transmission side of the optical transceiver.
  • the optical receiver 31 receives an optical signal transmitted via an optical fiber.
  • the optical receiver 31 includes an optical receiver for converting a received optical signal into an analog electrical signal.
  • An A / D converter 32 is connected to the optical receiver 31.
  • the analog electrical signal is input from the optical receiver 31 to the A / D converter 32.
  • the A / D converter 32 includes an A / D converter that converts the analog electric signal into a digital signal.
  • a waveform distortion compensation unit 33 is connected to the A / D conversion unit 32.
  • the digital signal output from the A / D converter 32 is input to the waveform distortion compensator 33.
  • the waveform distortion compensator 33 is a signal processing circuit for compensating the original signal that would have been transmitted by equalizing the digital signal in the time / frequency domain.
  • the waveform distortion compensator 33 compensates for distortion received on the transmission line or the optical analog front end.
  • a timing detector 34 is connected to the waveform distortion compensator 33.
  • the signal compensated by the waveform distortion compensation unit 33 is input to the timing detection unit 34.
  • the timing detection unit 34 includes a timing detection processing circuit that detects the beginning of the transmission frame from the signal and takes the timing.
  • the timing detector 34 detects and aligns the beginning of the transmission frame based on the signal compensated by the waveform distortion compensator 33.
  • a likelihood calculation unit 35 is connected to the timing detection unit 34.
  • the likelihood calculation unit 35 receives the aligned signal output from the timing detection unit 34.
  • the likelihood calculating unit 35 includes a likelihood calculating circuit that calculates a log likelihood ratio (LLR: Log-likelihood ratio) of each bit mapped in the symbol.
  • An error correction decoding unit 36 is connected to the likelihood calculating unit 35.
  • the error correction decoding unit 36 is an error correction decoding apparatus according to Embodiment 1 of the present invention.
  • the error correction decoding unit 36 has a function to cope with various transmission rates (throughputs).
  • the error correction decoding unit 36 receives the LLR of each bit from the likelihood calculation unit 35.
  • the error correction decoding unit 36 performs error correction decoding processing on the received signal based on the LLR.
  • the configuration of the error correction decoding unit 36 will be described later.
  • a client signal generation unit 37 is connected to the error correction decoding unit 36.
  • the client signal generation unit 37 receives a signal whose error has been corrected by the error correction decoding unit 36.
  • the client signal generation unit 37 is a client signal generation circuit that rearranges the signals in which errors have been corrected to form each client signal.
  • the client signal generation unit 37 also performs the HD-FEC decoding process.
  • the decoded signal is extracted as each client signal, and overhead is added as necessary.
  • a client IF (OUT) 38 is connected to the client signal generation unit 37.
  • the client signal generated by the client signal generation unit 37 is input to the client IF (OUT) 38.
  • the client IF (OUT) 38 is an output interface circuit that outputs an input client signal.
  • the client IF (OUT) 38 outputs the input client signal to each client module provided outside.
  • the configuration from the optical receiver 31 to the client IF (OUT) 38 described above is the configuration on the reception side of the optical transceiver.
  • the client IF (IN) 21 and the client IF (OUT) 38 are collectively referred to as a client-side analog interface unit.
  • the client signal storage unit 22 to the D / A conversion unit 26 and the A / D conversion unit 32 to the client signal generation unit 37 are collectively referred to as an optical analog modulation / demodulation unit.
  • optical transmitter 27 and the optical receiver 31 are collectively referred to as a digital signal processor.
  • control circuits 11, 12, and 13 are control circuits for controlling the above-described units 21 to 38 in response to settings from the system or the user.
  • the control circuit 11 is provided for the client-side analog interface unit.
  • the control circuit 12 is provided for the optical analog modulation / demodulation unit.
  • the control circuit 13 is provided for the digital signal processing unit.
  • one control circuit is provided for each of the client-side analog interface unit, the digital signal processing unit, and the optical analog modulation / demodulation unit.
  • only one common control circuit may be provided for the client-side analog interface unit, the digital signal processing unit, and the optical analog modulation / demodulation unit. This embodiment can be realized.
  • various client signals accommodated in the optical transceiver according to the present embodiment are input to the Client IF (IN) 21.
  • the client IF (IN) 21 is 100 GbE, it becomes an interface such as CAUI-4 or CAUI-10, but the configuration is not limited in this embodiment.
  • the input signal is accommodated in a transmission frame by the client signal accommodating unit 22 and is framed in a form suitable for long-distance transmission on the line side.
  • the client signal accommodating unit 22 adds a parity bit of a hard decision error correction code (HD-FEC: “Hard-Decision” Forward “Error” Correction) as an outer code, if necessary.
  • HD-FEC Hard-Decision” Forward “Error” Correction
  • FIG. 2 shows a frame structure of a transmission frame when the frame format on the line side is OTU4 (however, the redundancy of HD-FEC is indefinite).
  • a hard decision parity bit area is added to the information bit area.
  • the hard decision parity bit area accommodates HD-FEC parity bits.
  • the structure shown in FIG. 2 is used as the frame format, and the error correction encoding unit 23 is used.
  • the error correction decoding unit 36 is a unit that inputs and outputs signals in units of about 100 Gbps, but this embodiment is not limited to this.
  • FIG. 3 shows an example of the configuration of the error correction encoding unit 23 according to the present embodiment.
  • the error correction encoding unit 23 includes an LDPC encoding circuit 232 as an error correction code processing unit, and an interleaver 231 and a deinterleaver 233 provided on both sides thereof.
  • a signal of n ⁇ 100 G (n is an integer) is input to the interleaver 231 according to the bit rate accommodated by the client signal accommodation unit 22.
  • the signal is accommodated in the OTU4 frame format.
  • the interleaver 231 interleaves the input signal and inputs it to the LDPC encoding circuit 232.
  • a parity bit based on the LDPC parity generation rule is added to the input signal and input to the deinterleaver 233.
  • the deinterleaver 233 deinterleaves the input signal and inputs it to the symbol mapping unit 24. If an HD-FEC parity bit is added to the frame structure input to the LDPC encoding circuit 232, the LDPC encoding circuit 232 processes the HD-FEC parity bit as an information bit.
  • FIG. 4 shows a frame structure output from the deinterleaver 233 of the error correction coding unit 23. In the frame structure of FIG. 4, the information bit area accommodating the client signal and the hard decision parity bit area are combined into information bits.
  • the signal output from the error correction encoding unit 23 is input to the symbol mapping unit 24 and converted into a form suitable for transmission on the line side.
  • the conversion method of the symbol mapping unit 24 includes multi-value coding, multi-dimensional coding, or differential coding. Further, the conversion method of the symbol mapping unit 24 includes addition of a pilot (known) signal used for later processing.
  • the output signal of the symbol mapping unit 24 is input to the waveform shaping unit 25.
  • the waveform shaping unit 25 performs waveform shaping by equalizing the pseudo analog waveform of the input signal in the time domain, the frequency domain, or both domains. Examples of the waveform shaping method of the waveform shaping unit 25 include Nyquist filtering and band compensation of an analog unit.
  • the output from the waveform shaping unit 25 is converted into an analog electric signal by the D / A conversion unit 26.
  • the analog electrical signal output from the D / A converter 26 is converted into an optical signal by the optical transmitter 27 and transmitted to a transmission line such as an optical fiber.
  • an optical signal transmitted via an optical fiber is input to the optical receiver 31.
  • the optical receiver 31 converts the received optical signal into an analog electrical signal.
  • the analog electrical signal output from the optical receiver 31 is input to the A / D converter 32.
  • the A / D converter 32 the input analog electric signal is converted into a digital signal.
  • the digital signal is input to the waveform distortion compensation unit 33.
  • the waveform distortion compensator 33 performs a process for compensating for the distortion received in the transmission path, the optical analog front end, or the like on the digital signal. Examples of the distortion compensation method include linear compensation such as band compensation and dispersion compensation, nonlinear compensation using a fiber or an optical element, frequency offset of a transmission / reception light source, or phase compensation.
  • the output from the waveform distortion compensation unit 33 is input to the timing detection unit 34.
  • the timing detection unit 34 detects the timing, detects the beginning of the frame, or the beginning of the multiframe as necessary, and aligns it.
  • the likelihood calculating unit 35 receives the compensated signal, calculates an LLR of each bit subjected to symbol mapping, and inputs the LLR to the error correction decoding unit 36.
  • FIG. 5 shows an example of the configuration of the error correction decoding unit 36 according to the present embodiment.
  • the error correction decoding unit 36 includes a spatially coupled LDPC decoding processing unit 362, and a deinterleaver 363 and an interleaver 361 provided on both sides thereof.
  • the spatially coupled LDPC decoding processing unit 362 receives an n ⁇ 100G (n is an integer) signal from the line side and outputs an n ⁇ 100G (n is an integer) signal having an OTU4 (V) structure.
  • the spatially coupled LDPC decoding processing unit 362 includes a memory 3621 and a spatially coupled LDPC decoding arithmetic circuit 3622 as shown in FIG.
  • the spatially coupled LDPC decoding processing unit 362 is controlled by the control circuit 12.
  • the spatially coupled LDPC decoding processing unit 362 performs decoding processing using a check matrix as described in FIG. 6A.
  • a square 60 enclosing the outside indicates the entire check matrix 70 (M rows ⁇ N columns) of the spatially coupled LDPC code, and a square 61 therein represents a submatrix of the spatially coupled LDPC code. Show.
  • this partial matrix is referred to as a small check matrix 71. Note that the matrix elements of the parity check matrix 70 of the spatially coupled LDPC code indicated by the square 60 are all zero except for the small parity check matrix 71.
  • the small check matrix 71 itself is a check matrix.
  • the parity check matrix 70 of the spatially coupled LDPC code is an LDPC convolutional code configured by concatenating a basic small check matrix 71 with an LDPC regular structure. As shown in FIG. 6A, the small parity check matrix 71 is combined so as to be diagonally arranged in the lower right direction to form a large parity check matrix 70. Adjacent small check matrices 71 are shifted by k rows set in advance (k is an integer of 1 or more).
  • a quasi-cyclic (QC) LDPC code (hereinafter referred to as QC-LDPC code) can be applied.
  • QC-LDPC code will be briefly described.
  • the check matrix H is composed of a plurality of partition matrices A j, k (also called block matrices).
  • partition matrices A j, k also called block matrices.
  • partition matrices A j, k are limited to either a cyclic permutation matrix or a zero matrix
  • the check matrix H becomes a QC-LDPC code.
  • the QC-LDPC code is comparatively easy to construct a check matrix and circuit implementation, and is often used in practice.
  • a cyclic permutation matrix is a matrix obtained by cyclically shifting a unit matrix.
  • FIG. 7A describes an example of a cyclic permutation matrix.
  • the cyclic permutation matrix shown in FIG. 7A is a matrix of p rows ⁇ p columns.
  • the matrix element in the x-th row and y-th column of the cyclic permutation matrix is expressed as (x, y)
  • the matrix elements (1, t), (2, t + 1), (3, t + 2),. t, p) is 1.
  • the matrix elements (t + 1, 1), (t + 2, 2),..., (P, t ⁇ 1) are 1. All other matrix elements are zero.
  • the cyclic permutation matrix is represented by I p (a) using the matrix size p and the right shift value a of the row.
  • I p (0) is a unit matrix.
  • I 5 (1) is a matrix shown in FIG. 7B.
  • the shift value a is “t ⁇ 1” because the size of the matrix is p and the matrix element of the first row and the t-th column is “1”.
  • I p (t-1) is “t ⁇ 1” because the size of the matrix is p and the matrix element of the first row and the t-th column is “1”.
  • the error correction decoding unit 36 performs a windowed decoding process in units of a window size that spans a plurality of small check matrices.
  • a window 80 extending over five small check matrices 71 is shown, as indicated by a thick dotted line.
  • the window 80 spans the five small check matrices 71a, 71b, 71c, 71d, and 71e.
  • the number of small check matrices 71 included in the window 80 is not limited to five, and may be set to an arbitrary number.
  • decoding is performed for each row in the column direction in the window 80. That is, as indicated by a thin dotted line in FIG. 6A, first, decoding processing of the top row 81 in the window 80 is performed. At this time, the row 81 includes one row of each of the small check matrices 71a, 71b, 71c. After that, the processing is sequentially advanced one row at a time toward the lower row. Then, when the processing reaches the bottom row in the window 80, the decoding processing is performed again in order from the top row 81 to the bottom row of the window 80 again. As described above, in the windowed decoding process, the decoding process is repeatedly performed on the window 80.
  • the number of repetitions is referred to as a decoding repetition number.
  • the decoding process for the window 80 is completed for the number of decoding repetitions, the calculation result is output for the uppermost row 81 of the window 80 and the intermediate value in the middle of the calculation is discarded.
  • the window 80 is shifted by one of the check matrix 71 toward the lower right.
  • the small check matrix 71 a is removed from the window 80, and a new small check matrix 71 f is input into the window 80.
  • the new window 80 spans five small check matrices of small check matrices 71b, 71c, 71d, 71e, 71f. In this way, the same iterative decoding process as the above decoding process is executed for the new window 80.
  • the performance is improved according to the size of the Windows 80 window size.
  • the decoding scheme improves in performance as the number of decoding repetitions increases.
  • the circuit scale and power consumption increase as the number of decoding iterations increases. That is, in order to improve performance, it is necessary to increase the window size and increase the number of decoding iterations. In that case, it is necessary to increase the size of the memory and the circuit scale.
  • the memory size and circuit scale are large, circuit mounting becomes difficult. For this reason, it is difficult to improve the performance while suppressing the expansion of the circuit scale and ensuring the ease of circuit mounting. Therefore, performance, circuit scale, and circuit implementation are in a trade-off relationship.
  • the window size is the size of the window 80 in the column direction. Therefore, in the example of FIG. 8, the size of the window 80 in the column direction is a width that includes exactly one small parity check matrix 71. Therefore, if the number of rows of the small parity check matrix 71 is p columns, the window size of the window 80 is “P”.
  • the size of the window 80 in the row direction is a fixed value, but this may be variable.
  • the size of the window 80 in the row direction is a width including exactly five small parity check matrices 71. Therefore, if the number of columns of the small parity check matrix 71 is p columns, The size is “p ⁇ 5”.
  • the maximum value of the window size at the minimum throughput is set to the maximum value of the memory size superior in implementation, and the product of the window size and the number of iterations is used for the decoding process.
  • a method of setting the maximum value to be equal to or less than the necessary unit time is conceivable. However, the method is not limited, and other methods may be used.
  • the signal decoded as described above is input to the client signal generation unit 37.
  • the client signal generation unit 37 performs HD-FEC decoding processing.
  • the signal subjected to the decoding process is extracted as each client signal, added with overhead as necessary, and generated as a client signal.
  • the output from the client signal generation unit 37 is input to the client IF (OUT) 38 and output to each client module and the like.
  • the circuit configuration can be flexibly accommodated without changing the circuit configuration.
  • the optical transmission / reception apparatus includes the error correction decoding unit 36 including an error correction decoding apparatus for decoding a reception sequence encoded with an LDPC code.
  • the error correction decoding unit 36 performs a decoding process using a parity check matrix of a spatially coupled LDPC code.
  • a parity check matrix of the spatially coupled LDPC code a plurality of small parity check matrices 71 are coupled in an LDPC regular structure.
  • the decoding process is a windowed decoding process that sequentially decodes in units of windows using a window 80 that spans one or more small check matrices 71.
  • the windowed decoding process is repeatedly executed by the number of decoding repetitions.
  • the window size of Windows 80 and the number of decoding repetitions are variable, and are input from the control circuit 12 connected to the error correction decoding unit 36.
  • the window size and the number of decoding repetitions are determined by the control circuit 12 according to the throughput of the optical signal transmitted and received by the optical transceiver.
  • the optical transmission / reception apparatus can cope with various transmission rates (throughputs).
  • the circuit configuration can be flexibly accommodated without changing the circuit configuration at all.
  • Embodiment 2 the window size and the number of decoding repetitions are made variable so that it can handle a plurality of throughputs. It consisted of a circuit. As described above, when the circuit is configured by one large arithmetic core circuit, the complexity of the circuit increases. When an arbitrary window size and an arbitrary number of decoding repetitions are used, it is difficult to estimate the size of the decoding processing circuit, so that it is easy to redesign.
  • FIG. 9 shows the configuration of the error correction decoding unit 36 according to Embodiment 2 of the present invention.
  • two or more small circuit scale decoding arithmetic circuits 364 are arranged in parallel instead of the spatially coupled LDPC decoding arithmetic circuit 3622 shown in FIG. .
  • small circuit scale decoding arithmetic circuits 364 can all be realized with the same circuit configuration.
  • the small circuit scale decoding arithmetic circuit 264 has a smaller circuit configuration than the spatially coupled LDPC decoding arithmetic circuit 3622 of FIG.
  • the circuit scale / error correction performance / throughput of the error correction decoding unit 36 can be designed and constructed flexibly.
  • the error correction decoding unit 36 is composed of two or more small circuit scale decoding arithmetic circuits 264, so that the circuit scale / error correction performance / throughput of the error correction decoding unit 36 is increased. Can be designed and constructed flexibly.

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Abstract

ＬＤＰＣ符号で符号化された受信系列を復号するための誤り訂正復号化部３６を備えた光送受信装置であって、誤り訂正復号化部３６は、複数の小検査行列７１が結合された空間結合ＬＤＰＣ符号の検査行列７０を用いた復号処理を行い、当該復号処理は、１以上の小検査行列７１にまたがるＷｉｎｄｏｗ８０を用いたＷｉｎｄｏｗｅｄ復号処理であり、Ｗｉｎｄｏｗ８０のＷｉｎｄｏｗサイズと復号繰り返し数とは可変であり、誤り訂正復号化部３６に接続された制御回路１２から入力される。

Description

誤り訂正復号装置及び光送受信装置
　この発明は、誤り訂正復号装置及び光送受信装置に関する。
　近年の光伝送システムにおいては、高い伝送容量と長距離の伝送を実現するための有効な方法として、一般的に、誤り訂正符号が適用されている。誤り訂正符号は、有線／無線通信システム及び記憶装置等で使用される技術である。誤り訂正符号は、送信側で送り出すデジタルデータに冗長なビットを付加することで、受信したデータに誤り（ビット）が生じたとしても、誤りを訂正可能とする技術である。
　誤り訂正符号・復号方式として、ハミング符号、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号、ＲＳ（リード・ソロモン）符号など、様々な方式が提案されている。
　なお、誤り訂正符号を適用することで、伝送路で生じる誤りの検出・訂正が可能となるが、誤りが訂正可能な誤りビット数には限界がある。また、誤り訂正符号方式の誤り訂正性能および復号方式によって、訂正可能な誤りビット数は異なる。
　誤り訂正符号においては、送信データ（フレームを構成するオーバヘッド等を含む）を情報ビットと呼び、情報ビットに付加される冗長ビットのことをパリティビットと呼ぶ。パリティビットは、誤り訂正の符号方式によってそれぞれ異なる算出方法で情報ビットから算出される。また、情報ビットとパリティビットとを合わせたビット列を符号語と呼ぶ。
　ブロック符号と呼ばれる誤り訂正符号では、あらかじめ設定されたビット数の単位で、情報ビットからパリティビットを算出する。つまり、１つの符号語内の情報ビット数およびパリティビット数は決められており、それぞれ、情報ビット長、パリティビット長と呼ばれる。また、符号語のビット数を符号長と呼ぶ。
　海底ケーブルおよび都市間通信に用いられるコア・メトロ系光伝送システムにおいては、伝送容量の拡大及び伝送距離の拡大の需要が顕著であり、日々、強力な誤り訂正符号の適用および提案が行われている。近年、誤り訂正符号として、低密度パリティ検査（LDPC: Low-Density Parity-Check）符号が広く用いられてきている。ＬＤＰＣ符号は、非ゼロ要素の少ない、疎なパリティ検査行列で定義されるブロック符号である。
　また、ＬＤＰＣ符号の誤り訂正性能向上実現を実現する手法として、例えば非特許文献１及び非特許文献２では、空間結合ＦＥＣ（Spatially-Coupled Forward Error Correction）構成が提案されている。空間結合ＦＥＣ構成では、空間結合ＬＤＰＣ（Spatially-Coupled LDPC）符号が用いられている。空間結合ＬＤＰＣ符号は、畳み込みＬＤＰＣ符号の一つであり、畳込み型ＬＤＰＣ符号の基本構造を応用して、符号系列を連続型からブロック終端型にしたものである。空間結合ＬＤＰＣでは、小検査行列を用いて、空間結合ＬＤＰＣ符号の部分行列を構成し、それらの小検査行列を複数個斜めに結合して大きな検査行列を構成したものが、空間結合ＬＤＰＣ符号の検査行列となる。
　非特許文献１では、ＢＰ（Belief Propagation）復号法を用いることによって、理論限界に迫る高い誤り訂正性能を実現することが示されている。
　しかしながら、空間結合ＬＤＰＣ符号は、結合長が長くなるほど性能の向上が望まれる一方で、復号化回路の拡大と遅延の拡大が生じてしまう。そのため、非特許文献２では、回路規模増加の抑制と遅延抑制の方法として、空間結合ＬＤＰＣ符号へのＷｉｎｄｏｗｅｄ復号の適用が提案されている。
S. Kudekar, T. Richardson, and R. L. Urbanke, "Threshold saturation via spatial coupling: Why convolutional LDPC ensembles perform so well over the BEC," IEEE Trans. Inf. Theory, vol. 57, no. 2, pp. 803-834, Feb. 2011. A. R. Iyengar, P. H. Siegel, R. L. Urbanke and J. K. Wolf, "Windowed decoding of spatially coupled codes," Proc. 2011 IEEE Int. Symp. Inf. Theory (ISIT), pp. 2552-2556, Aug. 2011.
　近年の光伝送システムでは、伝送容量の拡大に伴い、収容するシステムのクライアントレートが多岐にわたっている。例えば、ＩＥＥＥ系では、１００ＧｂＥ以上の伝送容量として、２００ＧｂＥまたは４００ＧｂＥで、且つ、柔軟に信号を収容可能な、Flex Ethernet（登録商標）の標準化が進められている。また、ＩＴＵ－Ｔ系では、Ｇ．７０９／Ｙ．１３３１にて、１００Ｇ超の光伝送ネットワークとして、ｎ×１００Ｇ（ｎは整数）単位での最大２５．６Ｔｂ／ｓまでのインタフェースで使用できるフレームフォーマット（ＯＴＵＣｎ）の標準化を進めている。光伝送装置を構成する光トランシーバには、これら複数のクライアント信号をフレキシブルに収容し、ライン側に同レート相当で信号を伝送する機能が求められる。
　非特許文献１では、ＢＰ復号法を用いることによって、高い誤り訂正性能を実現することが提案されている。また、非特許文献２においては、空間結合ＬＤＰＣ符号とＷｉｎｄｏｗｅｄ復号とを用いることにより、強力な誤り訂正性能を、比較的複雑性を抑えた低回路規模な構成で実現することを提案している。しかしながら、非特許文献１及び２のいずれにおいても、様々な伝送レート（スループット）に対する構成は提案されていない。このように、従来の誤り訂正回路においては、様々な伝送レート（スループット）に対応させることは、これまで検討されていない。
　この発明は、かかる課題を解決するためになされたものであり、様々な伝送レート（スループット）に対応可能な、誤り訂正復号装置および光送受信装置を得ることを目的としている。
　この発明は、ＬＤＰＣ符号で符号化された受信系列を復号するための誤り訂正復号装置を備えた光送受信装置であって、前記誤り訂正復号装置は、空間結合ＬＤＰＣ符号の検査行列を用いた復号処理を行い、前記空間結合ＬＤＰＣ符号の前記検査行列は、複数の小検査行列がＬＤＰＣ規則的構造で結合され、前記復号処理は、１以上の前記小検査行列にまたがるＷｉｎｄｏｗを用いて、前記Ｗｉｎｄｏｗ単位で逐次的に復号していくＷｉｎｄｏｗｅｄ復号処理であり、前記Ｗｉｎｄｏｗｅｄ復号処理は、復号繰り返し数の回数分だけ繰り返し実行されるものであって、前記ＷｉｎｄｏｗのＷｉｎｄｏｗサイズと前記復号繰り返し数とは可変であり、前記Ｗｉｎｄｏｗサイズと前記復号繰り返し数とは、前記誤り訂正復号装置に接続された制御回路から入力される、光送受信装置である。
　この発明に係る光送受信装置は、誤り訂正復号装置がＷｉｎｄｏｗｅｄ復号処理を行い、Ｗｉｎｄｏｗｅｄ復号処理のＷｉｎｄｏｗサイズと復号繰り返し数とを可変にして、制御回路から入力されるようにしたので、回路構成は全く変更することなく、様々な粒度のスループットに柔軟に対応できる。
この発明の実施の形態１に係る光送受信装置の構成を示したブロック図である。 この発明の実施の形態１に係る光送受信装置で送受信される信号のフレーム構造を示した図である。 この発明の実施の形態１に係る光送受信装置に設けられた誤り訂正符号化部の構成を示したブロック図である。 この発明の実施の形態１に係る光送受信装置に設けられた誤り訂正符号化部から出力される信号のフレーム構造を示した図である。 この発明の実施の形態１に係る光送受信装置に設けられた誤り訂正復号化部の構成を示したブロック図である。 この発明の実施の形態１に係る光送受信装置の誤り訂正復号化部で用いられる空間結合ＬＤＰＣ符号の検査行列の一例を示す図である。 この発明の実施の形態１に係る光送受信装置の誤り訂正復号化部で用いられる空間結合ＬＤＰＣ符号の検査行列に含まれる小検査行列を構成する疑似巡回ＬＤＰＣ符号の検査行列の一例を示す図である。 巡回置換行列の一例を示した図である。 巡回置換行列の一例を示した図である。 この発明の実施の形態１に係る光送受信装置の誤り訂正復号化部で用いられる空間結合ＬＤＰＣ符号の検査行列の一例を示す図である。 この発明の実施の形態２に係る光送受信装置に設けられた誤り訂正復号化部の構成を示したブロック図である。
　実施の形態１．
　図１は、この発明の実施の形態１に係る光送受信装置の構成を示すブロック図である。光送受信装置は、誤り訂正復号装置から構成された誤り訂正復号化部を搭載している。以下、光送受信装置の構成について説明する。
　図１において、Ｃｌｉｅｎｔ　ＩＦ（ＩＮ）２１は、クライアント信号が入力される入力インタフェース回路である。Ｃｌｉｅｎｔ　ＩＦ（ＩＮ）２１には、システムまたはユーザによって、クライアント信号が入力される。当該クライアント信号は、光送受信装置によって送信される信号である。Ｃｌｉｅｎｔ　ＩＦ（ＩＮ）２１には、Ｃｌｉｅｎｔ信号収容部２２が接続されている。
　Ｃｌｉｅｎｔ信号収容部２２には、Ｃｌｉｅｎｔ　ＩＦ（ＩＮ）２１に入力されたクライアント信号が入力される。Ｃｌｉｅｎｔ信号収容部２２は、クライアント信号を伝送フレームに収容し、後段の処理に適した形に信号をフレーミングする、フレーマー回路である。Ｃｌｉｅｎｔ信号収容部２２には、誤り訂正符号化部２３が接続されている。
　誤り訂正符号化部２３には、Ｃｌｉｅｎｔ信号収容部２２で生成された伝送フレームが入力される。誤り訂正符号化部２３は、入力された伝送フレームに対して、任意の規則に従ってパリティビットを付加して、符号語を生成する。誤り訂正符号化部２３には、シンボルマッピング部２４が接続されている。
　シンボルマッピング部２４には、誤り訂正符号化部２３で生成された符号語が入力される。シンボルマッピング部２４は、入力された符号語を、ライン側で伝送するのにふさわしい形へと符号化および多値化するためのマッピング処理回路である。シンボルマッピング部２４には、波形整形部２５が接続されている。
　波形整形部２５には、シンボルマッピング部２４から出力される信号が入力される。波形整形部２５は、入力された信号のアナログ波形を、時間および周波数領域で等化して、伝送に適した形に整形するための信号処理回路である。波形整形部２５には、Ｄ／Ａ変換部２６が接続されている。
　Ｄ／Ａ変換部２６には、波形整形部２５で生成されたデジタル信号が入力される。Ｄ／Ａ変換部２６は、入力されたデジタル信号をアナログ電気信号に変換するＤ／Ａコンバーターである。Ｄ／Ａ変換部２６には、光送信部２７が接続されている。
　光送信部２７には、Ｄ／Ａ変換部２６から出力されるアナログ電気信号が入力される。光送信部２７は、入力されたアナログ電気信号を光信号に変換し、当該光信号を光ファイバへと伝送させる光送信回路である。
　以上説明した、Ｃｌｉｅｎｔ　ＩＦ（ＩＮ）２１から光送信部２７までの構成が、光送受信装置の送信側の構成である。
　図１において、光受信部３１は、光ファイバを経由して伝送されてきた光信号を受信する。光受信部３１は、受信した光信号をアナログ電気信号に変換するための光受信器から構成されている。光受信部３１には、Ａ／Ｄ変換部３２が接続されている。
　Ａ／Ｄ変換部３２には、光受信部３１からアナログ電気信号が入力される。Ａ／Ｄ変換部３２は、当該アナログ電気信号をデジタル信号に変換するＡ／Ｄコンバーターから構成されている。Ａ／Ｄ変換部３２には、波形歪補償部３３が接続されている。
　波形歪補償部３３には、Ａ／Ｄ変換部３２から出力されるデジタル信号が入力される。波形歪補償部３３は、当該デジタル信号を時間／周波数領域で等化することにより、送信されてきたであろう元の信号へと補償するための信号処理回路である。波形歪補償部３３では、伝送路または光アナログフロントエンドで受けた歪みを補償する。波形歪補償部３３には、タイミング検出部３４が接続されている。
　タイミング検出部３４には、波形歪補償部３３によって補償された信号が入力される。タイミング検出部３４は、当該信号から伝送フレームの先頭を検出してタイミングをとるタイミング検出処理回路から構成されている。タイミング検出部３４においては、波形歪補償部３３で補償された信号に基づいて、伝送フレームの先頭が検出されアライメントされる。タイミング検出部３４には、尤度算出部３５が接続されている。
　尤度算出部３５には、タイミング検出部３４から出力されるアライメントされた信号が入力される。尤度算出部３５は、当該シンボルマッピングされた各ビットの対数尤度比（LLR: Log-likelihood ratio）を算出する尤度算出回路から構成されている。尤度算出部３５には、誤り訂正復号化部３６が接続されている。
　誤り訂正復号化部３６は、この発明の実施の形態１に係る誤り訂正復号装置である。誤り訂正復号化部３６は、様々な伝送レート（スループット）に対応するための機能を有している。誤り訂正復号化部３６は、尤度算出部３５から、各ビットのＬＬＲが入力される。誤り訂正復号化部３６は、当該ＬＬＲに基づいて、受信信号の誤り訂正復号化処理を行う。誤り訂正復号化部３６の構成については後述する。誤り訂正復号化部３６には、Ｃｌｉｅｎｔ信号生成部３７が接続されている。
　Ｃｌｉｅｎｔ信号生成部３７には、誤り訂正復号化部３６によって誤りが訂正された信号が入力される。Ｃｌｉｅｎｔ信号生成部３７は、誤りが訂正された当該信号を並べなおして、各クライアント信号にするクライアント信号生成回路である。Ｃｌｉｅｎｔ信号生成部３７では、受信した伝送フレームにＨＤ－ＦＥＣのパリティビットが付加されていた場合には、当該ＨＤ－ＦＥＣの復号処理も行う。Ｃｌｉｅｎｔ信号生成部３７では、復号処理が行われた信号が、各クライアント信号として取り出され、必要に応じてオーバヘッドが付加される。Ｃｌｉｅｎｔ信号生成部３７には、Ｃｌｉｅｎｔ　ＩＦ（ＯＵＴ）３８が接続されている。
　Ｃｌｉｅｎｔ　ＩＦ（ＯＵＴ）３８には、Ｃｌｉｅｎｔ信号生成部３７で生成されたクライアント信号が入力される。Ｃｌｉｅｎｔ　ＩＦ（ＯＵＴ）３８は、入力されたクライアント信号を出力する出力インタフェース回路である。Ｃｌｉｅｎｔ　ＩＦ（ＯＵＴ）３８は、入力されたクライアント信号を、外部に設けられた各クライアントモジュール等へ出力する。
　以上説明した、光受信部３１からＣｌｉｅｎｔ　ＩＦ（ＯＵＴ）３８までの構成が、光送受信装置の受信側の構成である。
　なお、以下では、Ｃｌｉｅｎｔ　ＩＦ（ＩＮ）２１及びＣｌｉｅｎｔ　ＩＦ（ＯＵＴ）３８を、まとめて、クライアント側アナログインターフェース部と呼ぶこととする。
　また、Ｃｌｉｅｎｔ信号収容部２２からＤ／Ａ変換部２６まで、および、Ａ／Ｄ変換部３２からＣｌｉｅｎｔ信号生成部３７までを、まとめて、光アナログ変復調部と呼ぶこととする。
　また、光送信部２７及び光受信部３１を、まとめて、デジタル信号処理部と呼ぶこととする。
　図１において、制御回路１１，１２，１３は、システムもしくはユーザからの設定を受けて、上記の各部２１～３８を制御するための制御回路である。制御回路１１は、クライアント側アナログインターフェース部に対して設けられている。制御回路１２は、光アナログ変復調部に対して設けられている。制御回路１３は、デジタル信号処理部に対して設けられている。このように、本実施の形態においては、クライアント側アナログインターフェース部、デジタル信号処理部、および、光アナログ変復調部に対して、それぞれ、１つの制御回路が設けられている。しかしながら、本実施の形態においては、クライアント側アナログインターフェース部、デジタル信号処理部、および、光アナログ変復調部に対して、共通の１つの制御回路のみを設けるようにしてもよく、その場合にも、本実施の形態は実現可能である。
　次に、本実施の形態に係る光送受信装置の動作について説明する。
　送信側では、まず、Ｃｌｉｅｎｔ　ＩＦ（ＩＮ）２１に、本実施の形態に係る光送受信装置が収容する様々なクライアント信号が入力される。Ｃｌｉｅｎｔ　ＩＦ（ＩＮ）２１は、例えば、１００ＧｂＥであれば、ＣＡＵＩ－４またはＣＡＵＩ－１０などのインタフェースとなるが、本実施の形態では構成は問わない。入力された信号は、Ｃｌｉｅｎｔ信号収容部２２で伝送フレームに収容され、ライン側での長距離伝送に適した形にフレーミングされる。Ｃｌｉｅｎｔ信号収容部２２では、必要に応じて、外符号として硬判定誤り訂正符号（HD-FEC: Hard-Decision Forward Error Correction）のパリティビットを付加する。図２に、例えば、ライン側でのフレームフォーマットをＯＴＵ４（ただしＨＤ－ＦＥＣの冗長度は不定）とした場合の伝送フレームのフレーム構造を示す。図２に示す例では、情報ビット領域に、硬判定パリティビット領域が付加されている。硬判定パリティビット領域には、ＨＤ－ＦＥＣのパリティビットが収容されている。ＯＵＴ４では、単位時間当たりの伝送容量が１０４．７９４４Ｇｂｐｓ（パリティビット含まず）であることから、以降の説明では、フレームフォーマットとして図２に記載の構造を用いて、かつ、誤り訂正符号化部２３および誤り訂正復号化部３６には約１００Ｇｂｐｓ単位で信号が入出力されるものを用いることとするが、本実施の形態はその限りではない。
　図３に、本実施の形態に係る誤り訂正符号化部２３の構成の一例を示す。図３に示す例においては、誤り訂正符号化部２３は、誤り訂正符号処理部としてのＬＤＰＣ符号化回路２３２と、その両側に設けられたインタリーバ２３１とデインタリーバ２３３とで構成されている。インタリーバ２３１には、Ｃｌｉｅｎｔ信号収容部２２で収容したビットレートに応じて、ｎ×１００Ｇ（ｎは整数）の信号が入力される。ここでは、当該信号は、ＯＴＵ４フレームフォーマットに収容されている。インタリーバ２３１は、入力された信号をインタリーブして、ＬＤＰＣ符号化回路２３２に入力する。ＬＤＰＣ符号化回路２３２では、入力された信号に、ＬＤＰＣパリティ生成規則に基づいたパリティビットを付加し、デインタリーバ２３３に入力する。デインタリーバ２３３は、入力された信号をデインタリーブして、シンボルマッピング部２４に入力する。なお、ＬＤＰＣ符号化回路２３２に入力されたフレーム構造にＨＤ－ＦＥＣのパリティビットが付加されていた場合、ＬＤＰＣ符号化回路２３２では、ＨＤ－ＦＥＣのパリティビットも情報ビットとして処理する。図４に、誤り訂正符号化部２３のデインタリーバ２３３から出力されるフレーム構造を示す。図４のフレーム構造においては、クライアント信号が収容された情報ビット領域と硬判定パリティビット領域とを合わせて情報ビットとしている。当該情報ビットには、ＬＤＰＣパリティビット領域が付加されている。なお、要求される変調方式や伝送性能によって、誤り訂正符号の冗長度は異なるため、本実施の形態ではフレームフォーマットに関わるｋ，Ｎ（ｋ＞３０５９２，Ｎ＞ｋを満たす整数）を定めない。
　誤り訂正符号化部２３から出力された信号は、シンボルマッピング部２４に入力され、ライン側で伝送するのにふさわしい形へ変換される。シンボルマッピング部２４の変換手法としては、多値化、多次元符号化、または、差動符号化が含まれる。また、さらに、シンボルマッピング部２４の変換手法には、後段での処理に用いるパイロット（既知）信号の付加なども含まれる。シンボルマッピング部２４の出力信号は、波形整形部２５に入力される。波形整形部２５では、入力された信号の疑似的なアナログ波形を、時間領域、周波数領域、もしくは、両領域で等化することで、波形整形をする。波形整形部２５の波形整形方法としては、例えばナイキストフィルタリングやアナログ部の帯域補償などがある。波形整形部２５からの出力は、Ｄ／Ａ変換部２６によって、アナログ電気信号に変換される。Ｄ／Ａ変換部２６から出力されたアナログ電気信号は、光送信部２７にて光信号に変換され、光ファイバ等の伝送路へ送信される。
　受信側では、まず、光受信部３１に、光ファイバを経由して伝送された光信号が入力される。光受信部３１は、受信した当該光信号をアナログ電気信号に変換する。光受信部３１から出力されたアナログ電気信号は、Ａ／Ｄ変換部３２に入力される。Ａ／Ｄ変換部３２では、入力されたアナログ電気信号がデジタル信号に変換される。当該デジタル信号は、波形歪補償部３３に入力される。波形歪補償部３３では、当該デジタル信号に対して、伝送路や光アナログフロントエンドなどで受けた歪みを補償する処理を行う。歪み補償方法としては、例えば帯域補償や分散補償等の線形補償、ファイバ又は光素子による非線形補償、送受信光源の周波数オフセット、あるいは、位相補償などがある。波形歪補償部３３からの出力は、タイミング検出部３４に入力される。タイミング検出部３４では、タイミング検出され、フレームの先頭、あるいは、必要に応じてマルチフレームの先頭が検出され、アライメントされる。尤度算出部３５では、補償された信号を受け、シンボルマッピングされた各ビットのＬＬＲを算出し、誤り訂正復号化部３６へ入力する。
　図５に、本実施の形態に係る誤り訂正復号化部３６の構成の一例を示す。図５に示す例においては、誤り訂正復号化部３６は、空間結合ＬＤＰＣ復号処理部３６２と、その両側に設けられたデインタリーバ３６３とインタリーバ３６１とから構成されている。空間結合ＬＤＰＣ復号処理部３６２では、ライン側からのｎ×１００Ｇ（ｎは整数）の信号が入力され、ＯＴＵ４（Ｖ）構造のｎ×１００Ｇ（ｎは整数）の信号が出力される。空間結合ＬＤＰＣ復号処理部３６２は、図５に示すように、メモリ３６２１と空間結合ＬＤＰＣ復号演算回路３６２２とを備えている。また、空間結合ＬＤＰＣ復号処理部３６２は、制御回路１２にて制御される。空間結合ＬＤＰＣ復号処理部３６２では、図６Ａに記載されるような検査行列を用いて復号処理を行う。
　図６Ａにおいて、大外を囲っている四角６０は、空間結合ＬＤＰＣ符号の検査行列７０（Ｍ行×Ｎ列）全体を示しており、その中の四角６１は、空間結合ＬＤＰＣ符号の部分行列を示している。この部分行列を、以下では、小検査行列７１と呼ぶこととする。なお、四角６０で示される空間結合ＬＤＰＣ符号の検査行列７０の行列要素は、小検査行列７１以外の部分は、すべて０である。
　なお、小検査行列７１は、それ自体が検査行列になっている。空間結合ＬＤＰＣ符号の検査行列７０は、基本となる小検査行列７１をＬＤＰＣ規則的構造で連結して構成したＬＤＰＣ畳み込み符号である。図６Ａに示すように、小検査行列７１を右下方向に斜めに並べるように結合して、大きな検査行列７０を構成する。隣接する小検査行列７１同士は、予め設定されたｋ行ずつずれている（ｋは、１以上の整数）。
　小検査行列７１には、例えば擬似巡回（QC: Quasi-Cyclic）ＬＤＰＣ符号（以下、ＱＣ－ＬＤＰＣ符号とする）が適用できる。ここで、ＱＣ－ＬＤＰＣ符号について簡単に説明する。いま、小検査行列７１として、図６Ｂに示すＬＤＰＣ符号の検査行列Ｈを想定する。検査行列Ｈは、複数の区分行列Ａj,k（ブロック行列とも呼ばれる）から構成されている。これらの区分行列Ａj,kを、巡回置換行列または零行列のいずれか一方に制限した場合、検査行列Ｈは、ＱＣ－ＬＤＰＣ符号となる。ＱＣ－ＬＤＰＣ符号は、検査行列の構成および回路実装が比較的容易であり、実用上よく用いられている。
　巡回置換行列とは、単位行列を巡回シフトした行列である。図７Ａに、巡回置換行列の一例を記載する。図７Ａに示す巡回置換行列は、ｐ行×ｐ列の行列である。巡回置換行列のｘ行目のｙ列目の行列要素を（ｘ，ｙ）と表記した場合、行列要素（１，ｔ），（２、ｔ＋１），（３，ｔ＋２），・・・，（ｔ，ｐ）が、１である。また、行列要素（ｔ＋１，１），（ｔ＋２，２），・・・，（ｐ，ｔ－１）が、１である。それ以外の行列要素は、すべて、０である。このように、巡回置換行列においては、複数の単位行列が巡回シフトされている。巡回置換行列は、行列のサイズｐと行の右方向へのシフト値ａを用いて、Ｉp (a)で表される。Ｉp (0)は単位行列である。また、例えば、Ｉ5 (1)は、図７Ｂに示す行列となる。従って、図７Ａの巡回置換行列は、行列のサイズがｐで、且つ、１行目のｔ列目の行列要素が「１」であるため、シフト値ａは「ｔ－１」となるので、Ｉp (t-1)と表される。
　本実施の形態において、誤り訂正復号化部３６は、複数の小検査行列にまたがるＷｉｎｄｏｗサイズ単位で、Ｗｉｎｄｏｗｅｄ復号処理を行う。図６Ａの例では、太点線で示されるように、５つの小検査行列７１にまたがったＷｉｎｄｏｗ８０を示している。具体的には、図６Ａの例では、Ｗｉｎｄｏｗ８０が、小検査行列７１ａ，７１ｂ，７１ｃ，７１ｄ，７１ｅの５つの小検査行列７１にまたがっている。しかしながら、Ｗｉｎｄｏｗ８０に含まれる小検査行列７１の個数は５つに限定されるものではなく、任意の個数に設定してよい。
　Ｗｉｎｄｏｗｅｄ復号処理では、Ｗｉｎｄｏｗ８０内において、列方向に、１行毎の復号を行う。すなわち、図６Ａの細点線で示すように、まず、Ｗｉｎｄｏｗ８０内の１番上の行８１の復号処理を行う。このとき、行８１には、小検査行列７１ａ，７１ｂ，７１ｃの各１行が含まれる。その後、下の行に向かって、１行ずつ、逐次的に処理を進めていく。そうして、Ｗｉｎｄｏｗ８０内の一番下の行まで処理が到達した場合に、再度、Ｗｉｎｄｏｗ８０の一番上の行８１から一番下の行まで、順に、復号処理を行う。このように、Ｗｉｎｄｏｗｅｄ復号処理では、Ｗｉｎｄｏｗ８０に対して、繰り返し復号処理を行う。この繰り返しの回数を、以下では、復号繰り返し数と呼ぶ。こうして、Ｗｉｎｄｏｗ８０に対する復号処理が、復号繰り返し数の回数分、すべて、完了した場合、Ｗｉｎｄｏｗ８０の一番上の行８１に関し、その演算結果を出力するとともに、演算途中の中間値の廃棄を行う。また、図８に示すように、Ｗｉｎｄｏｗ８０を、右下に向かって、検査行列７１の１つ分だけずらす。これにより、Ｗｉｎｄｏｗ８０から小検査行列７１ａが外れ、Ｗｉｎｄｏｗ８０内に、新しく、小検査行列７１ｆが入力される。これが、新しいＷｉｎｄｏｗ８０となる。新しいＷｉｎｄｏｗ８０は、小検査行列７１ｂ，７１ｃ，７１ｄ，７１ｅ，７１ｆの５つの小検査行列にまたがっている。こうして、新しいＷｉｎｄｏｗ８０に対して、上記の復号処理と同様の繰り返し復号処理を実行する。
　空間結合ＬＤＰＣ符号にＷｉｎｄｏｗｅｄ復号を適用した場合、その性能は、Ｗｉｎｄｏｗ８０のＷｉｎｄｏｗサイズの大きさに応じて向上する。一方で、Ｗｉｎｄｏｗサイズの拡大に従い、復号処理に要するメモリサイズを拡大する必要がある。また、上記復号方式は、復号繰り返し数の増加に従い、性能が向上する。一方で、復号繰り返し数の増加に従って、回路規模や消費電力が増加する。すなわち、性能を向上させるためには、Ｗｉｎｄｏｗサイズを大きくし、復号繰り返し数を増加させる必要があるが、その場合には、メモリのサイズや回路規模を大きくする必要がある。メモリのサイズや回路規模が大きい場合、回路実装が困難になる。そのため、回路規模の拡大抑制及び回路実装の容易性を確保しながら、性能を向上させることは難しい。従って、性能と、回路規模および回路実装とは、トレードオフの関係にある。
　本実施の形態１においては、最小スループット時の最大実現可能なＷｉｎｄｏｗサイズに対応したメモリを有する構成をとる。こうして、誤り訂正復号化部３６に入力されるスループットに応じて、Ｗｉｎｄｏｗサイズと復号繰り返し数とを、制御回路１２から変更することにより、複数のスループットに対応する。ここでは、Ｗｉｎｄｏｗサイズを、Ｗｉｎｄｏｗ８０の列方向の大きさとする。従って、図８の例では、Ｗｉｎｄｏｗ８０の列方向の大きさは、ちょうど１つの小検査行列７１が含まれる幅であるため、小検査行列７１の行数をｐ列とすると、Ｗｉｎｄｏｗ８０のＷｉｎｄｏｗサイズは「ｐ」となる。なお、本実施の形態においては、Ｗｉｎｄｏｗ８０の行方向の大きさは固定値とするが、これについても可変としてもよい。ちなみに、図８の例では、Ｗｉｎｄｏｗ８０の行方向の大きさは、ちょうど５つの小検査行列７１が含まれる幅であるため、小検査行列７１の列数をｐ列とすると、Ｗｉｎｄｏｗ８０の行方向の大きさは「ｐ×５」となっている。
　さらに、本処理を、パイプライン処理にするためには、次の小検査行列７１の処理に必要な信号が揃ったタイミングで、現時点のＷｉｎｄｏｗ８０に対する復号処理を完了する必要がある。従って、各スループットに対するＷｉｎｄｏｗサイズと復号繰り返し数の決定方法として、例えば最小スループット時のＷｉｎｄｏｗサイズの最大値を実装上優位なメモリサイズの最大値とし、Ｗｉｎｄｏｗサイズと繰り返し数との積が復号処理に必要な単位時間以下となる最大値とする方法が考えられる。しかしながら、当該方法に、限定されず、他の方法でもよい。
　以上のようにして復号処理された信号は、Ｃｌｉｅｎｔ信号生成部３７に入力される。送信側にてＨＤ－ＦＥＣのパリティビットが付加されている場合には、Ｃｌｉｅｎｔ信号生成部３７において、ＨＤ－ＦＥＣの復号処理が行われる。復号処理が行われた信号は、各クライアント信号として取り出され、必要に応じてオーバヘッド等が付加され、クライアント信号として生成される。Ｃｌｉｅｎｔ信号生成部３７からの出力はＣｌｉｅｎｔ　ＩＦ（ＯＵＴ）３８に入力され、各クライアントモジュール等へ出力される。
　このように、Ｗｉｎｄｏｗサイズと復号繰り返し数とを可変とする構成とすることで回路構成は全く変更することなく、様々な粒度のスループットに柔軟に対応できる。
　以上のように、本実施の形態に係る光送受信装置は、ＬＤＰＣ符号で符号化された受信系列を復号するための誤り訂正復号装置から構成された誤り訂正復号化部３６を備えている。誤り訂正復号化部３６は、空間結合ＬＤＰＣ符号の検査行列を用いた復号処理を行い、空間結合ＬＤＰＣ符号の前記検査行列においては、複数の小検査行列７１がＬＤＰＣ規則的構造で結合されている。また、復号処理は、１以上の小検査行列７１にまたがるＷｉｎｄｏｗ８０を用いて、Ｗｉｎｄｏｗ単位で逐次的に復号していくＷｉｎｄｏｗｅｄ復号処理である。当該Ｗｉｎｄｏｗｅｄ復号処理は、復号繰り返し数の回数分だけ繰り返し実行される。Ｗｉｎｄｏｗ８０のＷｉｎｄｏｗサイズと復号繰り返し数とは可変であり、誤り訂正復号化部３６に接続された制御回路１２から入力される。Ｗｉｎｄｏｗサイズと前記復号繰り返し数とは、制御回路１２によって、光送受信装置で送受信される光信号のスループットに応じて決定される。これにより、本実施の形態に係る光送受信装置は、様々な伝送レート（スループット）に対応可能である。以上のように、本実施の形態においては、Ｗｉｎｄｏｗサイズと復号繰り返し数とを可変とする構成とすることで、回路構成は全く変更することなく、様々な粒度のスループットに柔軟に対応できる。
　実施の形態２．
　上述した実施の形態１では、Ｗｉｎｄｏｗサイズと復号繰り返し数とを可変とする構成とすることで、複数のスループットに対応したものであるが、空間結合ＬＤＰＣ復号演算回路３６２２を、大きな一つの演算コア回路で構成したものであった。このように、大きな一つの演算コア回路で構成した場合、回路の複雑性が増加する。任意のＷｉｎｄｏｗサイズ及び任意の復号繰り返し数とした場合、その復号処理回路規模の見積もりが困難になるため、設計のやり直しが生じやすくなる。
　図９に、この発明の実施の形態２に係る誤り訂正復号化部３６の構成を示す。図９に示すように、実施の形態２では、図５に示した空間結合ＬＤＰＣ復号演算回路３６２２の代わりに、２個以上の小規模な小回路規模復号演算回路３６４を並列に配置している。
　これらの小回路規模復号演算回路３６４は、すべて、同じ回路構成で実現可能である。このように、図５の空間結合ＬＤＰＣ復号演算回路３６２２に比べて、小回路規模復号演算回路２６４を小さい回路構成とすることで、比較的精度の高い回路規模見積もりが可能となる。本実施の形態においては、以上の構成とすることで、誤り訂正復号化部３６の回路規模／誤り訂正性能／スループットを柔軟に設計・構築することが可能となる。
　以上のように、本実施の形態においても、上記の実施の形態１と同様の効果が得られる。さらに、本実施の形態においては、誤り訂正復号化部３６を、２以上の小回路規模復号演算回路２６４から構成するようにしたので、誤り訂正復号化部３６の回路規模／誤り訂正性能／スループットを柔軟に設計・構築することが可能となる。

Claims (4)

  1. 　ＬＤＰＣ符号で符号化された受信系列を復号するための誤り訂正復号装置を備えた光送受信装置であって、
    　前記誤り訂正復号装置は、空間結合ＬＤＰＣ符号の検査行列を用いた復号処理を行い、
    　前記空間結合ＬＤＰＣ符号の前記検査行列は、複数の小検査行列がＬＤＰＣ規則的構造で結合され、
    　前記復号処理は、１以上の前記小検査行列にまたがるＷｉｎｄｏｗを用いて、前記Ｗｉｎｄｏｗ単位で逐次的に復号していくＷｉｎｄｏｗｅｄ復号処理であり、
    　前記Ｗｉｎｄｏｗｅｄ復号処理は、復号繰り返し数の回数分だけ繰り返し実行されるものであって、
    　前記ＷｉｎｄｏｗのＷｉｎｄｏｗサイズと前記復号繰り返し数とは可変であり、
    　前記Ｗｉｎｄｏｗサイズと前記復号繰り返し数とは、前記誤り訂正復号装置に接続された制御回路から入力される、
    　光送受信装置。
  2. 　前記制御回路は、前記光送受信装置で送受信される光信号のスループットに応じて、前記Ｗｉｎｄｏｗサイズと前記復号繰り返し数とを決定する、
    　請求項１に記載の光送受信装置。
  3. 　ＬＤＰＣ符号で符号化された受信系列を復号するための誤り訂正復号装置であって、
    　前記誤り訂正復号装置は、空間結合ＬＤＰＣ符号の検査行列を用いた復号処理を行い、
    　前記空間結合ＬＤＰＣ符号の前記検査行列は、複数の小検査行列がＬＤＰＣ規則的構造で結合され、
    　前記復号処理は、１以上の前記小検査行列にまたがるＷｉｎｄｏｗを用いて、前記Ｗｉｎｄｏｗ単位で逐次的に復号していくＷｉｎｄｏｗｅｄ復号処理であり、
    　前記Ｗｉｎｄｏｗｅｄ復号処理は、復号繰り返し数の回数分だけ繰り返し実行されるものであって、
    　前記ＷｉｎｄｏｗのＷｉｎｄｏｗサイズと前記復号繰り返し数とは可変であり、
    　前記Ｗｉｎｄｏｗサイズと前記復号繰り返し数とは、前記誤り訂正復号装置に接続された制御回路から入力される、
    　誤り訂正復号装置。
  4. 　前記制御回路は、前記誤り訂正復号装置に入力される光信号のスループットに応じて、前記Ｗｉｎｄｏｗサイズと前記復号繰り返し数とを決定する、
    　請求項３に記載の誤り訂正復号装置。
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