JP6541916B2 - 誤り訂正装置および誤り訂正方法 - Google Patents

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Description

本発明は、様々な伝送レート（スループット）に対して符号化処理、復号処理を行う誤り訂正装置および誤り訂正方法に関するものである。
光伝送システム等の高速な伝送装置においては、高い伝送容量および長距離の伝送を実現するための有効な方法として、一般的に、誤り訂正符号が適用されている。誤り訂正符号は、有線／無線通信システムおよび記憶装置等で使用される技術である。誤り訂正符号は、送信側で送り出すデジタルデータに冗長なビットを付加することで、受信したデータに誤り（ビット）が生じたとしても、誤りを訂正可能とする技術である。
誤り訂正符号・復号方式として、ハミング符号、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号、ＲＳ（リード・ソロモン）符号、これらを組み合わせる積符号、連接符号など、様々な方式が提案されている。
なお、誤り訂正符号を適用することで、伝送路で生じる誤りの検出・訂正が可能となる。ただし、誤りが訂正可能な誤りビット数には、限界がある。また、誤り訂正符号方式の誤り訂正性能および復号方式によって、訂正可能な誤りビット数は、異なる。
誤り訂正符号においては、フレームを構成するオーバーヘッド等を含む送信データを、情報ビットと呼ぶ。また、情報ビットに付加される冗長ビットのことを、パリティビットと呼ぶ。パリティビットは、誤り訂正の符号方式によって、それぞれ異なる算出方法により、情報ビットから算出される。また、情報ビットとパリティビットとを合わせたビット列を、符号語と呼ぶ。
ブロック符号と呼ばれる誤り訂正符号では、あらかじめ設定されたビット数の単位で、情報ビットからパリティビットを算出する。つまり、１つの符号語内の情報ビット数およびパリティビット数は、あらかじめ決められており、それぞれ、情報ビット長、パリティビット長と呼ばれる。また、符号語のビット数を、符号長と呼ぶ。
海底ケーブルおよび都市間通信に用いられるコア・メトロ系光伝送システムにおいては、伝送容量の拡大および伝送距離の拡大の需要が顕著である。この結果、日々、強力な誤り訂正符号の適用および提案が行われている。
近年、誤り訂正符号として、低密度パリティ検査（LDPC: Low-Density Parity-Check）符号が広く用いられてきている。ＬＤＰＣ符号は、非ゼロ要素の少ない、疎なパリティ検査行列で定義されるブロック符号である。
また、ＬＤＰＣ符号の誤り訂正性能の向上を実現する手法として、例えば、空間結合ＦＥＣ（Spatially-Coupled Forward Error Correction）構成が提案されている（例えば、非特許文献１、２参照）。
このような空間結合ＦＥＣ構成では、空間結合ＬＤＰＣ（Spatially-Coupled LDPC）符号が用いられている。空間結合ＬＤＰＣ符号は、畳み込みＬＤＰＣ符号の１つであり、畳込み型ＬＤＰＣ符号の基本構造を応用して、符号系列を連続型からブロック終端型にしたものである。
空間結合ＬＤＰＣでは、小検査行列を用いて、空間結合ＬＤＰＣ符号の部分行列を構成し、それらの小検査行列を複数個斜めに結合して、大きな検査行列を構成する。このようにして構成された大きな検査行列が、空間結合ＬＤＰＣ符号の検査行列となる。
非特許文献１では、ＢＰ（Belief Propagation）復号法を用いることによって、理論限界に迫る高い誤り訂正性能を実現することが示されている。また、非特許文献２では、回路規模増加の抑制と遅延抑制の方法として、空間結合ＬＤＰＣ符号へのＷｉｎｄｏｗｅｄ復号の適用が提案されている。
一方で、バースト誤りに対しては、誤り訂正符号系列の前後にインタリーブを入れ、バースト誤りを複数の誤り訂正符号系列として分散させるような構成をとることが多い。
非特許文献３では、リード・ソロモン（ＲＳ）符号であるＲＳ（２５５、２３９）に符号化回路あるいは復号回路を複数個用意し、その前後にデマルチプレクサ、マルチプレクサを置いて、伝送方向に対して複数のＲＳ符号系列がバイト単位でインタリーブされるよう配置されている。
ＬＤＰＣ符号での復号は、非特許文献１および非特許文献２に示されるＢＰ復号法に代表されるように、行演算と列演算の繰り返し復号により、高い訂正能力を実現している。
また、非特許文献３に示されているように、複数個の誤り訂正符号化回路あるいは複数個の復号回路を配置することで、インタリーブによるバースト誤り耐性を実現している。
S. Kudekar、 T. Richardson、 and R. L. Urbanke、 "Threshold saturation via spatial coupling: Why convolutional LDPC ensembles perform so well over the BEC、" IEEE Trans. Inf. Theory、 vol. 57、 no. 2、 pp. 803-834、 Feb. 2011. A. R. Iyengar、 P. H. Siegel、 R. L. Urbanke and J. K. Wolf、 "Windowed decoding of spatially coupled codes、" Proc. 2011 IEEE Int. Symp. Inf. Theory (ISIT)、 pp. 2552-2556、 Aug. 2011. ITU-T Recommendation G.975(10/2000)
しかしながら、従来技術には、以下のような課題がある。
近年の光伝送システムでは、伝送容量の拡大に伴い、収容するシステムのクライアントレートが多岐にわたっている。例えば、ＩＥＥＥ系では、１００ＧｂＥ以上の伝送容量として、２００ＧｂＥまたは４００ＧｂＥで、かつ、柔軟に信号を収容可能な、Flex Ethernet（登録商標）の標準化が進められている。
また、ＩＴＵ−Ｔ系では、１００Ｇ超の光伝送ネットワークとして、ｎ×１００Ｇ（ｎは整数）単位での最大２５．６Ｔｂ／ｓまでのインタフェースで使用できるフレームフォーマット（ＯＴＵＣｎ）の標準化が、Ｇ．７０９／Ｙ．１３３１にて進められている。光伝送装置を構成する光トランシーバには、これら複数のクライアント信号をフレキシブルに収容し、ライン側に同レート相当で信号を伝送する機能が求められる。
非特許文献１では、ＢＰ復号法を用いることによって、高い誤り訂正性能を実現することが提案されている。また、非特許文献２においては、空間結合ＬＤＰＣ符号とＷｉｎｄｏｗｅｄ復号とを用いることにより、強力な誤り訂正性能を、比較的複雑性を抑えた低回路規模な構成で実現することが提案されている。しかしながら、様々な伝送レートに対応できる構成については、いずれの従来技術にも提案されていない。
また、空間結合ＬＤＰＣのようなＬＤＰＣ畳み込み符号は、その符号系列が連綿と続くものである。従って、通常においては、過去の符号系列、あるいは復号結果に基づく中間値を継続させていく必要がある。この場合、１つの符号化回路、あるいは復号回路で複数のＬＤＰＣ符号系列を処理することは困難である。
このように、従来の誤り訂正回路においては、様々な伝送レートに対応させることまでは、これまで検討されていない。
非特許文献３では、デマルチプレクサとマルチプレクサとの間に、複数個の誤り訂正回路を、複数個配置し、インタリーブを行う方法が示されている。しかしながら、この非特許文献３は、様々な伝送レートに対応するために、同時に複数のフレームが入力された場合の具体的な処理については、何ら示されていない。
従って、非特許文献３は、それぞれのフレームに対して、デマルチプレクサ、マルチプレクサの間に複数個の誤り訂正回路を複数個配置することとなり、回路規模が大きくなる。
特に、符号長制限のない符号系列、例えば、ＬＤＰＣ畳み込み符号系列等は、符号化、復号のそれぞれにおいて、継続的に中間値を保持しなければならない。このため、符号系列数が増えると、その分、中間値を保持する回路が増えることになる。
本発明は、かかる課題を解決するためになされたものであり、回路規模を抑えつつ、様々な伝送レートと伝送距離に応じた性能品質に対応可能な誤り訂正装置および誤り訂正方法を得ることを目的としている。
本発明に係る誤り訂正装置は、複数の誤り訂正符号系列を符号化するための符号化回路および複数の誤り訂正符号系列を復号するための復号回路の少なくともいずれか一方を有する誤り訂正装置であって、符号化回路は、あらかじめ決められた複数個が並列接続されて構成され、１系統として入力されるペイロード、および２系統以上として入力されるペイロードのいずれに対しても、伝送レートの違いに対して出力バス幅および動作クロックの周波数を調整することで、複数個で構成された符号化回路の全てを用いて複数の誤り訂正符号系列の符号化処理を実行し、復号回路は、あらかじめ決められた複数個が並列接続されて構成され、１系統として入力されるペイロード、および２系統以上として入力されるペイロードのいずれに対しても、伝送レートの違いに対して出力バス幅および動作クロックの周波数を調整することで、複数個で構成された復号回路の全てを用いて複数の誤り訂正符号系列の復号処理を実行するものである。
また、本発明に係る誤り訂正方法は、複数の誤り訂正符号系列を符号化するための符号化回路および複数の誤り訂正符号系列を復号するための復号回路の少なくともいずれか一方を有する誤り訂正装置において実行される誤り訂正方法であって、符号化回路において、１系統として入力されるペイロード、および２系統以上として入力されるペイロードのいずれに対しても、伝送レートの違いに対して出力バス幅および動作クロックの周波数を調整し、あらかじめ決められた複数個の符号化処理部の全てを用いた並列処理により複数の誤り訂正符号系列の符号化処理を実行する符号化ステップを有し、復号回路において、１系統として入力されるペイロード、および２系統以上として入力されるペイロードのいずれに対しても、伝送レートの違いに対して出力バス幅および動作クロックの周波数を調整し、あらかじめ決められた複数個の復号処理部の全てを用いた並列処理により複数の誤り訂正符号系列の復号処理を実行する復号ステップを有するものである。
本発明によれば、符号化回路あるいは復号回路を、固定の複数個として並列に有し、伝送レート、あるいは複数のフレームの同時入力に関わらず、複数個の回路を全て用いた並列処理により符号化処理、復号処理を実行する構成を備えている。この結果、回路規模を抑えつつ、様々な伝送レートと伝送距離に応じた性能品質に対応可能な誤り訂正装置および誤り訂正方法を得ることができる。
本発明の実施の形態１に係る誤り訂正装置の符号化回路の構成例を示すブロック図である。 本発明の実施の形態１に係る先の図１におけるレート変換メモリから出力されるフレームの構成例を示した図である。 本発明の実施の形態２に係る誤り訂正装置の復号回路の構成例を示すブロック図である。 本発明の実施の形態３に係る誤り訂正装置の連接符号化の構成例を示すブロック図である。 本発明の実施の形態３に係る誤り訂正装置の連接復号の構成例を示すブロック図である。
以下、本発明の誤り訂正装置および誤り訂正方法の好適な実施の形態につき図面を用いて説明する。
実施の形態１．
図１は、本発明の実施の形態１に係る誤り訂正装置の符号化回路の構成例を示すブロック図である。図１では、伝送レートが１系統入力の２倍となる２系統のフレームデータが、系Ａおよび系Ｂのそれぞれに対して並行して入力される場合を例示している。
誤り訂正装置の誤り訂正符号化回路は、レート変換メモリ３、４、合成回路５、ビット入れ替え回路６、複数のＬＤＰＣ符号化回路７、ビット逆入れ替え回路８、フレーム分離メモリ９を含んで構成されている。そして、このような構成を備えた誤り訂正符号化回路は、ある伝送レートにより入力される複数のペイロード１、２に対して符号化処理を実行することで、ＯＨを入力時と同じく先頭として、ペイロードとＬＤＰＣパリティが挿入されたフレーム１１、１２を出力する。
レート変換メモリ３、４は、複数のペイロード１、２に対してクロックの載せ替え、あるいはＬＤＰＣ符号系列のパリティ領域挿入を行う。ここで、クロックの載せ替えとは、動作クロックの周波数を切り替えることで、レート変換メモリ３、４から出力される伝送レートを変更することを意味している。
合成回路５は、それぞれのレート変換メモリ３、４から出力される伝送レートに応じて、それぞれのデータをマージする。ビット入れ替え回路６は、合成後のデータに対して、インタリーブを行う。複数のＬＤＰＣ符号化回路７は、インタリーブ後のＮ個のＭビットデータに対してＬＤＰＣ符号化処理を行う。
ビット逆入れ替え回路８は、複数のＬＤＰＣ符号化回路７から出力されるＭビットのデータに対して、ビット入れ替え回路６と逆操作となるデインタリーブを行う。さらに、フレーム分離メモリ９、１０は、ビット逆入れ替え回路８の出力を、２つのペイロード送信フレームに分離する。以下、誤り訂正装置の符号化構成例について、図１を用いて詳細に説明する。
図１において、複数のペイロード１、２は、フレーム同期等のオーバーヘッド（ＯＨ）およびペイロードを含むフレーム伝送に対応したＴＨｚで、それぞれレート変換メモリ３、４に入力される。
レート変換メモリ３、４では、クロック載せ替えが行われ、ＬＤＰＣ符号系列のパリティ挿入等に対するクロックアップ（ＵＨｚ）を加味した上で、２系統同時入力に対応したクロックアップ（２×（Ｔ＋Ｕ）Ｈｚ）により、データが出力される。
なお、本実施の形態１において、途中挿入されるＬＤＰＣ符号のパリティビット数は、Ｍビットの倍数を仮定する。また、レート変換メモリ３、４における各系統の入出力は、ペイロードからの入力をＮ×Ｍビット（Ｎは偶数）とし、出力をＮ／２×Ｍビットとする。
図２は、本発明の実施の形態１に係る先の図１におけるレート変換メモリ３、４から出力されるフレームの構成例を示した図である。フレーム３０、３１は、２系統入力時の出力フレーム構成を示している。一方、フレーム３２、３３は、１系統のみのフレーム入力時の出力フレーム構成を示している。
ＬＤＰＣ符号系列では、周期的に、ＯＨを先頭として、その後にペイロード系列とパリティ系列が交互に続く形で出力される。そのため、入力されるペイロード領域の途中に、ＬＤＰＣパリティ領域が挿入されるフレーム構成となって、レート変換メモリ３、４から出力される。
なお、１系統のみのフレーム入力の場合の周期は、２系統入力の場合の周期の２倍となる。
ここで、ＯＨは、周期的に、ＬＤＰＣパリティ領域出力後の先頭に来る必要はないが、フレームの同期をとる上では、先頭に来ることが望ましい。また、ＬＤＰＣパリティビット数は、Ｍビットの倍数であると仮定したことで、出力フレームの制御が行いやすくなるメリットがある。
レート変換メモリ３、４からそれぞれＮ／２×Ｍビットとして出力された２つのフレームは、図１の合成回路５でマージされ、Ｎ×Ｍビットのフレームとして出力される。なお、合成回路５は、１系統入力の場合には、同系統から得られる２クロック周期分のフレームをマージし、Ｎ×Ｍビットのフレームとして出力する。
次に、図１のビット入れ替え回路６は、合成回路５によって合成されたＮ×Ｍビットのフレームに対し、ビットインタリーブがかかるように入れ替えを行う。このとき、ビット入れ替え回路６は、２系統が１ＬＤＰＣ符号系列に混在するように、ビットの入れ替えを行ってもよいし、各系統それぞれ独立にインタリーブがかかるように、Ｎ／２×Ｍビットの範囲で、それぞれビット入れ替えを行ってもよい。
ビット入れ替え回路６から出力されたＮ×Ｍビットのフレームは、ＭビットごとにＮ個に分離され、Ｎ個のＬＤＰＣ符号化回路７のそれぞれに入力される。Ｎ個のＬＤＰＣ符号化回路７のそれぞれは、所定の規則に基づくＬＤＰＣ符号化を実行し、所定周期で、ＯＨあるいはペイロード系列を出力するとともに、ＬＤＰＣパリティ領域部分にパリティビットを出力する。
なお、Ｎ個のＬＤＰＣ符号化回路７のそれぞれは、１系統入力の場合には、２クロック周期分のフレームに対してＬＤＰＣ符号化処理を実施して出力することとなる。
Ｎ個のＬＤＰＣ符号化回路７からそれぞれＭビットとして出力されたＬＤＰＣ符号化系列は、ビット逆入れ替え回路８に入力される。そして、ビット逆入れ替え回路８は、ビット入れ替え回路６と逆操作、すなわち、デインタリーブ操作を行い、系統ごとに、Ｎ／２×Ｍビットのデータとして出力する。
なお、ビット逆入れ替え回路８は、１系統入力の場合には、Ｎ×Ｍビットで符号化系列を受け取り、Ｎ／２×Ｍビットずつのデータに分けて出力する。
ビット逆入れ替え回路８から出力された２系統のＮ／２×Ｍビットのデータは、それぞれフレーム分離メモリ９、１０に入力される。ここまでの入力クロックの周波数は、２×（Ｔ＋Ｕ）Ｈｚである。
一方、フレーム分離メモリ９、１０からの出力ビット幅は、入力フレーム１、２と同様のＮ×Ｍビットである。そして、ＯＨを入力時と同じく先頭として、ペイロードとＬＤＰＣパリティを挿入したフレーム１１、１２が、フレーム分離メモリ９、１０のそれぞれから出力される。なお、フレーム分離メモリ９、１０から出力されるフレーム１１、１２のクロック周波数は、ＬＤＰＣパリティ挿入を加味した（Ｔ＋Ｕ）Ｈｚとなる。
以上のように、１系統入力と、１系統入力とは伝送速度が異なる２系統の入力のいずれに対しても、同じ並列数として構成されたＬＤＰＣ符号化回路による符号化処理を実行することで、連綿と続くＬＤＰＣ畳み込み符号化処理を行うことができる。この結果、符号長制限のないＬＤＰＣ畳み込み符号系列であっても、回路規模を大きくすることなく、複数のスループットに柔軟に対応できる。
また、インタリーブは、並列入力されるデータバス間でのビット並び替えにより実現できる。このため、インタリーブ処理にメモリを要することなく、低遅延でインタリーブ処理が行え、インタリーブ処理に伴う遅延をほぼなくすことができる。
従って、回路規模を抑えつつ、様々な伝送レートと伝送距離に応じた性能品質に対応可能な、複数の符号系列による低遅延のインタリーブ付きのＬＤＰＣ畳み込み符号系列の誤り訂正装置を実現することができる。
なお、本実施の形態１では、伝送速度が異なるデータの例として、１系統入力と２系統入力での具体例を示したが、入力系統数がさらに増えても、同様の構成により符号化処理を行うことが可能である。
なお、入力系統数は、ＬＤＰＣ符号化回路の並列数を割り切ることができる数値であることが望ましい。ただし、ＬＤＰＣ符号化回路の並列数を割り切ることができない入力系統数であった場合にも、割り切れる数値に切り上げて、入力系統として足りない部分は、ダミー系列として扱うことが考えられる。この場合、ダミー系列は、インタリーブのビット入れ替えの対象外とし、ＬＤＰＣ符号化回路７以降において、イネーブル信号を用いることで、ダミー系列部分を動作させないように処理すればよい。
また、本実施の形態１では、２系統入力に合わせて、以下のような条件で、２系統の伝送速度に対応する場合について説明した。
・レート変換メモリ３、４の出力から、フレーム分離メモリ９、１０の入力までを、ＬＤＰＣパリティの挿入も加味した上で、動作周波数を２倍とする。
・各系統の出力バス幅を、Ｎ／２×Ｍビットとする。
・各ＬＤＰＣ符号化回路７の入出力幅をＭビットとする
しかしながら、動作周波数×各系統の出力ビット幅総数が、伝送速度以上であれば、上記の条件に限定されずに、入力系統数に合わせた符号化処理を実現できる。例えば、以下のような条件を満たすことで、４系統同時入力にも対応可能である。
・動作周波数を２倍以上とする。
・各系統の出力バス幅を、Ｎ／２×Ｍビットとする。
・合成回路５の出力幅をＮ×２Ｍビットとする。
・各ＬＤＰＣ符号化回路７の入出力幅を、２Ｍビットとする。
また、本実施の形態１では、途中挿入されるＬＤＰＣパリティビットを、Ｍの倍数と仮定して説明した。しかしながら、レート変換メモリ３、４での書き込み、あるいは読み出しを操作することで、Ｍの倍数以外のＬＤＰＣパリティビットを用いる構成とすることも可能である。ただし、このような場合には、フレームヘッダ等で先頭の基準ポイントが設定できることが望ましい。
実施の形態２．
本実施の形態２では、先の実施の形態１に対応した誤り訂正装置の復号回路の構成例を示す。図３は、本発明の実施の形態２に係る誤り訂正装置の復号回路の構成例を示すブロック図である。図３では、先の実施の形態１と同様に、伝送レートが１系統入力の２倍となる２系統のＬＤＰＣ符号化されたフレームデータが、系Ａおよび系Ｂのそれぞれに対して並行して入力される場合を例示している。
誤り訂正装置の誤り訂正復号回路は、フレーム合成用メモリ１３、１４、合成回路１５、ビット入れ替え回路１６、複数のＬＤＰＣ復号回路１７、ビット逆入れ替え回路１８、およびレート逆変換メモリ１９を含んで構成されている。そして、このような構成を備えた誤り訂正復号回路は、ある伝送レートにより入力され、ＯＨを含み、ＬＤＰＣ符号パリティが付加された複数のペイロード１１、１２に対して復号処理を実行することで、ＯＨを入力時と同じく先頭とする２つのペイロード１、２を出力する。
フレーム合成用メモリ１３、１４のそれぞれは、入力したペイロード１１、１２に対して、クロックの載せ替えを行う。ここで、クロックの載せ替えとは、動作クロックの周波数を切り替えることで、フレーム合成用メモリ１３、１４から出力される伝送レートを変更することを意味している。
合成回路１５は、それぞれのフレーム合成用メモリ１３、１４から出力される伝送レートに応じて、それぞれのデータをマージする。ビット入れ替え回路１６は、合成後のデータに対して、インタリーブを行う。複数のＬＤＰＣ復号回路１７は、インタリーブ後のＮ個のＡＭビットデータに対してＬＤＰＣ復号処理を行う。
ビット逆入れ替え回路１８は、複数のＬＤＰＣ復号回路１７から出力されるＭビットのデータに対して、ビット入れ替え回路１６と逆操作となるデインタリーブを行う。さらに、レート逆変換メモリ１９、２０は、ビット逆入れ替え回路１８の出力を、２つのペイロードに分離する。以下、誤り訂正装置の復号構成例について、図３を用いて詳細に説明する。
図３において、複数のペイロード１１、１２は、フレーム同期等のオーバーヘッド（ＯＨ）、ペイロード、およびＬＤＰＣパリティを含むフレーム伝送に対応した（Ｔ＋Ｕ）Ｈｚで、それぞれフレーム合成用メモリ１３、１４に入力される。
フレーム合成用メモリ１３、１４は、クロック載せ替えを実行する。なお、本実施の形態２において、フレーム合成用メモリ１３、１４における各系統の入出力は、ペイロード１１、１２からの入力データに関しては、情報１ビットをＡビットで表すＬＬＲに代表される軟判定データであり、Ｎ×ＡＭビット（Ｎは偶数）とし、出力データに関しては、Ｎ／２×ＡＭビットとする。
さらに、フレーム合成用メモリ１３、１４からは、２系統同時入力に対応したクロックアップ（Ｂ×（Ｔ＋Ｕ）Ｈｚ）により、データが出力される。ここで、Ｂは、２以上の正数であることが望ましいが、その限りではない。また、バス幅を増やせば、Ｂは、２倍以下としてもよい。
また、フレーム合成用メモリ１３、１４からの出力においては、ＬＤＰＣ符号系列であるＯＨを含むペイロードとＬＤＰＣパリティをブロックとして、バースト出力することが望ましいが、その限りではない。
フレーム合成用メモリ１３、１４からそれぞれＮ／２×ＡＭビットとして出力されたフレームは、図３の合成回路１５でマージされ、Ｎ×ＡＭビットとして出力される。なお、合成回路１５は、１系統入力の場合には、同系統から得られる２クロック周期分のフレームをマージし、Ｎ×ＡＭビットのフレームとして出力する。
次に、図３のビット入れ替え回路１６は、合成回路１５によって合成されたＮ×ＡＭビットのフレームに対して、ビットインタリーブがかかるように入れ替えを行う。このとき、ビット入れ替え回路１６は、符号化処理におけるビット入れ替え回路６と同じビット入れ替え則を用いてインタリーブ処理を行う。
ビット入れ替え回路１６から出力されたＮ×ＡＭビットのフレームは、ＡＭビットごとに分離され、Ｎ個のＬＤＰＣ復号回路１７のそれぞれに入力される。Ｎ個のＬＤＰＣ復号回路１７のそれぞれは、ＯＨを含むペイロードとＬＤＰＣパリティをブロックとして、次のペイロードとＬＤＰＣパリティが入力されるまで、復号処理を繰り返し行う。
なお、１系統入力の場合には、次のペイロードとＬＤＰＣパリティの入力される周期が、２系統入力の場合の周期の２倍となる。そこで、Ｎ個のＬＤＰＣ復号回路１７のそれぞれは、繰り返し復号回数を増やすか、あるいは、ブロックがＬＤＰＣ畳み込み符号系列であれば、Ｗｉｎｄｏｗｅｄ復号のＷｉｎｄｏｗｅ幅を増やすことができる。
Ｎ個のＬＤＰＣ復号回路１７からそれぞれＭビットとして出力された誤り訂正後のＬＤＰＣ符号化系列は、ビット逆入れ替え回路１８に入力される。そして、ビット逆入れ替え回路１８は、ビット入れ替え回路１６と逆操作、すなわち、デインタリーブ操作を行い、系統ごとに、Ｎ／２×Ｍビットのデータとして出力する。
このとき、１系統入力の場合には、ビット逆入れ替え回路１８に入力されるＮ×Ｍビットのデータ全てが１系統データである。そこで、この場合には、ビット逆入れ替え回路１８は、内部にバッファを持ち、１クロックでＮ／２×Ｍビットのデータを出力できるようにする。
ビット逆入れ替え回路１８から出力された２系統のＮ／２×Ｍビットのデータは、それぞれレート逆変換メモリ１９、２０に入力される。ここまでの入力クロックの周波数は、Ｂ×（Ｔ＋Ｕ）Ｈｚである。
一方、レート逆変換メモリ１９、２０からの出力ビット幅は、入力フレーム１、２と同様のＮ×Ｍビットである。そして、ＯＨを入力時と同じく先頭として、ＬＤＰＣパリティが削除され、ペイロードが残ったフレーム１、２が、レート逆変換メモリ１９、２０から出力される。なお、レート逆変換メモリ１９、２０から出力されるフレーム１、２のクロック周波数は、ＴＨｚとなる。
以上のように、１系統入力と、１系統入力とは伝送速度が異なる２系統の入力のいずれに対しても、同じ並列数として構成されたＬＤＰＣ復号回路による復号処理を実行することで、連綿と続くＬＤＰＣ畳み込み復号処理を行うことができる。この結果、符号長制限のないＬＤＰＣ畳み込み符号系列であっても、回路規模を大きくすることなく、複数のスループットに柔軟に対応できる。
また、インタリーブは、並列入力されるデータバス間でのビット並び替えにより実現できる。このため、インタリーブ処理にメモリを要することなく、低遅延でインタリーブ処理が行え、インタリーブ処理に伴う遅延をほぼなくすことができる。
従って、回路規模を抑えつつ、様々な伝送レートと伝送距離に応じた性能品質に対応可能な、複数の符号系列による低遅延のインタリーブ付きのＬＤＰＣ畳み込み符号系列の誤り訂正装置を実現することができる。
なお、先の実施の形態１における符号化処理と同様に、本実施の形態２における復号処理においても、以下の効果を得ることができる。
・インタリーブ処理に伴う遅延をほぼなくすことができる。
・入力系統数がさらに増えても、同様の構成により復号処理を行うことができる。
・入力系統数が、ＬＤＰＣ復号回路の並列数を割り切れる数値でない場合であっても、ダミー系列を採用することで、復号処理を実行できる。
実施の形態３．
先の実施の形態１では、複数系統入力でのＬＤＰＣ符号の符号化回路を有する誤り訂正装置の構成例について示した。同様に、先の実施の形態２では、複数系統入力でのＬＤＰＣ符号の復号回路を有する誤り訂正装置の構成例について示した。しかしながら、一般的に、ＬＤＰＣ符号においては、エラーフロアが発生しやすいことから、ＢＣＨ符号等の外符号を追加した連接符号化構成、連接復号構成をとる場合が多い。
このような場合でも、先の実施の形態１、２と同様の構成を用いることが可能である。そこで、本実施の形態３では、外符号を追加した連接符号化構成、連接復号構成を備えた誤り訂正装置について説明する。
図４は、本発明の実施の形態３に係る誤り訂正装置の連接符号化の構成例を示すブロック図である。具体的には、この図４の構成は、先の図１の構成に対して、外符号の符号化回路４１、４２が新たに挿入されている点が異なっている。そこで、この相違点を中心に、以下に説明する。
図４において、外符号の符号化回路４１、４２は、図１のレート変換メモリ３、４と、合成回路５との間に、系統ごとに挿入されている。
レート変換メモリ３、４の出力では、ＯＨ、ペイロードとともに、外符号のパリティ領域も、ＬＤＰＣ符号の情報ビットとして扱う形で、挿入が行われる。そのため、レート変換メモリ３、４とフレーム分離メモリ９、１０との間のクロックは、外符号のパリティ領域の増加分ＶＨｚを追加した２×（Ｔ＋Ｕ＋Ｖ）Ｈｚとなる。また、フレーム分離メモリ９、１０から出力された後の伝送クロック、すなわち、符号化後の各系統の伝送クロックは、（Ｔ＋Ｕ＋Ｖ）Ｈｚとなる。
なお、ここでは、外符号のパリティビット数は、Ｍの倍数を仮定し、外符号の挿入分は、クロック数を増加させることで対応している。
一方、図５は、本発明の実施の形態３に係る誤り訂正装置の連接復号の構成例を示すブロック図である。具体的には、この図５の構成は、先の図３の構成に対して、外符号の復号回路４３、４４が新たに挿入されている点が異なっている。そこで、この相違点を中心に、以下に説明する。
図５において、外符号の復号回路４３、４４は、図４の連接符号化構成のフレームに合わせて、図３のビット逆並び替え回路１８とレート逆変換メモリ１９、２０との間に、系統ごとに挿入されている。
フレーム合成用メモリ１３、１４の出力では、ＯＨ、ペイロード、ＬＤＰＣパリティとともに、外符号のパリティ領域も、ＬＤＰＣ符号の情報ビットとして扱う形で、挿入が行われる。そのため、フレーム合成用メモリ１３、１４とレート逆変換メモリ１９、２０との間のクロックは、外符号のパリティ領域の増加分ＶＨｚを追加したＢ×（Ｔ＋Ｕ＋Ｖ）Ｈｚとなる。また、レート逆変換メモリ１９、２０から出力された後の伝送クロック、すなわち、復号後の各系統の伝送クロックは、ＴＨｚとなる。
以上のように、実施の形態３によれば、先の実施の形態１で説明した符号化構成、および先の実施の形態２で説明した復号構成を、外符号を追加した連接符号化構成、連接復号構成に変更することが可能である。このようにして、系統ごとで外符号を挿入することにより、各系統の誤り訂正の可あるいは不可の結果を、モニタすることができる。
なお、図４に示した連接符号化構成では、合成回路５の前段に、系統ごとに外符号の符号化回路４１、４２を挿入した。これに対して、合成回路５の後段に、外符号の符号化回路を１つ挿入することで、連接符号化構成を実現することも可能である。
その場合、連接復号回路側では、ビット逆入れ替え回路１８からは、Ｎ×Ｍビットでデータを出力して、外符号の復号回路４３、４４のそれぞれに入力し、その後、各系統へＮ／２×Ｍビットずつのデータとして出力して、レート逆変換メモリ１９、２０へ入力する。
また、本実施の形態３では、途中挿入される外符号のパリティビット数が、Ｍの倍数と仮定して説明した。しかしながら、ＬＤＰＣパリティビット数での操作と同様に、レート変換メモリ３、４での書き込み、あるいは読み出しを操作することで、Ｍの倍数以外の外符号のパリティビット数を用いる構成とすることも可能である。ただし、このような場合には、ＬＤＰＣパリティビット数を含めフレームヘッダ等で先頭の基準ポイントが設定できることが望ましい。
実施の形態４．
先の実施の形態１〜３では、複数系統入力での誤り訂正符号系列の符号化、復号を有する誤り訂正装置の構成例として、ＬＤＰＣ符号、特に、ＬＤＰＣ畳み込み符号を用いる場合を例に説明した。しかしながら、本発明に適用できる誤り訂正符号は、他の符号でもよい。そこで、本実施の形態４では、ＬＤＰＣ符号、ＬＤＰＣ畳み込み符号以外に適用可能な符号について、補足説明する。
例えば、一般的な畳み込み符号であっても、連綿と続く符号系列に対して、伝送レートが変わる場合に対しても、図１、図４で示した複数に符号化回路７の構成、および図３、図５で示した複数の復号回路１７の構成を採用した誤り訂正装置を適用することができる。
また、インタリーブは、必ずしもビットごとの入れ替えである必要はない。その符号の特性に応じて、例えば、ＲＳ符号では、シンボル単位での入れ替えとなるインタリーブを採用することができる。
また、先の実施の形態１〜３では、Ｎ個の符号化回路７のそれぞれ、およびＮ個の復号回路１７それぞれが、同じパラメータの符号を用いることを前提としていた。しかしながら、本発明に係る誤り訂正装置は、Ｎ個の並列の符号化回路７のそれぞれ、およびＮ個の並列の復号回路１７のそれぞれが、異なる符号、異なる符号パラメータである場合にも、同様の効果を実現可能である。
１、２ フレーム（ペイロード）、３、４ レート変換メモリ、５ 合成回路、６ ビット入れ替え回路、７ ＬＤＰＣ符号化回路、８ ビット逆入れ替え回路、９、１０ フレーム分離メモリ、１１、１２ フレーム（ペイロード）、１３、１４ フレーム合成用メモリ、１５ 合成回路、１６ ビット入れ替え回路、１７ ＬＤＰＣ復号回路、１８ ビット逆入れ替え回路、１９ レート逆変換メモリ、４１、４２ 外符号の符号化回路、４３、４４ 外符号の復号回路。

Claims (9)

  1. 複数の誤り訂正符号系列を符号化するための符号化回路および前記複数の誤り訂正符号系列を復号するための復号回路の少なくともいずれか一方を有する誤り訂正装置であって、
    前記符号化回路は、あらかじめ決められた複数個が並列接続されて構成され、１系統として入力されるペイロード、および２系統以上として入力されるペイロードのいずれに対しても、伝送レートの違いに対して出力バス幅および動作クロックの周波数を調整することで、複数個で構成された符号化回路の全てを用いて前記複数の誤り訂正符号系列の符号化処理を実行し、
    前記復号回路は、あらかじめ決められた複数個が並列接続されて構成され、１系統として入力されるペイロード、および２系統以上として入力されるペイロードのいずれに対しても、伝送レートの違いに対して出力バス幅および動作クロックの周波数を調整することで、複数個で構成された復号回路の全てを用いて前記複数の誤り訂正符号系列の復号処理を実行する
    誤り訂正装置。
  2. 前記複数の誤り訂正符号系列は、入力されるデータバス間で、伝送順に対しビット単位またはシンボル単位でのインタリーブが行われる請求項１に記載の誤り訂正装置。
  3. 前記複数の誤り訂正符号系列は、ＬＤＰＣ符号で構成される請求項１または２に記載の誤り訂正装置。
  4. 前記複数の誤り訂正符号系列は、ＬＤＰＣ畳み込み符号で構成される請求項３に記載の誤り訂正装置。
  5. ペイロードの入力系統数により前記伝送レートの違いに対応する請求項１から４のいずれか１項に記載の誤り訂正装置。
  6. 前記符号化回路は、前記ペイロードに対して外符号を付加した後に前記符号化処理を実行する請求項１から５のいずれか１項に記載の誤り訂正装置。
  7. 複数の誤り訂正符号系列を符号化するための符号化回路および前記複数の誤り訂正符号系列を復号するための復号回路の少なくともいずれか一方を有する誤り訂正装置において実行される誤り訂正方法であって、
    前記符号化回路において、１系統として入力されるペイロード、および２系統以上として入力されるペイロードのいずれに対しても、伝送レートの違いに対して出力バス幅および動作クロックの周波数を調整し、あらかじめ決められた複数個の符号化処理部の全てを用いた並列処理により前記複数の誤り訂正符号系列の符号化処理を実行する符号化ステップを有し、
    前記復号回路において、１系統として入力されるペイロード、および２系統以上として入力されるペイロードのいずれに対しても、伝送レートの違いに対して出力バス幅および動作クロックの周波数を調整し、あらかじめ決められた複数個の復号処理部の全てを用いた並列処理により前記複数の誤り訂正符号系列の復号処理を実行する復号ステップを有する
    誤り訂正方法。
  8. 前記符号化ステップは、並列処理を行う際に、並列入力されるデータバス間でのビット単位あるいはシンボル単位での並び替えを行うことによりインタリーブ処理を実行する
    請求項７に記載の誤り訂正方法。
  9. 前記復号ステップは、並列処理を行う際に、並列入力されるデータバス間でのビット単位あるいはシンボル単位での並び替えを行うことによりインタリーブ処理を実行する
    請求項７に記載の誤り訂正方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020183525A1 (ja) * 2019-03-08 2021-03-25 三菱電機株式会社 符号化装置、復号装置、及び誤り訂正装置
CN114982162A (zh) * 2020-01-22 2022-08-30 华为技术有限公司 通信方法和通信装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62243438A (ja) * 1986-04-16 1987-10-23 Nec Corp 送信デ−タ処理装置
JP2822922B2 (ja) 1995-04-08 1998-11-11 日本電気株式会社 並列データ伝送装置
JP3499460B2 (ja) * 1999-02-25 2004-02-23 松下電器産業株式会社 拡散符号発生回路および拡散符号発生方法
JP3246471B2 (ja) * 1999-03-31 2002-01-15 日本電気株式会社 マルチレート送信装置
JP2003069535A (ja) * 2001-06-15 2003-03-07 Mitsubishi Electric Corp 誤り訂正多重化装置、誤り訂正多重分離装置、これらを用いた光伝送システムおよび誤り訂正多重化伝送方法
US20030043926A1 (en) * 2001-08-31 2003-03-06 Fujitsu Limited Circuit and method for generating a timing signal, and signal transmission system performing for high-speed signal transmission and reception between LSIs
US6701482B2 (en) * 2001-09-20 2004-03-02 Qualcomm Incorporated Method and apparatus for coding bits of data in parallel
US7570671B2 (en) * 2002-11-20 2009-08-04 Infinera Corporation Method and apparatus for deploying forward error correction in optical transmission networks and the deployment of photonic integrated circuit (PIC) chips with the same
FR2853164A1 (fr) * 2003-03-31 2004-10-01 France Telecom Procede de codage correcteur d'erreur utilisant au moins deux fois un meme code elementaire, procede de codage, dispositifs de codage et de decodage correspondants
US20060251126A1 (en) * 2005-05-04 2006-11-09 Teng-Yi Jen Method and device for synchronizing clock at transport stream receiving end
JP5407957B2 (ja) * 2009-06-29 2014-02-05 ソニー株式会社 立体画像データ送信装置および立体画像データ受信装置
US8949448B1 (en) * 2011-01-27 2015-02-03 Integrated Device Technology, Inc. System and method for improving the timestamp precision in a precision time protocol (PTP) device
US8898538B2 (en) * 2011-08-24 2014-11-25 Analogies Sa Construction of multi rate low density parity check convolutional codes
CN102905056B (zh) * 2012-10-18 2015-09-02 利亚德光电股份有限公司 视频图像处理方法及装置

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