CN110419166A - 纠错装置和纠错方法 - Google Patents

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Abstract

具有用于对多个纠错码序列进行编码的编码电路的纠错装置，构成为并列地连接多个编码电路，对作为1个以上的系统而输入的有效载荷中的任何有效载荷，都针对传输速率的不同调整输出总线宽度和动作时钟的频率，从而利用由多个构成的全部编码电路执行多个纠错码序列的编码处理。

Description

纠错装置和纠错方法
技术领域
本发明涉及对各种传输速率(吞吐量)进行编码处理、解码处理的纠错装置和纠错方法。
背景技术
在光传输系统等高速的传输装置中，作为用于实现较高的传输容量和长距离传输的有效方法，在一般情况下应用纠错码。纠错码是在有线/无线通信系统和存储装置等中使用的技术。纠错码是在发送侧送出的数字数据中附加冗余的比特，从而即便在接收到的数据中产生错误(比特)也能够纠错的技术。
作为纠错编码/解码方式，提出了汉明码、BCH(Bose-Chaudhuri-Hocquenghem)码、RS(里德-所罗门)码和将它们组合而成的叠加码、链接码等各种方式。
此外，通过应用纠错码，能够检测并纠正在传输路径中产生的错误。但是，能够纠错的误比特数是有限的。另外，根据纠错码方式的纠错性能和解码方式，能够纠正的误比特数不同。
在纠错码中，将包含构成帧的开销等的发送数据称作信息比特。另外，将附加到信息比特的冗余比特称作奇偶校验比特。通过纠错编码方式，通过彼此不同的运算方法，根据信息比特计算奇偶校验比特。另外，将信息比特和奇偶校验比特组合而成的比特串称作代码字。
在称作块码的纠错码中，以预先设定的比特数为单位，根据信息比特计算奇偶校验比特。即，1个代码字内的信息比特数和奇偶校验比特数是预先规定的，分别被称作信息比特长、奇偶校验比特长。另外，将代码字的比特数称作码长。
在海底光缆和城市间通信中使用的核心(core)/地铁系光传输系统中，明显需要扩大传输容量和扩大传输距离。其结果是，日益应用和提出强力的纠错码。
近年来，作为纠错码，广泛地使用低密度奇偶校验检查(LDPC：Low-DensityParity-Check)码。LDPC码是用非零元素少的稀疏的奇偶校验检查矩阵定义的块码。
另外，作为提高LDPC码的纠错性能的手法，例如提出了空间耦合FEC(Spatially-Coupled Forward Error Correction：空间耦合前向纠错)结构(例如，参照非专利文献1、2)。
在这样的空间耦合FEC结构中，使用空间耦合LDPC(Spatially-Coupled LDPC)码。空间耦合LDPC码是卷积LDPC码之一，应用卷积型LDPC码的基本结构，将码序列从连续型变成块终端型。
在空间耦合LDPC中，利用小检查矩阵构成空间耦合LDPC码的部分矩阵，将这些小检查矩阵倾斜地耦合多个，构成大检查矩阵。这样构成的大检查矩阵成为空间耦合LDPC码的检查矩阵。
在非专利文献1中公开有：通过利用BP(Belief Propagation：信度传播)解码法实现接近理论极限的高纠错性能。另外，在非专利文献2中，作为抑制电路规模增加和抑制延迟的方法，提出了对空间耦合LDPC码应用Windowed解码。
另一方面，针对突发错误，往往采用如下结构：在纠错码序列的前后加入交织，使突发错误作为多个纠错码序列而分散。
在非专利文献3中被配置成，在里德-所罗门(RS)码即RS(255，239)中准备多个编码电路或解码电路，在其前后设置解复用器和复用器，相对于传输方向以字节为单位对多个RS码序列进行交织。
关于LDPC码中的解码，如非专利文献1和非专利文献2所示的BP解码法代表的那样，通过行运算和列运算的反复解码而实现较高的纠正能力。
另外，如非专利文献3所示，通过配置多个纠错编码电路或多个解码电路，实现基于交织的突发错误耐性。
现有技术文献
非专利文献
非专利文献1：S.Kudekar,T.Richardson,and R.L.Urbanke,“Thresholdsaturation via spatial coupling:Why convolutional LDPC ensembles perform sowell over the BEC,”IEEE Trans.Inf.Theory,vol.57,no.2,pp.803-834,Feb.2011.
非专利文献2：A.R.Iyengar,P.H.Siegel,R.L.Urbanke and J.K.Wolf,“Windoweddecoding of spatially coupled codes,”Proc.2011IEEE Int.Symp.Inf.Theory(ISIT),pp.2552-2556,Aug.2011.
非专利文献3：ITU-T Recommendation G.975(10/2000)
发明内容
发明要解决的课题
但是，现有技术存在以下的课题。
在近年来的光传输系统中，随着传输容量的扩大，要收纳的系统的客户端速率变得多样性。例如，在IEEE系统中，作为100GbE以上的传输容量，正在推进200GbE或400GbE的能够灵活地收纳信号的Flex Ethernet(灵活以太网)(注册商标)的标准化。
另外，在ITU-T系统中，作为超过100G的光传输网络，在G.709/Y.1331下，正在推进以n×100G(n为整数)为单位的最大达到25.6Tb/s的接口中能够使用的帧格式(OTUCn)的标准化。在构成光传输装置的光收发器中，要求具有灵活地收纳这些多个客户信号，并在线侧以相当于同样的速率传输信号的功能。
在非专利文献1中提出：通过使用BP解码法而实现较高的纠错性能。另外，在非专利文献2中提出：通过使用空间耦合LDPC码和Windowed解码，以相对地抑制了复杂性的低电路规模的结构来实现强力的纠错性能。但是，任何现有技术均未提出能够应对各种传输速率的结构。
另外，空间耦合LDPC这样的LDPC卷积码中，其编码序列是连续不断的。因此，通常需要继续过去的码序列或基于解码结果的中间值。在该情况下，1个编码电路或解码电路很难处理多个LDPC码序列。
这样，在现有的纠错电路中，还未研究到应对各种传输速率的程度。
在非专利文献3中示出在解复用器与复用器之间配置多个纠错电路而进行交织的方法。但是，在该非专利文献3中完全未示出为了应对各种传输速率而同时输入了多个帧时的具体处理。
因此，非专利文献3针对各个帧，在解复用器与复用器之间配置多个纠错电路，由此电路规模变大。
特别是不存在码长限制的码序列例如LDPC卷积码序列等在编码和解码中分别必须继续保持中间值。因此，当编码序列数增加时，与之对应地，保持中间值的电路增加。
本发明正是为了解决上述课题而完成的，其目的在于，得到能够在抑制电路规模的同时应对与各种传输速率和传输距离对应的性能品质的纠错装置和纠错方法。
用于解决课题的手段
本发明的纠错装置具有用于对多个纠错码序列进行编码的编码电路和用于对多个纠错码序列进行解码的解码电路中的至少任意一方，编码电路构成为预先规定的多个编码电路被并列地连接，对作为单系统而输入的有效载荷和作为双系统以上而输入的有效载荷中的任何有效载荷，都针对传输速率的不同调整输出总线宽度和动作时钟的频率，从而使用由多个构成的全部编码电路执行多个纠错码序列的编码处理，解码电路构成为预先规定的多个解码电路被并列地连接，对作为单系统而输入的有效载荷和作为双系统以上而输入的有效载荷中的任何有效载荷，都针对传输速率的不同调整输出总线宽度和动作时钟的频率，从而使用由多个构成的全部解码电路执行多个纠错码序列的解码处理。
并且，本发明的纠错方法是在纠错装置中执行的纠错方法，该纠错装置具有用于对多个纠错码序列进行编码的编码电路和用于对多个纠错码序列进行解码的解码电路中的至少任意一方，在编码电路中具备如下的编码步骤：对作为单系统而输入的有效载荷和作为双系统以上而输入的有效载荷中的任何有效载荷，都针对传输速率的不同调整输出总线宽度和动作时钟的频率，通过利用全部预先规定的多个编码处理部的并列处理，执行多个纠错码序列的编码处理，在解码电路中具备如下的解码步骤：对作为单系统而输入的有效载荷和作为双系统以上而输入的有效载荷中的任何有效载荷，都针对传输速率的不同调整输出总线宽度和动作时钟的频率，通过利用全部预先规定的多个解码处理部的并列处理，执行多个纠错码序列的解码处理。
发明效果
根据本发明，具备如下结构：并列地具有固定的多个编码电路或解码电路，与传输速率或多个帧的同时输入无关地，通过使用全部多个电路的并列处理执行编码处理和解码处理。其结果是，可得到能够在抑制电路规模的同时应对与各种传输速率和传输距离对应的性能品质的纠错装置和纠错方法。
附图说明
图1是示出本发明的实施方式1的纠错装置的编码电路的结构例的框图。
图2是示出本发明的实施方式1的从上述的图1中的速率变换存储器输出的帧的结构例的图。
图3是示出本发明的实施方式2的纠错装置的解码电路的结构例的框图。
图4是示出本发明的实施方式3的纠错装置的链接编码的结构例的框图。
图5是示出本发明的实施方式3的纠错装置的链接解码的结构例的框图。
具体实施方式
下面，利用附图说明本发明的纠错装置和纠错方法的优选实施方式。
实施方式1
图1是示出本发明的实施方式1的纠错装置的编码电路的结构例的框图。在图1中例示出将传输速率为单系统输入的2倍的双系统的帧数据并行地分别输入到系统A和系统B的情况。
纠错装置的纠错编码电路构成为包含速率变换存储器3、4、合成电路5、比特替换电路6、多个LDPC编码电路7、比特反向替换电路8以及帧分离存储器9。并且，具备这种结构的纠错编码电路对根据某个传输速率输入的多个有效载荷1、2执行编码处理，输出与输入时同样地将OH作为开头并插入有有效载荷和LDPC奇偶校验的帧11、12。
速率变换存储器3、4针对多个有效载荷1、2进行时钟的重新加载或LDPC码序列的奇偶校验区域插入。在此，时钟的重新加载是指，通过切换动作时钟的频率来变更从速率变换存储器3、4输出的传输速率。
合成电路5根据从各个速率变换存储器3、4输出的传输速率合并各个数据。比特替换电路6对合成后的数据进行交织。多个LDPC编码电路7对交织后的N个M比特数据进行LDPC编码处理。
比特反向替换电路8对从多个LDPC编码电路7输出的M比特数据进行与比特替换电路6相反的操作即解交织。进而，帧分离存储器9、10将比特反向替换电路8的输出分离成2个有效载荷发送帧。下面，利用图1对纠错装置的编码结构例进行详细说明。
在图1中，多个有效载荷1、2在与包含帧同步等开销(OH)和有效载荷的帧传输对应的THz内，分别被输入到速率变换存储器3、4。
在速率变换存储器3、4中进行时钟重新加载，在考虑到对LDPC码序列的奇偶校验插入等的记录(clock up)(UHz)的基础上，通过与双系统同时输入对应的记录(2×(T+U)Hz)输出数据。
此外，在本实施方式1中，假设中途插入的LDPC码的奇偶校验比特数是M比特的倍数。另外，对于速率变换存储器3、4中的各个系统的输入输出，设来自有效载荷的输入为N×M比特(N为偶数)，设输出为N/2×M比特。
图2是示出本发明的实施方式1的从上述的图1中的速率变换存储器3、4输出的帧的结构例的图。帧30、31表示双系统输入时的输出帧结构。另一方面，帧32、33表示仅输入单系统的帧时的输出帧结构。
在LDPC码序列中，周期性地以设OH为开头然后交替地接上有效载荷序列和奇偶校验序列的方式输出。因此，成为在输入的有效载荷区域的中途插入LDPC奇偶校验区域的帧结构，从速率变换存储器3、4输出。
此外，仅输入单系统的帧时的周期为双系统输入时的周期的2倍。
在此，无需OH周期性地在输出LDPC奇偶校验区域之后的开头到来，但是，为了取得帧的同步，优选置于开头。另外，假设LDPC奇偶校验比特数是M比特的倍数，从而具备容易进行输出帧控制的优点。
在图1的合成电路5中合并从速率变换存储器3、4分别作为N/2×M比特输出的2个帧，作为N×M比特的帧输出。此外，在单系统输入的情况下，合成电路5合并从同系统得到的2时钟周期量的帧，作为N×M比特的帧输出。
接下来，图1的比特替换电路6以实施比特交织的方式对由合成电路5合成后的N×M比特的帧进行替换。此时，比特替换电路6既可以按照在1个LDPC码序列中混合存在双系统的方式进行比特的替换，也可以按照对各个系统分别独立地实施交织的方式，在N/2×M比特的范围内分别进行比特替换。
从比特替换电路6输出的N×M比特的帧按照每M比特分离成N个，分别输入到N个LDPC编码电路7。N个LDPC编码电路7分别执行基于规定的规则的LDPC编码，以规定周期输出OH或有效载荷序列，并且向LDPC奇偶校验区域部分输出奇偶校验比特。
此外，在单系统输入的情况下，N个LDPC编码电路7分别对2时钟周期量的帧实施LDPC编码处理并输出。
将从N个LDPC编码电路7分别作为M比特输出的LDPC码序列输入到比特反向替换电路8。然后，比特反向替换电路8进行与比特替换电路6相反的操作即解交织操作，按照每个系统，作为N/2×M比特的数据进行输出。
此外，在单系统输入的情况下，比特反向替换电路8按照N×M比特受理编码序列，分成每N/2×M比特的数据并输出。
将从比特反向替换电路8输出的双系统的N/2×M比特的数据分别输入到帧分离存储器9、10。到此为止的输入时钟的频率为2×(T+U)Hz。
另一方面，来自帧分离存储器9、10的输出比特宽度为与输入帧1、2相同的N×M比特。并且，从帧分离存储器9、10分别输出与输入时相同地将OH作为开头并插入有有效载荷和LDPC奇偶校验的帧11、12。此外，从帧分离存储器9、10输出的帧11、12的时钟频率为考虑到LDPC奇偶校验插入的(T+U)Hz。
如上所述，针对单系统输入和传输速度与单系统输入不同的双系统输入的任何输入，都通过构成为相同并列数的LDPC编码电路执行编码处理，从而能够执行连续不断的LDPC卷积编码处理。其结果是，即便是不存在码长限制的LDPC卷积码序列，也能够灵活地应对多个吞吐量而不会加大电路规模。
另外，通过并列地输入的数据总线之间的比特重新排列而实现交织。因此，能够在交织处理无需存储器的情况下低延迟地进行交织处理，能够几乎消除伴随交织处理的延迟。
因此，可实现能够在抑制电路规模的同时应对与各种传输速率和传输距离对应的性能品质的、基于多个码序列的带低延迟交织的LDPC卷积码序列的纠错装置。
此外，在本实施方式1中，作为传输速度不同的数据的例子，例示了单系统输入和双系统输入的具体例，但是，即便输入系统数进一步增加，也能够通过同样的结构进行编码处理。
此外，输入系统数优选的是能够分割LDPC编码电路的并列数的数值。但是，即便是无法分割LDPC编码电路的并列数的输入系统数的情况下，也可考虑舍入成要分割的数值，将不足以作为输入系统的部分视为虚序列。在该情况下，虚序列不是交织的比特替换对象，在LDPC编码电路7之后，通过利用使能信号而使虚序列部分不进行动作即可。
另外，在本实施方式1中，按照双系统输入，在以下的条件下，对与双系统的传输速度对应的情况进行了说明。
·在考虑到插入LDPC奇偶校验的基础上，从速率变换存储器3、4的输出到帧分离存储器9、10的输入为止，设动作频率为2倍。
·设各个系统的输出总线宽度为N/2×M比特。
·设各个LDPC编码电路7的输入输出宽度为M比特。
但是，只要动作频率×各个系统的输出比特宽度总数为传输速度以上，则不限于上述的条件，能够实现与输入系统数对应的编码处理。例如，通过满足以下的条件，还能应对4个系统同时输入。
·设动作频率为2倍以上。
·设各个系统的输出总线宽度为N/2×M比特。
·设合成电路5的输出宽度为N×2M比特。
·设各个LDPC编码电路7的输入输出宽度为2M比特。
另外，在本实施方式1中，假设中途插入的LDPC奇偶校验比特为M的倍数进行了说明。但是，也可以通过操作速率变换存储器3、4中的写入或读出，构成为利用M的倍数以外的LDPC奇偶校验比特。但是，在这样的情况下，优选的是能够用帧头等设定开头的基准点。
实施方式2
在本实施方式2中，示出与上述的实施方式1对应的纠错装置的解码电路的结构例。图3是示出本发明的实施方式2的纠错装置的解码电路的结构例的框图。在图3中，与上述的实施方式1同样地，例示出将传输速率为单系统输入的2倍的双系统的LDPC编码后的帧数据分别并行地输入到系统A和系统B的情况。
纠错装置的纠错解码电路构成为包含帧合成用存储器13、14、合成电路15、比特替换电路16、多个LDPC解码电路17、比特反向替换电路18以及速率反向变换存储器19。并且，具备这样的结构的纠错解码电路对根据某个传输速率输入，包含OH且附加有LDPC码奇偶校验的多个有效载荷11、12执行解码处理，输出与输入时相同地将OH作为开头的2个有效载荷1、2。
帧合成用存储器13、14分别对输入的有效载荷11、12进行时钟的重新加载。在此，时钟的重新加载是指，通过切换动作时钟的频率来变更从帧合成用存储器13、14输出的传输速率。
合成电路15根据从各个帧合成用存储器13、14输出的传输速率合并各个数据。比特替换电路16对合成后的数据进行交织。多个LDPC解码电路17对交织后的N个AM比特数据进行LDPC解码处理。
比特反向替换电路18对从多个LDPC解码电路17输出的M比特数据进行与比特替换电路16相反的操作即解交织。进而，速率反向变换存储器19、20将比特反向替换电路18的输出分离成2个有效载荷。下面，利用图3对纠错装置的解码结构例进行详细说明。
在图3中，将多个有效载荷11、12在与包含帧同步等的开销(OH)、有效载荷和LDPC奇偶校验的帧传输对应的(T+U)Hz内，分别输入到帧合成用存储器13、14。
帧合成用存储器13、14执行时钟重新加载。此外，在本实施方式2中，帧合成用存储器13、14中的各个系统的输入输出是关于来自有效载荷11、12的输入数据，以由A比特表示信息1比特的LLR为代表的软判定数据，设为N×AM比特(N为偶数)，关于输出数据，设为N/2×AM比特。
进而，从帧合成用存储器13、14通过与双系统同时输入对应的记录(B×(T+U)Hz)输出数据。在此，优选B为2以上的正数，但不限于此。另外，只要增加总线宽度，则B也可以是2倍以下。
另外，在来自帧合成用存储器13、14的输出中，将包含LDPC码序列即OH的有效载荷和LDPC奇偶校验作为块进行突发输出，但不限于此。
在图3的合成电路15中合并从帧合成用存储器13、14分别作为N/2×AM比特输出的帧，作为N×AM比特进行输出。此外，在单系统输入的情况下，合成电路15合并从同系统得到的2时钟周期量的帧，作为N×AM比特的帧进行输出。
接下来，图3的比特替换电路16以实施比特交织的方式对由合成电路15合成的N×AM比特的帧进行替换。此时，比特替换电路16利用与编码处理中的比特替换电路6相同的比特替换规则进行交织处理。
按照每AM比特分离从比特替换电路16输出的N×AM比特的帧，分别输入到N个LDPC解码电路17。N个LDPC解码电路17分别将包含OH的有效载荷和LDPC奇偶校验作为块，反复进行解码处理，直到输入下一个有效载荷和LDPC奇偶校验为止。
此外，在单系统输入的情况下，下一个有效载荷和LDPC奇偶校验的输入周期为双系统输入时的周期的2倍。因此，N个LDPC解码电路17分别增加反复解码次数，或者如果块为LDPC卷积码序列则能够增加Windowed解码的Windowe宽度。
将从N个LDPC解码电路17分别作为M比特输出的纠错后的LDPC码序列输入到比特反向替换电路18。并且，比特反向替换电路18进行与比特替换电路16相反的操作即解交织操作，按照每个系统，作为N/2×M比特的数据输出。
此时，在单系统输入的情况下，输入到比特反向替换电路18的N×M比特的数据全部是单系统数据。因此，在该情况下，比特反向替换电路18在内部具备缓冲器，能够在1时钟内输出N/2×M比特的数据。
从比特反向替换电路18输出的双系统的N/2×M比特的数据分别被输入到速率反向变换存储器19、20。到此为止的输入时钟的频率为B×(T+U)Hz。
另一方面，来自速率反向变换存储器19、20的输出比特宽度为与输入帧1、2相同的N×M比特。并且，从速率反向变换存储器19、20输出与输入时相同地将OH作为开头，删除LDPC奇偶校验而保留有效载荷的帧1、2。此外，从速率反向变换存储器19、20输出的帧1、2的时钟频率为THz。
如上所述，针对单系统输入和传输速度与单系统输入不同的双系统输入的任何输入，都通过构成为相同并列数的LDPC解码电路执行解码处理，从而能够进行连续不断的LDPC卷积解码处理。其结果是，即便是不存在码长限制的LDPC卷积码序列的情况下，也能够灵活地应对多个吞吐量而不会加大电路规模。
另外，能够通过并列地输入的数据总线之间的比特重新排列实现交织。因此，能够在交织处理无需存储器的情况下低延迟地进行交织处理，能够几乎消除伴随交织处理的延迟。
因此，可实现能够在抑制电路规模的同时应对与各种传输速率和传输距离对应的性能品质的、基于多个码序列的带低延迟交织的LDPC卷积码序列的纠错装置。
此外，与上述的实施方式1中的编码处理同样地，在本实施方式2中的解码处理中，也可得到以下的效果。
·能够几乎消除伴随交织处理的延迟。
·即便输入系统数进一步增加，也能够通过同样的结构进行解码处理。
·在输入系统数并非分割LDPC解码电路的并列数的数值的情况下，也能够通过采用虚序列来执行解码处理。
实施方式3
在上述的实施方式1中，示出了具备多个系统输入中的LDPC码的编码电路的纠错装置的结构例。同样地，在上述的实施方式2中，示出了具有多个系统输入中的LDPC码的解码电路的纠错装置的结构例。但是，在一般情况下，在LDPC码中容易发生错误平层(errorfloor)，因此，往往取追加BCH码等外码而成的链接编码结构、链接解码结构。
在这样的情况下，能够利用与上述的实施方式1、2相同的结构。因此，在本实施方式3中，对具备追加外码而成的链接编码结构、链接解码结构的纠错装置进行说明。
图4是示出本发明的实施方式3的纠错装置的链接编码的结构例的框图。具体而言，该图4的结构与上述的图1的结构的不同点在于，新插入了外码的编码电路41、42。因此，以该不同点为中心说明如下。
在图4中，在图1的速率变换存储器3、4与合成电路5之间，按照每个系统插入了外码的编码电路41、42。
在速率变换存储器3、4的输出中，与OH、有效载荷一起，将外码的奇偶校验区域也视为LDPC码的信息比特而进行插入。因此，速率变换存储器3、4与帧分离存储器9、10之间的时钟为追加外码的奇偶校验区域的增加量VHz而成的2×(T+U+V)Hz。另外，从帧分离存储器9、10输出后的传输时钟即编码后的各个系统的传输时钟为(T+U+V)Hz。
此外，在此，假设外码的奇偶校验比特数为M的倍数，外码的插入量通过增加时钟数进行对应。
另一方面，图5是示出本发明的实施方式3的纠错装置的链接解码的结构例的框图。具体而言，该图5的结构与上述的图3的结构的不同点在于，新插入了外码的解码电路43、44。因此，以该不同点为中心说明如下。
在图5中，与图4的链接编码结构的帧对应地，在图3的比特反向替换电路18与速率反向变换存储器19、20之间，按照每个系统插入了外码的解码电路43、44。
在帧合成用存储器13、14的输出中，与OH、有效载荷、LDPC奇偶校验一起，将外码的奇偶校验区域也视为LDPC码的信息比特而进行插入。因此，帧合成用存储器13、14与速率反向变换存储器19、20之间的时钟为追加外码的奇偶校验区域的增加量VHz而成的B×(T+U+V)Hz。另外，从速率反向变换存储器19、20输出后的传输时钟即解码后的各个系统的传输时钟为THz。
如上所述，根据实施方式3，将上述的实施方式1中说明的编码结构和上述的实施方式2中说明的解码结构变更成追加外码而成的链接编码结构、链接解码结构。这样，按照每个系统插入外码，从而能够监视各个系统可否纠错的结果。
此外，在图4所示的链接编码结构中，在合成电路5的前级，按照每个系统插入了外码的编码电路41、42。相对于此，在合成电路5的后级，通过插入1个外码的编码电路，也能够实现链接编码结构。
在该情况下，在链接解码电路侧中，从比特反向替换电路18以N×M比特输出数据，分别输入到外码的解码电路43、44，然后向各个系统作为各N/2×M比特的数据输出，输入到速率反向变换存储器19、20。
另外，在本实施方式3中，假设中途插入的外码的奇偶校验比特数为M的倍数进行了说明。但是，也可以与LDPC奇偶校验比特数的操作同样地，通过操作速率变换存储器3、4中的写入或读出，构成为利用M的倍数以外的外码的奇偶校验比特数。但是，在这样的情况下，优选的是包含LDPC奇偶校验比特数在内，在帧头等设定开头的基准点。
实施方式4
在上述的实施方式1～3中，作为具备多个系统输入中的纠错码序列的编码、解码的纠错装置的结构例，以利用LDPC码，特别是利用LDPC卷积码的情况为例进行了说明。但是，本发明中能够应用的纠错码也可以是其他的码。因此，在本实施方式4中，对LDPC码、LDPC卷积码以外的能够应用的码进行补充说明。
例如，即便是一般的卷积码，针对连续不断的码序列，对于传输速率发生改变的情况，也能够应用采用图1、图4所示的多个编码电路7的结构和图3、图5所示的多个解码电路17的结构的纠错装置。
另外，交织无需按照每个比特替换。根据其码的特性，例如在RS码中能够采用成为以符号为单位的替换的交织。
另外，在上述的实施方式1～3中，以N个编码电路7和N个解码电路17分别应用相同参数的码为前提。但是，本发明的纠错装置在N个并列的编码电路7和N个并列的解码电路17分别是不同的码、不同的码参数的情况下，也能够实现相同的效果。
符号说明
1、2帧(有效载荷)；3、4速率变换存储器；5合成电路；6比特替换电路；7 LDPC编码电路；8比特反向替换电路；9、10帧分离存储器；11、12帧(有效载荷)；13、14帧合成用存储器；15合成电路；16比特替换电路；17 LDPC解码电路；18比特反向替换电路；19速率反向变换存储器；41、42外码的编码电路；43、44外码的解码电路。

Claims (9)

1.一种纠错装置，该纠错装置具有用于对多个纠错码序列进行编码的编码电路和用于对所述多个纠错码序列进行解码的解码电路中的至少任意一方，
所述编码电路构成为预先规定的多个所述编码电路被并列地连接，对作为单系统而输入的有效载荷和作为双系统以上而输入的有效载荷中的任何有效载荷，都针对传输速率的不同调整输出总线宽度和动作时钟的频率，从而使用由多个构成的全部编码电路执行所述多个纠错码序列的编码处理，
所述解码电路构成为预先规定的多个所述解码电路被并列地连接，对作为单系统而输入的有效载荷和作为双系统以上而输入的有效载荷中的任何有效载荷，都针对传输速率的不同调整输出总线宽度和动作时钟的频率，从而使用由多个构成的全部解码电路执行所述多个纠错码序列的解码处理。
2.根据权利要求1所述的纠错装置，其中，
所述多个纠错码序列在输入的数据总线之间，按照传输顺序进行以比特为单位或以符号为单位的交织。
3.根据权利要求1或2所述的纠错装置，其中，
所述多个纠错码序列由LDPC码构成。
4.根据权利要求3所述的纠错装置，其中，
所述多个纠错码序列由LDPC卷积码构成。
5.根据权利要求1～4中的任意一项所述的纠错装置，其中，
根据有效载荷的输入系统数来应对所述传输速率的不同。
6.根据权利要求1～5中的任意一项所述的纠错装置，其中，
所述编码电路在对所述有效载荷附加外码之后执行所述编码处理。
7.一种纠错方法，在纠错装置中执行该纠错方法，该纠错装置具有用于对多个纠错码序列进行编码的编码电路和用于对所述多个纠错码序列进行解码的解码电路中的至少任意一方，
在所述编码电路中具有如下的编码步骤：对作为单系统而输入的有效载荷和作为双系统以上而输入的有效载荷中的任何有效载荷，都针对传输速率的不同调整输出总线宽度和动作时钟的频率，通过利用全部预先规定的多个编码处理部的并列处理，执行所述多个纠错码序列的编码处理，
在所述解码电路中具有如下的解码步骤：对作为单系统而输入的有效载荷和作为双系统以上而输入的有效载荷中的任何有效载荷，都针对传输速率的不同调整输出总线宽度和动作时钟的频率，通过利用全部预先规定的多个解码处理部的并列处理，执行所述多个纠错码序列的解码处理。
8.根据权利要求7所述的纠错方法，其中，
在所述编码步骤中，在进行并列处理时，通过在并列地输入的数据总线之间进行以比特为单位或以符号为单位的重新排列来执行交织处理。
9.根据权利要求7所述的纠错方法，其中，
在所述解码步骤中，在进行并列处理时，通过在并列地输入的数据总线之间进行以比特为单位或以符号为单位的重新排列来执行交织处理。
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