JP2000286720A - マルチレート送信装置 - Google Patents
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Abstract
せ、同じく外部からの変調動作モードの切り替えで変調
方式と符号化率を任意に可変しても外部からのクロック
のみで変調方式と符号化率の可変に応じ、送信データを
変調データに割り当て送信する装置を提供する。 【解決手段】 外部から与えられる変調動作モードによ
り変調方式、符号化率を可変させ、外部から入力される
単一のクロックで送信動作を可能とするために、変調方
式に応じたビット幅でデータを読み込むデータ処理手段
103と、データ処理手段103にて読み込まれたデー
タを並列に符号化処理を行う符号化器104と、符号化
処理の行われたデータを変調方式、符号化率可変に対応
して送信する送信手段105とを備えている。
Description
変させても送信処理速度を変化させず、マルチレートに
対応したマルチレート送信装置に関する。
反転変調)方式、多相位相変調方式、直交振幅変調方式
がある。図8に各変調方式の実軸と虚軸であらわす座標
上での符号とデータとの関係を示す。
あるBPSKの例、801は多相位相変調方式であるQ
PSKの例、802は直交振幅変調方式である16QA
Mの例である。
標に表わされ、座標上の点に対応した符号を搬送波によ
り送信する。多相位相変調方式であるQPSKではダイ
ビットと呼ばれる2ビットで座標上に表わされ、対応し
た符号を送信する。また、図8に示す直交振幅変調方式
の16QAMでは、データは4ビットで表わされる。
対応するビット数ずつをデータとしてまとめ、送信する
必要がある。
る方法として、特開平10−163883号公報に示さ
れるような方法がある。
て説明する。図9において、11は入力信号生成装置、
12は並列直列変換器、13は畳込み符号化器、14は
パンクチャー回路、15はクロック発生回路、16はク
ロック間引き回路、17は1/2分周器、18は1/8
分周器である。
タDATABを並列直列変換器12に与え、並列データ
DATAに変換する。
−n)/mに基づいてクロック発生回路15の出力する
m個クロックCLKOのうちn個を間引き、データ読出
クロックCLKを生成する。
を行い、クロックCLKにより誤り訂正符号を付加した
符号化データCDATA1,2を出力する。
ータから符号化率により所定位置のデータを削除し、シ
ンボルクロックCLKSに同期して送信シンボルデータ
を出力する。
式で変調方式や符号化率を可変させる場合、データ転送
レートがあがればそれに応じた回路内の基準クロックの
高速化や複数クロックの使用をするケースが多い。従来
例に挙げた特開平10−163883号公報に示される
方法では、基準クロックを間引きして送信クロックを生
成しているが、この方法ではデータ転送レートをあげる
場合に基準クロックを高速化していかなければならな
い。
てデータ転送レートをあげる場合でも送信クロック,内
部動作クロックを可変させる必要がなく、常に単一クロ
ックによる回路動作および送信動作できることが課題と
なる。
デムの場合、変調方式や畳み込み符号化とパンクチャ処
理により符号化率を変化させる方法で実際のデータ転送
レートを変える。また、送信時のサンプリングクロック
は変調方式や符号化率によらず装置や特性により決定さ
れる。
可変しても回路内は単一クロックで動作でき、入力した
クロックを送信クロックとして変調方式と符号化率に応
じたデータ転送レートで送信できる。
ット数の単位でデータを処理し、畳み込み符号化とパン
クチャ処理を固定列で並列化処理することで処理の高速
化を図る。
時間差をタイミング制御回路で動作を統括することで吸
収し、単一クロックによる回路内処理動作および送信動
作を可能とした。
実施の形態を図1に示すブロック図を用いて説明する。
図1において、100は外部クロック入力端子、101
−(1)〜101−(m)はデータ入力端子、102は
変調動作モード入力端子、103はデータ処理器、10
4は符号化器、105は送信器、106はデータ出力端
子である。
力端子101−(1)〜101−(m)により入力され
るデータを、同じく外部から外部クロック入力端子10
0により入力されるクロックタイミングと変調動作モー
ド入力端子102により入力される動作モードを使用し
て、データ出力端子106から送信データとして出力す
る。
調方式に応じたビット幅でデータを読み込み、符号化器
で並列に符号化処理するためのn列固定のビット幅にデ
ータを並び替える。さらに、変調方式に応じてデータ処
理器103内部で一定時間(クロックに応じた時間)だ
けデータを遅延させているので、変調方式の可変による
時間を吸収することができる。
クロック入力端子100から入力されたクロックタイミ
ングと変調動作モード入力端子102から入力された変
調方式を示す動作モードをもとに、データ入力端子10
1−(1)〜101−(m)からデータを取り込んでい
く。
に入力される動作モードに依存して可変する。例えば、
変調動作モード入力端子102に動作モードとして’
0’が入力された場合はBPSK、’1’が入力された
場合は16QAMとする。
1’の1ビットで表わされるためm=1となる。また、
16QAMでは座標軸上に’0000’〜’1111’
までの4ビットで表わされるためm=4となる。
タを符号化器104で並列に処理できるn列固定のデー
タに組み立て、データ出力線117−(1)〜117−
(n)に出力する。
クロック線114で外部クロック入力端子から得たクロ
ックタイミング、符号化動作モード線115で変調動作
モード入力端子から得た動作モード、符号化制御線11
6で符号化開始通知をクロックタイミングに合わせて符
号化器104へ出力する。
でも、最大の転送レートまで符号化処理を行えるように
するために、データ処理器103で並び替えられたn列
固定のデータを並列に符号化を行う。符号化は、動作モ
ードに応じた符号化率で行い、該動作モードに応じたq
列のデータを出力する。
理器103から送られてくるクロックタイミング、動作
モード、符号化開始通知によりn列固定の並列符号化処
理および並列パンクチャ処理を行う。
る処理結果を符号化データ出力線119−(1)〜11
9−(q)に符号化データを出力し、出力した符号化デ
ータが有効である場合は符号化データ出力線119−
(1)〜119−(q)に対応したデータ判定制御線1
18−(1)〜118−(q)にデータ有効通知を出力
する。
ら符号化器104の処理時間を考慮して送られてくる送
信制御クロック線110によるクロックタイミング、送
信動作モード線111による動作モード、送信制御線1
12による送信開始通知を受ける。
出力している符号化データをデータ有効通知とあわせ判
断して取り込む。次に送信器105は、データ処理器1
03から送信出力線113により送信開始通知を受ける
と、取り込んだ符号化データを動作モードにあわせた変
調データに割り当てて送信データ出力線106に出力す
る。
ートを用いて説明する。
100に入力されるクロックタイミング、図2(b)M
ODEは変調動作モード入力端子102に入力される動
作モード、図2(c)INPUT_DATAはデータ入
力端子101−(1)〜101−(m)に入力される送
信データである。
クロックタイミングで図2(b)MODEに従い、図2
(c)INPUT_DATAを取り込んでいく。
り込み時間Ta1およびn列への組み立て処理時間Ta
2を示し、送信のための処理を行うまでに必要なデータ
数を確保するための期間である。
立て処理時間Ta2は図2(c)INPUT_DATA
で取り扱うビット数mに依存し、ビット数が増えれば比
例して短くなる。つまりA=(Ta1+Ta2)/mと
なる。
る。図2Aの期間、図2(C)INPUT_DATAを
取り込んだデータ処理器103は符号化器104に、符
号化動作クロック線114で図2(e)CLK_Aのク
ロックタイミング、符号化制御線116で図2(d)E
NB_Aの動作タイミング、データ出力線117−
(1)〜117−(n)で図2(f)DATA_Aのn
列に組み立てたデータを与える。
−(1)〜117−(n)で与えられた図2(f)DA
TA_Aのn列に組み立てたデータを図2(e)CLK
_Aのクロックタイミングで符号化処理およびパンクチ
ャ処理を行う。
間Tb1とパンクチャ処理時間Tb2を示す。符号化器
104では常にn列固定の並列符号化処理および並列パ
ンクチャ処理を行うため、図2Bの期間は、BPSK,
16QAMの動作モードによらず一定となる。
ロックタイミングはデータ処理器103に外部クロック
入力端子100から入力されるクロックタイミングと同
じであるため、データ処理器103は符号化器104で
かかる図2Bの期間がわかる。
つと、送信器105に、送信制御クロック線110で図
2(h)CLK_Bのクロックタイミング、送信制御線
112で図2(g)ENB_Bの動作タイミングを与え
る。
データ出力線119−(1)〜119−(q)から出力
される図2(i)DATA_Bの符号化データをデータ
判定制御線118−(1)〜118−(q)のデータ有
効通知を見ながら取り込んでいく。
示し、送信を開始するために必要なデータ数を確保する
ための期間である。符号化データ取り込み時間Tcは図
2(b)MODEにより決まるビット数mに依存し、ビ
ット数が増えれば比例して長くなる。つまりC=m・T
cとなる。
クタイミングはデータ処理器103に外部クロック入力
端子100から入力されるクロックタイミングと同じで
あり、かつ符号化器104から出力される符号化データ
出力線119−(1)〜119−(q)のデータ有効幅
を示すqは動作モードにより固定となるため、データ処
理器103は送信器105で必要な図2Cの期間がわか
る。
つと、送信器104へ送信出力線113により図2
(j)ENB_Cの送信出力通知を与える。
図2(k)DATA_Cの送信データをデータ出力端子
106へ出力する。
する期間を制御することで外部クロック入力端子100
から入力される図2(a)CLKのクロックタイミング
のみで送信データを出力できる。
うに構成することができる。図3において、200はク
ロック分配回路、201はタイミング制御回路、202
はメモリ制御回路、203は送信用メモリ、204はラ
ッチ回路、205はシフトレジスタ、206はFIFO
である。
タイミングをクロック分配回路200に入力すると、ク
ロック分配回路200はタイミング制御回路201とメ
モリ制御回路202に制御動作クロック線211でクロ
ックタイミングを与える。
ロックタイミングにより変調動作モード入力端子102
から入力される動作モードを受け取る。
路201は、メモリ制御回路202へメモリ動作指示線
214により送信用メモリ203で格納するデータ数を
通知する。
れる。例えば、動作モードがBPSKの場合ではデータ
入力端子101−(1)〜101−(m)で入力される
ビット数はm=1であり、16QAMの場合のビット数
はm=4となる。
15により送信用メモリにデータ入力端子101−
(1)〜101−(m)から入力されるデータを通知さ
れたデータ数まで格納させ、通知されたデータ数となる
と送信データ出力線216−(1)〜216−(m)か
らデータを順次出力していく。
201からラッチ制御線213により与えられるラッチ
タイミングを受けて送信データ出力線216−(1)〜
216−(m)上に出力されている有効であるデータを
一時的にラッチする。ラッチ回路204では、ラッチデ
ータ出力線219−(1)〜219−(m)にラッチし
たデータを次のラッチタイミングを受けるまで出力す
る。
回路201からシフト制御線218により与えられるシ
フトタイミングを受けて送信データ出力線219−
(1)〜219−(m)に出力されているデータを取り
込む。
スタ205はタイミング制御回路201からシフト制御
線218により与えられるシフトタイミングを受けて送
信データ出力線216−(1)〜216−(m)に出力
されているデータを直接取り込むように構成することも
できる。
スタ205にnビット列のデータを格納すると、FIF
O206へFIFO書き込み制御線217によりFIF
O書き込みタイミングを与える。
だけデータを遅延させることにより、変調方式の可変に
よる時間を吸収する。
書き込みタイミングを受けてシフトレジスタデータ出力
線220−(1)〜220−(n)に出力されているデ
ータを取り込む。
ク制御線212でクロック分配回路200に外部クロッ
ク入力端子100から入力されているクロックタイミン
グを符号化動作クロック線114に出力させる。
作モード線115に動作モード、符号化制御線116に
動作タイミングを出力し、FIFOデータ出力制御線2
21によりFIFO206からデータ出力線117−
(1)〜117−(n)にデータを出力させる。
タイミング制御回路201は、分配クロック制御線21
2でクロック分配回路200に外部クロック入力端子1
00から入力されているクロックタイミングを送信制御
クロック線110に出力させ、送信動作モード線111
で動作モード、送信制御線112で動作タイミングを出
力する。
ータが送信できるデータ数になると、タイミング制御回
路201は送信出力線113に送信開始を通知する。
るデータの定義は、例えば、図4や図5のように説明す
ることができる。図4は変調方式がBPSKの場合であ
る。
(N)は送信ビット、302−(1)〜302−(M)
は送信データである。
(M)は送信用メモリ203にデータ入力端子101−
(1)〜101−(m)により書き込まれ、送信データ
出力線216−(1)〜216−(m)をシフトレジス
タ205へ入力される。
(N)と送信データ301−(1)〜301−(M)と
の関係は、302−(1)=301−(1),302−
(2)=301−(2),…,302−(M)=301
−(N)となり、M=Nである。
である。送信ビット302−(1)〜302−(N)と
送信データ301−(1)〜301−(M)との関係
は、302−(1)=[301−(1),301−
(2),301−(3),301−(4)],302−
(2)=[301−(5),301−(6),301−
(7),301−(8)],…,302−(M)=[3
01−(N−3),301−(N−2),301−(N
−1),301−(N)]となり、M=N/4である。
成することができる。図において、500は符号化制御
回路、501はn列レジスタ群a、502はn列レジス
タ群b、503−(1)〜503−(p)は畳込み符号
化回路、504はパンクチャ回路、505はデータ判定
回路である。
ク線114によりクロックタイミング、符号化動作モー
ド線115により動作モード、符号化制御線116によ
り動作タイミングを受ける。
(1)〜501−(n)およびn列レジスタ群b内のレ
ジスタ502−(1)〜502−(n)は、ともにレジ
スタに格納されている初期値は0である。
けた符号化制御回路500は、データ出力線117−
(1)〜117−(n)に出力されているデータをレジ
スタ制御線511によりn列レジスタ群a内のレジスタ
501−(1)〜501−(n)へ格納し、レジスタa
データ出力線515−(1)〜515−(n)およびレ
ジスタbデータ出力線516−(1)〜516−(n)
に格納したデータを出力する。
−(p)は符号化制御回路500から畳込み制御線51
2により動作タイミングを受け、レジスタaデータ出力
線515−(1)〜515−(n)およびレジスタbデ
ータ出力線516−(1)〜516−(n)上のデータ
から畳込み符号化処理を行う。畳込み符号化結果は、畳
込み符号化出力線517−(1)〜517−(p)に出
力される。
致する。符号化率rは、例えば畳み込み符号化処理によ
り誤り訂正付加情報を生成して入力される送信データを
送信する場合、送信シンボルXに含まれる誤り訂正付加
情報の数がX−Yであることを意味し、r=X/Yで表
わされる。すなわち符号化率r=1/2の場合、1ビッ
トの送信データから2ビットの符号化データが生成され
る。
2しか行わず、ゆえにn=2pとなる。
御回路500からパンクチャ制御線513によりパンク
チャ処理動作モードを与えられ、畳込み符号化回路50
3−(1)〜503−(p)の畳込み符号化出力線51
7−(1)〜517−(p)に出力される符号化率r=
1/2のデータを取り込みパンクチャ処理を行う。
線119−(1)〜119−(q)に出力される。
御回路500から判定制御線514によりパンクチャ処
理動作モードを受け、有効となる符号化データ出力線1
19−(1)〜119−(q)に対応したデータ判定通
知線118−(1)〜118−(q)にデータの有効・
無効を出力する。
パンクチャ処理は符号化率rを可変する場合に用いる。
=1/2で符号化処理を行うと6ビットの符号化データ
が生成される。すなわち符号化率r=3/6と表記でき
る。パンクチャ処理では生成された6ビットの符号化デ
ータから任意の2ビットを削除することで、符号化率r
=3/4に可変させる動作を行う。
=1/2の場合はq=p、符号化率r=3/4の場合は
q=3p/4となる。
タイミングでn列レジスタ群a内の各レジスタ501−
(1)〜501−(n)に格納しているデータをn列レ
ジスタ群b内の各レジスタ502−(1)〜502−
(n)へシフトし、次のクロックタイミングでデータ出
力線117−(1)〜117−(n)に出力されている
データをレジスタ制御線511によりn列レジスタ群a
内のレジスタ501−(1)〜501−(n)へ格納
し、符号化処理を動作タイミングとクロックタイミング
がなくなるまで繰り返し行っていく。
することができる。図7において、700は送信制御回
路、701はデータ判定検出回路、702は変調用メモ
リ、703は変調データ割当回路、704は送信回路、
705はROMである。
線110によりクロックタイミング、送信動作モード線
111により動作モード、送信制御線112により動作
タイミングを受ける。
711により送信器105内の各回路へクロックタイミ
ングを出力する。
通知線118−(1)〜118−(q)で有効となって
いる符号化データ出力線119−(1)〜119−
(q)に出力されているデータを書き込み制御線712
により与えられた書き込みタイミングで変調用メモリ7
02へ書き込む。
3から動作タイミングを受けると、変調データ割当回路
703に変調動作制御線714により動作モードを与
え、符号化データ読み出し線715−(1)〜715−
(m)から変調する符号化データを順次読み出す。
幅は動作モードで決まり、BPSKの場合では読み出さ
れるビット数はm=1、16QAMの場合に読み出され
るビット数はm=4となる。
符号化データに対応した変調データをROM705の変
調データ読み出し線717から読み出し、変調データ出
力線716へ出力する。
から送信動作線713により動作タイミングを受ける
と、送信動作クロック線711により与えられたクロッ
クタイミングで変調データ割当回路703からメモリデ
ータ出力線716に出力される変調データをデータ出力
端子106に送信する。
変してデータ転送レートをあげる場合でも、送信クロッ
ク,内部動作クロックを可変させる必要がなく、常に単
一クロックによる回路動作および送信動作が可能とな
る。
すブロック図である。
タイミングチャートである。
ク図である。
の定義例を示す図である。
タの定義例を示す図である。
である。
ある。
示す図である。
ク図である。
タ出力線 221 FIFOデータ出力制御線 301−(1)〜301−(N) 送信ビット 302−(1)〜302−(M) 送信データ 500 符号化制御回路 501,501−(1)〜501−(n) n列レジス
タ群a 502,502−(1)〜502−(n) n列レジス
タ群b 503−(1)〜503−(p) 畳込み符号化回路 504 パンクチャ回路 505 データ判定回路 511 レジスタ制御線 512 畳込み制御線 513 パンクチャ制御線 514 判定制御線 515−(1)〜515−(n) レジスタaデータ出
力線 516−(1)〜516−(n) レジスタbデータ出
力線 517−(1)〜517−(p) 畳込み符号化出力線 700 送信制御回路 701 データ判定検出回路 702 変調用メモリ 703 変調データ割当回路 704 送信回路 705 ROM 711 送信動作クロック線 712 データ書き込み制御線 713 送信動作線 714 変調動作制御線 715−(1)〜715−(m) 符号化データ読み出
し線 716 メモリデータ出力線 717 変調データ読み出し線 800 BPSK座標、 801 QPSK座標、 802 16QAM座標
Claims (4)
- 【請求項1】外部から与えられる変調動作モードにより
変調方式、符号化率を可変させ、外部から入力される単
一のクロックで送信動作を可能とするマルチレート送信
装置であって、 変調方式に応じたビット幅でデータを読み込むデータ処
理手段と、 データ処理手段にて読み込まれたデータを並列に符号化
処理を行う符号化手段と、 前記符号化処理の行われたデータを変調方式、符号化率
可変に対応して送信する送信手段と、を含んで構成され
たことを特徴とするマルチレート送信装置。 - 【請求項2】前記データ処理手段が、 変調方式に応じて可変するmビット列の送信データを格
納する送信用メモリと、 前記mビット列のデータを符号化処理を行うためのnビ
ット列固定のデータに組み立てを行う手段と、 前記nビット列のデータを一時格納するメモリと、を含
んで構成されることを特徴とする請求項1に記載のマル
チレート送信装置。 - 【請求項3】前記並列符号化手段が、 nビット列のデータを格納するレジスタ群と、 前記レジスタ群からnビット列のデータを取り込み、n
ビット列固定単位で畳み込み処理を行う複数個の畳込み
符号化回路と、 前記複数個の畳込み符号化回路から出力される符号化結
果をパンクチャ処理し、符号化データを出力するパンク
チャ回路と、 前記パンクチャ回路から出力される符号化データに対応
したビットを判定するデータ判定回路と、を含んで構成
されたことを特徴とする請求項1又は2に記載のマルチ
レート送信装置。 - 【請求項4】前記送信手段が、 送信タイミングを決定する送信制御回路と、 符号化データを変調データに割り当てる変調データ割当
回路と、 送信制御回路からのクロックタイミングで前記変調デー
タを送信する送信回路と、を含んで構成されたことを特
徴とする請求項1、2又は3に記載のマルチレート送信
装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09309999A JP3246471B2 (ja) | 1999-03-31 | 1999-03-31 | マルチレート送信装置 |
EP00250105A EP1041764A3 (en) | 1999-03-31 | 2000-03-30 | Multi-rate transmission apparatus |
US09/540,289 US7095795B1 (en) | 1999-03-31 | 2000-03-31 | Multi-rate transmission apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09309999A JP3246471B2 (ja) | 1999-03-31 | 1999-03-31 | マルチレート送信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000286720A true JP2000286720A (ja) | 2000-10-13 |
JP3246471B2 JP3246471B2 (ja) | 2002-01-15 |
Family
ID=14073087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09309999A Expired - Lifetime JP3246471B2 (ja) | 1999-03-31 | 1999-03-31 | マルチレート送信装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7095795B1 (ja) |
EP (1) | EP1041764A3 (ja) |
JP (1) | JP3246471B2 (ja) |
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Also Published As
Publication number | Publication date |
---|---|
JP3246471B2 (ja) | 2002-01-15 |
US7095795B1 (en) | 2006-08-22 |
EP1041764A3 (en) | 2001-08-08 |
EP1041764A2 (en) | 2000-10-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011002 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071102 Year of fee payment: 6 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 8 |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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