JP2000286720A - マルチレート送信装置 - Google Patents
マルチレート送信装置Info
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- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 外部からのクロック単一で回路内を動作さ
せ、同じく外部からの変調動作モードの切り替えで変調
方式と符号化率を任意に可変しても外部からのクロック
のみで変調方式と符号化率の可変に応じ、送信データを
変調データに割り当て送信する装置を提供する。 【解決手段】 外部から与えられる変調動作モードによ
り変調方式、符号化率を可変させ、外部から入力される
単一のクロックで送信動作を可能とするために、変調方
式に応じたビット幅でデータを読み込むデータ処理手段
１０３と、データ処理手段１０３にて読み込まれたデー
タを並列に符号化処理を行う符号化器１０４と、符号化
処理の行われたデータを変調方式、符号化率可変に対応
して送信する送信手段１０５とを備えている。
せ、同じく外部からの変調動作モードの切り替えで変調
方式と符号化率を任意に可変しても外部からのクロック
のみで変調方式と符号化率の可変に応じ、送信データを
変調データに割り当て送信する装置を提供する。 【解決手段】 外部から与えられる変調動作モードによ
り変調方式、符号化率を可変させ、外部から入力される
単一のクロックで送信動作を可能とするために、変調方
式に応じたビット幅でデータを読み込むデータ処理手段
１０３と、データ処理手段１０３にて読み込まれたデー
タを並列に符号化処理を行う符号化器１０４と、符号化
処理の行われたデータを変調方式、符号化率可変に対応
して送信する送信手段１０５とを備えている。
Description
【０００１】
【発明の属する技術分野】位相変調方式、符号化率を可
変させても送信処理速度を変化させず、マルチレートに
対応したマルチレート送信装置に関する。
変させても送信処理速度を変化させず、マルチレートに
対応したマルチレート送信装置に関する。
【０００２】
【従来の技術】位相変調方式には２相式位相変調（位相
反転変調）方式、多相位相変調方式、直交振幅変調方式
がある。図８に各変調方式の実軸と虚軸であらわす座標
上での符号とデータとの関係を示す。
反転変調）方式、多相位相変調方式、直交振幅変調方式
がある。図８に各変調方式の実軸と虚軸であらわす座標
上での符号とデータとの関係を示す。
【０００３】図８において、８００は２相式変調方式で
あるＢＰＳＫの例、８０１は多相位相変調方式であるＱ
ＰＳＫの例、８０２は直交振幅変調方式である１６ＱＡ
Ｍの例である。
あるＢＰＳＫの例、８０１は多相位相変調方式であるＱ
ＰＳＫの例、８０２は直交振幅変調方式である１６ＱＡ
Ｍの例である。
【０００４】ＢＰＳＫではデータとして"０"と"１"で座
標に表わされ、座標上の点に対応した符号を搬送波によ
り送信する。多相位相変調方式であるＱＰＳＫではダイ
ビットと呼ばれる２ビットで座標上に表わされ、対応し
た符号を送信する。また、図８に示す直交振幅変調方式
の１６ＱＡＭでは、データは４ビットで表わされる。
標に表わされ、座標上の点に対応した符号を搬送波によ
り送信する。多相位相変調方式であるＱＰＳＫではダイ
ビットと呼ばれる２ビットで座標上に表わされ、対応し
た符号を送信する。また、図８に示す直交振幅変調方式
の１６ＱＡＭでは、データは４ビットで表わされる。
【０００５】位相変調方式を可変させるには変調方式に
対応するビット数ずつをデータとしてまとめ、送信する
必要がある。
対応するビット数ずつをデータとしてまとめ、送信する
必要がある。
【０００６】また従来、変調方式や符号化率を可変させ
る方法として、特開平１０−１６３８８３号公報に示さ
れるような方法がある。
る方法として、特開平１０−１６３８８３号公報に示さ
れるような方法がある。
【０００７】この方法の動作を図９のブロック図を用い
て説明する。図９において、１１は入力信号生成装置、
１２は並列直列変換器、１３は畳込み符号化器、１４は
パンクチャー回路、１５はクロック発生回路、１６はク
ロック間引き回路、１７は１／２分周器、１８は１／８
分周器である。
て説明する。図９において、１１は入力信号生成装置、
１２は並列直列変換器、１３は畳込み符号化器、１４は
パンクチャー回路、１５はクロック発生回路、１６はク
ロック間引き回路、１７は１／２分周器、１８は１／８
分周器である。
【０００８】入力信号生成装置１１の出力する並列デー
タＤＡＴＡＢを並列直列変換器１２に与え、並列データ
ＤＡＴＡに変換する。
タＤＡＴＡＢを並列直列変換器１２に与え、並列データ
ＤＡＴＡに変換する。
【０００９】クロック間引き回路１６は、符号化率（ｍ
−ｎ）／ｍに基づいてクロック発生回路１５の出力する
ｍ個クロックＣＬＫＯのうちｎ個を間引き、データ読出
クロックＣＬＫを生成する。
−ｎ）／ｍに基づいてクロック発生回路１５の出力する
ｍ個クロックＣＬＫＯのうちｎ個を間引き、データ読出
クロックＣＬＫを生成する。
【００１０】畳込み符号化器１３は２種類の畳込み演算
を行い、クロックＣＬＫにより誤り訂正符号を付加した
符号化データＣＤＡＴＡ１，２を出力する。
を行い、クロックＣＬＫにより誤り訂正符号を付加した
符号化データＣＤＡＴＡ１，２を出力する。
【００１１】パンクチャー回路１４は、並列の符号化デ
ータから符号化率により所定位置のデータを削除し、シ
ンボルクロックＣＬＫＳに同期して送信シンボルデータ
を出力する。
ータから符号化率により所定位置のデータを削除し、シ
ンボルクロックＣＬＫＳに同期して送信シンボルデータ
を出力する。
【００１２】
【発明が解決しようとする課題】しかしながら従来の方
式で変調方式や符号化率を可変させる場合、データ転送
レートがあがればそれに応じた回路内の基準クロックの
高速化や複数クロックの使用をするケースが多い。従来
例に挙げた特開平１０−１６３８８３号公報に示される
方法では、基準クロックを間引きして送信クロックを生
成しているが、この方法ではデータ転送レートをあげる
場合に基準クロックを高速化していかなければならな
い。
式で変調方式や符号化率を可変させる場合、データ転送
レートがあがればそれに応じた回路内の基準クロックの
高速化や複数クロックの使用をするケースが多い。従来
例に挙げた特開平１０−１６３８８３号公報に示される
方法では、基準クロックを間引きして送信クロックを生
成しているが、この方法ではデータ転送レートをあげる
場合に基準クロックを高速化していかなければならな
い。
【００１３】このように変調方式，符号化率を可変させ
てデータ転送レートをあげる場合でも送信クロック，内
部動作クロックを可変させる必要がなく、常に単一クロ
ックによる回路動作および送信動作できることが課題と
なる。
てデータ転送レートをあげる場合でも送信クロック，内
部動作クロックを可変させる必要がなく、常に単一クロ
ックによる回路動作および送信動作できることが課題と
なる。
【００１４】
【課題を解決するための手段】位相変調方式を用いたモ
デムの場合、変調方式や畳み込み符号化とパンクチャ処
理により符号化率を変化させる方法で実際のデータ転送
レートを変える。また、送信時のサンプリングクロック
は変調方式や符号化率によらず装置や特性により決定さ
れる。
デムの場合、変調方式や畳み込み符号化とパンクチャ処
理により符号化率を変化させる方法で実際のデータ転送
レートを変える。また、送信時のサンプリングクロック
は変調方式や符号化率によらず装置や特性により決定さ
れる。
【００１５】本発明では、変調方式と符号化率を任意に
可変しても回路内は単一クロックで動作でき、入力した
クロックを送信クロックとして変調方式と符号化率に応
じたデータ転送レートで送信できる。
可変しても回路内は単一クロックで動作でき、入力した
クロックを送信クロックとして変調方式と符号化率に応
じたデータ転送レートで送信できる。
【００１６】本発明のポイントは、変調方式に応じたビ
ット数の単位でデータを処理し、畳み込み符号化とパン
クチャ処理を固定列で並列化処理することで処理の高速
化を図る。
ット数の単位でデータを処理し、畳み込み符号化とパン
クチャ処理を固定列で並列化処理することで処理の高速
化を図る。
【００１７】また、変調方式，符号化率による内部処理
時間差をタイミング制御回路で動作を統括することで吸
収し、単一クロックによる回路内処理動作および送信動
作を可能とした。
時間差をタイミング制御回路で動作を統括することで吸
収し、単一クロックによる回路内処理動作および送信動
作を可能とした。
【００１８】
【発明の実施の形態】本発明のマルチレート送信装置の
実施の形態を図１に示すブロック図を用いて説明する。
図１において、１００は外部クロック入力端子、１０１
−（１）〜１０１−（ｍ）はデータ入力端子、１０２は
変調動作モード入力端子、１０３はデータ処理器、１０
４は符号化器、１０５は送信器、１０６はデータ出力端
子である。
実施の形態を図１に示すブロック図を用いて説明する。
図１において、１００は外部クロック入力端子、１０１
−（１）〜１０１−（ｍ）はデータ入力端子、１０２は
変調動作モード入力端子、１０３はデータ処理器、１０
４は符号化器、１０５は送信器、１０６はデータ出力端
子である。
【００１９】マルチレート送信装置は外部からデータ入
力端子１０１−（１）〜１０１−（ｍ）により入力され
るデータを、同じく外部から外部クロック入力端子１０
０により入力されるクロックタイミングと変調動作モー
ド入力端子１０２により入力される動作モードを使用し
て、データ出力端子１０６から送信データとして出力す
る。
力端子１０１−（１）〜１０１−（ｍ）により入力され
るデータを、同じく外部から外部クロック入力端子１０
０により入力されるクロックタイミングと変調動作モー
ド入力端子１０２により入力される動作モードを使用し
て、データ出力端子１０６から送信データとして出力す
る。
【００２０】本発明におけるデータ処理器１０３は、変
調方式に応じたビット幅でデータを読み込み、符号化器
で並列に符号化処理するためのｎ列固定のビット幅にデ
ータを並び替える。さらに、変調方式に応じてデータ処
理器１０３内部で一定時間（クロックに応じた時間）だ
けデータを遅延させているので、変調方式の可変による
時間を吸収することができる。
調方式に応じたビット幅でデータを読み込み、符号化器
で並列に符号化処理するためのｎ列固定のビット幅にデ
ータを並び替える。さらに、変調方式に応じてデータ処
理器１０３内部で一定時間（クロックに応じた時間）だ
けデータを遅延させているので、変調方式の可変による
時間を吸収することができる。
【００２１】そのため、データ処理器１０３では、外部
クロック入力端子１００から入力されたクロックタイミ
ングと変調動作モード入力端子１０２から入力された変
調方式を示す動作モードをもとに、データ入力端子１０
１−（１）〜１０１−（ｍ）からデータを取り込んでい
く。
クロック入力端子１００から入力されたクロックタイミ
ングと変調動作モード入力端子１０２から入力された変
調方式を示す動作モードをもとに、データ入力端子１０
１−（１）〜１０１−（ｍ）からデータを取り込んでい
く。
【００２２】ここでｍは変調動作モード入力端子１０２
に入力される動作モードに依存して可変する。例えば、
変調動作モード入力端子１０２に動作モードとして’
０’が入力された場合はＢＰＳＫ、’１’が入力された
場合は１６ＱＡＭとする。
に入力される動作モードに依存して可変する。例えば、
変調動作モード入力端子１０２に動作モードとして’
０’が入力された場合はＢＰＳＫ、’１’が入力された
場合は１６ＱＡＭとする。
【００２３】ＢＰＳＫでは座標軸上に’０’または’
１’の１ビットで表わされるためｍ＝１となる。また、
１６ＱＡＭでは座標軸上に’００００’〜’１１１１’
までの４ビットで表わされるためｍ＝４となる。
１’の１ビットで表わされるためｍ＝１となる。また、
１６ＱＡＭでは座標軸上に’００００’〜’１１１１’
までの４ビットで表わされるためｍ＝４となる。
【００２４】次にデータ処理器１０３は取り込んだデー
タを符号化器１０４で並列に処理できるｎ列固定のデー
タに組み立て、データ出力線１１７−（１）〜１１７−
（ｎ）に出力する。
タを符号化器１０４で並列に処理できるｎ列固定のデー
タに組み立て、データ出力線１１７−（１）〜１１７−
（ｎ）に出力する。
【００２５】この時データ処理器１０３は、符号化動作
クロック線１１４で外部クロック入力端子から得たクロ
ックタイミング、符号化動作モード線１１５で変調動作
モード入力端子から得た動作モード、符号化制御線１１
６で符号化開始通知をクロックタイミングに合わせて符
号化器１０４へ出力する。
クロック線１１４で外部クロック入力端子から得たクロ
ックタイミング、符号化動作モード線１１５で変調動作
モード入力端子から得た動作モード、符号化制御線１１
６で符号化開始通知をクロックタイミングに合わせて符
号化器１０４へ出力する。
【００２６】本発明における符号化器は、遅いクロック
でも、最大の転送レートまで符号化処理を行えるように
するために、データ処理器１０３で並び替えられたｎ列
固定のデータを並列に符号化を行う。符号化は、動作モ
ードに応じた符号化率で行い、該動作モードに応じたｑ
列のデータを出力する。
でも、最大の転送レートまで符号化処理を行えるように
するために、データ処理器１０３で並び替えられたｎ列
固定のデータを並列に符号化を行う。符号化は、動作モ
ードに応じた符号化率で行い、該動作モードに応じたｑ
列のデータを出力する。
【００２７】具体的には、符号化器１０４は、データ処
理器１０３から送られてくるクロックタイミング、動作
モード、符号化開始通知によりｎ列固定の並列符号化処
理および並列パンクチャ処理を行う。
理器１０３から送られてくるクロックタイミング、動作
モード、符号化開始通知によりｎ列固定の並列符号化処
理および並列パンクチャ処理を行う。
【００２８】符号化器１０４は、各処理によりｑ列とな
る処理結果を符号化データ出力線１１９−（１）〜１１
９−（ｑ）に符号化データを出力し、出力した符号化デ
ータが有効である場合は符号化データ出力線１１９−
（１）〜１１９−（ｑ）に対応したデータ判定制御線１
１８−（１）〜１１８−（ｑ）にデータ有効通知を出力
する。
る処理結果を符号化データ出力線１１９−（１）〜１１
９−（ｑ）に符号化データを出力し、出力した符号化デ
ータが有効である場合は符号化データ出力線１１９−
（１）〜１１９−（ｑ）に対応したデータ判定制御線１
１８−（１）〜１１８−（ｑ）にデータ有効通知を出力
する。
【００２９】送信器１０５では、データ処理器１０３か
ら符号化器１０４の処理時間を考慮して送られてくる送
信制御クロック線１１０によるクロックタイミング、送
信動作モード線１１１による動作モード、送信制御線１
１２による送信開始通知を受ける。
ら符号化器１０４の処理時間を考慮して送られてくる送
信制御クロック線１１０によるクロックタイミング、送
信動作モード線１１１による動作モード、送信制御線１
１２による送信開始通知を受ける。
【００３０】このとき送信器１０５は符号化器１０４が
出力している符号化データをデータ有効通知とあわせ判
断して取り込む。次に送信器１０５は、データ処理器１
０３から送信出力線１１３により送信開始通知を受ける
と、取り込んだ符号化データを動作モードにあわせた変
調データに割り当てて送信データ出力線１０６に出力す
る。
出力している符号化データをデータ有効通知とあわせ判
断して取り込む。次に送信器１０５は、データ処理器１
０３から送信出力線１１３により送信開始通知を受ける
と、取り込んだ符号化データを動作モードにあわせた変
調データに割り当てて送信データ出力線１０６に出力す
る。
【００３１】次に前述した動作を図２のタイミングチャ
ートを用いて説明する。
ートを用いて説明する。
【００３２】図２（ａ）ＣＬＫは外部クロック入力端子
１００に入力されるクロックタイミング、図２（ｂ）Ｍ
ＯＤＥは変調動作モード入力端子１０２に入力される動
作モード、図２（ｃ）ＩＮＰＵＴ＿ＤＡＴＡはデータ入
力端子１０１−（１）〜１０１−（ｍ）に入力される送
信データである。
１００に入力されるクロックタイミング、図２（ｂ）Ｍ
ＯＤＥは変調動作モード入力端子１０２に入力される動
作モード、図２（ｃ）ＩＮＰＵＴ＿ＤＡＴＡはデータ入
力端子１０１−（１）〜１０１−（ｍ）に入力される送
信データである。
【００３３】データ処理器１０３は図２（ａ）ＣＬＫの
クロックタイミングで図２（ｂ）ＭＯＤＥに従い、図２
（ｃ）ＩＮＰＵＴ＿ＤＡＴＡを取り込んでいく。
クロックタイミングで図２（ｂ）ＭＯＤＥに従い、図２
（ｃ）ＩＮＰＵＴ＿ＤＡＴＡを取り込んでいく。
【００３４】図２Ａはデータ処理器１０３でのデータ取
り込み時間Ｔａ１およびｎ列への組み立て処理時間Ｔａ
２を示し、送信のための処理を行うまでに必要なデータ
数を確保するための期間である。
り込み時間Ｔａ１およびｎ列への組み立て処理時間Ｔａ
２を示し、送信のための処理を行うまでに必要なデータ
数を確保するための期間である。
【００３５】データ取り込み時間Ｔａ１とｎ列への組み
立て処理時間Ｔａ２は図２（ｃ）ＩＮＰＵＴ＿ＤＡＴＡ
で取り扱うビット数ｍに依存し、ビット数が増えれば比
例して短くなる。つまりＡ＝（Ｔａ１＋Ｔａ２）／ｍと
なる。
立て処理時間Ｔａ２は図２（ｃ）ＩＮＰＵＴ＿ＤＡＴＡ
で取り扱うビット数ｍに依存し、ビット数が増えれば比
例して短くなる。つまりＡ＝（Ｔａ１＋Ｔａ２）／ｍと
なる。
【００３６】またｍは図２（ｂ）ＭＯＤＥにより決ま
る。図２Ａの期間、図２（Ｃ）ＩＮＰＵＴ＿ＤＡＴＡを
取り込んだデータ処理器１０３は符号化器１０４に、符
号化動作クロック線１１４で図２（ｅ）ＣＬＫ＿Ａのク
ロックタイミング、符号化制御線１１６で図２（ｄ）Ｅ
ＮＢ＿Ａの動作タイミング、データ出力線１１７−
（１）〜１１７−（ｎ）で図２（ｆ）ＤＡＴＡ＿Ａのｎ
列に組み立てたデータを与える。
る。図２Ａの期間、図２（Ｃ）ＩＮＰＵＴ＿ＤＡＴＡを
取り込んだデータ処理器１０３は符号化器１０４に、符
号化動作クロック線１１４で図２（ｅ）ＣＬＫ＿Ａのク
ロックタイミング、符号化制御線１１６で図２（ｄ）Ｅ
ＮＢ＿Ａの動作タイミング、データ出力線１１７−
（１）〜１１７−（ｎ）で図２（ｆ）ＤＡＴＡ＿Ａのｎ
列に組み立てたデータを与える。
【００３７】符号化器１０４では、データ出力線１１７
−（１）〜１１７−（ｎ）で与えられた図２（ｆ）ＤＡ
ＴＡ＿Ａのｎ列に組み立てたデータを図２（ｅ）ＣＬＫ
＿Ａのクロックタイミングで符号化処理およびパンクチ
ャ処理を行う。
−（１）〜１１７−（ｎ）で与えられた図２（ｆ）ＤＡ
ＴＡ＿Ａのｎ列に組み立てたデータを図２（ｅ）ＣＬＫ
＿Ａのクロックタイミングで符号化処理およびパンクチ
ャ処理を行う。
【００３８】図２Ｂは符号化器１０４での符号化処理時
間Ｔｂ１とパンクチャ処理時間Ｔｂ２を示す。符号化器
１０４では常にｎ列固定の並列符号化処理および並列パ
ンクチャ処理を行うため、図２Ｂの期間は、ＢＰＳＫ，
１６ＱＡＭの動作モードによらず一定となる。
間Ｔｂ１とパンクチャ処理時間Ｔｂ２を示す。符号化器
１０４では常にｎ列固定の並列符号化処理および並列パ
ンクチャ処理を行うため、図２Ｂの期間は、ＢＰＳＫ，
１６ＱＡＭの動作モードによらず一定となる。
【００３９】また図２（ｅ）ＣＬＫ＿Ａで与えられるク
ロックタイミングはデータ処理器１０３に外部クロック
入力端子１００から入力されるクロックタイミングと同
じであるため、データ処理器１０３は符号化器１０４で
かかる図２Ｂの期間がわかる。
ロックタイミングはデータ処理器１０３に外部クロック
入力端子１００から入力されるクロックタイミングと同
じであるため、データ処理器１０３は符号化器１０４で
かかる図２Ｂの期間がわかる。
【００４０】データ処理器１０３は図２Ｂの期間だけ待
つと、送信器１０５に、送信制御クロック線１１０で図
２（ｈ）ＣＬＫ＿Ｂのクロックタイミング、送信制御線
１１２で図２（ｇ）ＥＮＢ＿Ｂの動作タイミングを与え
る。
つと、送信器１０５に、送信制御クロック線１１０で図
２（ｈ）ＣＬＫ＿Ｂのクロックタイミング、送信制御線
１１２で図２（ｇ）ＥＮＢ＿Ｂの動作タイミングを与え
る。
【００４１】送信器１０５は、符号化器１０４の符号化
データ出力線１１９−（１）〜１１９−（ｑ）から出力
される図２（ｉ）ＤＡＴＡ＿Ｂの符号化データをデータ
判定制御線１１８−（１）〜１１８−（ｑ）のデータ有
効通知を見ながら取り込んでいく。
データ出力線１１９−（１）〜１１９−（ｑ）から出力
される図２（ｉ）ＤＡＴＡ＿Ｂの符号化データをデータ
判定制御線１１８−（１）〜１１８−（ｑ）のデータ有
効通知を見ながら取り込んでいく。
【００４２】図２Ｃは符号化データ取り込み時間Ｔｃを
示し、送信を開始するために必要なデータ数を確保する
ための期間である。符号化データ取り込み時間Ｔｃは図
２（ｂ）ＭＯＤＥにより決まるビット数ｍに依存し、ビ
ット数が増えれば比例して長くなる。つまりＣ＝ｍ・Ｔ
ｃとなる。
示し、送信を開始するために必要なデータ数を確保する
ための期間である。符号化データ取り込み時間Ｔｃは図
２（ｂ）ＭＯＤＥにより決まるビット数ｍに依存し、ビ
ット数が増えれば比例して長くなる。つまりＣ＝ｍ・Ｔ
ｃとなる。
【００４３】図２（ｈ）ＣＬＫ＿Ｂで与えられるクロッ
クタイミングはデータ処理器１０３に外部クロック入力
端子１００から入力されるクロックタイミングと同じで
あり、かつ符号化器１０４から出力される符号化データ
出力線１１９−（１）〜１１９−（ｑ）のデータ有効幅
を示すｑは動作モードにより固定となるため、データ処
理器１０３は送信器１０５で必要な図２Ｃの期間がわか
る。
クタイミングはデータ処理器１０３に外部クロック入力
端子１００から入力されるクロックタイミングと同じで
あり、かつ符号化器１０４から出力される符号化データ
出力線１１９−（１）〜１１９−（ｑ）のデータ有効幅
を示すｑは動作モードにより固定となるため、データ処
理器１０３は送信器１０５で必要な図２Ｃの期間がわか
る。
【００４４】データ処理器１０３は図２Ｃの期間だけ待
つと、送信器１０４へ送信出力線１１３により図２
（ｊ）ＥＮＢ＿Ｃの送信出力通知を与える。
つと、送信器１０４へ送信出力線１１３により図２
（ｊ）ＥＮＢ＿Ｃの送信出力通知を与える。
【００４５】送信出力通知を与えられた送信器１０４は
図２（ｋ）ＤＡＴＡ＿Ｃの送信データをデータ出力端子
１０６へ出力する。
図２（ｋ）ＤＡＴＡ＿Ｃの送信データをデータ出力端子
１０６へ出力する。
【００４６】ゆえに、図２Ａと図２Ｃでデータ数を確保
する期間を制御することで外部クロック入力端子１００
から入力される図２（ａ）ＣＬＫのクロックタイミング
のみで送信データを出力できる。
する期間を制御することで外部クロック入力端子１００
から入力される図２（ａ）ＣＬＫのクロックタイミング
のみで送信データを出力できる。
【００４７】データ処理器１０３は、例えば、図３のよ
うに構成することができる。図３において、２００はク
ロック分配回路、２０１はタイミング制御回路、２０２
はメモリ制御回路、２０３は送信用メモリ、２０４はラ
ッチ回路、２０５はシフトレジスタ、２０６はＦＩＦＯ
である。
うに構成することができる。図３において、２００はク
ロック分配回路、２０１はタイミング制御回路、２０２
はメモリ制御回路、２０３は送信用メモリ、２０４はラ
ッチ回路、２０５はシフトレジスタ、２０６はＦＩＦＯ
である。
【００４８】外部クロック入力端子１００からクロック
タイミングをクロック分配回路２００に入力すると、ク
ロック分配回路２００はタイミング制御回路２０１とメ
モリ制御回路２０２に制御動作クロック線２１１でクロ
ックタイミングを与える。
タイミングをクロック分配回路２００に入力すると、ク
ロック分配回路２００はタイミング制御回路２０１とメ
モリ制御回路２０２に制御動作クロック線２１１でクロ
ックタイミングを与える。
【００４９】タイミング制御回路２０１は与えられたク
ロックタイミングにより変調動作モード入力端子１０２
から入力される動作モードを受け取る。
ロックタイミングにより変調動作モード入力端子１０２
から入力される動作モードを受け取る。
【００５０】動作モードを受け取ったタイミング制御回
路２０１は、メモリ制御回路２０２へメモリ動作指示線
２１４により送信用メモリ２０３で格納するデータ数を
通知する。
路２０１は、メモリ制御回路２０２へメモリ動作指示線
２１４により送信用メモリ２０３で格納するデータ数を
通知する。
【００５１】格納するデータ数は動作モード別で設定さ
れる。例えば、動作モードがＢＰＳＫの場合ではデータ
入力端子１０１−（１）〜１０１−（ｍ）で入力される
ビット数はｍ＝１であり、１６ＱＡＭの場合のビット数
はｍ＝４となる。
れる。例えば、動作モードがＢＰＳＫの場合ではデータ
入力端子１０１−（１）〜１０１−（ｍ）で入力される
ビット数はｍ＝１であり、１６ＱＡＭの場合のビット数
はｍ＝４となる。
【００５２】メモリ制御回路２０２は、メモリ制御線２
１５により送信用メモリにデータ入力端子１０１−
（１）〜１０１−（ｍ）から入力されるデータを通知さ
れたデータ数まで格納させ、通知されたデータ数となる
と送信データ出力線２１６−（１）〜２１６−（ｍ）か
らデータを順次出力していく。
１５により送信用メモリにデータ入力端子１０１−
（１）〜１０１−（ｍ）から入力されるデータを通知さ
れたデータ数まで格納させ、通知されたデータ数となる
と送信データ出力線２１６−（１）〜２１６−（ｍ）か
らデータを順次出力していく。
【００５３】ラッチ回路２０４は、タイミング制御回路
２０１からラッチ制御線２１３により与えられるラッチ
タイミングを受けて送信データ出力線２１６−（１）〜
２１６−（ｍ）上に出力されている有効であるデータを
一時的にラッチする。ラッチ回路２０４では、ラッチデ
ータ出力線２１９−（１）〜２１９−（ｍ）にラッチし
たデータを次のラッチタイミングを受けるまで出力す
る。
２０１からラッチ制御線２１３により与えられるラッチ
タイミングを受けて送信データ出力線２１６−（１）〜
２１６−（ｍ）上に出力されている有効であるデータを
一時的にラッチする。ラッチ回路２０４では、ラッチデ
ータ出力線２１９−（１）〜２１９−（ｍ）にラッチし
たデータを次のラッチタイミングを受けるまで出力す
る。
【００５４】シフトレジスタ２０５ではタイミング制御
回路２０１からシフト制御線２１８により与えられるシ
フトタイミングを受けて送信データ出力線２１９−
（１）〜２１９−（ｍ）に出力されているデータを取り
込む。
回路２０１からシフト制御線２１８により与えられるシ
フトタイミングを受けて送信データ出力線２１９−
（１）〜２１９−（ｍ）に出力されているデータを取り
込む。
【００５５】なお、ラッチ回路を省略して、シフトレジ
スタ２０５はタイミング制御回路２０１からシフト制御
線２１８により与えられるシフトタイミングを受けて送
信データ出力線２１６−（１）〜２１６−（ｍ）に出力
されているデータを直接取り込むように構成することも
できる。
スタ２０５はタイミング制御回路２０１からシフト制御
線２１８により与えられるシフトタイミングを受けて送
信データ出力線２１６−（１）〜２１６−（ｍ）に出力
されているデータを直接取り込むように構成することも
できる。
【００５６】タイミング制御回路２０１は、シフトレジ
スタ２０５にｎビット列のデータを格納すると、ＦＩＦ
Ｏ２０６へＦＩＦＯ書き込み制御線２１７によりＦＩＦ
Ｏ書き込みタイミングを与える。
スタ２０５にｎビット列のデータを格納すると、ＦＩＦ
Ｏ２０６へＦＩＦＯ書き込み制御線２１７によりＦＩＦ
Ｏ書き込みタイミングを与える。
【００５７】ＦＩＦＯ２０６は、変調方式に応じた時間
だけデータを遅延させることにより、変調方式の可変に
よる時間を吸収する。
だけデータを遅延させることにより、変調方式の可変に
よる時間を吸収する。
【００５８】具体的には、ＦＩＦＯ２０６は、ＦＩＦＯ
書き込みタイミングを受けてシフトレジスタデータ出力
線２２０−（１）〜２２０−（ｎ）に出力されているデ
ータを取り込む。
書き込みタイミングを受けてシフトレジスタデータ出力
線２２０−（１）〜２２０−（ｎ）に出力されているデ
ータを取り込む。
【００５９】タイミング制御回路２０１は、分配クロッ
ク制御線２１２でクロック分配回路２００に外部クロッ
ク入力端子１００から入力されているクロックタイミン
グを符号化動作クロック線１１４に出力させる。
ク制御線２１２でクロック分配回路２００に外部クロッ
ク入力端子１００から入力されているクロックタイミン
グを符号化動作クロック線１１４に出力させる。
【００６０】次にタイミング制御回路２０１は符号化動
作モード線１１５に動作モード、符号化制御線１１６に
動作タイミングを出力し、ＦＩＦＯデータ出力制御線２
２１によりＦＩＦＯ２０６からデータ出力線１１７−
（１）〜１１７−（ｎ）にデータを出力させる。
作モード線１１５に動作モード、符号化制御線１１６に
動作タイミングを出力し、ＦＩＦＯデータ出力制御線２
２１によりＦＩＦＯ２０６からデータ出力線１１７−
（１）〜１１７−（ｎ）にデータを出力させる。
【００６１】符号化器１０４での処理時間待ちを行うと
タイミング制御回路２０１は、分配クロック制御線２１
２でクロック分配回路２００に外部クロック入力端子１
００から入力されているクロックタイミングを送信制御
クロック線１１０に出力させ、送信動作モード線１１１
で動作モード、送信制御線１１２で動作タイミングを出
力する。
タイミング制御回路２０１は、分配クロック制御線２１
２でクロック分配回路２００に外部クロック入力端子１
００から入力されているクロックタイミングを送信制御
クロック線１１０に出力させ、送信動作モード線１１１
で動作モード、送信制御線１１２で動作タイミングを出
力する。
【００６２】また、送信器１０５に格納された符号化デ
ータが送信できるデータ数になると、タイミング制御回
路２０１は送信出力線１１３に送信開始を通知する。
ータが送信できるデータ数になると、タイミング制御回
路２０１は送信出力線１１３に送信開始を通知する。
【００６３】参考までに送信用メモリ２０３に格納され
るデータの定義は、例えば、図４や図５のように説明す
ることができる。図４は変調方式がＢＰＳＫの場合であ
る。
るデータの定義は、例えば、図４や図５のように説明す
ることができる。図４は変調方式がＢＰＳＫの場合であ
る。
【００６４】図４において、３０１−（１）〜３０１−
（Ｎ）は送信ビット、３０２−（１）〜３０２−（Ｍ）
は送信データである。
（Ｎ）は送信ビット、３０２−（１）〜３０２−（Ｍ）
は送信データである。
【００６５】送信データ３０２−（１）〜３０２−
（Ｍ）は送信用メモリ２０３にデータ入力端子１０１−
（１）〜１０１−（ｍ）により書き込まれ、送信データ
出力線２１６−（１）〜２１６−（ｍ）をシフトレジス
タ２０５へ入力される。
（Ｍ）は送信用メモリ２０３にデータ入力端子１０１−
（１）〜１０１−（ｍ）により書き込まれ、送信データ
出力線２１６−（１）〜２１６−（ｍ）をシフトレジス
タ２０５へ入力される。
【００６６】送信ビット３０２−（１）〜３０２−
（Ｎ）と送信データ３０１−（１）〜３０１−（Ｍ）と
の関係は、３０２−（１）＝３０１−（１），３０２−
（２）＝３０１−（２），…，３０２−（Ｍ）＝３０１
−（Ｎ）となり、Ｍ＝Ｎである。
（Ｎ）と送信データ３０１−（１）〜３０１−（Ｍ）と
の関係は、３０２−（１）＝３０１−（１），３０２−
（２）＝３０１−（２），…，３０２−（Ｍ）＝３０１
−（Ｎ）となり、Ｍ＝Ｎである。
【００６７】また、図５は変調方式が１６ＱＡＭの場合
である。送信ビット３０２−（１）〜３０２−（Ｎ）と
送信データ３０１−（１）〜３０１−（Ｍ）との関係
は、３０２−（１）＝［３０１−（１），３０１−
（２），３０１−（３），３０１−（４）］，３０２−
（２）＝［３０１−（５），３０１−（６），３０１−
（７），３０１−（８）］，…，３０２−（Ｍ）＝［３
０１−（Ｎ−３），３０１−（Ｎ−２），３０１−（Ｎ
−１），３０１−（Ｎ）］となり、Ｍ＝Ｎ／４である。
である。送信ビット３０２−（１）〜３０２−（Ｎ）と
送信データ３０１−（１）〜３０１−（Ｍ）との関係
は、３０２−（１）＝［３０１−（１），３０１−
（２），３０１−（３），３０１−（４）］，３０２−
（２）＝［３０１−（５），３０１−（６），３０１−
（７），３０１−（８）］，…，３０２−（Ｍ）＝［３
０１−（Ｎ−３），３０１−（Ｎ−２），３０１−（Ｎ
−１），３０１−（Ｎ）］となり、Ｍ＝Ｎ／４である。
【００６８】符号化器１０４は、例えば図６のように構
成することができる。図において、５００は符号化制御
回路、５０１はｎ列レジスタ群ａ、５０２はｎ列レジス
タ群ｂ、５０３−（１）〜５０３−（ｐ）は畳込み符号
化回路、５０４はパンクチャ回路、５０５はデータ判定
回路である。
成することができる。図において、５００は符号化制御
回路、５０１はｎ列レジスタ群ａ、５０２はｎ列レジス
タ群ｂ、５０３−（１）〜５０３−（ｐ）は畳込み符号
化回路、５０４はパンクチャ回路、５０５はデータ判定
回路である。
【００６９】符号化制御回路５００は符号化動作クロッ
ク線１１４によりクロックタイミング、符号化動作モー
ド線１１５により動作モード、符号化制御線１１６によ
り動作タイミングを受ける。
ク線１１４によりクロックタイミング、符号化動作モー
ド線１１５により動作モード、符号化制御線１１６によ
り動作タイミングを受ける。
【００７０】ｎ列レジスタ群ａ内のレジスタ５０１−
（１）〜５０１−（ｎ）およびｎ列レジスタ群ｂ内のレ
ジスタ５０２−（１）〜５０２−（ｎ）は、ともにレジ
スタに格納されている初期値は０である。
（１）〜５０１−（ｎ）およびｎ列レジスタ群ｂ内のレ
ジスタ５０２−（１）〜５０２−（ｎ）は、ともにレジ
スタに格納されている初期値は０である。
【００７１】クロックタイミングと動作タイミングを受
けた符号化制御回路５００は、データ出力線１１７−
（１）〜１１７−（ｎ）に出力されているデータをレジ
スタ制御線５１１によりｎ列レジスタ群ａ内のレジスタ
５０１−（１）〜５０１−（ｎ）へ格納し、レジスタａ
データ出力線５１５−（１）〜５１５−（ｎ）およびレ
ジスタｂデータ出力線５１６−（１）〜５１６−（ｎ）
に格納したデータを出力する。
けた符号化制御回路５００は、データ出力線１１７−
（１）〜１１７−（ｎ）に出力されているデータをレジ
スタ制御線５１１によりｎ列レジスタ群ａ内のレジスタ
５０１−（１）〜５０１−（ｎ）へ格納し、レジスタａ
データ出力線５１５−（１）〜５１５−（ｎ）およびレ
ジスタｂデータ出力線５１６−（１）〜５１６−（ｎ）
に格納したデータを出力する。
【００７２】畳込み符号化回路５０３−（１）〜５０３
−（ｐ）は符号化制御回路５００から畳込み制御線５１
２により動作タイミングを受け、レジスタａデータ出力
線５１５−（１）〜５１５−（ｎ）およびレジスタｂデ
ータ出力線５１６−（１）〜５１６−（ｎ）上のデータ
から畳込み符号化処理を行う。畳込み符号化結果は、畳
込み符号化出力線５１７−（１）〜５１７−（ｐ）に出
力される。
−（ｐ）は符号化制御回路５００から畳込み制御線５１
２により動作タイミングを受け、レジスタａデータ出力
線５１５−（１）〜５１５−（ｎ）およびレジスタｂデ
ータ出力線５１６−（１）〜５１６−（ｎ）上のデータ
から畳込み符号化処理を行う。畳込み符号化結果は、畳
込み符号化出力線５１７−（１）〜５１７−（ｐ）に出
力される。
【００７３】ここでｎとｐとの関係は、符号化率ｒと一
致する。符号化率ｒは、例えば畳み込み符号化処理によ
り誤り訂正付加情報を生成して入力される送信データを
送信する場合、送信シンボルＸに含まれる誤り訂正付加
情報の数がＸ−Ｙであることを意味し、ｒ＝Ｘ／Ｙで表
わされる。すなわち符号化率ｒ＝１／２の場合、１ビッ
トの送信データから２ビットの符号化データが生成され
る。
致する。符号化率ｒは、例えば畳み込み符号化処理によ
り誤り訂正付加情報を生成して入力される送信データを
送信する場合、送信シンボルＸに含まれる誤り訂正付加
情報の数がＸ−Ｙであることを意味し、ｒ＝Ｘ／Ｙで表
わされる。すなわち符号化率ｒ＝１／２の場合、１ビッ
トの送信データから２ビットの符号化データが生成され
る。
【００７４】畳み込み符号化回路では符号化率ｒ＝１／
２しか行わず、ゆえにｎ＝２ｐとなる。
２しか行わず、ゆえにｎ＝２ｐとなる。
【００７５】また、パンクチャ回路５０４は、符号化制
御回路５００からパンクチャ制御線５１３によりパンク
チャ処理動作モードを与えられ、畳込み符号化回路５０
３−（１）〜５０３−（ｐ）の畳込み符号化出力線５１
７−（１）〜５１７−（ｐ）に出力される符号化率ｒ＝
１／２のデータを取り込みパンクチャ処理を行う。
御回路５００からパンクチャ制御線５１３によりパンク
チャ処理動作モードを与えられ、畳込み符号化回路５０
３−（１）〜５０３−（ｐ）の畳込み符号化出力線５１
７−（１）〜５１７−（ｐ）に出力される符号化率ｒ＝
１／２のデータを取り込みパンクチャ処理を行う。
【００７６】パンクチャ処理結果は、符号化データ出力
線１１９−（１）〜１１９−（ｑ）に出力される。
線１１９−（１）〜１１９−（ｑ）に出力される。
【００７７】また、データ判定回路５０５は、符号化制
御回路５００から判定制御線５１４によりパンクチャ処
理動作モードを受け、有効となる符号化データ出力線１
１９−（１）〜１１９−（ｑ）に対応したデータ判定通
知線１１８−（１）〜１１８−（ｑ）にデータの有効・
無効を出力する。
御回路５００から判定制御線５１４によりパンクチャ処
理動作モードを受け、有効となる符号化データ出力線１
１９−（１）〜１１９−（ｑ）に対応したデータ判定通
知線１１８−（１）〜１１８−（ｑ）にデータの有効・
無効を出力する。
【００７８】ここでパンクチャ処理について説明する。
パンクチャ処理は符号化率ｒを可変する場合に用いる。
パンクチャ処理は符号化率ｒを可変する場合に用いる。
【００７９】例えば３ビットの送信データを符号化率ｒ
＝１／２で符号化処理を行うと６ビットの符号化データ
が生成される。すなわち符号化率ｒ＝３／６と表記でき
る。パンクチャ処理では生成された６ビットの符号化デ
ータから任意の２ビットを削除することで、符号化率ｒ
＝３／４に可変させる動作を行う。
＝１／２で符号化処理を行うと６ビットの符号化データ
が生成される。すなわち符号化率ｒ＝３／６と表記でき
る。パンクチャ処理では生成された６ビットの符号化デ
ータから任意の２ビットを削除することで、符号化率ｒ
＝３／４に可変させる動作を行う。
【００８０】このことからｐとｑの関係は、符号化率ｒ
＝１／２の場合はｑ＝ｐ、符号化率ｒ＝３／４の場合は
ｑ＝３ｐ／４となる。
＝１／２の場合はｑ＝ｐ、符号化率ｒ＝３／４の場合は
ｑ＝３ｐ／４となる。
【００８１】また、符号化制御回路５００は、クロック
タイミングでｎ列レジスタ群ａ内の各レジスタ５０１−
（１）〜５０１−（ｎ）に格納しているデータをｎ列レ
ジスタ群ｂ内の各レジスタ５０２−（１）〜５０２−
（ｎ）へシフトし、次のクロックタイミングでデータ出
力線１１７−（１）〜１１７−（ｎ）に出力されている
データをレジスタ制御線５１１によりｎ列レジスタ群ａ
内のレジスタ５０１−（１）〜５０１−（ｎ）へ格納
し、符号化処理を動作タイミングとクロックタイミング
がなくなるまで繰り返し行っていく。
タイミングでｎ列レジスタ群ａ内の各レジスタ５０１−
（１）〜５０１−（ｎ）に格納しているデータをｎ列レ
ジスタ群ｂ内の各レジスタ５０２−（１）〜５０２−
（ｎ）へシフトし、次のクロックタイミングでデータ出
力線１１７−（１）〜１１７−（ｎ）に出力されている
データをレジスタ制御線５１１によりｎ列レジスタ群ａ
内のレジスタ５０１−（１）〜５０１−（ｎ）へ格納
し、符号化処理を動作タイミングとクロックタイミング
がなくなるまで繰り返し行っていく。
【００８２】送信器１０５は、例えば図７のように構成
することができる。図７において、７００は送信制御回
路、７０１はデータ判定検出回路、７０２は変調用メモ
リ、７０３は変調データ割当回路、７０４は送信回路、
７０５はＲＯＭである。
することができる。図７において、７００は送信制御回
路、７０１はデータ判定検出回路、７０２は変調用メモ
リ、７０３は変調データ割当回路、７０４は送信回路、
７０５はＲＯＭである。
【００８３】送信制御回路７００は、送信制御クロック
線１１０によりクロックタイミング、送信動作モード線
１１１により動作モード、送信制御線１１２により動作
タイミングを受ける。
線１１０によりクロックタイミング、送信動作モード線
１１１により動作モード、送信制御線１１２により動作
タイミングを受ける。
【００８４】送信制御回路７００は送信動作クロック線
７１１により送信器１０５内の各回路へクロックタイミ
ングを出力する。
７１１により送信器１０５内の各回路へクロックタイミ
ングを出力する。
【００８５】データ判定検出回路７０１ではデータ判定
通知線１１８−（１）〜１１８−（ｑ）で有効となって
いる符号化データ出力線１１９−（１）〜１１９−
（ｑ）に出力されているデータを書き込み制御線７１２
により与えられた書き込みタイミングで変調用メモリ７
０２へ書き込む。
通知線１１８−（１）〜１１８−（ｑ）で有効となって
いる符号化データ出力線１１９−（１）〜１１９−
（ｑ）に出力されているデータを書き込み制御線７１２
により与えられた書き込みタイミングで変調用メモリ７
０２へ書き込む。
【００８６】次に送信制御回路７００は送信出力線１１
３から動作タイミングを受けると、変調データ割当回路
７０３に変調動作制御線７１４により動作モードを与
え、符号化データ読み出し線７１５−（１）〜７１５−
（ｍ）から変調する符号化データを順次読み出す。
３から動作タイミングを受けると、変調データ割当回路
７０３に変調動作制御線７１４により動作モードを与
え、符号化データ読み出し線７１５−（１）〜７１５−
（ｍ）から変調する符号化データを順次読み出す。
【００８７】ここで読み出される符号化データのビット
幅は動作モードで決まり、ＢＰＳＫの場合では読み出さ
れるビット数はｍ＝１、１６ＱＡＭの場合に読み出され
るビット数はｍ＝４となる。
幅は動作モードで決まり、ＢＰＳＫの場合では読み出さ
れるビット数はｍ＝１、１６ＱＡＭの場合に読み出され
るビット数はｍ＝４となる。
【００８８】変調データ割当回路７０３では読み出した
符号化データに対応した変調データをＲＯＭ７０５の変
調データ読み出し線７１７から読み出し、変調データ出
力線７１６へ出力する。
符号化データに対応した変調データをＲＯＭ７０５の変
調データ読み出し線７１７から読み出し、変調データ出
力線７１６へ出力する。
【００８９】送信回路７０４では、送信制御回路７００
から送信動作線７１３により動作タイミングを受ける
と、送信動作クロック線７１１により与えられたクロッ
クタイミングで変調データ割当回路７０３からメモリデ
ータ出力線７１６に出力される変調データをデータ出力
端子１０６に送信する。
から送信動作線７１３により動作タイミングを受ける
と、送信動作クロック線７１１により与えられたクロッ
クタイミングで変調データ割当回路７０３からメモリデ
ータ出力線７１６に出力される変調データをデータ出力
端子１０６に送信する。
【００９０】
【発明の効果】本発明により、変調方式，符号化率を可
変してデータ転送レートをあげる場合でも、送信クロッ
ク，内部動作クロックを可変させる必要がなく、常に単
一クロックによる回路動作および送信動作が可能とな
る。
変してデータ転送レートをあげる場合でも、送信クロッ
ク，内部動作クロックを可変させる必要がなく、常に単
一クロックによる回路動作および送信動作が可能とな
る。
【図１】本願のマルチレート送信装置の実施の形態を示
すブロック図である。
すブロック図である。
【図２】本願のマルチレート送信装置の実施の形態での
タイミングチャートである。
タイミングチャートである。
【図３】データ処理器１０３の実施の形態を示すブロッ
ク図である。
ク図である。
【図４】変調方式がＢＰＳＫの場合でのビットとデータ
の定義例を示す図である。
の定義例を示す図である。
【図５】変調方式が１６ＱＡＭの場合でのビットとデー
タの定義例を示す図である。
タの定義例を示す図である。
【図６】符号化器１０４の実施の形態を示すブロック図
である。
である。
【図７】送信器１０５の実施の形態を示すブロック図で
ある。
ある。
【図８】従来から定義されている各変調方式での座標を
示す図である。
示す図である。
【図９】従来の符号化率可変誤り訂正送信装置のブロッ
ク図である。
ク図である。
１００ 外部クロック入力端子 １０１−（１）〜１０１−（ｍ） データ入力端子 １０２ 変調動作モード入力端子 １０３ データ処理器 １０４ 符号化器 １０５ 送信器 １０６ データ出力端子 １１０ 送信制御クロック線 １１１ 送信動作モード線 １１２ 送信制御線 １１３ 送信出力線 １１４ 符号化動作クロック線 １１５ 符号化動作モード線 １１６ 符号化制御線 １１７−（１）〜１１７−（ｎ） データ出力線 １１８−（１）〜１１８−（ｑ） データ判定制御線 １１９−（１）〜１１９−（ｑ） 符号化データ出力線 ２００ クロック分配回路 ２０１ タイミング制御回路 ２０２ メモリ制御回路 ２０３ 送信用メモリ ２０４ ラッチ回路 ２０５ シフトレジスタ ２０６ ＦＩＦＯ ２１１ 制御動作クロック線 ２１２ 分配クロック制御線 ２１３ ラッチ制御線 ２１４ メモリ動作指示線 ２１５ メモリ制御線 ２１６−（１）〜２１６−（ｍ） 送信データ出力線 ２１７ ＦＩＦＯ書き込み制御線 ２１８ シフト制御線 ２１９−（１）〜２１９−（ｍ） ラッチデータ出力線 ２２０−（１）〜２２０−（ｎ） シフトレジスタデー
タ出力線 ２２１ ＦＩＦＯデータ出力制御線 ３０１−（１）〜３０１−（Ｎ） 送信ビット ３０２−（１）〜３０２−（Ｍ） 送信データ ５００ 符号化制御回路 ５０１，５０１−（１）〜５０１−（ｎ） ｎ列レジス
タ群ａ ５０２，５０２−（１）〜５０２−（ｎ） ｎ列レジス
タ群ｂ ５０３−（１）〜５０３−（ｐ） 畳込み符号化回路 ５０４ パンクチャ回路 ５０５ データ判定回路 ５１１ レジスタ制御線 ５１２ 畳込み制御線 ５１３ パンクチャ制御線 ５１４ 判定制御線 ５１５−（１）〜５１５−（ｎ） レジスタａデータ出
力線 ５１６−（１）〜５１６−（ｎ） レジスタｂデータ出
力線 ５１７−（１）〜５１７−（ｐ） 畳込み符号化出力線 ７００ 送信制御回路 ７０１ データ判定検出回路 ７０２ 変調用メモリ ７０３ 変調データ割当回路 ７０４ 送信回路 ７０５ ＲＯＭ ７１１ 送信動作クロック線 ７１２ データ書き込み制御線 ７１３ 送信動作線 ７１４ 変調動作制御線 ７１５−（１）〜７１５−（ｍ） 符号化データ読み出
し線 ７１６ メモリデータ出力線 ７１７ 変調データ読み出し線 ８００ ＢＰＳＫ座標、 ８０１ ＱＰＳＫ座標、 ８０２ １６ＱＡＭ座標
タ出力線 ２２１ ＦＩＦＯデータ出力制御線 ３０１−（１）〜３０１−（Ｎ） 送信ビット ３０２−（１）〜３０２−（Ｍ） 送信データ ５００ 符号化制御回路 ５０１，５０１−（１）〜５０１−（ｎ） ｎ列レジス
タ群ａ ５０２，５０２−（１）〜５０２−（ｎ） ｎ列レジス
タ群ｂ ５０３−（１）〜５０３−（ｐ） 畳込み符号化回路 ５０４ パンクチャ回路 ５０５ データ判定回路 ５１１ レジスタ制御線 ５１２ 畳込み制御線 ５１３ パンクチャ制御線 ５１４ 判定制御線 ５１５−（１）〜５１５−（ｎ） レジスタａデータ出
力線 ５１６−（１）〜５１６−（ｎ） レジスタｂデータ出
力線 ５１７−（１）〜５１７−（ｐ） 畳込み符号化出力線 ７００ 送信制御回路 ７０１ データ判定検出回路 ７０２ 変調用メモリ ７０３ 変調データ割当回路 ７０４ 送信回路 ７０５ ＲＯＭ ７１１ 送信動作クロック線 ７１２ データ書き込み制御線 ７１３ 送信動作線 ７１４ 変調動作制御線 ７１５−（１）〜７１５−（ｍ） 符号化データ読み出
し線 ７１６ メモリデータ出力線 ７１７ 変調データ読み出し線 ８００ ＢＰＳＫ座標、 ８０１ ＱＰＳＫ座標、 ８０２ １６ＱＡＭ座標
Claims (4)
- 【請求項１】外部から与えられる変調動作モードにより
変調方式、符号化率を可変させ、外部から入力される単
一のクロックで送信動作を可能とするマルチレート送信
装置であって、 変調方式に応じたビット幅でデータを読み込むデータ処
理手段と、 データ処理手段にて読み込まれたデータを並列に符号化
処理を行う符号化手段と、 前記符号化処理の行われたデータを変調方式、符号化率
可変に対応して送信する送信手段と、を含んで構成され
たことを特徴とするマルチレート送信装置。 - 【請求項２】前記データ処理手段が、 変調方式に応じて可変するｍビット列の送信データを格
納する送信用メモリと、 前記ｍビット列のデータを符号化処理を行うためのｎビ
ット列固定のデータに組み立てを行う手段と、 前記ｎビット列のデータを一時格納するメモリと、を含
んで構成されることを特徴とする請求項１に記載のマル
チレート送信装置。 - 【請求項３】前記並列符号化手段が、 ｎビット列のデータを格納するレジスタ群と、 前記レジスタ群からｎビット列のデータを取り込み、ｎ
ビット列固定単位で畳み込み処理を行う複数個の畳込み
符号化回路と、 前記複数個の畳込み符号化回路から出力される符号化結
果をパンクチャ処理し、符号化データを出力するパンク
チャ回路と、 前記パンクチャ回路から出力される符号化データに対応
したビットを判定するデータ判定回路と、を含んで構成
されたことを特徴とする請求項１又は２に記載のマルチ
レート送信装置。 - 【請求項４】前記送信手段が、 送信タイミングを決定する送信制御回路と、 符号化データを変調データに割り当てる変調データ割当
回路と、 送信制御回路からのクロックタイミングで前記変調デー
タを送信する送信回路と、を含んで構成されたことを特
徴とする請求項１、２又は３に記載のマルチレート送信
装置。
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|---|---|---|---|
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|---|---|---|---|
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-
2000
- 2000-03-30 EP EP00250105A patent/EP1041764A3/en not_active Withdrawn
- 2000-03-31 US US09/540,289 patent/US7095795B1/en not_active Expired - Lifetime
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