JP4803057B2

JP4803057B2 - 誤り訂正符号復号装置

Info

Publication number: JP4803057B2
Application number: JP2007026504A
Authority: JP
Inventors: 直人三上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-02-06
Filing date: 2007-02-06
Publication date: 2011-10-26
Anticipated expiration: 2027-02-06
Also published as: JP2008193460A

Description

本発明は、符号化された受信データの繰り返し演算復号において、適切な繰り返し演算回数を制御する誤り訂正符号復号装置に関する。

データ伝送における誤り訂正を行う符号として、ターボ符号やＬＤＰＣ（ＬｏｗＤｅｎｓｉｔｙＰａｒｉｔｙＣｈｅｃｋ）符号があり、受信側において繰り返し演算により復号を行う。この復号においては、繰り返し演算の回数が多いほど誤り訂正能力が向上する。

従来、前記復号における繰り返し演算回数の制御方法として、予め定めた回数で繰り返し演算を終了させるか、復号結果のデータに含まれる誤り検出符合に誤りがなくなるまで繰り返し演算する方法があった（特許文献１参照）。
特開２００５−２９５１９２号公報

先に説明した背景技術において、復号された符号に誤りを無くするには十分な繰り返し演算の回数が必要となり、繰り返し演算回数に応じた復号処理時間が必要になる。所定の時間内に繰り返し演算回数を増加させるには、並列動作により復号処理するための復号器などのリソースが多く必要になり、設備コストが増加する。

携帯電話システムにおいて電波伝播路の伝送特性が悪い場合には、誤り率を向上させるため過大な復号処理時間が必要となり、規定の処理時間内だけでは十分な特性が得られない場合が発生する。

これらの復号においては、１度に復号処理するブロック単位があり、以下ＦＥＣ（ＦｏｒｗａｒｄＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎ）ブロックと称する。ＦＥＣブロックは伝送データである情報ビット列と誤り検出用のパリティビット列から構成される。

ＦＥＣブロックに対する符号化と復号においては、同一パラメータ（例えばＦＥＣブロックのビット数）による処理が必要であり、符号化と復号は送信側と受信側で別々に行われるので、色々な通信規格に基づき送信されたＦＥＣブロックは、受信側において送信と一致したパラメータに逐一合わせて復号される。

例えば、次世代の無線通信規格ＩＥＥＥ８０２．１６では、１つのＦＥＣのビット数（以下ＦＥＣブロック長）が一種類でなく複数種類が許容されており、複数のＦＥＣブロックのどれが入力しても一定の時間内で処理する必要がある。また、ＦＥＣブロックは常に時間的に連続して送られてくるとは限らないので、一定の時間内において、復号１回の演算に多くの時間を必要とするＦＥＣブロックもあれば、少ない時間で演算できるものもある。

このような複数の異なるＦＥＣブロック長のデータ復号において、従来技術では不都合が発生する具体例を、図１、図２を用いて説明する。

図１はデータ伝送の受信側における復号装置の構成を示し、図２は復号装置内の各部データを示す。

図１において、１０１は復号装置、１０２はデータ分配器、１０３は復号器、１０４は復号器、１０５はデータ結合器をそれぞれ示す。

図２において、Ｄ２０１は入力データ、ＦＥＣ１およびＦＥＣ２はＦＥＣブロック長の種類、Ｄ２０２は復号器１０３入力、Ｄ２０３は復号器１０４入力、Ｄ２０４は復号器１０３処理時間、Ｄ２０５は復号器１０４処理時間、ｔ_０は復号処理時間、Ｄ２０６は復号出力、Ｄ０１〜Ｄ０８は復号された情報ビット列の番号をそれぞれ示す。

図１の復号装置１０１は、復号の処理時間を短縮するため、入力データＤ２０１をデータ分配器１０２により２系列のデータＤ２０２とＤ２０３に分配し、それぞれ復号器１０３と復号器１０４により並列して復号処理を行う。

復号処理結果のデータは、データ結合器１０５により並列／直列変換され、出力データＤ２０６となり、符号装置１０１から出力される。

図２における出力データＤ２０６のＤ０１、Ｄ０２、・・・、Ｄ０８は、入力データＤ２０１のＦＥＣブロックであるＦＥＣ２、ＦＥＣ１、・・・ＦＥＣ１に対応し、各ＦＥＣブロックからパリティビット列が除去された情報ビット列である。

復号器１０３の処理時間Ｄ２０４、復号器１０４の処理時間Ｄ２０５の開始時刻は、実際は各ＦＥＣブロックの入力終了時刻であるが、図２においては説明の簡素化のため各ＦＥＣブロックの入力開始時刻に一致して図示している。

すなわち実際は、復号器１０３の第１番目のＦＥＣブロックであるＦＥＣ２の入力終了時刻から復号器１０４の処理時間２ｔ_０が始まり、復号器１０４においても第１番目のＦＥＣブロックであるＦＥＣ１の入力終了時刻から復号器２の処理時間１ｔ_０が始まる。

図２の場合、復号器１０３の処理において、第４番目のＦＥＣブロックの処理完了時刻が大きく後へ遅れるため、復号器１０３に次のＦＥＣブロック入力した場合（図示せず）、復号処理が出来なくなる（以下、復号処理破綻と称する）。

これは、復号器１０３における処理時間２ｔ_０が長いからであり、復号処理破綻を起こさない為には、ＦＥＣブロック長に対応した適切な繰り返し演算回数の設定が必要である。

従って本発明の目的の１つは、符号化された受信データの繰り返し演算復号に対し、適切な繰り返し演算回数を制御する誤り訂正符号復号装置を提供することである。

尚、上記目的に限らず後述する発明を実施するための最良の形態に示す各構成により導かれる結果であって、従来の技術によっては得られない効果も本発明の他の目的の１つとして位置付けることが出来る。

（１）本発明では、符号化された入力データを繰り返し演算により復号する誤り訂正符号復号装置であって、前記入力データを記憶する複数の第１の記憶手段と、前記第１の記憶手段に記憶された入力データを順次読み出し復号する復号器と、前記第１の記憶手段が前記入力データで一杯になる前に、前記復号単位の時間長の種類と、前記第１の記憶手段の空き数量とに基づき前記復号が完了する繰り返し演算回数を記憶する第２の記憶手段と、前記繰り返し演算回数を読み出し前記復号器を制御する制御手段とを備えたことを特徴とする誤り訂正符号復号装置を用いる。

好ましくは、入力データを復号単位で１単位ずつ記憶し、復号器により復号処理が完了した後には記憶内容をクリアする第１の記憶手段を備えた請求項１記載の誤り訂正符号復号装置を用いる。

（２）本発明では、符号化された入力データを繰り返し演算により復号する誤り訂正符号復号装置であって、前記入力データを複数の復号器に分配する分配手段と、前記復号器に分配された前記入力データを記憶する複数の第１の記憶手段と、前記第１の記憶手段に記憶した前記入力データをそれぞれ順次読み出し復号する複数の復号器と、前記第１の記憶手段のすべてが入力データで一杯になる前に、前記復号単位の時間長の種類と、前記第１の記憶手段の空き数量と、前記分配手段により現在分配されている復号器から所定の復号器に入力データが分配されるまでの時間長とに基づき前記復号が完了する繰り返し演算回数を記憶する第２の記憶手段と、前記繰り返し演算回数を読み出し前記復号器を制御する制御手段とを備えたことを特徴とする誤り訂正符号復号装置を用いる。

好ましくは、入力データを復号単位で１単位ずつ記憶し、復号器により復号処理が完了した後には記憶内容をクリアする第１の記憶手段を備えた請求項３記載の誤り訂正符号復号装置を用いる

本発明により、誤り訂正符号の復号において、復号処理を破綻させない最大の繰り返し演算が可能となり、誤り訂正率の良好な誤り訂正符号復号装置を提供することができる。

以下、図面を参照することにより本発明の実施の形態について説明する。
（実施例１）
実施例１では、複数の入力バッファを備えた１つの復号器に対し、復号のための繰り返し演算回数が制御される。

実施例１における復号装置構成を図３、復号における繰り返し演算回数のテーブルを図４、復号処理フローを図５、入力データと入力バッファデータ記憶例を図６にそれぞれ示す。

図３において、３０１は復号装置、３０２は入力バッファ、３０２_１〜３０２_５は単体バッファ、３０３は制御部、３０４はテーブル部、３０５は復号器、３０６は出力バッファをそれぞれ示す。

図４において、ＦＥＣ種類欄のＦＥＣ０〜ＦＥＣ６はＦＥＣブロックの種類（ビット数）、バッファ使用数欄の０〜４は復号器により使用中の単体バッファ数、（空バッファ数）欄の１〜５は使用されていない空の単体バッファ数、N００〜Ｎ６４は復号処理に対する繰り返し演算回数の規定値をそれぞれ示す。

図５において、Ｓ５０１は復号を開始するステップ、Ｓ５０２はＦＥＣブロックの種類を確認するステップ、Ｓ５０３は単体バッファの使用数を確認するステップ、Ｓ５０４は繰り返し演算回数を規定したテーブル部３０４を検索するステップ、Ｓ５０５は現在の繰り返し演算回数がテーブル部３０４による規定回数以上かどうかを判断するステップ、Ｓ５０６は繰り返し演算を実行するステップ、Ｓ５０７は繰り返し演算回数に１を加算するテップ、Ｓ５０８は復号を終了するステップをそれぞれ示す。

図６において、５個の単体バッファは図３と同じものであり、それぞれ同一の番号がつけてあり、Ｄ６０１は入力データの例を示す。

図５の復号処理のフローの順に基づき、図３、図４、図６を用いて実施例１における復号動作を説明する。

復号装置３０１内の各部に対する制御は、制御部３０３が行う。

ステップＳ５０１では、入力データのＦＥＣブロックを１個ずつ記憶した入力バッファ３０２から、復号器３０５がＦＥＣブロックを順次読み出し復号を開始する。復号器３０５が備えた繰り返し演算回数を数えるカウンタ（図示せず）は、最初は０にセットされる。

ステップＳ５０２では制御部３０３が、復号のため読み出すＦＥＣブロックの種類をバッファ３０２からの情報により確認する。

ステップＳ５０３では、制御部３０３はバッファ３０２からの情報により、復号のためＦＥＴブロックが記憶された使用中の単体バッファ数を確認する。

ステップＳ５０４では、制御部３０３はステップＳ５０２とステップＳ５０３の確認結果に基づき、テーブル部３０４から対応する繰り返し演算回数の規定値を検索し読み出す。

ステップＳ５０５では、制御部３０３が復号器３０５より通知された現在の繰り返し演算回数と、ステップＳ５０４で検索された繰り返し演算回数の規定値とを比較する。

ステップＳ５０６は、ステップＳ５０５にてＮｏと判断された場合（すなわち現在の繰り返し演算回数が繰り返し演算回数の規定値に達しない場合）、制御部３０３は復号器３０５に次の１回の繰り返し演算を指令して実行させる。

ステップＳ５０７では、復号器３０５が繰り返し演算回数に１を加算して繰り返し数をカウントアップする。その後、制御部３０３は再びステップＳ５０３に戻り、単体バッファの使用数を確認する。

ステップＳ５０８は、ステップＳ５０５にてＹｅｓと判断された場合（すなわち現在の繰り返し演算回数が繰り返し演算回数の規定値以上に達した場合）、復号を終了し復号結果を出力バッファ３０６に格納し順次出力する。

ここで、図４に示す繰り返し演算回数テーブルについて説明する。

説明の都合上、７種類のＦＥＣブロックはビット数の少ない順にＦＥＣ０、ＦＥＣ１、・・・、ＦＥＣ６と並べられているとする。

単体バッファ使用数が増加すると空きの単体バッファ数が少なくなるので、次に入力するＦＥＣブロックを記憶するため、繰り返し演算回数を少なくして復号処理時間を短縮し、早く空きの単体バッファを準備する必要がある。

そのため例えば、ＦＥＣ１について、Ｎ１０＝８、Ｎ１１＝７、Ｎ１２＝５、Ｎ１３＝４、Ｎ１４＝３が登録される。この場合、ＦＥＣ６はＦＥＣ１よりＦＥＣブロック長が大きく１回のＦＥＣブロックの演算時間時間が長いので、繰り返し演算回数は少なくし、例えばＮ６０＝６、Ｎ６１＝５、Ｎ６２＝４、Ｎ６３＝３、Ｎ６４＝２が記憶される。

また、復号器３０５の性能に基づく１回の演算時間の長短により、最大可能な繰り返し演算回数が影響される。復号器３０５が１つのＦＥＣブロックの復号処理を完了する以前に、バッファ３０２が一杯になり新しいＦＥＣブロックを記憶できなくなる場合が復号処理破綻である。

復号処理に対し復号処理破綻しない繰り返し演算回数の設定例を説明する。

図６に示す入力データＤ６０１が復号装置３０１に入力すると、各ＦＥＣブロックは単体バッファ３０２_１〜３０２_４に、それぞれ図６に示す順に記憶される。単体バッファ３０２_５は空きの単体バッファであり、次に入力するＦＥＣブロックの記憶ができる。

復号器３０５がＦＥＣブロック１個の復号するため１回の演算を行うのに必要な時間をＴ_ｃとし、最も短いＦＥＣ０のブロック長をＴ_０ｍｉｎ、第１番目のＦＥＣ０の入力終了時刻から、第２番目のＦＥＣ０が入力するまでの時間をＴ_ｇｍｉｎとする。

Ｔ_ｃ＞（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）の場合、第１番目のＦＥＣ０ブロックの復号処理完了する前に、第５番目のＦＥＣブロック（図示されていない）が入力した場合は、単体バッファ３０２_５に記憶されるが、それ以上のＦＥＣブロックは空の単体バッファが無いので記憶できない。従ってこの場合、現在復号中の第１番目のＦＥＣ０ブロックの繰り返し演算回数＝１として、現在の１回の演算で復号を完了し、単体バッファ３０２_１をクリアして空けることにより単体バッファ３０２_５に第５番目のＦＥＣブロックが記憶されても、次に入力するＦＥＣブロックを単体バッファ３０２_１記憶することが出来る。

この状態は、第２番目以後のＦＥＣブロックの復号処理時にもあてはまるので、図４において単体バッファ使用数＝４（空きの単体バッファ数＝１）の行は、すべて＝１とする。

Ｔ_ｃ＜（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）の場合は、Ｔ_ｃの長さにより個々に繰り返し演算回数を設定する。

例えば、Ｔ_ｃ＝（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）／２の場合、（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）＝２Ｔ_ｃであるから、図６の第１番目のＦＥＣ０ブロックの時間（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）内に２回の繰り返し演算が可能となり、図４における、ＦＥＣ０の列でバッファ使用数＝４（空バッファ数＝１）の行の繰り返し演算回数Ｎ０４＝２となる。

また、ＦＥＣ０の列でバッファ使用数＝３（空バッファ数＝２）の行は、２（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）＝４Ｔ_ｃであるから、２（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）内に４回の繰り返し演算が可能となり、Ｎ０３＝４となる。

他の場合についても、同様にして繰り返し演算回数が設定される。

また、表４に示された繰り返し演算回数は許容される最大限の回数であり、制御部３０３は、これを選択して復号器３０５の繰り返し演算回数を制御するので、復号処理破綻を起こさない範囲で最良の復号性能が得られる。

また、制御部３０３は、色々な長さのＦＥＣブロックに対応して作成されたテーブル部３０４の繰り返し演算回数を用いて復号器３０５を制御するので、色々な長さのＦＥＣブロックが何時入力しても、誤り訂正率の良好な復号処理を確実に行うことが出来る。
（実施例２）
実施例２では、複数の入力バッファを備えた複数の復号器に対し、復号のための繰り返し演算回数が制御される。

実施例２における復号装置の構成を図７、繰り返し演算回数テーブルを図８、復号処理フローを図９にそれぞれ示す。

図７において、７０１は復号装置、７０２はデータ分配器、７０３は主制御部、７０４_１〜７０４_６は副制御部、７０５_１〜７０５_６はテーブル部、７０６_１〜７０６_６は入力バッファ、７０７_１〜７０７_６は復号器、７０８_１〜７０８_６は出力バッファ、７０９はデータ結合部をそれぞれ示す。

なお、入力バッファ７０６_１〜７０６_６の各々は図３における入力バッファ３０３と同様に、５個の単体バッファから構成される。

また、実施例２では復号器の数量は６としたが、適当な数量に設定できる。

図８において、ＦＥＣ種類欄のＦＥＣ０〜ＦＥＣ６はＦＥＣブロックの種類（ビット数）、バッファ使用数欄の０〜４は各復号器による使用中の単体バッファ数、（空バッファ数）欄の１〜５は使用されていない空の単体バッファ数、猶予数欄のＤｓ−１〜Ｄｓ−５は猶予数、N００〜Ｎ６９は繰り返し演算回数の規定値をそれぞれ示す。

図９において、Ｓ９０１は復号を開始するステップ、Ｓ９０２はＦＥＣブロックの種類を確認するステップ、Ｓ９０３は単体バッファの使用数と猶予数を確認するステップ、Ｓ９０４は繰り返し演算回数を規定したテーブル部７０５_６を検索するステップ、Ｓ９０５は現在の繰り返し演算回数がテーブル図８による規定値以上かどうかを判断するステップ、Ｓ９０６は繰り返し演算を実行するステップ、Ｓ９０７は繰り返し演算回数に１を加算するテップ、Ｓ９０８は復号を終了するステップをそれぞれ示す。

図７、図８、図９を用いて実施例２における復号動作を説明する。

なお、図９は復号装置７０１の各復号器における復号処理のフローであり、本発明の特徴である各復号器における繰り返し演算回数の制御を詳細に示すものである。

入力データは、図２に示すＤ２０１のようにＦＥＣブロック単位で復号装置７０１に入力する。

入力したＦＥＣブロックは、データ分配器７０２により、各復号器７０７_１〜７０７_６に対応した入力バッファ７０６_１〜７０６_６に対し、到着した時間順に１個ずつ分配され記憶される。

そして、ＦＥＣブロックが最後の入力バッファ７０６_６に記憶されると、次に復号装置７０１に入力したＦＥＣブロックは最初の入力バッファ７０６_１に帰って記憶される。

この時、入力したＦＥＣブロックは入力バッファ７０６_１の５個の単体バッファのうち空の単体バッファに記憶される。従って、各入力バッファは次のＦＥＣブロックがデータ分配器７０２から分配されて来るまでに、少なくも１個の単体バッファを空ける。

そのため各入力バッファ内の単体バッファは、記憶したＦＥＣブロクに対し復号器が復号処理を完了するとクリアされ、空きの単体バッファとなる。

復号装置７０１内の各部に対する制御は主制御部７０３が行い、各復号器７０７_１〜７０７_６の復号処理に関する制御は対応した各副制御部７０４_１〜７０４_６が行う。

図９の復号処理のフローの順に基づき、図７、図８を用いて各復号器７０７_１〜７０７_６の入力から出力までの復号動作を説明する。

各復号器７０７_１〜７０７_６の基本動作は同じであるから、復号器７０７_６の場合について説明する。

ステップＳ９０１では、入力データをＦＥＣブロックを１個ずつ記憶した入力バッファ７０６_６から、復号器７０７_６がＦＥＣブロックを順次読み出し復号を開始する。復号器７０７_６が備えた繰り返し演算回数を数えるカウンタ（図示せず）は、最初は０にセットされる。

ステップ９０２では副制御部７０４_６が、復号のため読み出すＦＥＴブロックの種類を入力バッファ７０６_６からの情報により確認する。

ステップＳ９０３では副制御部７０４_６は、入力バッファ７０６_６からの情報により復号のためＦＥＴブロックが記憶した単体バッファ数を確認し、主制御部７０３からの情報により猶予数を確認する。

この場合の猶予数とは、復号器７０７_６が復号処理している現在時刻において、データ分配器７０２から次のＦＥＣブロックが分配されてくるまでの時間長を、ＦＥＣブロック長の個数で表した数値である。

例えば、復号器７０７_６が復号処理している現在時刻において、復号器７０７_２の入力バッファ７０６_２がデータ分配器７０２からＦＥＣブロックのデータを受け取っている場合、４ＦＥＣブロックの後には、自復号器７０７_６の入力バッファ７０６_６がＦＥＣブロックを受け取ることになるので、猶予数＝４となる。

なお猶予数による制御は自入力バッファ７０６_６が一杯の場合（単体バッファ使用数＝５）であり、これは他の復号器が自入力バッファと等価な役割（復号は他の復号器が行うが、復号装置全体としては復号機能を果たしている）を持っていると解釈できる。

ステップＳ９０４では、副制御部７０４_６はステップＳ９０２とステップＳ９０３の確認結果に基づき、テーブル部７０５_６から対応する繰り返し演算回数の規定値を検索し読み出す。

ステップＳ９０５では、副制御部７０４_６が復号器７０７_６より通知された現在の繰り返し演算回数と、ステップＳ９０４で検索された繰り返し演算回数の規定値とを比較する。

ステップＳ９０６は、ステップＳ９０５にてＮｏと判断された場合（すなわち現在の繰り返し演算回数が繰り返し演算回数の規定値に達しない場合）、副制御部７０４_６は復号器７０７_６に次の１回の繰り返し演算を指令して実行させる。

ステップＳ９０７では、復号器７０７_６は繰り返し数に１を加算して繰り返し数をカウントアップする。その後、副制御部７０４_６は再びステップＳ９０３に戻り単体バッファの使用数と、猶予数を確認する。

ステップＳ９０８は、ステップＳ９０５にてＹｅｓと判断された場合（すなわち現在の繰り返し演算回数が繰り返し演算回数の規定値以上に達した場合）、復号を終了し復号結果を出力バッファ７０８_６に格納し、データ結合器７０９からの読み出し指令に従い出力する。

ここで、図８に示す繰り返し演算回数テーブルについて説明する。

図８は、実施例１における図４の繰り返し演算回数テーブルに、５種類の猶予数Ｄｓ−１〜Ｄｓ−５の欄が追加されたものであり、単体バッファ使用数に対する繰り返し演算回数の割り当ては図４と同様であるから説明は省略し、猶予数による制御を説明する。

図４の説明と同様に、復号器７０７_６が１つのＦＥＣブロックの復号処理が完了する以前に、自入力バッファ７０６_６が一杯になり記憶できなくなる場合が復号処理破綻である。

猶予数を用い、復号処理に対し復号処理破綻しない繰り返し演算回数を設定する例を、復号器７０７_６の復号処理の場合について説明する。

入力データが復号装置７０１に入力すると、入力データの各ＦＥＣブロックはデータ分配器７０２により各入力バッファ７０６_１〜７０６_６に入力時間順に分配され記憶される。

猶予数が用いられるのは、入力バッファ７０６_６に空きの単体バッファが無い場合である。次に入力するＦＥＣブロックの記憶が、入力バッファ７０６_６に行える条件を求める。

復号器７０７_６がＦＥＣブロック１個を復号する１回の演算を行うために必要な時間をＴ_ｃとし（復号器７０７_６の演算性能で決まる）、最も短いＦＥＣ０のブロック長をＴ_０ｍｉｎ、そのＦＥＣブロックの入力終了時刻から、次のＦＥＣブロックが入力するまでの時間をＴ_ｇｍｉｎとする。

復号処理破綻を起こさないために最も緊急な場合は自入力バッファが一杯で、且つＤｓ−１（１つ前の入力バッファ７０６_５がデータ分配器７０２からＦＥＣブロックのデータを受け取っている）場合である。この場合、Ｔ_ｃ＜（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）が復号処理破綻しない条件としてＴ_ｃ、Ｔ_０ｍｉｎ、Ｔ_ｇｍｉｎがシステム的に設計されているとする。

このシステムにおいて、さらにＴ_ｃ＞（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）／２の場合は、（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）＜２Ｔ_ｃであるから、（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）の時間内には、現在の演算を含め２回の演算時間２Ｔ_ｃより小さい演算時間しか許容されないので繰り返し演算回数＝１となり、図８のＦＥＣ０列のＤｓ−１に対する繰り返し演算回数Ｎ０９＝１となる。

次に、ＦＥＣ０列のＤｓ−２に対しては、前記の条件から２（Ｔ_０ｍｉｎ＋Ｔ_ｇｍｉｎ）＜４Ｔ_ｃとなるから、現在の演算を含め４回の演算時間４Ｔ_ｃより小さい演算時間しか許容されないので繰り返し演算回数Ｎ０８＝３となる。

次に、２番目に短いＦＥＣブロックＦＥＣ１に対しては、ＦＥＣ１のブロック長をＴ_１ｍｉｎとし、そのＦＥＣブロックの入力終了時刻から、次のＦＥＣブロックが入力するまでの時間は前記と同じＴ_ｇｍｉｎとする。

そして、ＦＥＣ１列のＤｓ−１に対しては、（Ｔ_１ｍｉｎ＋Ｔ_ｇｍｉｎ）にＴｃが何回許容されるかによりＮ１９が設定される。

ＦＥＣ１列のＤｓ−２に対しては、２（Ｔ_１ｍｉｎ＋Ｔ_ｇｍｉｎ）にＴ_ｃが何回許容されるかによりＮ１８が設定される。

また、表８に示す繰り返し演算回数は、許容される最大限の回数が選択され、復号性能の向上が図られる。

以下同様にして他の繰り返し演算回数が設定される。

なお、ステップＳ９０３において自入力バッファの使用数が４以下（空バッファ数が１個以上ある）の場合は、図８のバッファ使用数に対応した欄の繰り返し演算回数が選択される。

このようにして、復号器７０７_６に対しては副制御部７０４_６により繰り返し演算回数が
制御され、復号処理破綻が起きることはない
また、各復号器７０７_１〜７０７_５に対しても同様にして、それぞれ副制御部７０４_１〜７０４_５により図８で規定された繰り返し演算回数が制御される。

また、図８に示された繰り返し演算回数は許容される最大限の回数であり、副制御部７０４_１〜７０４_５は、これを選択して各復号器７０７_１〜７０７_５の繰り返し演算回数をそれぞれ制御するので、復号処理破綻を起こさない範囲で最大の復号性能が得られる。

また、副制御部７０４_１〜７０４_５は、色々な長さのＦＥＣブロックに対応して作成されたテーブル部７０５_１〜７０５_６の繰り返し演算回数を用いて各復号器７０７_１〜７０７_５を制御するので、色々な長さのＦＥＣブロックが何時入力しても、誤り訂正率の良好な復号処理を確実に行うことが出来る。

なお、図７において、テーブル部７０５_１〜７０５_６は、各副制御部７０４_１〜７０４_５に対し別々に接続されているが記憶された値は同一であるので、データ値を更新する場合等は一度に変更できる。

復号装置構成（従来例）を示す図である。復号処理時間の関係（従来例）を示す図である。復号装置構成（実施例１）を示す図である。繰り返し演算回数テーブル（実施例１）を示す図である。復号処理フロー（実施例１）を示す図である。入力データと入力バッファの記憶例（実施例１）を示す図である。復号装置構成（実施例２）を示す図である。繰り返し演算回数テーブル（実施例２）を示す図である。復号処理フロー（実施例２）を示す図である。

符号の説明

１０１復号装置
１０２データ分配器
１０３復号器
１０４復号器
１０５データ結合器
３０１復号装置
３０２入力バッファ
３０２_１単体バッファ
３０２_２単体バッファ
３０２_３単体バッファ
３０２_４単体バッファ
３０２_５単体バッファ
３０３制御部
３０４テーブル部
３０５復号器
３０６出力バッファ
７０１復号装置
７０２データ分配器
７０３主制御部
７０４_１副制御部
７０４_２副制御部
７０４_３副制御部
７０４_４副制御部
７０４_５副制御部
７０４_６副制御部
７０４_１テーブル部
７０５_２テーブル部
７０５_３テーブル部
７０５_４テーブル部
７０５_５テーブル部
７０５_６テーブル部
７０６_１入力バッファ
７０６_２入力バッファ
７０６_３入力バッファ
７０６_４入力バッファ
７０６_５入力バッファ
７０６_６入力バッファ
７０７_１復号器
７０７_２復号器
７０７_３復号器
７０７_４復号器
７０７_５復号器
７０７_６復号器
７０８_１出力バッファ
７０８_２出力バッファ
７０８_３出力バッファ
７０８_４出力バッファ
７０８_５出力バッファ
７０８_６出力バッファ
７０９データ結合部

Claims

符号化された入力データを繰り返し演算により復号する誤り訂正符号復号装置であって、
前記入力データを記憶する第１の記憶手段と、
前記第１の記憶手段に記憶された入力データを順次読み出し復号する復号器と、
前記第１の記憶手段が前記入力データで一杯になる前に、前記復号単位の時間長の種類と、前記第１の記憶手段の空き数量とに基づき前記復号が完了する繰り返し演算回数を記憶する第２の記憶手段と、
前記繰り返し演算回数を読み出し前記復号器を制御する制御手段と、
を備えたことを特徴とする誤り訂正符号復号装置。
前記第１の記憶手段は、
前記入力データを復号単位で１単位ずつ記憶し、前記復号器により復号が完了した後には記憶内容をクリアすることを特徴とする請求項１記載の誤り訂正符号復号装置。
符号化された入力データを繰り返し演算により復号する誤り訂正符号復号装置であって、
前記入力データを複数の復号器に分配する分配手段と、
前記復号器に分配された前記入力データを記憶する複数の第１の記憶手段と、
前記第１の記憶手段に記憶した前記入力データをそれぞれ順次読み出し復号する複数の復号器と、
前記第１の記憶手段のすべてが入力データで一杯になる前に、前記復号単位の時間長の種類と、前記第１の記憶手段の空き数量と、前記分配手段により現在分配されている復号器から所定の復号器に入力データが分配されるまでの時間長とに基づき前記復号が完了する繰り返し演算回数を記憶する第２の記憶手段と、
前記繰り返し演算回数を読み出し前記復号器を制御する制御手段と、
を備えたことを特徴とする誤り訂正符号復号装置。
前記第１の記憶手段は、
前記入力データを復号単位で１単位ずつ記憶し、前記復号器により復号が完了した後には記憶内容をクリアすることを特徴とする請求項３記載の誤り訂正符号復号装置。