WO2021199409A1 - 誤り訂正符号化装置、誤り訂正復号装置、制御回路、記憶媒体、誤り訂正符号化方法および誤り訂正復号方法 - Google Patents

誤り訂正符号化装置、誤り訂正復号装置、制御回路、記憶媒体、誤り訂正符号化方法および誤り訂正復号方法 Download PDF

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吉田　英夫
吉田　剛
小西　良明
石井　健二
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三菱電機株式会社
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Definitions

  • the present disclosure relates to an error correction coding device, an error correction decoding device, a control circuit, a storage medium, an error correction coding method, and an error correction decoding method that perform error correction coding processing.
  • Error correction codes are generally applied as an effective method for realizing high transmission capacity and long-distance transmission.
  • Error correction code is a technique used in wired communication systems, wireless communication systems, storage devices, and the like.
  • the error correction code is a technique that allows the receiving device to correct an error even if an error occurs in the received data by adding redundant bits to the digital data sent by the transmitting device.
  • a block code such as a Hamming code, a BCH (Bose-Chaudhuri-Hocquenghem) code, an RS (Reed-Solomon) code, an LDPC (Low Density Parity Check) code, or a combination thereof.
  • Various methods such as a product code and a concatenated code have been proposed.
  • the error correction code By applying the error correction code, it is possible to detect and correct errors that occur in the transmission line. However, there is a limit to the number of error bits that can be error corrected. Further, the number of error bits that can be error-corrected differs depending on the error correction performance of the error correction coding method and the decoding method.
  • the transmission data including the overhead that constitutes the frame is called an information bit.
  • the redundant bit added to the information bit is called a parity bit.
  • the parity bit is calculated from the information bit by a calculation method different from that of the error correction coding method.
  • a bit string in which an information bit and a parity bit are combined is called a code word.
  • the parity bit is calculated from the information bit in the unit of the preset number of bits. That is, the number of information bits and the number of parity bits in one codeword are predetermined and are called the information bit length and the parity bit length, respectively.
  • the code structure in which the bit structure of the error correction code is divided into the information bit and the parity bit is called a tissue code. Further, the number of bits of a code word is called a code length.
  • a plurality of bits of a multi-valued modulation symbol can be input in parallel to perform parallel batch coding processing, but parity by error correction coding is also a multi-bit parallel output of the symbol.
  • the specific bit sequence of the multi-valued modulation symbol is adjusted by PS or the like before the error correction coding, the parity by the error correction coding is assigned to the specific bit sequence without the probability shaping, and the coding process is performed.
  • a memory for frame adjustment is prepared before and after the circuit to be performed, and frame shaping is performed, which increases the circuit scale.
  • the present disclosure has been made in view of the above, and an object of the present invention is to obtain an error correction coding device capable of performing error correction coding processing with low delay while suppressing an increase in circuit scale. ..
  • m and n are positive integers
  • the frame of m bits ⁇ n symbols input in parallel with m bits is used as an error correction code sequence. It is an error correction coding device that performs the conversion.
  • the error correction coding device performs error correction coding using m bits ⁇ n symbols including known bits assigned to the bit series specified in the error correction code sequence as information bits, and generates a parity bit for error correction coding. It is characterized by including an error correction coding circuit for performing error correction and a selector for replacing a known bit of the error correction code sequence with a parity bit.
  • the error correction coding device has the effect of being able to perform error correction coding processing with low delay while suppressing an increase in circuit scale.
  • FIG. 1 A block diagram showing a configuration example of an error correction coding device according to the first embodiment.
  • Block diagram showing a configuration example of the error correction decoding apparatus according to the second embodiment A flowchart showing the operation of the error correction decoding apparatus according to the second embodiment.
  • Block diagram showing a configuration example of the error correction coding apparatus according to the third embodiment. A flowchart showing the operation of the error correction coding apparatus according to the third embodiment.
  • Block diagram showing a configuration example of the error correction decoding device according to the third embodiment A flowchart showing the operation of the error correction decoding apparatus according to the third embodiment.
  • the figure which shows the structural example of the processing circuit when the processing circuit provided in the error correction coding apparatus and the error correction decoding apparatus which concerns on Embodiment 1 to Embodiment 3 is realized by a processor and a memory.
  • FIG. 1 is a diagram showing a configuration example of a frame 1A used in the error correction code according to the first embodiment.
  • the error correction code a tissue code in which the information bit and the parity bit are separated by a block code such as a BCH code, an RS code, or an LDPC code is assumed.
  • the MSB (Most Significant Bit) 1a is provided with an information bit area 1e to which information bits are assigned and a bit area 1d for p bits.
  • the known bits are assigned to the bit region 1d before the error correction coding.
  • the known bits are also treated as information bits of the error correction code series, and error correction coding is performed on the information bits of m bits ⁇ n symbols.
  • a p-bit parity bit is assigned to the bit region 1d.
  • the intermediate bit 1b and the LSB (Least Significant Bit) 1c are composed of, for example, only the information bits converted by PS.
  • the generated parity bit is generated from the known bit of the p-bit bit region 1d in the MSB1a. Replace with.
  • the information bit region 1e of the MSB1a, the intermediate bit 1b, and the information bit of the LSB1c are directly output to the subsequent stage of the error correction coding device. That is, in the present embodiment, the code length of the error correction code is m ⁇ n + p bits.
  • FIG. 2 is a block diagram showing a configuration example of the error correction coding device 100A according to the first embodiment.
  • FIG. 3 is a flowchart showing the operation of the error correction coding device 100A according to the first embodiment.
  • the error correction coding device 100A is a device that performs error correction coding on the frame 1A before the error correction coding shown in FIG. 1A.
  • the error correction coding device 100A may replace the bits assigned to the bit region 1d with known bits when the frame 1A is input.
  • the error correction coding device 100A performs error correction coding using a frame of m bits ⁇ n symbols input in parallel with m bits as an error correction code sequence.
  • the error correction coding device 100A includes an error correction coding circuit 2, a parity memory 3a, delay memories 3b and 3c, and a selector 4.
  • the error correction coding circuit 2 performs organizational block error correction coding.
  • the error correction coding circuit 2 generates a parity bit of the error correction code sequence as information bits including known bits for the input bits (step S101).
  • the error correction coding circuit 2 may perform the parity bit generation process serially, or parallel operations can be easily performed because all m bits are information bits.
  • the error correction coding circuit 2 requires a clock frequency of m times the clock frequency of the m-bit symbol input in serial processing, but performs an m-bit parallel processing operation utilizing the linearity of the error correction code operation. For example, the coding operation can be performed at the clock frequency of the symbol input.
  • the error correction coding circuit 2 outputs the input m-bit information bit as it is to the delay memories 3b and 3c. Specifically, the error correction coding circuit 2 outputs the information bit of the information bit area 1e of the MSB1a to the delay memory 3b, and the information bit of the intermediate bit 1b and the information bit of the LSB1c, that is, the information bit of the m-1 bit. Is output to the delay memory 3c. In this way, the error correction coding circuit 2 performs error correction coding using m bits ⁇ n symbols including known bits assigned to the bit sequences specified in the error correction code sequence as information bits, and performs error correction coding. Generates the parity bit of.
  • the delay memories 3b and 3c delay the m-bit information bit at least until the error correction coding circuit 2 generates the parity bit of the error correction code sequence (step S102).
  • the error correction coding circuit 2 can generate a p-bit parity bit of the error correction code sequence when all the information bits constituting the error correction code sequence are input.
  • the error correction coding circuit 2 stores the generated parity bit in the parity memory 3a.
  • the error correction coding device 100A generates a parity bit in the same error correction coding circuit 2 even if an m-bit information bit sequence to be the next code sequence is input to the error correction coding circuit 2. be able to.
  • the parity memory 3a outputs the parity bits according to the sequence order of the error correction code sequence.
  • the delay memory 3b outputs the first bit of the known bit at the timing when the first bit of the parity bit is output from the parity memory 3a.
  • the delay memory 3c outputs the information bits corresponding to the intermediate bits 1b and LSB1c shown in FIG. 1, which are input at the same time as the first bits of the known bits at the timing when the first bit of the parity bit is output from the parity memory 3a.
  • Selector 4 is a 2-input 1-output selector.
  • the selector 4 selects the parity bit output from the parity memory 3a or the bit of the MSB1a output from the delay memory 3b as the output bit (step S103). Specifically, when the parity bit is output from the parity memory 3a and the known bit is output from the delay memory 3b, the selector 4 selects and outputs the parity bit from the parity memory 3a. In other cases, that is, when the information bit of the information bit area 1e is output from the delay memory 3b, the selector 4 selects and outputs the information bit from the delay memory 3b. In this way, the selector 4 replaces the known bits of the error correction code sequence with the parity bits.
  • the error correction coding apparatus 100A replaces the known bits in the bit region 1d with parity bits for the frame 1A before the error correction coding shown in FIG. 1A, and is an m-bit multi-value modulation symbol. Can be output (step S104).
  • the error correction coding device 100A performs an error correction coding operation with low delay, high speed, and a reduced circuit scale by parallel operation of m bits without breaking the bit configuration of the multi-valued modulation symbol on the input side. It can be done easily.
  • FIG. 4 is a block diagram showing a configuration example of the error correction / decoding device 200A according to the first embodiment.
  • FIG. 5 is a flowchart showing the operation of the error correction / decoding device 200A according to the first embodiment.
  • the error correction / decoding device 200A is a device that performs error correction / decoding for the frame 1A after the error correction coding shown in FIG. 1B, that is, for the multi-valued modulation symbol input in parallel with m bits. ..
  • the error correction / decoding device 200A includes gates 5a and 5b, a parity bit syndrome circuit 6a, an information bit syndrome circuit 6b, a syndrome correction circuit 7, a linear addition circuit 8, and an error correction / decoding circuit 11. ..
  • the gates 5a and 5b perform output control on the bits of the MSB1a provided with the bit region 1d to which the parity bits are assigned, according to the bits of the received multi-value modulation symbol (step S201). Specifically, when the parity bit of the error correction coding assigned to the bit area 1d shown in FIG. 1B is input, the gate 5a passes the parity bit and outputs it to the parity bit syndrome circuit 6a. do. When the parity bit of the error correction coding assigned to the bit area 1d shown in FIG. 1B is input to the gate 5b, the known bit assigned to the bit area 1d shown in FIG. 1A, for example, When all the known bits are 0, 0 is output to the information bit syndrome circuit 6b. When the information bit of the information bit region 1e shown in FIG. 1 is input, the gate 5b passes the information bit and outputs the information bit to the information bit syndrome circuit 6b.
  • the error correction decoding device 200A in parallel with the gate 5b outputting the information bit of the information bit region 1e to the information bit syndrome circuit 6b, the information bit of the m-1 bit corresponding to the intermediate bit 1b and the LSB1c shown in FIG. Is output to the information bit syndrome circuit 6b.
  • the parity bit syndrome circuit 6a calculates the syndrome calculation of the parity bit included in the multi-valued modulation symbol, that is, the syndrome data.
  • the information bit syndrome circuit 6b calculates the syndrome calculation of the information bits included in the multi-value modulation symbol, that is, the syndrome data (step S202). Specifically, the information bit syndrome circuit 6b performs a syndrome operation of the information bit included in the multivalued modulation symbol in which the parity bit included in the multivalued modulation symbol is replaced with the known bit, and the replaced known bit. .. As shown in FIG. 4, the bit widths input in parallel to the parity bit syndrome circuit 6a and the information bit syndrome circuit 6b are different.
  • the syndrome correction circuit 7 is calculated by the information bit syndrome circuit 6b.
  • the syndrome data is corrected by linear arithmetic processing (step S203).
  • the linear addition circuit 8 can obtain the syndrome data 10 as an error correction code sequence by linearly adding the syndrome data calculated by the parity bit syndrome circuit 6a and the syndrome data corrected by the syndrome correction circuit 7. can.
  • the error correction / decoding circuit 11 performs organizational block error correction / decoding (step S204). Specifically, the error correction / decoding circuit 11 uses the syndrome data 10 obtained by the linear addition circuit 8 and the m-bit information bit 9 acquired from the information bit syndrome circuit 6b, and is an error correction coding device. With a decoding method corresponding to the error correction coding method at 100A, the information bit sequence of m bits is decoded with a specified delay, that is, the error is corrected and output. As described above, the error correction / decoding circuit 11 indirectly performs error correction / decoding using the syndrome data calculated by the parity bit syndrome circuit 6a and the information bit syndrome circuit 6b.
  • the error correction decoding circuit 11 outputs the information bit sequence after decoding, and the information bit sequence after decoding also includes the known bits before coding in FIG. 1A. However, since the known bits do not contain errors, they do not affect the error correction capability.
  • the parity bit syndrome circuit 6a outputs the parity bit to the error correction / decoding circuit 11, so that the correction result of the parity bit is also obtained. Can be output.
  • [] indicates rounding up.
  • the error correction / decoding device 200A facilitates the error correction / decoding operation with low delay, high speed, and reduced circuit scale by parallel operation of m bits without breaking the bit configuration of the multi-valued modulation symbol on the input side. It can be carried out.
  • the number of bits m of the multi-valued modulation symbol is set to 3, but m may be other than 3 bits. Further, the same can be performed by setting the input / output in the error correction coding device 100A and the error correction decoding device 200A to Mm bits of M times m.
  • M be a positive integer.
  • the information bit length is an integral multiple of the Mm bit including the known bit.
  • the p-bit of the parity bit length of the error correction coding is also preferably an integral multiple of the M-bit, but if it is not divisible by the M-bit, for example, 0 fill bits may be added so that the p-bit is divisible by the M-bit.
  • the frame 1A shown in FIG. 1 is shown by one error correction code sequence, but it may be composed of a plurality of error correction code sequences.
  • the input / output in the error correction coding device 100A and the error correction decoding device 200A is Mm bits that are M times m, by configuring in parallel with error correction code parameters that divide M, it is possible to use multi-value modulation symbols. Burst error tolerance can be increased.
  • the number of bits input in parallel is m bits or a multiple of m bits, and the information bit length is divisible by m bits or a multiple of m bits.
  • the error correction coding circuit 2 generates parity bits by simultaneous calculation using bits input in parallel.
  • the configuration with a single error correction code has been described.
  • the bit error occurrence rate in the LSB1c in FIG. 1 is high, the information bit of the LSB1c is separately error-corrected as an internal code. It is also possible to apply a code.
  • the parity bit generated by the internal code can also be included in the bit region 1d shown in FIG.
  • the error correction coding device 100A sets the parity bit for error correction coding in the plurality of bits corresponding to the multivalued modulation symbol or the plurality of bits input in multiples thereof.
  • Known bits are assigned to the part to be assigned, and the known bits are also used as information bits, and are encoded by multiple-bit parallel processing in units of multiple bits corresponding to the multi-valued modulation symbol or multiple bits thereof.
  • the error correction coding apparatus 100A outputs the information bits other than the known bits of the portion to which the parity bit of the error correction coding is assigned as it is, and outputs the known bits by replacing the known bits with the parity bits of the error correction coding.
  • the error correction decoding apparatus 200A performs a syndrome operation by replacing the parity bit of the error correction coding with a known bit in the plurality of bits corresponding to the multi-valued modulation symbol or a plurality of bits input in multiples thereof, and also performs the error correction coding. A separate syndrome operation is performed on the parity bit of.
  • the error correction decoding apparatus 200A replaces the known bits, corrects the syndrome data obtained by the syndrome calculation, linearly adds the syndrome data obtained for the parity bit of the error correction coding, and linearly adds the syndrome data of the error correction code sequence. The syndrome data is obtained and the decoding process is performed.
  • the error correction coding device 100A suppresses an increase in circuit scale by parallel processing of a plurality of bits without changing the configuration of a plurality of bits corresponding to the multi-valued modulation symbol or a plurality of bits input in multiples thereof.
  • the coding processing delay time can be shortened, and the error correction coding processing can be performed at high speed with low delay.
  • the error correction / decoding device 200A suppresses an increase in circuit scale by parallel processing of a plurality of bits without changing the configuration of a plurality of bits corresponding to the multivalued modulation symbol or a plurality of bits input in multiples thereof.
  • the coding processing delay time can be shortened, and error correction / decoding processing can be performed at high speed with low delay.
  • the frame configuration is such that the error correction code sequence fits within the multi-value modulation symbol ⁇ n symbol of m bits including the parity bit, but the error correction code sequence may be continuously transmitted.
  • the parity bit generated by inputting the information bits in parallel with m bits including the known bit is changed to the known bit of the next error correction code sequence. replace.
  • the coding process can be performed with low delay, and the parity bit of the error correction coding is assigned to a symbol different from the information bit for the multi-valued modulation symbol error, so that the error is distributed. It can be planned.
  • FIG. 6 is a diagram showing a configuration example of frame 1B used in the error correction code according to the second embodiment.
  • Frame 1B is a frame that replaces the parity bit generated in the previous error correction code sequence with a known bit of the frame of the next error correction code sequence transmitted continuously.
  • the area for forming the frame configuration is the same as the frame configuration of the frame 1A shown in FIG. The difference is that in the MSB1a in which the parity bits of the error correction code sequence are arranged, the order of the bit area 1d and the information bit area 1e to which the known bits are assigned before coding is exchanged.
  • the bit region 1d to which known bits are assigned before coding is arranged toward the beginning of the error correction code sequence.
  • FIG. 7 is a block diagram showing a configuration example of the error correction coding device 100B according to the second embodiment.
  • FIG. 8 is a flowchart showing the operation of the error correction coding device 100B according to the second embodiment.
  • the error correction coding device 100B is obtained by deleting the delay memories 3b and 3c from the error correction coding device 100A shown in FIG.
  • the error correction coding circuit 2 In the error correction coding device 100B, the error correction coding circuit 2 generates a parity bit of the error correction code sequence (step S111) and stores it in the parity memory 3a.
  • the parity memory 3a outputs the parity bits according to the sequence order of the error correction code sequence.
  • the error correction coding circuit 2 inputs the start data of the known bits of the bit area 1d of the MSB1a of the next error correction code series in parallel at the timing when the first bit of the parity bit is output from the parity memory 3a.
  • the information bit of the intermediate bit 1b and the information bit of the LSB1c are output in parallel.
  • the selector 4 selects the parity bit output from the parity memory 3a or the bit of the MSB1a output from the error correction coding circuit 2 as the output bit (step S112). Specifically, when the parity bit is output from the parity memory 3a and the known bit is output from the error correction coding circuit 2, the selector 4 selects and outputs the parity bit from the parity memory 3a. In other cases, that is, when the information bit of the information bit region 1e is output from the error correction coding circuit 2, the selector 4 selects and outputs the information bit from the error correction coding circuit 2. As described above, the selector 4 uses the known bits of the second error correction code sequence after the first error correction code sequence as the parity bits generated from the first error correction code sequence in the error correction coding circuit 2. Replace with.
  • the error correction coding apparatus 100B replaces the known bits in the bit region 1d with the parity bits of the previous error correction code sequence with respect to the frame 1B before the error correction coding shown in FIG. 6A.
  • M-bit multi-valued modulation symbols can be output (step S113).
  • the error correction coding device 100B performs an error correction coding operation with low delay, high speed, and a reduced circuit scale by parallel operation of m bits without breaking the bit configuration of the multi-valued modulation symbol on the input side. It can be done easily.
  • FIG. 9 is a block diagram showing a configuration example of the error correction / decoding device 200B according to the second embodiment.
  • FIG. 10 is a flowchart showing the operation of the error correction / decoding device 200B according to the second embodiment.
  • the error correction / decoding device 200B is obtained by deleting the syndrome correction circuit 7 and the linear addition circuit 8 from the error correction / decoding device 200A shown in FIG. 4 and adding a delay memory 12.
  • the gates 5a and 5b perform output control on the bits of the MSB1a provided with the bit region 1d to which the parity bits are assigned, according to the bits of the received multi-value modulation symbol (step S211).
  • the parity bit syndrome circuit 6a calculates the syndrome calculation for the parity bit, that is, the syndrome data.
  • the information bit syndrome circuit 6b calculates the syndrome calculation for the information bit, that is, the syndrome data (step S212).
  • the input of the information bit is completed when the syndrome data for the information bit is calculated in the information bit syndrome circuit 6b.
  • the information bit syndrome circuit 6b outputs the syndrome data obtained by calculation to the parity bit syndrome circuit 6a.
  • the parity bit syndrome circuit 6a uses the syndrome data for the information bits acquired from the information bit syndrome circuit 6b, and uses the syndrome data of the error correction code sequence without passing through the syndrome correction circuit 7. Performs syndrome calculation.
  • the information bit syndrome circuit 6b performs a syndrome operation on the information bits of the next error correction code sequence. Further, the information bit syndrome circuit 6b outputs the information bit 9 in m bits.
  • the delay memory 12 adjusts the delay until the parity bit is input to the parity bit syndrome circuit 6a and the syndrome calculation of the error correction code sequence is completed.
  • the delay memory 12 may also be used as a memory included in the error correction decoding circuit 11 for adjusting the delay for the decoding process.
  • the error correction / decoding circuit 11 performs tissue type block error correction / decoding (step S213). After that, the operation is the same as that of the error correction / decoding device 200A of the first embodiment.
  • the information bit syndrome circuit 6b outputs the syndrome data obtained by the calculation to the parity bit syndrome circuit 6a.
  • the parity bit syndrome circuit 6a performs a parity bit syndrome calculation using the syndrome data acquired from the information bit syndrome circuit 6b.
  • the information bit syndrome circuit 6b performs a syndrome calculation on the information bits of the next error correction code sequence, that is, on the next multi-value modulation symbol, in parallel with the parity bit syndrome calculation in the parity bit syndrome circuit 6a.
  • the error correction coding apparatus 100B eliminates the need for the delay memories 3b and 3c of the information bits until the parity bits of the error correction code sequence are obtained, and the circuit scale. Can be made smaller. Further, since the error correction / decoding device 200B performs the operations of the syndrome correction circuit 7 and the linear addition circuit 8 included in the error correction / decoding device 200A of the first embodiment by the syndrome circuit 6a for the parity bit, the circuit scale can be reduced. can.
  • Embodiment 3 In the first embodiment and the second embodiment, the known bits are assigned to the bit area 1d before the parity bits of the error correction coding shown in FIG. 1 or 6 are assigned, but in the third embodiment, the known bits are assigned. Instead, make it a secret bit known only to the sender and legitimate recipients. As a result, only the legitimate receiver receives the correct data of the information bit through the communication path where the error occurs, and the unjust receiver can reproduce only a part of the data without the error, which differentiates the reception quality. be able to.
  • the case where it is applied to the first embodiment will be specifically described, but it can also be applied to the second embodiment.
  • FIG. 11 is a diagram showing a configuration example of the frame 1C used in the error correction code according to the third embodiment.
  • a secret bit of 0 of the p bit is assigned to the bit area 1d.
  • the state of FIG. 11B is the same as the state of FIG. 1B described above.
  • the secret bit area is assumed to be all 0 or all 1.
  • T + 1 bits or more of 1 and 0 bit patterns are incorrect and cannot be corrected.
  • the parity bit length required for one bit correction becomes large, and in the case of multiple bit correction, the parity bit length p bit becomes sufficiently larger than 2 ⁇ (t + 1).
  • FIG. 12 is a block diagram showing a configuration example of the error correction coding device 100C according to the third embodiment.
  • FIG. 13 is a flowchart showing the operation of the error correction coding device 100C according to the third embodiment.
  • the error correction coding device 100C is an error correction coding device 100A shown in FIG. 2 with a selector 21 added.
  • the selector 4 may be referred to as a first selector, and the selector 21 may be referred to as a second selector.
  • the selector 21 is a 2-input 1-output selector.
  • the selector 21 selects the secret bit 20 and outputs it to the error correction coding circuit 2 (step S121).
  • the selector 21 selects the information bit and outputs it to the error correction coding circuit 2.
  • the selector 21 replaces the area to which the known bits are assigned in the error correction code sequence, that is, the bit corresponding to the bit area 1d, with the secret bit 20, and outputs the error correction coding circuit 2.
  • steps S122 to S125 are the same as the operations of steps S101 to S104 shown in FIG.
  • FIG. 14 is a block diagram showing a configuration example of the error correction / decoding device 200C according to the third embodiment.
  • FIG. 15 is a flowchart showing the operation of the error correction / decoding device 200C according to the third embodiment.
  • the error correction decoding device 200C the area to which the known bits are assigned before the error correction coding in the error correction coding device 100C, that is, the bit corresponding to the bit area 1d is replaced with the secret bit 20 and the error correction coding is performed. Decrypts the multi-valued modulation symbol.
  • the error correction / decoding device 200C is obtained by deleting the gate 5b from the error correction / decoding device 200A shown in FIG. 4 and adding a selector 22.
  • step S221 for the gate 5a is the same as the operation of step S201 shown in FIG.
  • the selector 22 is a 2-input 1-output selector.
  • the selector 22 selects the secret bit 20 and outputs the secret bit 20 to the information bit syndrome circuit 6b (step S222).
  • the selector 22 selects the information bit and outputs it to the information bit syndrome circuit 6b.
  • Subsequent operations from step S223 to step S225 are the same as the operations from step S202 to step S204 shown in FIG. However, in step S223, the information bit syndrome circuit 6b performs the syndrome calculation using the secret bit 20 instead of the known bit.
  • the error correction coding device 100C and the error correction decoding device 200C can handle the secret bit 20 by a simple modification from the error correction coding device 100A and the error correction decoding device 200A, and can receive legitimate reception. It is possible to differentiate the reception quality between the person and the unjust recipient.
  • Embodiment 4 The hardware configurations of the error correction coding devices 100A, 100B, 100C and the error correction decoding devices 200A, 200B, 200C described in the first to third embodiments will be described.
  • the error correction coding devices 100A, 100B, 100C and the error correction decoding devices 200A, 200B, 200C are realized by a processing circuit.
  • the processing circuit may be a processor and memory for executing a program stored in the memory, or may be dedicated hardware.
  • the processing circuit is also called a control circuit.
  • FIG. 16 shows a processing circuit when the processing circuits included in the error correction coding devices 100A, 100B, 100C and the error correction decoding devices 200A, 200B, 200C according to the first to third embodiments are realized by a processor and a memory. It is a figure which shows the structural example of 90.
  • the processing circuit 90 shown in FIG. 16 is a control circuit and includes a processor 91 and a memory 92.
  • each function of the processing circuit 90 is realized by software, firmware, or a combination of software and firmware.
  • the software or firmware is written as a program and stored in the memory 92.
  • each function is realized by the processor 91 reading and executing the program stored in the memory 92.
  • the processing circuit 90 is a memory 92 for storing a program in which any of the error correction coding devices 100A, 100B, 100C and the error correction decoding device 200A, 200B, 200C is to be executed as a result.
  • this program is a program for executing each function realized by the processing circuit 90 by any of the error correction coding devices 100A, 100B, 100C and the error correction decoding devices 200A, 200B, 200C.
  • This program may be provided by a storage medium in which the program is stored, or may be provided by other means such as a communication medium.
  • the processor 91 is, for example, a CPU (Central Processing Unit), a processing device, an arithmetic unit, a microprocessor, a microcomputer, a DSP (Digital Signal Processor), or the like.
  • the memory 92 is, for example, non-volatile or volatile such as RAM (Random Access Memory), ROM (Read Only Memory), flash memory, EPROM (Erasable Programmable ROM), EEPROM (registered trademark) (Electrically EPROM). This includes semiconductor memory, magnetic disks, flexible disks, optical disks, compact disks, mini disks, DVDs (Digital Versatile Disc), and the like.
  • FIG. 17 shows processing when the processing circuits included in the error correction coding devices 100A, 100B, 100C and the error correction / decoding devices 200A, 200B, 200C according to the first to third embodiments are configured by dedicated hardware. It is a figure which shows the example of the circuit 93.
  • the processing circuit 93 shown in FIG. 17 is, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or a combination thereof. The thing is applicable.
  • the processing circuit a part may be realized by dedicated hardware and a part may be realized by software or firmware. As described above, the processing circuit can realize each of the above-mentioned functions by the dedicated hardware, software, firmware, or a combination thereof.
  • the configuration shown in the above embodiments is an example, and can be combined with another known technique, can be combined with each other, and does not deviate from the gist. It is also possible to omit or change a part of the configuration.
  • 1A, 1B, 1C frame 1a MSB, 1b intermediate bit, 1c LSB, 1d bit area, 1e information bit area, 2 error correction coding circuit, 3a parity memory, 3b, 3c, 12 delay memory, 4,21,22 Selector, 5a, 5b gate, 6a parity bit syndrome circuit, 6b information bit syndrome circuit, 7 syndrome correction circuit, 8 linear addition circuit, 9 information bit, 10 syndrome data, 11 error correction decoding circuit, 20 secret bit, 100A , 100B, 100C Error correction coding device.

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Abstract

ｍおよびｎを正の整数とし、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置（１００Ａ）であって、誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する誤り訂正符号化回路（２）と、誤り訂正符号系列の既知ビットをパリティビットに置き換えるセレクタ（４）と、を備える。

Description

誤り訂正符号化装置、誤り訂正復号装置、制御回路、記憶媒体、誤り訂正符号化方法および誤り訂正復号方法
　本開示は、誤り訂正符号化処理を行う誤り訂正符号化装置、誤り訂正復号装置、制御回路、記憶媒体、誤り訂正符号化方法および誤り訂正復号方法に関する。
　光伝送システムなどの高速な伝送装置においては、高い伝送容量および長距離の伝送を実現するための有効な方法として、一般的に、誤り訂正符号が適用されている。誤り訂正符号は、有線通信システム、無線通信システム、記憶装置などで使用される技術である。誤り訂正符号は、送信装置が送り出すデジタルデータに冗長なビットを付加することで、受信装置が、受信したデータに誤りが生じたとしても誤りを訂正可能とする技術である。誤り訂正符号および誤り訂正復号の方式として、ハミング符号、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号、ＲＳ（Reed-Solomon）符号、ＬＤＰＣ（Low　Density　Parity　Check）符号などのブロック符号、また、これらを組み合わせた積符号、連接符号など様々な方式が提案されている。
　誤り訂正符号を適用することで、伝送路で生じる誤りの検出および訂正が可能となる。しかしながら、誤り訂正可能な誤りビット数には限界がある。また、誤り訂正符号方式の誤り訂正性能、および復号方式によって、誤り訂正可能な誤りビット数は異なる。誤り訂正符号において、フレームを構成するオーバーヘッドなどを含む送信データを、情報ビットと呼ぶ。また、情報ビットに付加される冗長ビットを、パリティビットと呼ぶ。パリティビットは、誤り訂正の符号方式によって、それぞれ異なる算出方法により、情報ビットから算出される。情報ビットとパリティビットとを合わせたビット列を、符号語と呼ぶ。
　ブロック符号と呼ばれる誤り訂正符号では、あらかじめ設定されたビット数の単位で、情報ビットからパリティビットが算出される。すなわち、１つの符号語内の情報ビット数およびパリティビット数は、あらかじめ決められており、それぞれ、情報ビット長、およびパリティビット長と呼ばれる。誤り訂正符号のビット構成が情報ビットおよびパリティビットに分かれる符号構成を組織符号と呼ぶ。また、符号語のビット数を符号長と呼ぶ。
　海底ケーブルおよび都市間通信に用いられるコアメトロ系光伝送システムにおいて、伝送容量の拡大および伝送距離の拡大の需要が顕著である。この結果、数百Ｇｂｐｓから１Ｔｂｐｓなどの高速伝送に対して、強力な誤り訂正符号の適用および提案が行われている。近年、コアメトロ系光伝送システムにおいて、高速伝送に対して６４ＱＡＭ（Quadrature　Amplitude　Modulation）などの多値変調方式により１変調シンボルに複数ビットを変調して伝送するデジタルコヒーレント光伝送が用いられてきている。
　６４ＱＡＭなどの多値変調においては、シンボルの各ビットの誤り率が異なっており、それらの特性に応じてシンボルに割り当てられるビット系列ごとに誤り訂正符号化を行う符号化変調方式、マルチレベル符号化方式などが提案されている。特許文献１には、誤り訂正の符号化および復号、特にＢＣＨ符号、ＲＳ符号、ＬＤＰＣ符号などのブロック符号では高速処理を行うために、複数ビットの入力に対して符号化処理または復号処理の演算を行う技術が開示されている。また、近年、多値変調シンボルのビットの誤り率の大きいビット系列に対して、確率整形（以下、ＰＳ（Probabilistic　signal　Shaping）と称する。）などによりビット操作を行い、シンボル誤り率を小さくする方法が提案されている。確率整形操作は、誤り訂正符号化前に行われ、誤り訂正符号化によって生成されるパリティビットをビット誤り率の小さい多値変調シンボルに割り当てている。
特許第３２８８８８３号公報
　近年の光伝送システムでは、伝送容量の拡大に伴って処理能力の高速化が求められている。多値変調シンボルの各ビット系列をそのまま並列入力して符号化処理することで高速化が図れるが、多値変調シンボルの１ビット系列を逐次符号化型のパリティに割り当てるような方式では効率が悪い。多値変調シンボルのビット系列ごとにブロック符号化することで並列処理ができるが、それぞれに符号化回路を要し、回路規模が増大する。
　特許文献１では、多値変調シンボルの複数ビットを並列入力して並列一括符号化処理を行うことができるが、誤り訂正符号化によるパリティもシンボルの複数ビット並列出力となる。しかしながら、ＰＳなどによって誤り訂正符号化前に多値変調シンボルの特定ビット系列を調整している場合、誤り訂正符号化によるパリティは確率整形を行わない特定ビット系列に割り当てることとなり、符号化処理を行う回路の前後にフレーム調整用のメモリを用意してフレーム整形を行うことになり、回路規模が増大する。
　本開示は、上記に鑑みてなされたものであって、回路規模の増大を抑制しつつ、低遅延で誤り訂正符号化処理を行うことが可能な誤り訂正符号化装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本開示は、ｍおよびｎを正の整数とし、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置である。誤り訂正符号化装置は、誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する誤り訂正符号化回路と、誤り訂正符号系列の既知ビットをパリティビットに置き換えるセレクタと、を備えることを特徴とする。
　本開示に係る誤り訂正符号化装置は、回路規模の増大を抑制しつつ、低遅延で誤り訂正符号化処理を行うことができる、という効果を奏する。
実施の形態１に係る誤り訂正符号で使用されるフレームの構成例を示す図 実施の形態１に係る誤り訂正符号化装置の構成例を示すブロック図 実施の形態１に係る誤り訂正符号化装置の動作を示すフローチャート 実施の形態１に係る誤り訂正復号装置の構成例を示すブロック図 実施の形態１に係る誤り訂正復号装置の動作を示すフローチャート 実施の形態２に係る誤り訂正符号で使用されるフレームの構成例を示す図 実施の形態２に係る誤り訂正符号化装置の構成例を示すブロック図 実施の形態２に係る誤り訂正符号化装置の動作を示すフローチャート 実施の形態２に係る誤り訂正復号装置の構成例を示すブロック図 実施の形態２に係る誤り訂正復号装置の動作を示すフローチャート 実施の形態３に係る誤り訂正符号で使用されるフレームの構成例を示す図 実施の形態３に係る誤り訂正符号化装置の構成例を示すブロック図 実施の形態３に係る誤り訂正符号化装置の動作を示すフローチャート 実施の形態３に係る誤り訂正復号装置の構成例を示すブロック図 実施の形態３に係る誤り訂正復号装置の動作を示すフローチャート 実施の形態１から実施の形態３に係る誤り訂正符号化装置および誤り訂正復号装置が備える処理回路をプロセッサおよびメモリで実現する場合の処理回路の構成例を示す図 実施の形態１から実施の形態３に係る誤り訂正符号化装置および誤り訂正復号装置が備える処理回路を専用のハードウェアで構成する場合の処理回路の例を示す図
　以下に、本開示の実施の形態に係る誤り訂正符号化装置、誤り訂正復号装置、制御回路、記憶媒体、誤り訂正符号化方法および誤り訂正復号方法を図面に基づいて詳細に説明する。なお、この実施の形態によりこの開示が限定されるものではない
実施の形態１．
　図１は、実施の形態１に係る誤り訂正符号で使用されるフレーム１Ａの構成例を示す図である。ここでは、誤り訂正符号として、ＢＣＨ符号、ＲＳ符号、ＬＤＰＣ符号などのブロック符号で、情報ビットおよびパリティビットが分離されている組織符号を想定している。図１では、ｍビット×ｎシンボルのフレーム１Ａ内に誤り訂正符号系列があり、多値変調シンボルのビット数ｍをｍ＝３としている。なお、ｍおよびｎは正の整数とする。フレーム１Ａにおいて、ＭＳＢ（Most　Significant　Bit）１ａに、情報ビットが割り当てられる情報ビット領域１ｅ、およびｐビット分のビット領域１ｄが設けられている。図１（ａ）に示すように、誤り訂正符号化前において、ビット領域１ｄには、例えば、ｐビットの０の既知ビットが割り当てられる。本実施の形態では、既知ビットも誤り訂正符号系列の情報ビットとして扱い、ｍビット×ｎシンボルの情報ビットに対して誤り訂正符号化を行う。また、図１（ｂ）に示すように、誤り訂正符号化後において、ビット領域１ｄには、ｐビットのパリティビットが割り当てられる。フレーム１Ａにおいて、中間ビット１ｂおよびＬＳＢ（Least　Significant　Bit）１ｃは、例えば、ＰＳによって変換された情報ビットのみの構成としている。
　本実施の形態では、後述する誤り訂正符号化装置において、誤り訂正符号化によってｐビットのパリティビットが生成されると、ＭＳＢ１ａにあるｐビットのビット領域１ｄの既知ビットを、生成されたパリティビットに置き換える。ＭＳＢ１ａの情報ビット領域１ｅ、中間ビット１ｂ、およびＬＳＢ１ｃの情報ビットは、そのまま誤り訂正符号化装置の後段に出力される。すなわち、本実施の形態において、誤り訂正符号の符号長はｍ×ｎ＋ｐビットとなる。
　図１（ａ）に示す誤り訂正符号化前のフレーム１Ａに対して誤り訂正符号化を行う誤り訂正符号化装置の構成および動作について説明する。図２は、実施の形態１に係る誤り訂正符号化装置１００Ａの構成例を示すブロック図である。図３は、実施の形態１に係る誤り訂正符号化装置１００Ａの動作を示すフローチャートである。誤り訂正符号化装置１００Ａは、図１（ａ）に示す誤り訂正符号化前のフレーム１Ａに対して、誤り訂正符号化を行う装置である。誤り訂正符号化装置１００Ａには、多値変調シンボルのビット数ｍ＝３に合わせて、情報ビット系列の３ビットが並列入力される。なお、誤り訂正符号化装置１００Ａに入力されるフレーム１Ａのビット領域１ｄにはあらかじめｐビットの既知ビットが割り当てられていることとするが、これに限定されない。誤り訂正符号化装置１００Ａは、フレーム１Ａが入力されたとき、ビット領域１ｄに割り当てられているビットを既知ビットに置き換えるようにしてもよい。
　誤り訂正符号化装置１００Ａは、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う。誤り訂正符号化装置１００Ａは、誤り訂正符号化回路２と、パリティメモリ３ａと、遅延メモリ３ｂ，３ｃと、セレクタ４と、を備える。
　誤り訂正符号化回路２は、組織型ブロック誤り訂正符号化を行う。誤り訂正符号化回路２は、入力されたビットについては既知ビットを含めて情報ビットとして、誤り訂正符号系列のパリティビットを生成する（ステップＳ１０１）。誤り訂正符号化回路２は、パリティビットの生成処理について、シリアルで行ってもよいし、ｍビットが全て情報ビットとなるため並列演算も容易にできる。誤り訂正符号化回路２は、シリアル処理ではｍビットのシンボル入力のクロック周波数に対してｍ倍のクロック周波数が必要であるが、誤り訂正符号演算の線形性を利用したｍビット並列処理演算を行えば、シンボル入力のクロック周波数で符号化演算を行うことができる。
　誤り訂正符号化回路２は、入力されたｍビットの情報ビットを、そのまま遅延メモリ３ｂ，３ｃに出力する。具体的には、誤り訂正符号化回路２は、ＭＳＢ１ａの情報ビット領域１ｅの情報ビットを遅延メモリ３ｂに出力し、中間ビット１ｂの情報ビットおよびＬＳＢ１ｃの情報ビット、すなわちｍ－１ビットの情報ビットを遅延メモリ３ｃに出力する。このように、誤り訂正符号化回路２は、誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する。
　遅延メモリ３ｂ，３ｃは、少なくとも誤り訂正符号化回路２で誤り訂正符号系列のパリティビットが生成されるまでの間、ｍビットの情報ビットを遅延させる（ステップＳ１０２）。
　誤り訂正符号化回路２は、誤り訂正符号系列を構成する情報ビットが全て入力されたところで、誤り訂正符号系列のｐビットのパリティビットを生成することができる。誤り訂正符号化回路２は、生成したパリティビットをパリティメモリ３ａに記憶させる。これにより、誤り訂正符号化装置１００Ａは、次の符号系列となるｍビットの情報ビット系列が誤り訂正符号化回路２に入力されても、同じ誤り訂正符号化回路２でパリティビットの生成を行うことができる。
　パリティメモリ３ａは、パリティビットを誤り訂正符号系列の系列順に従って出力する。このとき、遅延メモリ３ｂは、パリティメモリ３ａからパリティビットの先頭ビットが出力されるタイミングで、既知ビットの先頭ビットを出力する。また、遅延メモリ３ｃは、パリティメモリ３ａからパリティビットの先頭ビットが出力されるタイミングで、既知ビットの先頭ビットと同時に入力された図１に示す中間ビット１ｂおよびＬＳＢ１ｃにあたる情報ビットを出力する。
　セレクタ４は、２入力１出力のセレクタである。セレクタ４は、出力するビットとして、パリティメモリ３ａから出力されるパリティビット、または遅延メモリ３ｂから出力されるＭＳＢ１ａのビットを選択する（ステップＳ１０３）。具体的には、セレクタ４は、パリティメモリ３ａからパリティビットが出力され、遅延メモリ３ｂから既知ビットが出力されている場合、パリティメモリ３ａからのパリティビットを選択して出力する。セレクタ４は、その他の場合、すなわち遅延メモリ３ｂから情報ビット領域１ｅの情報ビットが出力されている場合、遅延メモリ３ｂからの情報ビットを選択して出力する。このように、セレクタ４は、誤り訂正符号系列の既知ビットをパリティビットに置き換える。
　この結果、誤り訂正符号化装置１００Ａは、図１（ａ）に示す誤り訂正符号化前のフレーム１Ａに対して、ビット領域１ｄの既知ビットをパリティビットに置き換えて、ｍビットの多値変調シンボルを出力することができる（ステップＳ１０４）。
　これにより、誤り訂正符号化装置１００Ａは、入力側において多値変調シンボルのビット構成を崩すことなく、ｍビットの並列演算によって、低遅延で高速、かつ回路規模を抑えて誤り訂正符号化演算を容易に行うことができる。
　つぎに、誤り訂正符号化装置１００Ａから送信された多値変調シンボルを受信して復号を行う誤り訂正復号装置の構成および動作について説明する。図４は、実施の形態１に係る誤り訂正復号装置２００Ａの構成例を示すブロック図である。図５は、実施の形態１に係る誤り訂正復号装置２００Ａの動作を示すフローチャートである。誤り訂正復号装置２００Ａは、図１（ｂ）に示す誤り訂正符号化後のフレーム１Ａに対して、すなわちｍビット並列で入力される多値変調シンボルに対して、誤り訂正復号を行う装置である。誤り訂正復号装置２００Ａには、多値変調シンボルのビット数ｍ＝３の３ビットが並列入力される。誤り訂正復号装置２００Ａは、ゲート５ａ，５ｂと、パリティビット用シンドローム回路６ａと、情報ビット用シンドローム回路６ｂと、シンドローム補正回路７と、線形加算回路８と、誤り訂正復号回路１１と、を備える。
　ゲート５ａ，５ｂは、パリティビットが割り当てられているビット領域１ｄが設けられたＭＳＢ１ａのビットに対して、受信された多値変調シンボルのビットに応じて、出力制御を行う（ステップＳ２０１）。具体的には、ゲート５ａは、図１（ｂ）に示すビット領域１ｄに割り当てられた誤り訂正符号化のパリティビットが入力された場合、パリティビットを通過させてパリティビット用シンドローム回路６ａに出力する。ゲート５ｂは、図１（ｂ）に示すビット領域１ｄに割り当てられた誤り訂正符号化のパリティビットが入力された場合、図１（ａ）に示すビット領域１ｄに割り当てられていた既知ビット、例えば、既知ビットが全て０の場合は０を情報ビット用シンドローム回路６ｂに出力する。ゲート５ｂは、図１に示す情報ビット領域１ｅの情報ビットが入力された場合、情報ビットを通過させて情報ビット用シンドローム回路６ｂに出力する。
　誤り訂正復号装置２００Ａは、ゲート５ｂが情報ビット領域１ｅの情報ビットを情報ビット用シンドローム回路６ｂに出力するのと並行して、図１に示す中間ビット１ｂおよびＬＳＢ１ｃにあたるｍ－１ビットの情報ビットを情報ビット用シンドローム回路６ｂに出力する。
　図１（ｂ）に示す誤り訂正符号化後のフレーム１Ａが入力されたところで、パリティビット用シンドローム回路６ａは、多値変調シンボルに含まれるパリティビットのシンドローム演算、すなわちシンドロームデータを演算する。同様に、情報ビット用シンドローム回路６ｂは、多値変調シンボルに含まれる情報ビットのシンドローム演算、すなわちシンドロームデータを演算する（ステップＳ２０２）。情報ビット用シンドローム回路６ｂは、具体的には、多値変調シンボルに含まれるパリティビットが既知ビットに置き換えられた多値変調シンボルに含まれる情報ビット、および置き換えられた既知ビットのシンドローム演算を行う。なお、図４に示すように、パリティビット用シンドローム回路６ａおよび情報ビット用シンドローム回路６ｂに並列入力されるビット幅は、異なることになる。
　ここで、情報ビット用シンドローム回路６ｂにある既知ビットを含む情報ビットについてのシンドロームデータにパリティビット入力分のシンドローム演算の補正がある場合、シンドローム補正回路７は、情報ビット用シンドローム回路６ｂで演算されたシンドロームデータを、線形演算処理によって補正する（ステップＳ２０３）。線形加算回路８は、パリティビット用シンドローム回路６ａで演算されたシンドロームデータとシンドローム補正回路７で補正されたシンドロームデータとを線形加算することで、誤り訂正符号系列としてのシンドロームデータ１０を得ることができる。
　誤り訂正復号回路１１は、組織型ブロック誤り訂正復号を行う（ステップＳ２０４）。具体的には、誤り訂正復号回路１１は、線形加算回路８で得られたシンドロームデータ１０と、情報ビット用シンドローム回路６ｂから取得したｍビットの情報ビット９とを用いて、誤り訂正符号化装置１００Ａでの誤り訂正符号化方式に対応した復号方式によって、規定された遅延をもって、ｍビットの情報ビット系列を復号、すなわち誤りを訂正して出力する。このように、誤り訂正復号回路１１は、間接的には、パリティビット用シンドローム回路６ａおよび情報ビット用シンドローム回路６ｂで演算されたシンドロームデータを用いて、誤り訂正復号を行うことになる。
　ここで、誤り訂正復号回路１１は、復号後の情報ビット系列を出力しているが、復号後の情報ビット系列には図１（ａ）における符号化前の既知ビットも含まれる。ただし、既知ビットには誤りが含まれないので、誤り訂正能力には影響しない。
　また、誤り訂正復号回路１１は、誤り訂正符号化のパリティビットを出力していないが、パリティビット用シンドローム回路６ａが誤り訂正復号回路１１にパリティビットを出力することで、パリティビットの訂正結果も出力することができる。このとき、ｐビットのパリティビットはｍビット単位で出力するのが望ましく、少なくとも［ｐ／ｍ］分のクロックアップを行うことで、ｍビット並列での誤り位置推定探索及び訂正処理を効率よく行うことができる。なお、［　］は端数の切り上げを示すものとする。
　これにより、誤り訂正復号装置２００Ａは、入力側において多値変調シンボルのビット構成を崩すことなく、ｍビットの並列演算によって、低遅延で高速、かつ回路規模を抑えて誤り訂正復号演算を容易に行うことができる。
　なお、本実施の形態では、多値変調シンボルのビット数ｍを３としたが、ｍは３ビット以外であってもよい。また、誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａにおける入出力をｍのＭ倍のＭｍビットとしても同様のことができる。Ｍは正の整数とする。ただし、情報ビット長は、既知ビットを含めＭｍビットの整数倍とする。また、誤り訂正符号化のパリティビット長のｐビットもＭビットの整数倍が望ましいが、Ｍビットで割り切れない場合、例えば、０フィルビットを足してＭビットで割り切れるようにすればよい。
　本実施の形態では、図１に示すフレーム１Ａを１つの誤り訂正符号系列で示したが、複数の誤り訂正符号系列から構成してもよい。誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａにおける入出力をｍのＭ倍のＭｍビットとした場合、Ｍが割り切れるような誤り訂正符号パラメータで並列に構成することで、多値変調シンボルでのバースト誤り耐性を強くすることができる。例えば、誤り訂正符号化装置１００Ａでは、並列入力されるビット数はｍビットまたはｍビットの倍数になり、情報ビット長はｍビットまたはｍビットの倍数で割り切れることになる。この場合、誤り訂正符号化回路２は、並列入力されるビットを用いて同時演算でパリティビットを生成する。
　また、本実施の形態では、単独の誤り訂正符号での構成について説明したが、例えば、図１におけるＬＳＢ１ｃでのビット誤り発生率が高い場合、ＬＳＢ１ｃの情報ビットに対して内符号として別途誤り訂正符号をかけることも可能である。内符号で生成されるパリティビットについても、図１に示すビット領域１ｄに含めることが可能である。
　以上説明したように、本実施の形態によれば、誤り訂正符号化装置１００Ａは、多値変調シンボルに対応する複数ビットまたはその倍数で入力される複数ビットにおいて、誤り訂正符号化のパリティビットを割り当てる部分に既知ビットを割り当て、既知ビットも情報ビットとして、多値変調シンボルに対応する複数ビットまたはその倍数で入力される複数ビット単位で、複数ビット並列処理で符号化する。誤り訂正符号化装置１００Ａは、誤り訂正符号化のパリティビットを割り当てる部分の既知ビット以外の情報ビットはそのまま出力し、既知ビットを誤り訂正符号化のパリティビットに置き換えて出力する。
　誤り訂正復号装置２００Ａは、多値変調シンボルに対応する複数ビットまたはその倍数で入力される複数ビットにおいて、誤り訂正符号化のパリティビットを既知ビットに置き換えてシンドローム演算を行うとともに、誤り訂正符号化のパリティビットについて別にシンドローム演算を行う。誤り訂正復号装置２００Ａは、既知ビットに置き換え、シンドローム演算で得られたシンドロームデータに対して補正を行い、誤り訂正符号化のパリティビットについて得たシンドロームデータを線形加算して、誤り訂正符号系列のシンドロームデータを得て復号処理を行う。
　これにより、誤り訂正符号化装置１００Ａは、多値変調シンボルに対応する複数ビットまたはその倍数で入力される複数ビットの構成を変えることなく、複数ビットの並列処理によって、回路規模の増大を抑制しつつ、符号化の処理遅延時間を短くして、低遅延で高速に誤り訂正符号化処理を行うことができる。同様に、誤り訂正復号装置２００Ａは、多値変調シンボルに対応する複数ビットまたはその倍数で入力される複数ビットの構成を変えることなく、複数ビットの並列処理によって、回路規模の増大を抑制しつつ、符号化の処理遅延時間を短くして、低遅延で高速に誤り訂正復号処理を行うことができる。
実施の形態２．
　実施の形態１では、誤り訂正符号系列がパリティビットを含めてｍビットの多値変調シンボル×ｎシンボル内に収まるフレーム構成であったが、誤り訂正符号系列が連続して送られる場合もある。実施の形態２では、誤り訂正符号系列が連続して送られる場合において、既知ビットを含むｍビット並列の情報ビットが入力されて生成されるパリティビットを、次の誤り訂正符号系列の既知ビットに置き換える。これにより、符号化処理を低遅延で行うことができ、また、多値変調シンボル誤りに対して、誤り訂正符号化のパリティビットが情報ビットと異なるシンボルに割り当てられることから、誤りの分散化が図れる。
　図６は、実施の形態２に係る誤り訂正符号で使用されるフレーム１Ｂの構成例を示す図である。フレーム１Ｂは、前の誤り訂正符号系列で生成されたパリティビットを、連続して送られる次の誤り訂正符号系列のフレームの既知ビットに置き換えるフレームである。図６に示すフレーム１Ｂにおいて、フレーム構成を作る領域は、図１に示すフレーム１Ａのフレーム構成と同様である。相違点は、誤り訂正符号系列のパリティビットを配置するＭＳＢ１ａにおいて、符号化前に既知ビットが割り当てられているビット領域１ｄおよび情報ビット領域１ｅの順序が入れ替わっている。図６に示すフレーム１Ｂでは、符号化前に既知ビットが割り当てられているビット領域１ｄが誤り訂正符号系列の先頭の方に配置されている。
　図６（ａ）に示す誤り訂正符号化前のフレーム１Ｂに対して誤り訂正符号化を行う誤り訂正符号化装置の構成および動作について説明する。図７は、実施の形態２に係る誤り訂正符号化装置１００Ｂの構成例を示すブロック図である。図８は、実施の形態２に係る誤り訂正符号化装置１００Ｂの動作を示すフローチャートである。誤り訂正符号化装置１００Ｂは、図２に示す誤り訂正符号化装置１００Ａから遅延メモリ３ｂ，３ｃを削除したものである。
　誤り訂正符号化装置１００Ｂでは、誤り訂正符号化回路２が、誤り訂正符号系列のパリティビットを生成し（ステップＳ１１１）、パリティメモリ３ａに記憶させる。パリティメモリ３ａは、パリティビットを誤り訂正符号系列の系列順に従って出力する。このとき、誤り訂正符号化回路２は、パリティメモリ３ａからパリティビットの先頭ビットが出力されるタイミングで、次の誤り訂正符号系列のＭＳＢ１ａのビット領域１ｄの既知ビットの先頭データ、並行して入力された中間ビット１ｂの情報ビット、およびＬＳＢ１ｃの情報ビットを並行して出力する。
　セレクタ４は、出力するビットとして、パリティメモリ３ａから出力されるパリティビット、または誤り訂正符号化回路２から出力されるＭＳＢ１ａのビットを選択する（ステップＳ１１２）。具体的には、セレクタ４は、パリティメモリ３ａからパリティビットが出力され、誤り訂正符号化回路２から既知ビットが出力されている場合、パリティメモリ３ａからのパリティビットを選択して出力する。セレクタ４は、その他の場合、すなわち誤り訂正符号化回路２から情報ビット領域１ｅの情報ビットが出力されている場合、誤り訂正符号化回路２からの情報ビットを選択して出力する。このように、セレクタ４は、第１の誤り訂正符号系列より後の第２の誤り訂正符号系列の既知ビットを、誤り訂正符号化回路２において第１の誤り訂正符号系列から生成されたパリティビットに置き換える。
　この結果、誤り訂正符号化装置１００Ｂは、図６（ａ）に示す誤り訂正符号化前のフレーム１Ｂに対して、ビット領域１ｄの既知ビットを、前の誤り訂正符号系列のパリティビットに置き換えて、ｍビットの多値変調シンボルを出力することができる（ステップＳ１１３）。
　これにより、誤り訂正符号化装置１００Ｂは、入力側において多値変調シンボルのビット構成を崩すことなく、ｍビットの並列演算によって、低遅延で高速、かつ回路規模を抑えて誤り訂正符号化演算を容易に行うことができる。
　つぎに、誤り訂正符号化装置１００Ｂから送信された多値変調シンボルを受信して復号を行う誤り訂正復号装置の構成および動作について説明する。図９は、実施の形態２に係る誤り訂正復号装置２００Ｂの構成例を示すブロック図である。図１０は、実施の形態２に係る誤り訂正復号装置２００Ｂの動作を示すフローチャートである。誤り訂正復号装置２００Ｂは、図４に示す誤り訂正復号装置２００Ａからシンドローム補正回路７および線形加算回路８を削除し、遅延メモリ１２を追加したものである。
　ゲート５ａ，５ｂは、パリティビットが割り当てられているビット領域１ｄが設けられたＭＳＢ１ａのビットに対して、受信された多値変調シンボルのビットに応じて、出力制御を行う（ステップＳ２１１）。パリティビット用シンドローム回路６ａは、パリティビットについてのシンドローム演算、すなわちシンドロームデータを演算する。同様に、情報ビット用シンドローム回路６ｂは、情報ビットについてのシンドローム演算、すなわちシンドロームデータを演算する（ステップＳ２１２）。
　誤り訂正復号装置２００Ｂでは、情報ビット用シンドローム回路６ｂにおいて情報ビットについてのシンドロームデータが演算された時点で情報ビットの入力は終了している。なお、情報ビット用シンドローム回路６ｂは、演算により求めたシンドロームデータをパリティビット用シンドローム回路６ａに出力する。パリティビット用シンドローム回路６ａは、パリティビット系列が入力されると、情報ビット用シンドローム回路６ｂから取得した情報ビットについてのシンドロームデータを用いて、シンドローム補正回路７を通すことなく、誤り訂正符号系列のシンドローム演算を行う。
　同時に、情報ビット用シンドローム回路６ｂは、次の誤り訂正符号系列の情報ビットについてのシンドローム演算を行う。また、情報ビット用シンドローム回路６ｂは、情報ビット９をｍビット出力する。遅延メモリ１２は、パリティビット用シンドローム回路６ａにパリティビットが入力されて誤り訂正符号系列のシンドローム演算が終了するまでの遅延を調整する。なお、遅延メモリ１２は、誤り訂正復号回路１１に含まれる、復号処理のための遅延を調整するためのメモリと兼用としてもよい。誤り訂正復号回路１１は、組織型ブロック誤り訂正復号を行う（ステップＳ２１３）。以降は、実施の形態１の誤り訂正復号装置２００Ａと同様の動作である。このように、実施の形態２では、情報ビット用シンドローム回路６ｂは、演算により求めたシンドロームデータをパリティビット用シンドローム回路６ａに出力する。パリティビット用シンドローム回路６ａは、情報ビット用シンドローム回路６ｂから取得したシンドロームデータを用いてパリティビットのシンドローム演算を行う。情報ビット用シンドローム回路６ｂは、パリティビット用シンドローム回路６ａにおけるパリティビットのシンドローム演算と並行して、次の誤り訂正符号系列の情報ビットについて、すなわち次の多値変調シンボルについてシンドローム演算を行う。
　以上説明したように、実施の形態２のフレーム構成によって、誤り訂正符号化装置１００Ｂは、誤り訂正符号系列のパリティビットが得られるまでの情報ビットの遅延メモリ３ｂ，３ｃが不要になり、回路規模を小さくすることができる。また、誤り訂正復号装置２００Ｂは、実施の形態１の誤り訂正復号装置２００Ａが備えるシンドローム補正回路７および線形加算回路８の演算をパリティビット用シンドローム回路６ａで行うため、回路規模を小さくすることができる。
　なお、実施の形態２においても、実施の形態１で示した種々の機能の拡張が同様にできることは言うまでもない。
実施の形態３．
　実施の形態１および実施の形態２では、図１または図６に示す誤り訂正符号化のパリティビットを割り当てる前のビット領域１ｄに既知ビットを割り当てていたが、実施の形態３では、既知ビットに替えて、送信者および正当な受信者だけが知る秘密ビットにする。これにより、正当な受信者だけが誤りの発生する通信路と通した情報ビットの正しいデータを受け取り、不当な受信者は誤りがない一部のデータしか再現できなくなり、受信品質の差別化を行うことができる。以下では、具体的に、実施の形態１に適用する場合について説明するが、実施の形態２にも適用可能である。
　図１１は、実施の形態３に係る誤り訂正符号で使用されるフレーム１Ｃの構成例を示す図である。図１１（ａ）に示すように、誤り訂正符号化前において、ビット領域１ｄには、例えば、ｐビットの０の秘密ビットが割り当てられる。なお、図１１（ｂ）の状態は、前述の図１（ｂ）の状態と同様である。例えば、ＢＣＨ符号では、ｔビット訂正の誤り訂正符号を用いている場合、ｔ＋１ビット以上の１および０のビットパターンの秘密ビットにすれば、秘密ビット領域を全０あるいは全１に仮定したとしても、ｔ＋１ビット以上の１および０のビットパターンのいずれかが誤りとなって訂正ができない。情報ビット長の大きいＢＣＨ符号では、１ビット訂正あたりに要するパリティビット長は大きくなり、複数ビット訂正にすると、パリティビット長ｐビットは、２×（ｔ＋１）より十分大きくなる。
　図１１（ａ）に示す誤り訂正符号化前のフレーム１Ｃに対して誤り訂正符号化を行う誤り訂正符号化装置の構成および動作について説明する。図１２は、実施の形態３に係る誤り訂正符号化装置１００Ｃの構成例を示すブロック図である。図１３は、実施の形態３に係る誤り訂正符号化装置１００Ｃの動作を示すフローチャートである。誤り訂正符号化装置１００Ｃは、図２に示す誤り訂正符号化装置１００Ａに、セレクタ２１を追加したものである。以降の説明において、セレクタ４を第１のセレクタと称し、セレクタ２１を第２のセレクタと称することがある。
　セレクタ２１は、２入力１出力のセレクタである。セレクタ２１は、図１１（ａ）に示すビット領域１ｄに相当するビットが入力された場合、秘密ビット２０を選択して誤り訂正符号化回路２に出力する（ステップＳ１２１）。セレクタ２１は、図１１（ａ）に示す情報ビット領域１ｅの情報ビットが入力された場合、情報ビットを選択して誤り訂正符号化回路２に出力する。このように、セレクタ２１は、誤り訂正符号系列において既知ビットが割り当てられていた領域、すなわちビット領域１ｄに相当するビットを秘密ビット２０に置き換えて、誤り訂正符号化回路２に出力する。以降のステップＳ１２２からステップＳ１２５の動作は、図３に示す前述のステップＳ１０１からステップＳ１０４の動作と同様である。
　つぎに、誤り訂正符号化装置１００Ｃから送信された多値変調シンボルを受信して復号を行う誤り訂正復号装置の構成および動作について説明する。図１４は、実施の形態３に係る誤り訂正復号装置２００Ｃの構成例を示すブロック図である。図１５は、実施の形態３に係る誤り訂正復号装置２００Ｃの動作を示すフローチャートである。誤り訂正復号装置２００Ｃは、誤り訂正符号化装置１００Ｃで誤り訂正符号化前に既知ビットが割り当てられていた領域、すなわちビット領域１ｄに相当するビットが秘密ビット２０に置き換えられて誤り訂正符号化された多値変調シンボルの復号を行う。誤り訂正復号装置２００Ｃは、図４に示す誤り訂正復号装置２００Ａからゲート５ｂを削除し、セレクタ２２を追加したものである。
　ゲート５ａについてのステップＳ２２１の動作は、図５に示す前述のステップＳ２０１の動作と同様である。セレクタ２２は、２入力１出力のセレクタである。セレクタ２２は、図１１（ｂ）に示すビット領域１ｄに割り当てられた誤り訂正符号化のパリティビットが入力された場合、秘密ビット２０を選択して情報ビット用シンドローム回路６ｂに出力する（ステップＳ２２２）。セレクタ２２は、図１１に示す情報ビット領域１ｅの情報ビットが入力された場合、情報ビットを選択して情報ビット用シンドローム回路６ｂに出力する。以降のステップＳ２２３からステップＳ２２５の動作は、図５に示す前述のステップＳ２０２からステップＳ２０４の動作と同様である。ただし、情報ビット用シンドローム回路６ｂは、ステップＳ２２３において、既知ビットに替えて秘密ビット２０を用いてシンドローム演算を行うことになる。
　以上説明したように、誤り訂正符号化装置１００Ｃおよび誤り訂正復号装置２００Ｃは、誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａからの簡単な修正によって秘密ビット２０を扱うことができ、正当な受信者と不当な受信者とで受信品質の差別化を図ることができる。
　なお、実施の形態３においても、実施の形態１で示した種々の機能の拡張が同様にできることも言うまでもない。
実施の形態４．
　実施の形態１から実施の形態３で説明した誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃのハードウェア構成について説明する。誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃは、処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。処理回路は制御回路とも呼ばれる。
　図１６は、実施の形態１から実施の形態３に係る誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃが備える処理回路をプロセッサおよびメモリで実現する場合の処理回路９０の構成例を示す図である。図１６に示す処理回路９０は制御回路であり、プロセッサ９１およびメモリ９２を備える。処理回路９０がプロセッサ９１およびメモリ９２で構成される場合、処理回路９０の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９２に格納される。処理回路９０では、メモリ９２に記憶されたプログラムをプロセッサ９１が読み出して実行することにより、各機能を実現する。すなわち、処理回路９０は、誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃのいずれかの処理が結果的に実行されることになるプログラムを格納するためのメモリ９２を備える。このプログラムは、処理回路９０により実現される各機能を誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃのいずれかに実行させるためのプログラムであるともいえる。このプログラムは、プログラムが記憶された記憶媒体により提供されてもよいし、通信媒体など他の手段により提供されてもよい。
　ここで、プロセッサ９１は、例えば、ＣＰＵ（Central　Processing　Unit）、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、またはＤＳＰ（Digital　Signal　Processor）などである。また、メモリ９２は、例えば、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable　Programmable　ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Electrically　ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital　Versatile　Disc）などが該当する。
　図１７は、実施の形態１から実施の形態３に係る誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃが備える処理回路を専用のハードウェアで構成する場合の処理回路９３の例を示す図である。図１７に示す処理回路９３は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application　Specific　Integrated　Circuit）、ＦＰＧＡ（Field　Programmable　Gate　Array）、またはこれらを組み合わせたものが該当する。処理回路については、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。
　以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１Ａ，１Ｂ，１Ｃ　フレーム、１ａ　ＭＳＢ、１ｂ　中間ビット、１ｃ　ＬＳＢ、１ｄ　ビット領域、１ｅ　情報ビット領域、２　誤り訂正符号化回路、３ａ　パリティメモリ、３ｂ，３ｃ，１２　遅延メモリ、４，２１，２２　セレクタ、５ａ，５ｂ　ゲート、６ａ　パリティビット用シンドローム回路、６ｂ　情報ビット用シンドローム回路、７　シンドローム補正回路、８　線形加算回路、９　情報ビット、１０　シンドロームデータ、１１　誤り訂正復号回路、２０　秘密ビット、１００Ａ，１００Ｂ，１００Ｃ　誤り訂正符号化装置。

Claims (22)

  1. 　ｍおよびｎを正の整数とし、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置であって、
    　前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する誤り訂正符号化回路と、
    　前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換えるセレクタと、
    　を備えることを特徴とする誤り訂正符号化装置。
  2. 　前記セレクタは、第１の誤り訂正符号系列より後の第２の誤り訂正符号系列の既知ビットを、前記誤り訂正符号化回路において前記第１の誤り訂正符号系列から生成されたパリティビットに置き換える、
    　ことを特徴とする請求項１に記載の誤り訂正符号化装置。
  3. 　前記セレクタを第１のセレクタとし、
    　さらに、
    　前記誤り訂正符号系列において前記既知ビットが割り当てられていた領域に相当するビットを秘密ビットに置き換えて、前記誤り訂正符号化回路に出力する第２のセレクタ、
    　を備えることを特徴とする請求項１または２に記載の誤り訂正符号化装置。
  4. 　並列入力されるビット数はｍビットまたはｍビットの倍数であり、情報ビット長はｍビットまたはｍビットの倍数で割り切れ、
    　前記誤り訂正符号化回路は、並列入力されるビットを用いて同時演算で前記パリティビットを生成する、
    　ことを特徴とする請求項１から３のいずれか１つに記載の誤り訂正符号化装置。
  5. 　誤り訂正復号を行う誤り訂正復号装置であって、
    　ｍおよびｎを正の整数とし、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化装置で誤り訂正符号化され、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットが前記誤り訂正符号化装置で誤り訂正符号化のパリティビットに置き換えられた、ｍビット並列で入力される多値変調シンボルに含まれる前記パリティビットのシンドローム演算を行うパリティビット用シンドローム回路と、
    　前記多値変調シンボルに含まれる前記パリティビットが前記既知ビットに置き換えられた前記多値変調シンボルに含まれる情報ビットおよび前記既知ビットのシンドローム演算を行う情報ビット用シンドローム回路と、
    　前記パリティビット用シンドローム回路および前記情報ビット用シンドローム回路で演算されたシンドロームデータを用いて誤り訂正復号を行う誤り訂正復号回路と、
    　を備えることを特徴とする誤り訂正復号装置。
  6. 　さらに、
    　前記情報ビット用シンドローム回路で演算されたシンドロームデータを補正するシンドローム補正回路と、
    　前記パリティビット用シンドローム回路で演算されたシンドロームデータと、前記シンドローム補正回路で補正されたシンドロームデータとを線形加算する線形加算回路と、
    　を備え、
    　前記誤り訂正復号回路は、前記線形加算回路で得られたシンドロームデータを用いて誤り訂正復号を行う、
    　ことを特徴とする請求項５に記載の誤り訂正復号装置。
  7. 　前記情報ビット用シンドローム回路は、演算により求めたシンドロームデータを前記パリティビット用シンドローム回路に出力し、
    　前記パリティビット用シンドローム回路は、前記情報ビット用シンドローム回路から取得した前記シンドロームデータを用いて前記パリティビットのシンドローム演算を行い、
    　前記情報ビット用シンドローム回路は、前記パリティビット用シンドローム回路における前記パリティビットのシンドローム演算と並行して、次の多値変調シンボルについてシンドローム演算を行う、
    　ことを特徴とする請求項５に記載の誤り訂正復号装置。
  8. 　前記誤り訂正符号化装置で誤り訂正符号化前に前記既知ビットが割り当てられていた領域に相当するビットが秘密ビットに置き換えられて誤り訂正符号化された多値変調シンボルの復号において、
    　前記情報ビット用シンドローム回路は、前記既知ビットに替えて前記秘密ビットを用いてシンドローム演算を行う、
    　ことを特徴とする請求項５から７のいずれか１つに記載の誤り訂正復号装置。
  9. 　前記パリティビット用シンドローム回路、および前記情報ビット用シンドローム回路に並列入力されるビット幅が異なる、
    　ことを特徴とする請求項５から８のいずれか１つに記載の誤り訂正復号装置。
  10. 　ｍおよびｎを正の整数とし、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置を制御するための制御回路であって、
    　前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成、
    　前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換え、
    　を誤り訂正符号化装置に実施させることを特徴とする制御回路。
  11. 　誤り訂正復号を行う誤り訂正復号装置を制御するための制御回路であって、
    　ｍおよびｎを正の整数とし、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化装置で誤り訂正符号化され、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットが前記誤り訂正符号化装置で誤り訂正符号化のパリティビットに置き換えられた、ｍビット並列で入力される多値変調シンボルに含まれる前記パリティビットのシンドローム演算、
    　前記多値変調シンボルに含まれる前記パリティビットが前記既知ビットに置き換えられた前記多値変調シンボルに含まれる情報ビットおよび前記既知ビットのシンドローム演算、
    　前記パリティビットのシンドローム演算で演算されたシンドロームデータ、および、前記情報ビットおよび前記既知ビットのシンドローム演算で演算されたシンドロームデータを用いて誤り訂正復号、
    　を誤り訂正復号装置に実施させることを特徴とする制御回路。
  12. 　ｍおよびｎを正の整数とし、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置を制御するためのプログラムを記憶した記憶媒体であって、
    　前記プログラムは、
    　前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成、
    　前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換え、
    　を誤り訂正符号化装置に実施させることを特徴とする記憶媒体。
  13. 　誤り訂正復号を行う誤り訂正復号装置を制御するためのプログラムを記憶した記憶媒体であって、
    　前記プログラムは、
    　ｍおよびｎを正の整数とし、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化装置で誤り訂正符号化され、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットが前記誤り訂正符号化装置で誤り訂正符号化のパリティビットに置き換えられた、ｍビット並列で入力される多値変調シンボルに含まれる前記パリティビットのシンドローム演算、
    　前記多値変調シンボルに含まれる前記パリティビットが前記既知ビットに置き換えられた前記多値変調シンボルに含まれる情報ビットおよび前記既知ビットのシンドローム演算、
    　前記パリティビットのシンドローム演算で演算されたシンドロームデータ、および、前記情報ビットおよび前記既知ビットのシンドローム演算で演算されたシンドロームデータを用いて誤り訂正復号、
    　を誤り訂正復号装置に実施させることを特徴とする記憶媒体。
  14. 　ｍおよびｎを正の整数とし、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置の誤り訂正符号化方法であって、
    　誤り訂正符号化回路が、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する第１のステップと、
    　セレクタが、前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換える第２のステップと、
    　を含むことを特徴とする誤り訂正符号化方法。
  15. 　前記第２のステップにおいて、前記セレクタは、第１の誤り訂正符号系列より後の第２の誤り訂正符号系列の既知ビットを、前記誤り訂正符号化回路において前記第１の誤り訂正符号系列から生成されたパリティビットに置き換える、
    　ことを特徴とする請求項１４に記載の誤り訂正符号化方法。
  16. 　前記セレクタを第１のセレクタとし、
    　さらに、
    　第２のセレクタが、前記誤り訂正符号系列において前記既知ビットが割り当てられていた領域に相当するビットを秘密ビットに置き換えて、前記誤り訂正符号化回路に出力する第３のステップ、
    　を含むことを特徴とする請求項１４または１５に記載の誤り訂正符号化方法。
  17. 　並列入力されるビット数はｍビットまたはｍビットの倍数であり、情報ビット長はｍビットまたはｍビットの倍数で割り切れ、
    　前記第１のステップにおいて、前記誤り訂正符号化回路は、並列入力されるビットを用いて同時演算で前記パリティビットを生成する、
    　ことを特徴とする請求項１４から１６のいずれか１つに記載の誤り訂正符号化方法。
  18. 　ｍおよびｎを正の整数とし、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化装置で誤り訂正符号化され、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットが前記誤り訂正符号化装置で誤り訂正符号化のパリティビットに置き換えられた、ｍビット並列で入力される多値変調シンボルの誤り訂正復号を行う誤り訂正復号装置の誤り訂正復号方法であって、
    　パリティビット用シンドローム回路が、前記多値変調シンボルに含まれる前記パリティビットのシンドローム演算を行う第１のステップと、
    　情報ビット用シンドローム回路が、前記多値変調シンボルに含まれる前記パリティビットが前記既知ビットに置き換えられた前記多値変調シンボルに含まれる情報ビットおよび前記既知ビットのシンドローム演算を行う第２のステップと、
    　誤り訂正復号回路が、前記パリティビット用シンドローム回路および前記情報ビット用シンドローム回路で演算されたシンドロームデータを用いて誤り訂正復号を行う第３のステップと、
    　を含むことを特徴とする誤り訂正復号方法。
  19. 　さらに、
    　シンドローム補正回路が、前記情報ビット用シンドローム回路で演算されたシンドロームデータを補正する第４のステップと、
    　線形加算回路が、前記パリティビット用シンドローム回路で演算されたシンドロームデータと、前記シンドローム補正回路で補正されたシンドロームデータとを線形加算する第５のステップと、
    　を含み、
    　前記第３のステップにおいて、前記誤り訂正復号回路は、前記線形加算回路で得られたシンドロームデータを用いて誤り訂正復号を行う、
    　ことを特徴とする請求項１８に記載の誤り訂正復号方法。
  20. 　前記第２のステップにおいて、前記情報ビット用シンドローム回路は、演算により求めたシンドロームデータを前記パリティビット用シンドローム回路に出力し、
    　前記第１のステップにおいて、前記パリティビット用シンドローム回路は、前記情報ビット用シンドローム回路から取得した前記シンドロームデータを用いて前記パリティビットのシンドローム演算を行い、
    　前記第２のステップにおいて、前記情報ビット用シンドローム回路は、前記パリティビット用シンドローム回路における前記パリティビットのシンドローム演算と並行して、次の多値変調シンボルについてシンドローム演算を行う、
    　ことを特徴とする請求項１８に記載の誤り訂正復号方法。
  21. 　前記誤り訂正符号化装置で誤り訂正符号化前に前記既知ビットが割り当てられていた領域に相当するビットが秘密ビットに置き換えられて誤り訂正符号化された多値変調シンボルの復号において、
    　前記第２のステップにおいて、前記情報ビット用シンドローム回路は、前記既知ビットに替えて前記秘密ビットを用いてシンドローム演算を行う、
    　ことを特徴とする請求項１８から２０のいずれか１つに記載の誤り訂正復号方法。
  22. 　前記パリティビット用シンドローム回路、および前記情報ビット用シンドローム回路に並列入力されるビット幅が異なる、
    　ことを特徴とする請求項１８から２１のいずれか１つに記載の誤り訂正復号方法。
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