CN115336182A - 纠错编码装置、纠错解码装置、控制电路、存储介质、纠错编码方法以及纠错解码方法 - Google Patents

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Abstract

一种纠错编码装置(100A)，该纠错编码装置(100A)将以m比特并行的方式输入的m比特×n符号的帧作为纠错码序列而进行纠错编码，其中，m和n为正整数，该纠错编码装置(100A)具备：纠错编码电路(2)，其将包含已知比特的m比特×n符号作为信息比特而进行纠错编码，生成纠错编码的奇偶校验比特，其中，该已知比特在纠错码序列中被分配给规定的比特序列；以及选择器(4)，其将纠错码序列的已知比特置换为奇偶校验比特。

Description

纠错编码装置、纠错解码装置、控制电路、存储介质、纠错编码 方法以及纠错解码方法
技术领域
本公开涉及进行纠错编码处理的纠错编码装置、纠错解码装置、控制电路、存储介质、纠错编码方法以及纠错解码方法。
背景技术
在光传输系统等高速传输装置中，作为用于实现高传输容量和长距离传输的有效方法，通常应用纠错码。纠错码是在有线通信系统、无线通信系统、存储装置等中使用的技术。纠错码是以下技术：通过向由发送装置送出的数字数据附加冗余的比特，即便在接收装置接收到的数据中产生了错误，接收装置也能够纠正错误。作为纠错码和纠错解码的方式，提出了汉明码、BCH(Bose-Chaudhuri-Hocquenghem)码、RS(Reed-Solomon：里德-所罗门)码、LDPC(Low Density Parity Check：低密度奇偶校验)码等分组码、以及将它们组合而得到的乘积码、级联码等各种方式。
通过应用纠错码，能够检测和纠正在传输路中产生的错误。但是，能够纠错的错误比特数存在极限。此外，能够纠错的错误比特数根据纠错码方式的纠错性能和解码方式而不同。在纠错码中，将包含构成帧的开销(overhead)等的发送数据称为信息比特。此外，将附加于信息比特的冗余比特称为奇偶校验比特。通过根据纠错的码方式而分别不同的计算方法，根据信息比特而计算奇偶校验比特。将信息比特与奇偶校验比特合起来的比特串称为码字。
在称为分组码的纠错码中，按照预先设定的比特数的单位，根据信息比特而计算奇偶校验比特。即，1个码字内的信息比特数和奇偶校验比特数被预先决定，分别称为信息比特长度和奇偶校验比特长度。将纠错码的比特结构被分为信息比特和奇偶校验比特的码结构称为系统码。此外，将码字的比特数称为码长。
在用于海底电缆和城市间通信的城域核心系光传输系统中，显著需要扩大传输容量和扩大传输距离。其结果是，针对几百Gbps至1Tbps等的高速传输，进行了强力的纠错码的应用和提议。近年来，在城域核心系光传输系统中，针对高速传输，使用了如下数字相干光传输，在该数字相干光传输中，通过64QAM(Quadrature Amplitude Modulation：正交调幅)等多值调制方式，在1个调制符号中调制多个比特而进行传输。
在64QAM等多值调制中，符号的各比特的错误率不同，提出了根据它们的特性而按照对符号分配的每个比特序列进行纠错编码的编码调制方式、多级编码方式等。在专利文献1中公开了如下技术：为了进行纠错的编码和解码、尤其是利用BCH码、RS码、LDPC码等分组码进行高速处理，对多个比特的输入进行编码处理或解码处理的运算。此外，近年来提出了如下方法：针对多值调制符号的比特的错误率大的比特序列，通过概率整形(以下称为PS(Probabilistic signal Shaping)。)等进行比特操作而减小符号错误率。概率整形操作在纠错编码前进行，将通过纠错编码而生成的奇偶校验比特分配给比特错误率小的多值调制符号。
现有技术文献
专利文献
专利文献1：日本专利第3288883号公报
发明内容
发明要解决的问题
在近年来的光传输系统中，伴随着传输容量的扩大而要求处理能力的高速化。虽然通过将多值调制符号的各比特序列直接并行输入并进行编码处理而实现了高速化，但是，在将多值调制符号的1个比特序列逐次分配给编码型的奇偶校验这样的方式中，效率差。虽然能够按照多值调制符号的每个比特序列进行分组编码而进行并行处理，但分别需要编码电路，电路规模增大。
在专利文献1中，虽然能够将多值调制符号的多个比特并行输入而进行并行批量编码处理，但基于纠错编码的奇偶校验也成为符号的多个比特并行输出。但是，在通过PS等在纠错编码前对多值调制符号的特定比特序列进行调整了的情况下，向不进行概率整形的特定比特序列分配基于纠错编码的奇偶校验，在进行编码处理的电路的前后，准备帧调整用的存储器而进行帧整形，电路规模增大。
本公开是鉴于上述而完成的，其目的在于，得到一种能够抑制电路规模的增大并以低延迟进行纠错编码处理的纠错编码装置。
用于解决问题的手段
为了解决上述问题并实现目的，本公开是一种纠错编码装置，该纠错编码装置将以m比特并行的方式输入的m比特×n符号的帧作为纠错码序列而进行纠错编码，其中，m和n为正整数。纠错编码装置具备：纠错编码电路，其将包含已知比特的m比特×n符号作为信息比特而进行纠错编码，生成纠错编码的奇偶校验比特，其中，该已知比特在纠错码序列中被分配给规定的比特序列；以及选择器，其将纠错码序列的已知比特置换为奇偶校验比特。
发明的效果
本公开的纠错编码装置起到能够抑制电路规模的增大并以低延迟进行纠错编码处理这样的效果。
附图说明
图1是示出在实施方式1的纠错码中使用的帧的结构例的图。
图2是示出实施方式1的纠错编码装置的结构例的框图。
图3是示出实施方式1的纠错编码装置的动作的流程图。
图4是示出实施方式1的纠错解码装置的结构例的框图。
图5是示出实施方式1的纠错解码装置的动作的流程图。
图6是示出在实施方式2的纠错码中使用的帧的结构例的图。
图7是示出实施方式2的纠错编码装置的结构例的框图。
图8是示出实施方式2的纠错编码装置的动作的流程图。
图9是示出实施方式2的纠错解码装置的结构例的框图。
图10是示出实施方式2的纠错解码装置的动作的流程图。
图11是示出在实施方式3的纠错码中使用的帧的结构例的图。
图12是示出实施方式3的纠错编码装置的结构例的框图。
图13是示出实施方式3的纠错编码装置的动作的流程图。
图14是示出实施方式3的纠错解码装置的结构例的框图。
图15是示出实施方式3的纠错解码装置的动作的流程图。
图16是示出由处理器和存储器实现实施方式1至实施方式3的纠错编码装置和纠错解码装置所具备的处理电路的情况下的处理电路的结构例的图。
图17是示出由专用的硬件构成实施方式1至实施方式3的纠错编码装置和纠错解码装置所具备的处理电路的情况下的处理电路的例子的图。
图18是示出在实施方式5的纠错码中在64QAM时使用的帧的结构例的图。
图19是示出在实施方式5的纠错码中在16QAM时使用的帧的结构例的图。
图20是示出在实施方式6的纠错码中使用的帧的结构例的图。
图21是示出在实施方式7的纠错码中使用的帧的结构例的图。
具体实施方式
以下，基于附图对本公开的实施方式的纠错编码装置、纠错解码装置、控制电路、存储介质、纠错编码方法以及纠错解码方法详细进行说明。另外，不通过该实施方式来限定本公开。
实施方式1.
图1是示出在实施方式1的纠错码中使用的帧1A的结构例的图。这里，作为纠错码，假定在BCH码、RS码、LDPC码等分组码中分离了信息比特和奇偶校验比特的系统码。在图1中，在m比特×n符号的帧1A内具有纠错码序列，将多值调制符号的比特数m设为m＝3。另外，m和n为正整数。在帧1A中，在MSB(Most Significant Bit：最高有效比特)1a中设置有被分配信息比特的信息比特区域1e、以及p比特的比特区域1d。如图1(a)所示，在纠错编码前，在比特区域1d中例如分配有作为p比特的0的已知比特。在本实施方式中，已知比特也作为纠错码序列的信息比特来处理，对m比特×n符号的信息比特进行纠错编码。此外，如图1(b)所示，在纠错编码后，在比特区域1d中分配有p比特的奇偶校验比特。在帧1A中，中间比特1b和LSB(Least Significant Bit：最低有效比特)1c例如仅由通过PS转换后的信息比特构成。
在本实施方式中，在后述的纠错编码装置中，在通过纠错编码生成了p比特的奇偶校验比特时，将位于MSB1a的p比特的比特区域1d的已知比特置换为所生成的奇偶校验比特。MSB1a的信息比特区域1e、中间比特1b以及LSB1c的信息比特保持不变地向纠错编码装置的后级输出。即，在本实施方式中，纠错码的码长成为m×n+p比特。
说明对图1(a)所示的纠错编码前的帧1A进行纠错编码的纠错编码装置的结构和动作。图2是示出实施方式1的纠错编码装置100A的结构例的框图。图3是示出实施方式1的纠错编码装置100A的动作的流程图。纠错编码装置100A是对图1(a)所示的纠错编码前的帧1A进行纠错编码的装置。在纠错编码装置100A中，与多值调制符号的比特数m＝3匹配地并行输入信息比特序列的3比特。另外，设为在向纠错编码装置100A输入的帧1A的比特区域1d中预先分配有p比特的已知比特，但不限于此。纠错编码装置100A也可以在输入了帧1A时，将分配给比特区域1d的比特置换为已知比特。
纠错编码装置100A将以m比特并行的方式输入的m比特×n符号的帧作为纠错码序列进行纠错编码。纠错编码装置100A具备纠错编码电路2、奇偶校验存储器3a、延迟存储器3b、3c、以及选择器4。
纠错编码电路2进行系统分组纠错编码。纠错编码电路2将所输入的比特包含已知比特在内作为信息比特，生成纠错码序列的奇偶校验比特(步骤S101)。纠错编码电路2也可以串行地进行奇偶校验比特的生成处理，由于m比特全部成为信息比特，因此也可以容易地进行并行运算。纠错编码电路2在串行处理中相对于m比特的符号输入的时钟频率而需要m倍的时钟频率，但如果进行利用了纠错码运算的线性度的m比特并行处理运算，则能够以符号输入的时钟频率进行编码运算。
纠错编码电路2将所输入的m比特的信息比特保持不变地向延迟存储器3b、3c输出。具体而言，纠错编码电路2将MSB1a的信息比特区域1e的信息比特向延迟存储器3b输出，将中间比特1b的信息比特和LSB1c的信息比特、即m-1比特的信息比特向延迟存储器3c输出。这样，纠错编码电路2将包含已知比特的m比特×n符号作为信息比特而进行纠错编码，生成纠错编码的奇偶校验比特，该已知比特在纠错码序列中被分配给规定的比特序列。
延迟存储器3b、3c至少在由纠错编码电路2生成纠错码序列的奇偶校验比特为止的期间内使m比特的信息比特延迟(步骤S102)。
纠错编码电路2在构成纠错码序列的信息比特全部被输入时，能够生成纠错码序列的p比特的奇偶校验比特。纠错编码电路2使生成的奇偶校验比特存储于奇偶校验存储器3a。由此，在纠错编码装置100A中，即便向纠错编码电路2输入了成为下一个码序列的m比特的信息比特序列，也能够通过相同的纠错编码电路2进行奇偶校验比特的生成。
奇偶校验存储器3a按照纠错码序列的序列顺序而输出奇偶校验比特。此时，延迟存储器3b在从奇偶校验存储器3a输出奇偶校验比特的开头比特的定时，输出已知比特的开头比特。此外，延迟存储器3c在从奇偶校验存储器3a输出奇偶校验比特的开头比特的定时，输出与已知比特的开头比特同时输入的位于图1所示的中间比特1b和LSB1c的信息比特。
选择器4是2输入1输出的选择器。选择器4选择从奇偶校验存储器3a输出的奇偶校验比特或者从延迟存储器3b输出的MSB1a的比特作为要输出的比特(步骤S103)。具体而言，选择器4在从奇偶校验存储器3a输出奇偶校验比特、从延迟存储器3b输出已知比特的情况下，选择并输出来自奇偶校验存储器3a的奇偶校验比特。选择器4在其他的情况下，即在从延迟存储器3b输出信息比特区域1e的信息比特的情况下，选择并输出来自延迟存储器3b的信息比特。这样，选择器4将纠错码序列的已知比特置换为奇偶校验比特。
其结果是，纠错编码装置100A针对图1(a)所示的纠错编码前的帧1A，能够将比特区域1d的已知比特置换为奇偶校验比特，输出m比特的多值调制符号(步骤S104)。
由此，纠错编码装置100A在输入侧不会破坏多值调制符号的比特结构，能够通过m比特的并行运算，在低延迟、高速并且抑制电路规模的状态下容易地进行纠错编码运算。
接着，针对接收从纠错编码装置100A发送的多值调制符号并进行解码的纠错解码装置的结构和动作进行说明。图4是示出实施方式1的纠错解码装置200A的结构例的框图。图5是示出实施方式1的纠错解码装置200A的动作的流程图。纠错解码装置200A是针对图1(b)所示的纠错编码后的帧1A、即针对以m比特并行的方式输入的多值调制符号进行纠错解码的装置。在纠错解码装置200A中，并行输入了多值调制符号的比特数m＝3的3比特。纠错解码装置200A具备门5a、5b、奇偶校验比特用校验子电路6a、信息比特用校验子电路6b、校验子校正电路7、线性加法电路8、以及纠错解码电路11。
门5a、5b针对设置有被分配了奇偶校验比特的比特区域1d的MSB1a的比特，根据接收到的多值调制符号的比特而进行输出控制(步骤S201)。具体而言，门5a在输入了分配给图1(b)所示的比特区域1d的纠错编码的奇偶校验比特的情况下，使奇偶校验比特通过并将其向奇偶校验比特用校验子电路6a输出。门5b在输入了分配给图1(b)所示的比特区域1d的纠错编码的奇偶校验比特的情况下，将分配给图1(a)所示的比特区域1d的已知比特向信息比特用校验子电路6b输出，例如在已知比特全部为0的情况下，将0向信息比特用校验子电路6b输出。门5b在输入了图1所示的信息比特区域1e的信息比特的情况下，使信息比特通过并将其向信息比特用校验子电路6b输出。
在纠错解码装置200A中，与门5b向信息比特用校验子电路6b输出信息比特区域1e的信息比特并行地，将位于图1所示的中间比特1b和LSB1c的m-1比特的信息比特向信息比特用校验子电路6b输出。
在输入了图1(b)所示的纠错编码后的帧1A时，奇偶校验比特用校验子电路6a进行多值调制符号所包含的奇偶校验比特的校验子运算，即运算校验子数据。同样，信息比特用校验子电路6b进行多值调制符号所包含的信息比特的校验子运算，即运算校验子数据(步骤S202)。具体而言，信息比特用校验子电路6b进行包含在多值调制符号中的奇偶校验比特被置换为已知比特后的多值调制符号所包含的信息比特和被置换的已知比特的校验子运算。另外，如图4所示，向奇偶校验比特用校验子电路6a和信息比特用校验子电路6b并行输入的比特宽度不同。
这里，在与位于信息比特用校验子电路6b的包含已知比特在内的信息比特有关的校验子数据中存在奇偶校验比特输入量的校验子运算的校正的情况下，校验子校正电路7通过线性运算处理，对由信息比特用校验子电路6b运算出的校验子数据进行校正(步骤S203)。线性加法电路8对由奇偶校验比特用校验子电路6a运算出的校验子数据与由校验子校正电路7校正后的校验子数据进行线性相加，由此，能够得到作为纠错码序列的校验子数据10。
纠错解码电路11进行系统分组纠错解码(步骤S204)。具体而言，纠错解码电路11使用由线性加法电路8得到的校验子数据10和从信息比特用校验子电路6b取得的m比特的信息比特9，通过与纠错编码装置100A中的纠错编码方式对应的解码方式，以具有规定的延迟的方式对m比特的信息比特序列进行解码，即对错误进行纠正并输出。这样，纠错解码电路11间接地使用由奇偶校验比特用校验子电路6a和信息比特用校验子电路6b运算出的校验子数据，进行纠错解码。
这里，纠错解码电路11输出解码后的信息比特序列，但在解码后的信息比特序列中也包含图1(a)中的编码前的已知比特。其中，在已知比特中不包含错误，因此对纠错能力没有影响。
此外，虽然纠错解码电路11不输出纠错编码的奇偶校验比特，但通过奇偶校验比特用校验子电路6a向纠错解码电路11输出奇偶校验比特，从而也能够输出奇偶校验比特的纠正结果。此时，p比特的奇偶校验比特期望以m比特单位进行输出，通过进行至少[p/m]的量的时钟增加(clock up)，能够高效地进行m比特并行中的错误位置估计搜索和纠正处理。另外，[]表示向上取整。
由此，纠错解码装置200A在输入侧中不会破坏多值调制符号的比特结构，能够通过m比特的并行运算，在低延迟、高速并且抑制电路规模的状态下容易地进行纠错解码运算。
另外，在本实施方式中，将多值调制符号的比特数m设为3，但m也可以是3比特以外的值。此外，即便将纠错编码装置100A和纠错解码装置200A中的输入输出设为m的M倍即Mm比特，也能够是同样的。M为正整数。其中，信息比特长度包含已知比特在内为Mm比特的整数倍。此外，纠错编码的奇偶校验比特长度的p比特也期望为M比特的整数倍，但在不能被M比特整除的情况下，例如添加0填充比特使得能够被M比特整除即可。
在本实施方式中，以1个纠错码序列示出了图1所示的帧1A，但也可以由多个纠错码序列构成。在将纠错编码装置100A和纠错解码装置200A中的输入输出设为m的M倍即Mm比特的情况下，通过以能够被M整除这样的纠错码参数并行地构成，能够增强多值调制符号中的突发错误耐性。例如，在纠错编码装置100A中，并行输入的比特数成为m比特或m比特的倍数，信息比特长度被m比特或m比特的倍数整除。在该情况下，纠错编码电路2使用并行输入的比特通过同时运算而生成奇偶校验比特。
此外，在本实施方式中，对单独的纠错码中的结构进行了说明，但例如在图1的LSB1c中的比特错误发生率高的情况下，也能够对LSB1c的信息比特另外施加纠错码作为内码。通过内码生成的奇偶校验比特也能够包含在图1所示的比特区域1d中。
如以上说明的那样，根据本实施方式，纠错编码装置100A在与多值调制符号对应的多个比特或者以其倍数输入的多个比特中，对待分配纠错编码的奇偶校验比特的部分分配已知比特，将已知比特也作为信息比特，以与多值调制符号对应的多个比特或者以其倍数输入的多个比特为单位，通过多个比特并行处理进行编码。纠错编码装置100A将待分配纠错编码的奇偶校验比特的部分的已知比特以外的信息比特保持不变地输出，将已知比特置换为纠错编码的奇偶校验比特而输出。
纠错解码装置200A在与多值调制符号对应的多个比特或者以其倍数输入的多个比特中，将纠错编码的奇偶校验比特置换为已知比特并进行校验子运算，并且，针对纠错编码的奇偶校验比特，另外进行校验子运算。纠错解码装置200A对置换为已知比特并通过校验子运算得到的校验子数据进行校正，对关于纠错编码的奇偶校验比特而得到的校验子数据进行线性相加，得到纠错码序列的校验子数据，从而进行解码处理。
由此，纠错编码装置100A能够在不改变与多值调制符号对应的多个比特或者以其倍数输入的多个比特的结构的情况下，通过多个比特的并行处理来抑制电路规模的增大，并且缩短编码的处理延迟时间，低延迟且高速地进行纠错编码处理。同样，纠错解码装置200A能够在不改变与多值调制符号对应的多个比特或者以其倍数输入的多个比特的结构的情况下，通过多个比特的并行处理来抑制电路规模的增大，并且缩短编码的处理延迟时间，低延迟且高速地进行纠错解码处理。
实施方式2.
在实施方式1中，采用了纠错码序列包含奇偶校验比特在内而收于m比特的多值调制符号×n符号内的帧结构，但有时也连续地发送纠错码序列。在实施方式2中，在连续地发送纠错码序列的情况下，将输入包含已知比特的m比特并行的信息比特而生成的奇偶校验比特置换于下一个纠错码序列的已知比特。由此，能够低延迟地进行编码处理，此外，针对多值调制符号错误，将纠错编码的奇偶校验比特分配给与信息比特不同的符号，因此，实现错误的分散化。
图6是示出在实施方式2的纠错码中使用的帧1B的结构例的图。帧1B是将在上一个纠错码序列中生成的奇偶校验比特置换于连续发送的下一个纠错码序列的帧的已知比特的帧。在图6所示的帧1B中，创建帧结构的区域与图1所示的帧1A的帧结构相同。不同点在于，在配置纠错码序列的奇偶校验比特的MSB1a中，调换了在编码前被分配了已知比特的比特区域1d与信息比特区域1e的顺序。在图6所示的帧1B中，在编码前被分配了已知比特的比特区域1d配置在纠错码序列的开头。
说明对图6(a)所示的纠错编码前的帧1B进行纠错编码的纠错编码装置的结构和动作。图7是示出实施方式2的纠错编码装置100B的结构例的框图。图8是示出实施方式2的纠错编码装置100B的动作的流程图。纠错编码装置100B是从图2所示的纠错编码装置100A删除了延迟存储器3b、3c而得到的。
在纠错编码装置100B中，纠错编码电路2生成纠错码序列的奇偶校验比特(步骤S111)，将其存储于奇偶校验存储器3a。奇偶校验存储器3a按照纠错码序列的序列顺序而输出奇偶校验比特。此时，纠错编码电路2在从奇偶校验存储器3a输出奇偶校验比特的开头比特的定时，并行地输出下一个纠错码序列的MSB1a的比特区域1d的已知比特的开头数据、并行输入的中间比特1b的信息比特以及LSB1c的信息比特。
选择器4选择从奇偶校验存储器3a输出的奇偶校验比特或者从纠错编码电路2输出的MSB1a的比特作为要输出的比特(步骤S112)。具体而言，选择器4在从奇偶校验存储器3a输出奇偶校验比特、从纠错编码电路2输出已知比特的情况下，选择并输出来自奇偶校验存储器3a的奇偶校验比特。选择器4在其他的情况下，即在从纠错编码电路2输出信息比特区域1e的信息比特的情况下，选择并输出来自纠错编码电路2的信息比特。这样，选择器4将第1纠错码序列之后的第2纠错码序列的已知比特置换为在纠错编码电路2中根据第1纠错码序列生成的奇偶校验比特。
其结果是，纠错编码装置100B针对图6(a)所示的纠错编码前的帧1B，能够将比特区域1d的已知比特置换为上一个纠错码序列的奇偶校验比特，输出m比特的多值调制符号(步骤S113)。
由此，纠错编码装置100B在输入侧不会破坏多值调制符号的比特结构，能够通过m比特的并行运算，在低延迟、高速并且抑制电路规模的状态下容易地进行纠错编码运算。
接着，针对接收从纠错编码装置100B发送的多值调制符号并进行解码的纠错解码装置的结构和动作进行说明。图9是示出实施方式2的纠错解码装置200B的结构例的框图。图10是示出实施方式2的纠错解码装置200B的动作的流程图。纠错解码装置200B是从图4所示的纠错解码装置200A删除了校验子校正电路7和线性加法电路8并追加了延迟存储器12而得到的。
门5a、5b针对设置有被分配了奇偶校验比特的比特区域1d的MSB1a的比特，根据接收到的多值调制符号的比特而进行输出控制(步骤S211)。奇偶校验比特用校验子电路6a进行针对奇偶校验比特的校验子运算，即运算校验子数据。同样，信息比特用校验子电路6b进行针对信息比特的校验子运算，即运算校验子数据(步骤S212)。
在纠错解码装置200B中，在信息比特用校验子电路6b中运算出针对信息比特的校验子数据的时间点，信息比特的输入结束。另外，信息比特用校验子电路6b将通过运算而求出的校验子数据向奇偶校验比特用校验子电路6a输出。奇偶校验比特用校验子电路6a在输入了奇偶校验比特序列时，使用从信息比特用校验子电路6b取得的针对信息比特的校验子数据，不通过校验子校正电路7而进行纠错码序列的校验子运算。
同时，信息比特用校验子电路6b进行针对下一个纠错码序列的信息比特的校验子运算。此外，信息比特用校验子电路6b输出m比特的信息比特9。延迟存储器12调整向奇偶校验比特用校验子电路6a输入奇偶校验比特而结束纠错码序列的校验子运算为止的延迟。另外，延迟存储器12也可以兼用作包含在纠错解码电路11中的用于调整用于解码处理的延迟的存储器。纠错解码电路11进行系统分组纠错解码(步骤S213)。以后，是与实施方式1的纠错解码装置200A同样的动作。这样，在实施方式2中，信息比特用校验子电路6b将通过运算而求出的校验子数据向奇偶校验比特用校验子电路6a输出。奇偶校验比特用校验子电路6a使用从信息比特用校验子电路6b取得的校验子数据而进行奇偶校验比特的校验子运算。信息比特用校验子电路6b与奇偶校验比特用校验子电路6a中的奇偶校验比特的校验子运算并行地，针对下一个纠错码序列的信息比特，即针对下一个多值调制符号进行校验子运算。
如以上说明的那样，通过实施方式2的帧结构，纠错编码装置100B不需要设置得到纠错码序列的奇偶校验比特为止的信息比特的延迟存储器3b、3c，能够减小电路规模。此外，在纠错解码装置200B中，通过奇偶校验比特用校验子电路6a来进行实施方式1的纠错解码装置200A所具备的校验子校正电路7和线性加法电路8的运算，因此，能够减小电路规模。
另外，在实施方式2中，当然也能够同样地扩展实施方式1所示的各种功能。
实施方式3.
在实施方式1和实施方式2中，在图1或图6所示的分配纠错编码的奇偶校验比特之前的比特区域1d中分配了已知比特，但在实施方式3中，代替已知比特，设为只有发送者和合法的接收者知晓的秘密比特。由此，只有合法的接收者才能接收到通过了产生错误的通信路的信息比特的正确数据，非法的接收者只能再现不存在错误的一部分数据，能够进行接收品质的差别化。以下，具体对应用于实施方式1的情况进行说明，但也能够应用于实施方式2。
图11是示出在实施方式3的纠错码中使用的帧1C的结构例的图。如图11(a)所示，在纠错编码前，在比特区域1d中例如分配有p比特的0的秘密比特。另外，图11(b)的状态与上述的图1(b)的状态相同。例如，在BCH码中使用了t比特纠正的纠错码的情况下，如果设为t+1比特以上的1和0的比特模式的秘密比特，则即便将秘密比特区域假定为全部为0或者全部为1，t+1比特以上的1和0的比特模式中的任意位置也会成为错误而无法纠正。在信息比特长度较大的BCH码中，每1个比特纠正所需的奇偶校验比特长度变大，当设为多个比特纠正时，奇偶校验比特长度p比特远大于2×(t+1)。
说明对图11(a)所示的纠错编码前的帧1C进行纠错编码的纠错编码装置的结构和动作。图12是示出实施方式3的纠错编码装置100C的结构例的框图。图13是示出实施方式3的纠错编码装置100C的动作的流程图。纠错编码装置100C是对图2所示的纠错编码装置100A追加了选择器21而得到的。在以后的说明中，有时将选择器4称为第1选择器，将选择器21称为第2选择器。
选择器21是2输入1输出的选择器。选择器21在输入了与图11(a)所示的比特区域1d相当的比特的情况下，选择秘密比特20并将其向纠错编码电路2输出(步骤S121)。选择器21在输入了图11(a)所示的信息比特区域1e的信息比特的情况下，选择信息比特并将其向纠错编码电路2输出。这样，选择器21将与在纠错码序列中被分配了已知比特的区域即比特区域1d相当的比特置换为秘密比特20并将其向纠错编码电路2输出。以后的步骤S122至步骤S125的动作与图3所示的上述的步骤S101至步骤S104的动作相同。
接着，针对接收从纠错编码装置100C发送的多值调制符号并进行解码的纠错解码装置的结构和动作进行说明。图14是示出实施方式3的纠错解码装置200C的结构例的框图。图15是示出实施方式3的纠错解码装置200C的动作的流程图。纠错解码装置200C进行如下多值调制符号的解码，是该多值调制符号是利用纠错编码装置100C将与纠错编码前被分配了已知比特的区域、即比特区域1d相当的比特置换为秘密比特20并进行了纠错编码而得到的。纠错解码装置200C是从图4所示的纠错解码装置200A删除了门5b并追加了选择器22而得到的。
关于门5a的步骤S221的动作与图5所示的上述的步骤S201的动作相同。选择器22是2输入1输出的选择器。选择器22在输入了分配给图11(b)所示的比特区域1d的纠错编码的奇偶校验比特的情况下，选择秘密比特20并将其向信息比特用校验子电路6b输出(步骤S222)。选择器22在输入了图11所示的信息比特区域1e的信息比特的情况下，选择信息比特并将其向信息比特用校验子电路6b输出。以后的步骤S223至步骤S225的动作与图5所示的上述的步骤S202至步骤S204的动作相同。但是，信息比特用校验子电路6b在步骤S223中，代替已知比特而使用秘密比特20进行校验子运算。
如以上说明的那样，纠错编码装置100C和纠错解码装置200C能够通过简单地修正纠错编码装置100A和纠错解码装置200A而对秘密比特20进行处理，能够在合法的接收者和非法的接收者中实现接收品质的差别化。
另外，在实施方式3中，当然也能够同样地扩展实施方式1所示的各种功能。
实施方式4.
针对在实施方式1至实施方式3中说明的纠错编码装置100A、100B、100C和纠错解码装置200A、200B、200C的硬件结构进行说明。纠错编码装置100A、100B、100C和纠错解码装置200A、200B、200C由处理电路实现。处理电路可以是执行存储于存储器的程序的处理器和存储器，也可以是专用的硬件。处理电路也被称为控制电路。
图16是示出由处理器和存储器实现实施方式1至实施方式3的纠错编码装置100A、100B、100C和纠错解码装置200A、200B、200C所具备的处理电路的情况下的处理电路90的结构例的图。图16所示的处理电路90是控制电路，具备处理器91和存储器92。在处理电路90由处理器91和存储器92构成的情况下，处理电路90的各功能通过软件、固件、或者软件与固件的组合来实现。软件或固件以程序的形式记述并存储于存储器92。在处理电路90中，通过处理器91读出并执行存储于存储器92的程序而实现各功能。即，处理电路90具备存储器92，该存储器92用于存储结果上执行纠错编码装置100A、100B、100C和纠错解码装置200A、200B、200C中的任意装置的处理的程序。该程序也可以说是用于使纠错编码装置100A、100B、100C和纠错解码装置200A、200B、200C中的任意装置执行由处理电路90实现的各功能的程序。该程序可以由存储有程序的存储介质提供，也可以通过通信介质等其他手段来提供。
这里，处理器91例如是CPU(Central Processing Unit：中央处理单元)、处理装置、运算装置、微处理器、微型计算机、或者DSP(Digital Signal Processor：数字信号处理器)等。此外，存储器92例如对应于RAM(Random Access Memory：随机存取存储器)、ROM(Read Only Memory：只读存储器)、闪存、EPROM(Erasable Programmable ROM：可擦可编程只读存储器)、EEPROM(注册商标)(Electrically EPROM：电可擦可编程只读存储器)等非易失性或易失性的半导体存储器、磁盘、软盘、光盘、高密度盘、迷你盘、或者DVD(DigitalVersatile Disc：数字通用光盘)等。
图17是示出由专用的硬件构成实施方式1至实施方式3的纠错编码装置100A、100B、100C和纠错解码装置200A、200B、200C所具备的处理电路的情况下的处理电路93的例子的图。图17所示的处理电路93例如对应于单一电路、复合电路、程序化的处理器、并行程序化的处理器、ASIC(Application Specific Integrated Circuit：专用集成电路)、FPGA(Field Programmable Gate Array：现场可编程门阵列)、或者它们的组合。关于处理电路，也可以由专用的硬件实现一部分，由软件或固件实现一部分。这样，处理电路能够通过专用的硬件、软件、固件、或者它们的组合来实现上述的各功能。
实施方式5.
在实施方式5中，说明在多值度不同的多值调制符号例如64QAM、16QAM等的情况下通过相同的纠错编码的结构进行纠错编码的情况。虽然能够应用于实施方式1至实施方式3，但这里以实施方式1的纠错编码装置100A和纠错解码装置200A为例进行说明。
图18是示出在实施方式5的纠错码中在64QAM时使用的帧1D的结构例的图。图19是示出在实施方式5的纠错码中在16QAM时使用的帧1E的结构例的图。图18和图19均示出编码后的帧的状态。图18将多值调制符号的比特数m设为多值调制符号的Ich和Qch各自的符号比特数，即m＝3，将Ich和Qch的各3比特的64QAM的多值调制符号中的纠错编码的结构作为前提。图19是相对于图18将多值调制符号的Ich和Qch设为各2比特并以16QAM进行传输的情况。图19例如示出在将Ich和Qch的MSB1a和LSB1c设为16QAM的符号且不发送Ich和Qch的中间比特1b的情况下、向中间比特1b插入已知比特并以与64QAM时同样的结构进行纠错编码的状态。已知比特例如与实施方式1等同样地是作为0的固定比特。在实施方式5中，纠错编码装置100A生成并发送图18所示的帧1D或图19所示的帧1E。另外，在图19所示的帧1E中，中间比特1b成为发送对象外。
这样，在通过并行的n个由最大m比特组成的多值调制符号而构成纠错码序列的情况下，在以n符号并行的方式输入了比m比特小的多值调制符号时，纠错编码装置100A的纠错编码电路2向m比特中的未分配奇偶校验比特的比特插入已知比特，进行与m比特的多值调制符号相同的纠错编码。纠错编码装置100A在发送时从作为发送对象的纠错码序列中排除已知比特，按照比m比特小的多值调制符号进行发送。
纠错解码装置200A在接收到图18所示的帧1D的情况下，通过与实施方式1时同样的动作，进行利用纠错码的解码。另一方面，纠错解码装置200A在接收到图19所示的帧1E的情况下，向未发送的中间比特1b插入已知比特而进行纠错解码，由此能够通过与实施方式1时同样的动作，进行纠错码中的解码。此时，在纠错解码装置200A中，由于在已知的中间比特1b中未发生错误，因此，不会不利于纠错的解码。此外，纠错解码装置200A在对已知的中间比特1b进行了纠正的情况下明显是误纠正，因此，能够判断为不能纠正。这样，纠错解码装置200A的纠错解码电路11向通过纠错编码装置100A从作为发送对象的纠错码序列中排除了已知比特的部分插入已知比特，将m比特×n符号的帧作为纠错码序列而进行纠错解码。
如以上说明的那样，根据本实施方式，即便在需要变更为不同的多值调制符号设定这样的功能的情况下也不会不利于纠正能力，纠错编码装置100A能够将相同的纠错编码电路2用作进行编码的结构，纠错解码装置200A能够将相同的纠错解码电路11用作进行解码的结构。
另外，在本实施方式中，以64QAM为例进行了说明，但例如，也可以设m＝4而设为256QAM，通过进一步增大m，当然也能够应对2的2m次方QAM的多值调制符号。此外，针对32QAM等多值调制符号的比特数为奇数的奇数比特符号调制，假定比1比特多的多值调制符号并将1比特设为已知比特，由此也能够应对奇数比特符号调制。
在本实施方式中，纠错编码装置100A和纠错解码装置200A如实施方式4所说明的那样由处理电路实现。处理电路可以是执行存储于存储器的程序的处理器和存储器，也可以是专用的硬件。
另外，即便是实施方式2中的帧1B的结构，也能够与本实施方式同样地由多值度不同的多值调制符号构成，当然能够使用实施方式1的纠错编码装置100B和纠错解码装置200B来实施。
实施方式6.
在实施方式5中，在纠错编码单位即相同的纠错码序列中设为相同的多值调制符号。在实施方式6中，针对在相同的纠错码序列中混合存在多值度不同的多值调制符号的情况进行说明。与实施方式5同样，以实施方式1的纠错编码装置100A和纠错解码装置200A为例进行说明。
图20是示出在实施方式6的纠错码中使用的帧1F的结构例的图。图20示出编码后的帧的状态。图20将多值调制符号的比特数m设为多值调制符号的Ich和Qch各自的符号比特数，即m＝3，将Ich和Qch的各3比特的64QAM的多值调制符号中的纠错编码的结构作为前提。纠错编码装置100A针对由能够通过在纠错编码前进行的PS而减小符号错误概率的信息比特构成的符号，以64QAM进行发送。纠错编码装置100A针对通过纠错编码而附加奇偶校验比特、且在以64QAM进行发送时符号错误概率比由PS处理后的符号大的符号，向在MSB1a中分配了奇偶校验比特的相同时间带的中间比特1b插入已知比特，进行纠错编码，将已知比特设为发送对象外比特而以16QAM进行发送。由此，纠错编码装置100A能够减小符号错误概率。纠错编码装置100A与实施方式5同样地在使用64QAM和16QAM的情况下，能够通过相同的纠错编码电路2进行纠错编码。
这样，在设N为比n小的正整数、并且按照时间序列而通过并行的N个由最大m比特组成的多值调制符号以及并行的n-N个比m比特小的多值调制符号构成纠错码序列的情况下，纠错编码装置100A的纠错编码电路2针对比m比特小的多值调制符号插入已知比特，进行与通过并行的n个由m比特组成的多值调制符号而构成的情况相同的纠错编码。纠错编码装置100A在发送时从作为发送对象的纠错码序列中排除已知比特，按照比m比特小的多值调制符号进行发送。
纠错解码装置200A也在接收时针对16QAM符号的中间比特1b插入与纠错编码装置100A相同的已知比特，由此，能够通过相同的纠错解码电路11进行解码。这样，纠错解码装置200A的纠错解码电路11向通过纠错编码装置100A从作为发送对象的纠错码序列中排除了已知比特的部分插入已知比特，将m比特×n符号的帧作为纠错码序列来进行纠错解码。
如以上说明的那样，根据本实施方式，即便在分时地混合存在不同的多值调制符号的情况下，纠错编码装置100A也能够将相同的纠错编码电路2用作进行编码的结构，纠错解码装置200A也能够将相同的纠错解码电路11用作进行解码的结构。另外，这里，纠错编码装置100A对16QAM的Ich和Qch的MSB1a分配了奇偶校验比特，但例如即便通过QPSK对LSB1c分配奇偶校验比特，也能够进行同样的动作。此时，如果在MSB侧具有位于LSB的奇偶校验比特，则能够使用纠错编码装置100A。针对纠错解码装置200A也是同样的。
另外，在本实施方式中也与实施方式5的情况同样，例如，也可以设m＝4而设为256QAM，通过进一步增大m，也能够应对2的2m次方QAM的多值调制符号，此外，当然也能够应对混合存在奇数比特符号的情况。此外，在本实施方式中，也能够将中间比特1b用于私钥。
在本实施方式中，纠错编码装置100A和纠错解码装置200A如实施方式4所说明的那样由处理电路实现。处理电路可以是执行存储于存储器的程序的处理器和存储器，也可以是专用的硬件。
另外，关于本实施方式，即便是实施方式2中的帧1B的结构，当然也能够与本实施方式同样地由多值度不同的多值调制符号构成，能够使用实施方式1的纠错编码装置100B和纠错解码装置200B来实施。
实施方式7.
在实施方式5中，在纠错编码单位即相同的纠错码序列中设为相同的多值调制符号，在实施方式6中，说明了对多值调制符号进行时间分割而对应于多值度不同的多值调制符号的纠错编码。在实施方式7中，说明以下情况：在1个纠错编码序列中在相同的定时对应于多值调制符号的多值度不同的多个载波(carrier)时，与实施方式5和实施方式6同样，使用相同的纠错编码电路2的结构以及相同的纠错解码电路11的结构。与实施方式5同样，以实施方式1的纠错编码装置100A和纠错解码装置200A为例进行说明。
图21是示出在实施方式7的纠错码中使用的帧1G的结构例的图。图21示出编码后的帧的状态。图21将多值调制符号的比特数m设为多值调制符号的Ich和Qch各自的符号比特数，即m＝3，将M设为并行输入的Ich和Qch的符号数，即M＝2。此外，在图21中，设为一方的m＝3的多值调制符号对应于通过64QAM的多值调制符号而发送的载波，另一方的m＝3的多值调制符号对应于通过16QAM的多值调制符号而发送的载波。在图21中，符号采用64QAM的多值调制符号的2符号并行的纠错编码结构。其中，对64QAM的多值调制符号的MSB1a、LSB1c以及中间比特1b分配与图18所示的比特相同的比特。对16QAM的多值调制符号的MSB1a、LSB1c以及中间比特1b分配与图19所示的比特相同的比特。针对16QAM的多值调制符号的中间比特1b，向上述那样插入已知比特，成为发送对象外。纠错编码装置100A与实施方式5同样，在使用64QAM和16QAM的情况下，能够通过相同的纠错编码电路2进行纠错编码。
这样，设M为正整数，在通过以Mm比特并行的方式输入的m比特×n符号的帧构成纠错码序列的情况下，纠错编码装置100A的纠错编码电路2针对M个多值调制符号中的比m比特小的多值调制符号插入已知比特，进行Mm比特×n符号的纠错编码。纠错编码装置100A在发送时从作为发送对象的纠错码序列中排除已知比特，通过比m比特小的多值调制符号进行发送。
纠错解码装置200A在接收到图21所示的帧1G的情况下，针对64QAM的多值调制符号的部分，通过与实施方式1时同样的动作，进行纠错码中的解码。另一方面，纠错解码装置200A在接收到图21所示的帧1G的情况下，针对16QAM的多值调制符号的部分，向未被发送的中间比特1b插入已知比特而进行纠错解码，由此，能够通过与实施方式1时同样的动作，进行纠错码中的解码。纠错解码装置200A与实施方式5同样，在使用64QAM和16QAM的情况下，能够通过相同的纠错解码电路11进行解码。这样，纠错解码装置200A的纠错解码电路11向通过纠错编码装置100A从作为发送对象的纠错码序列中排除了已知比特的部分插入已知比特，将m比特的整数倍的Mm比特×n符号的帧作为纠错码序列而进行纠错解码。
另外，纠错解码装置200A的纠错解码电路11也可以在纠错解码的过程中求出软判决信息A。在设M和A为正整数的情况下，纠错解码装置200A的纠错解码电路11也可以向通过纠错编码装置100A从作为发送对象的纠错码序列中排除了已知比特的部分插入已知比特，将包含软判决信息A且以m比特的整数倍的MmA比特并行的方式输入的MmA比特×n符号的帧作为纠错码序列而进行纠错解码。
如以上说明的那样，根据本实施方式，即便在不同的多值调制符号并行、即在相同的定时混合存在的情况下，纠错编码装置100A也能够将相同的纠错编码电路2用作进行编码的结构，纠错解码装置200A也能够将相同的纠错解码电路11用作进行解码的结构。在本实施方式中，即便各载波的多值调制符号的比特数发生变化，纠错编码装置100A和纠错解码装置200A也能够灵活地应对。
另外，在本实施方式中，也与实施方式5的情况同样，例如，也可以设m＝4而设为256QAM，通过进一步增大m，也能够应对2的2m次方QAM的多值调制符号，此外，当然也能够应对混合存在奇数比特符号的情况。此外，在本实施方式中，也能够将中间比特1b用于私钥。
在本实施方式中，纠错编码装置100A和纠错解码装置200A如实施方式4所说明的那样由处理电路实现。处理电路可以是执行存储于存储器的程序的处理器和存储器，也可以是专用的硬件。
另外，即便是实施方式2中的帧1B的结构，当然也能够与本实施方式同样地由多值度不同的多值调制符号构成，能够使用实施方式1的纠错编码装置100B和纠错解码装置200B来实施。
以上的实施方式所示的结构表示一例，可以与其他的公知技术进行组合，也可以将实施方式彼此组合，还可以在不脱离主旨的范围内省略、变更结构的一部分。
附图标记说明
1A、1B、1C、1D、1E、1F、1G帧，1a MSB，1b中间比特，1c LSB，1d比特区域，1e信息比特区域，2纠错编码电路，3a奇偶校验存储器，3b、3c、12延迟存储器，4、21、22选择器，5a、5b门，6a奇偶校验比特用校验子电路，6b信息比特用校验子电路，7校验子校正电路，8线性加法电路，9信息比特，10校验子数据，11纠错解码电路，20秘密比特，100A、100B、100C纠错编码装置。

Claims (30)

1.一种纠错编码装置，其将以m比特并行的方式输入的m比特×n符号的帧作为纠错码序列而进行纠错编码，m和n为正整数，其特征在于，
所述纠错编码装置具备：
纠错编码电路，其将包含已知比特的m比特×n符号作为信息比特而进行纠错编码，生成纠错编码的奇偶校验比特，其中，该已知比特在所述纠错码序列中被分配给规定的比特序列；以及
选择器，其将所述纠错码序列的所述已知比特置换为所述奇偶校验比特。
2.根据权利要求1所述的纠错编码装置，其特征在于，
所述选择器将第1纠错码序列之后的第2纠错码序列的已知比特置换为在所述纠错编码电路中根据所述第1纠错码序列生成的奇偶校验比特。
3.根据权利要求1或2所述的纠错编码装置，其特征在于，
设所述选择器为第1选择器，
所述纠错编码装置还具备第2选择器，该第2选择器在所述纠错码序列中将与分配了所述已知比特的区域相当的比特置换为秘密比特，并输出给所述纠错编码电路。
4.根据权利要求1至3中的任意一项所述的纠错编码装置，其特征在于，
并行输入的比特数是m比特或m比特的倍数，信息比特长度被m比特或m比特的倍数整除，
所述纠错编码电路使用并行输入的比特通过同时运算而生成所述奇偶校验比特。
5.一种纠错解码装置，其进行纠错解码，其特征在于，
所述纠错解码装置具备：
奇偶校验比特用校验子电路，其进行以m比特并行的方式输入的多值调制符号所包含的奇偶校验比特的校验子运算，该以m比特并行的方式输入的多值调制符号是如下得到的：将以m比特并行的方式输入的m比特×n符号的帧作为纠错码序列而通过纠错编码装置进行纠错编码，并通过所述纠错编码装置，在所述纠错码序列中将被分配给规定的比特序列的已知比特置换为纠错编码的所述奇偶校验比特，其中，m和n为正整数；
信息比特用校验子电路，其进行包含在所述多值调制符号中的所述奇偶校验比特被置换为所述已知比特后的所述多值调制符号所包含的信息比特和所述已知比特的校验子运算；以及
纠错解码电路，其使用由所述奇偶校验比特用校验子电路和所述信息比特用校验子电路运算出的校验子数据进行纠错解码。
6.根据权利要求5所述的纠错解码装置，其特征在于，
所述纠错解码装置还具备：
校验子校正电路，其校正由所述信息比特用校验子电路运算出的校验子数据；以及
线性加法电路，其将由所述奇偶校验比特用校验子电路运算出的校验子数据与由所述校验子校正电路校正后的校验子数据进行线性相加，
所述纠错解码电路使用通过所述线性加法电路得到的校验子数据进行纠错解码。
7.根据权利要求5所述的纠错解码装置，其特征在于，
所述信息比特用校验子电路将通过运算求出的校验子数据向所述奇偶校验比特用校验子电路输出，
所述奇偶校验比特用校验子电路使用从所述信息比特用校验子电路取得的所述校验子数据，进行所述奇偶校验比特的校验子运算，
所述信息比特用校验子电路与所述奇偶校验比特用校验子电路中的所述奇偶校验比特的校验子运算并行地，针对下一个多值调制符号进行校验子运算。
8.根据权利要求5至7中的任意一项所述的纠错解码装置，其特征在于，
在通过所述纠错编码装置在纠错编码前将与分配了所述已知比特的区域相当的比特置换为秘密比特并进行纠错编码而得到的多值调制符号的解码中，
所述信息比特用校验子电路使用所述秘密比特代替所述已知比特而进行校验子运算。
9.根据权利要求5至8中的任意一项所述的纠错解码装置，其特征在于，
向所述奇偶校验比特用校验子电路和所述信息比特用校验子电路并行输入的比特宽度不同。
10.一种控制电路，其用于控制纠错编码装置，该纠错编码装置将以m比特并行的方式输入的m比特×n符号的帧作为纠错码序列而进行纠错编码，m和n为正整数，其特征在于，
所述控制电路使纠错编码装置实施以下处理：
将包含已知比特的m比特×n符号作为信息比特而进行纠错编码，生成纠错编码的奇偶校验比特，其中，该已知比特在所述纠错码序列中被分配给规定的比特序列，将所述纠错码序列的所述已知比特置换为所述奇偶校验比特。
11.一种控制电路，其用于控制进行纠错解码的纠错解码装置，其特征在于，
所述控制电路使纠错解码装置实施以下处理：
进行以m比特并行的方式输入的多值调制符号所包含的奇偶校验比特的校验子运算，该以m比特并行的方式输入的多值调制符号是如下得到的：将以m比特并行的方式输入的m比特×n符号的帧作为纠错码序列而通过纠错编码装置进行纠错编码，并通过所述纠错编码装置，在所述纠错码序列中将被分配给规定的比特序列的已知比特置换为纠错编码的所述奇偶校验比特，其中，m和n为正整数，
进行包含在所述多值调制符号中的所述奇偶校验比特被置换为所述已知比特后的所述多值调制符号所包含的信息比特和所述已知比特的校验子运算，
使用通过所述奇偶校验比特的校验子运算而运算出的校验子数据、以及通过所述信息比特和所述已知比特的校验子运算而运算出的校验子数据，进行纠错解码。
12.一种存储介质，其存储有用于控制纠错编码装置的程序，该纠错编码装置将以m比特并行的方式输入的m比特×n符号的帧作为纠错码序列而进行纠错编码，m和n为正整数，其特征在于，
所述程序使纠错编码装置实施以下处理：
将包含已知比特的m比特×n符号作为信息比特而进行纠错编码，生成纠错编码的奇偶校验比特，其中，该已知比特在所述纠错码序列中被分配给规定的比特序列，将所述纠错码序列的所述已知比特置换为所述奇偶校验比特。
13.一种存储介质，其存储有用于控制进行纠错解码的纠错解码装置的程序，其特征在于，
所述程序使纠错解码装置实施以下处理：
进行以m比特并行的方式输入的多值调制符号所包含的奇偶校验比特的校验子运算，该以m比特并行的方式输入的多值调制符号是如下得到的：将以m比特并行的方式输入的m比特×n符号的帧作为纠错码序列而通过纠错编码装置进行纠错编码，并通过所述纠错编码装置，在所述纠错码序列中将被分配给规定的比特序列的已知比特置换为纠错编码的所述奇偶校验比特，其中，m和n为正整数，
进行包含在所述多值调制符号中的所述奇偶校验比特被置换为所述已知比特后的所述多值调制符号所包含的信息比特和所述已知比特的校验子运算，
使用通过所述奇偶校验比特的校验子运算而运算出的校验子数据、以及通过所述信息比特和所述已知比特的校验子运算而运算出的校验子数据，进行纠错解码。
14.一种纠错编码方法，其是纠错编码装置的纠错编码方法，该纠错编码装置将以m比特并行的方式输入的m比特×n符号的帧作为纠错码序列而进行纠错编码，m和n为正整数，其特征在于，
所述纠错编码方法包括：
第1步骤，纠错编码电路将包含已知比特的m比特×n符号作为信息比特而进行纠错编码，生成纠错编码的奇偶校验比特，其中，该已知比特在所述纠错码序列中被分配给规定的比特序列；以及
第2步骤，选择器将所述纠错码序列的所述已知比特置换为所述奇偶校验比特。
15.根据权利要求14所述的纠错编码方法，其特征在于，
在所述第2步骤中，所述选择器将第1纠错码序列之后的第2纠错码序列的已知比特置换为在所述纠错编码电路中根据所述第1纠错码序列生成的奇偶校验比特。
16.根据权利要求14或15所述的纠错编码方法，其特征在于，
设所述选择器为第1选择器，
所述纠错编码方法还包括第3步骤，
在该第3步骤中，第2选择器在所述纠错码序列中将与分配了所述已知比特的区域相当的比特置换为秘密比特，并输出给所述纠错编码电路。
17.根据权利要求14至16中的任意一项所述的纠错编码方法，其特征在于，
并行输入的比特数是m比特或m比特的倍数，信息比特长度被m比特或m比特的倍数整除，
在所述第1步骤中，所述纠错编码电路使用并行输入的比特通过同时运算而生成所述奇偶校验比特。
18.一种纠错解码方法，是纠错解码装置的纠错解码方法，该纠错解码装置进行以m比特并行的方式输入的多值调制符号的纠错解码，该以m比特并行的方式输入的多值调制符号是如下得到的：将以m比特并行的方式输入的m比特×n符号的帧作为纠错码序列而通过纠错编码装置进行纠错编码，并通过所述纠错编码装置，在所述纠错码序列中将被分配给规定的比特序列的已知比特置换为纠错编码的奇偶校验比特，其中，m和n为正整数，
其特征在于，
所述纠错解码方法包括：
第1步骤，奇偶校验比特用校验子电路进行所述多值调制符号所包含的所述奇偶校验比特的校验子运算；
第2步骤，信息比特用校验子电路进行包含在所述多值调制符号中的所述奇偶校验比特被置换为所述已知比特后的所述多值调制符号所包含的信息比特和所述已知比特的校验子运算；以及
第3步骤，纠错解码电路使用由所述奇偶校验比特用校验子电路和所述信息比特用校验子电路运算出的校验子数据进行纠错解码。
19.根据权利要求18所述的纠错解码方法，其特征在于，
所述纠错解码方法还包括：
第4步骤，校验子校正电路校正由所述信息比特用校验子电路运算出的校验子数据；以及
第5步骤，线性加法电路将由所述奇偶校验比特用校验子电路运算出的校验子数据与由所述校验子校正电路校正后的校验子数据进行线性相加，
在所述第3步骤中，所述纠错解码电路使用通过所述线性加法电路得到的校验子数据进行纠错解码。
20.根据权利要求18所述的纠错解码方法，其特征在于，
在所述第2步骤中，所述信息比特用校验子电路将通过运算求出的校验子数据向所述奇偶校验比特用校验子电路输出，
在所述第1步骤中，所述奇偶校验比特用校验子电路使用从所述信息比特用校验子电路取得的所述校验子数据，进行所述奇偶校验比特的校验子运算，
在所述第2步骤中，所述信息比特用校验子电路与所述奇偶校验比特用校验子电路中的所述奇偶校验比特的校验子运算并行地，针对下一个多值调制符号进行校验子运算。
21.根据权利要求18至20中的任意一项所述的纠错解码方法，其特征在于，
在通过所述纠错编码装置在纠错编码前将与分配了所述已知比特的区域相当的比特置换为秘密比特并进行纠错编码而得到的多值调制符号的解码中，
在所述第2步骤中，所述信息比特用校验子电路使用所述秘密比特代替所述已知比特而进行校验子运算。
22.根据权利要求18至21中的任意一项所述的纠错解码方法，其特征在于，
向所述奇偶校验比特用校验子电路和所述信息比特用校验子电路并行输入的比特宽度不同。
23.根据权利要求1所述的纠错编码装置，其特征在于，
所述纠错码序列是通过并行的n个由最大m比特组成的多值调制符号构成的，
所述纠错编码电路在以n符号并行的方式输入了比所述m比特小的多值调制符号的情况下，向所述m比特中的未被分配所述奇偶校验比特的比特插入已知比特，进行与m比特的多值调制符号相同的纠错编码，
在发送时从作为发送对象的所述纠错码序列中排除所述已知比特，按照比所述m比特小的多值调制符号进行发送。
24.根据权利要求1所述的纠错编码装置，其特征在于，
设N为比n小的正整数，所述纠错码序列按照时间序列，通过并行的N个由最大m比特组成的多值调制符号、以及并行的n-N个比所述m比特小的多值调制符号构成，
所述纠错编码电路针对比所述m比特小的多值调制符号插入已知比特，进行与通过并行的n个由m比特组成的多值调制符号构成的情况相同的纠错编码，
在发送时从作为发送对象的所述纠错码序列中排除所述已知比特，按照比所述m比特小的多值调制符号进行发送。
25.根据权利要求1所述的纠错编码装置，其特征在于，
设M为正整数，所述纠错码序列由以Mm比特并行的方式输入的m比特×n符号的帧构成，
所述纠错编码电路针对M个多值调制符号中的比m比特小的多值调制符号插入已知比特，进行Mm比特×n符号的纠错编码，
在发送时从作为发送对象的所述纠错码序列中排除所述已知比特，按照比所述m比特小的多值调制符号进行发送。
26.根据权利要求5所述的纠错解码装置，其特征在于，
设M和A为正整数，所述纠错解码电路向通过所述纠错编码装置从作为发送对象的所述纠错码序列中排除了已知比特的部分插入所述已知比特，将m比特×n符号的帧、或者m比特的整数倍的Mm比特×n符号的帧、或者包含软判决信息A且以m比特的整数倍的MmA比特并行的方式输入的MmA比特×n符号的帧作为所述纠错码序列而进行纠错解码。
27.根据权利要求14所述的纠错编码方法，其特征在于，
所述纠错码序列通过并行的n个由最大m比特组成的多值调制符号构成，
在所述第1步骤中，所述纠错编码电路在以n符号并行的方式输入了比所述m比特小的多值调制符号的情况下，向所述m比特中的未被分配所述奇偶校验比特的比特插入已知比特，进行与m比特的多值调制符号相同的纠错编码，
所述纠错编码装置在发送时从作为发送对象的所述纠错码序列中排除所述已知比特，按照比所述m比特小的多值调制符号进行发送。
28.根据权利要求14所述的纠错编码方法，其特征在于，
设N为比n小的正整数，所述纠错码序列按照时间序列，通过并行的N个由最大m比特组成的多值调制符号、以及并行的n-N个比所述m比特小的多值调制符号构成，
在所述第1步骤中，所述纠错编码电路针对比所述m比特小的多值调制符号插入已知比特，进行与通过并行的n个由m比特组成的多值调制符号构成的情况相同的纠错编码，
所述纠错编码装置在发送时从作为发送对象的所述纠错码序列中排除所述已知比特，按照比所述m比特小的多值调制符号进行发送。
29.根据权利要求14所述的纠错编码方法，其特征在于，
设M为正整数，所述纠错码序列由以Mm比特并行的方式输入的m比特×n符号的帧构成，
在所述第1步骤中，所述纠错编码电路针对M个多值调制符号中的比m比特小的多值符号插入已知比特，进行Mm比特×n符号的纠错编码，
所述纠错编码装置在发送时从作为发送对象的所述纠错码序列中排除所述已知比特，按照比所述m比特小的多值调制符号进行发送。
30.根据权利要求18所述的纠错解码方法，其特征在于，
设M和A为正整数，在所述第3步骤中，所述纠错解码电路向通过所述纠错编码装置从作为发送对象的所述纠错码序列中排除了已知比特的部分插入所述已知比特，将m比特×n符号的帧、或者m比特的整数倍的Mm比特×n符号的帧、或者包含软判决信息A且以m比特的整数倍的MmA比特并行的方式输入的MmA比特×n符号的帧作为所述纠错码序列而进行纠错解码。
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