JP7051018B2 - 誤り訂正符号化装置、誤り訂正復号装置、制御回路、記憶媒体、誤り訂正符号化方法および誤り訂正復号方法 - Google Patents

Description

本開示は、誤り訂正符号化処理を行う誤り訂正符号化装置、誤り訂正復号装置、制御回路、記憶媒体、誤り訂正符号化方法および誤り訂正復号方法に関する。

光伝送システムなどの高速な伝送装置においては、高い伝送容量および長距離の伝送を実現するための有効な方法として、一般的に、誤り訂正符号が適用されている。誤り訂正符号は、有線通信システム、無線通信システム、記憶装置などで使用される技術である。誤り訂正符号は、送信装置が送り出すデジタルデータに冗長なビットを付加することで、受信装置が、受信したデータに誤りが生じたとしても誤りを訂正可能とする技術である。誤り訂正符号および誤り訂正復号の方式として、ハミング符号、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号、ＲＳ（Reed-Solomon）符号、ＬＤＰＣ（Low Density Parity Check）符号などのブロック符号、また、これらを組み合わせた積符号、連接符号など様々な方式が提案されている。

誤り訂正符号を適用することで、伝送路で生じる誤りの検出および訂正が可能となる。しかしながら、誤り訂正可能な誤りビット数には限界がある。また、誤り訂正符号方式の誤り訂正性能、および復号方式によって、誤り訂正可能な誤りビット数は異なる。誤り訂正符号において、フレームを構成するオーバーヘッドなどを含む送信データを、情報ビットと呼ぶ。また、情報ビットに付加される冗長ビットを、パリティビットと呼ぶ。パリティビットは、誤り訂正の符号方式によって、それぞれ異なる算出方法により、情報ビットから算出される。情報ビットとパリティビットとを合わせたビット列を、符号語と呼ぶ。

ブロック符号と呼ばれる誤り訂正符号では、あらかじめ設定されたビット数の単位で、情報ビットからパリティビットが算出される。すなわち、１つの符号語内の情報ビット数およびパリティビット数は、あらかじめ決められており、それぞれ、情報ビット長、およびパリティビット長と呼ばれる。誤り訂正符号のビット構成が情報ビットおよびパリティビットに分かれる符号構成を組織符号と呼ぶ。また、符号語のビット数を符号長と呼ぶ。

海底ケーブルおよび都市間通信に用いられるコアメトロ系光伝送システムにおいて、伝送容量の拡大および伝送距離の拡大の需要が顕著である。この結果、数百Ｇｂｐｓから１Ｔｂｐｓなどの高速伝送に対して、強力な誤り訂正符号の適用および提案が行われている。近年、コアメトロ系光伝送システムにおいて、高速伝送に対して６４ＱＡＭ（Quadrature Amplitude Modulation）などの多値変調方式により１変調シンボルに複数ビットを変調して伝送するデジタルコヒーレント光伝送が用いられてきている。

６４ＱＡＭなどの多値変調においては、シンボルの各ビットの誤り率が異なっており、それらの特性に応じてシンボルに割り当てられるビット系列ごとに誤り訂正符号化を行う符号化変調方式、マルチレベル符号化方式などが提案されている。特許文献１には、誤り訂正の符号化および復号、特にＢＣＨ符号、ＲＳ符号、ＬＤＰＣ符号などのブロック符号では高速処理を行うために、複数ビットの入力に対して符号化処理または復号処理の演算を行う技術が開示されている。また、近年、多値変調シンボルのビットの誤り率の大きいビット系列に対して、確率整形（以下、ＰＳ（Probabilistic signal Shaping）と称する。）などによりビット操作を行い、シンボル誤り率を小さくする方法が提案されている。確率整形操作は、誤り訂正符号化前に行われ、誤り訂正符号化によって生成されるパリティビットをビット誤り率の小さい多値変調シンボルに割り当てている。

特許第３２８８８８３号公報

近年の光伝送システムでは、伝送容量の拡大に伴って処理能力の高速化が求められている。多値変調シンボルの各ビット系列をそのまま並列入力して符号化処理することで高速化が図れるが、多値変調シンボルの１ビット系列を逐次符号化型のパリティに割り当てるような方式では効率が悪い。多値変調シンボルのビット系列ごとにブロック符号化することで並列処理ができるが、それぞれに符号化回路を要し、回路規模が増大する。

特許文献１では、多値変調シンボルの複数ビットを並列入力して並列一括符号化処理を行うことができるが、誤り訂正符号化によるパリティもシンボルの複数ビット並列出力となる。しかしながら、ＰＳなどによって誤り訂正符号化前に多値変調シンボルの特定ビット系列を調整している場合、誤り訂正符号化によるパリティは確率整形を行わない特定ビット系列に割り当てることとなり、符号化処理を行う回路の前後にフレーム調整用のメモリを用意してフレーム整形を行うことになり、回路規模が増大する。

本開示は、上記に鑑みてなされたものであって、回路規模の増大を抑制しつつ、低遅延で誤り訂正符号化処理を行うことが可能な誤り訂正符号化装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本開示は、ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置である。誤り訂正符号化装置は、誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する誤り訂正符号化回路と、誤り訂正符号系列の既知ビットをパリティビットに置き換えるセレクタと、を備える。セレクタは、第１の誤り訂正符号系列より後の第２の誤り訂正符号系列の既知ビットを、誤り訂正符号化回路において第１の誤り訂正符号系列から生成されたパリティビットに置き換えることを特徴とする。

本開示に係る誤り訂正符号化装置は、回路規模の増大を抑制しつつ、低遅延で誤り訂正符号化処理を行うことができる、という効果を奏する。

実施の形態１に係る誤り訂正符号で使用されるフレームの構成例を示す図 実施の形態１に係る誤り訂正符号化装置の構成例を示すブロック図 実施の形態１に係る誤り訂正符号化装置の動作を示すフローチャート 実施の形態１に係る誤り訂正復号装置の構成例を示すブロック図 実施の形態１に係る誤り訂正復号装置の動作を示すフローチャート 実施の形態２に係る誤り訂正符号で使用されるフレームの構成例を示す図 実施の形態２に係る誤り訂正符号化装置の構成例を示すブロック図 実施の形態２に係る誤り訂正符号化装置の動作を示すフローチャート 実施の形態２に係る誤り訂正復号装置の構成例を示すブロック図 実施の形態２に係る誤り訂正復号装置の動作を示すフローチャート 実施の形態３に係る誤り訂正符号で使用されるフレームの構成例を示す図 実施の形態３に係る誤り訂正符号化装置の構成例を示すブロック図 実施の形態３に係る誤り訂正符号化装置の動作を示すフローチャート 実施の形態３に係る誤り訂正復号装置の構成例を示すブロック図 実施の形態３に係る誤り訂正復号装置の動作を示すフローチャート 実施の形態１から実施の形態３に係る誤り訂正符号化装置および誤り訂正復号装置が備える処理回路をプロセッサおよびメモリで実現する場合の処理回路の構成例を示す図 実施の形態１から実施の形態３に係る誤り訂正符号化装置および誤り訂正復号装置が備える処理回路を専用のハードウェアで構成する場合の処理回路の例を示す図 実施の形態５に係る誤り訂正符号において６４ＱＡＭの際に使用されるフレームの構成例を示す図 実施の形態５に係る誤り訂正符号において１６ＱＡＭの際に使用されるフレームの構成例を示す図 実施の形態６に係る誤り訂正符号で使用されるフレームの構成例を示す図 実施の形態７に係る誤り訂正符号で使用されるフレームの構成例を示す図

以下に、本開示の実施の形態に係る誤り訂正符号化装置、誤り訂正復号装置、制御回路、記憶媒体、誤り訂正符号化方法および誤り訂正復号方法を図面に基づいて詳細に説明する。なお、この実施の形態によりこの開示が限定されるものではない。

実施の形態１．
図１は、実施の形態１に係る誤り訂正符号で使用されるフレーム１Ａの構成例を示す図である。ここでは、誤り訂正符号として、ＢＣＨ符号、ＲＳ符号、ＬＤＰＣ符号などのブロック符号で、情報ビットおよびパリティビットが分離されている組織符号を想定している。図１では、ｍビット×ｎシンボルのフレーム１Ａ内に誤り訂正符号系列があり、多値変調シンボルのビット数ｍをｍ＝３としている。なお、ｍおよびｎは正の整数とする。フレーム１Ａにおいて、ＭＳＢ（Most Significant Bit）１ａに、情報ビットが割り当てられる情報ビット領域１ｅ、およびｐビット分のビット領域１ｄが設けられている。図１（ａ）に示すように、誤り訂正符号化前において、ビット領域１ｄには、例えば、ｐビットの０の既知ビットが割り当てられる。本実施の形態では、既知ビットも誤り訂正符号系列の情報ビットとして扱い、ｍビット×ｎシンボルの情報ビットに対して誤り訂正符号化を行う。また、図１（ｂ）に示すように、誤り訂正符号化後において、ビット領域１ｄには、ｐビットのパリティビットが割り当てられる。フレーム１Ａにおいて、中間ビット１ｂおよびＬＳＢ（Least Significant Bit）１ｃは、例えば、ＰＳによって変換された情報ビットのみの構成としている。

本実施の形態では、後述する誤り訂正符号化装置において、誤り訂正符号化によってｐビットのパリティビットが生成されると、ＭＳＢ１ａにあるｐビットのビット領域１ｄの既知ビットを、生成されたパリティビットに置き換える。ＭＳＢ１ａの情報ビット領域１ｅ、中間ビット１ｂ、およびＬＳＢ１ｃの情報ビットは、そのまま誤り訂正符号化装置の後段に出力される。すなわち、本実施の形態において、誤り訂正符号の符号長はｍ×ｎ＋ｐビットとなる。

図１（ａ）に示す誤り訂正符号化前のフレーム１Ａに対して誤り訂正符号化を行う誤り訂正符号化装置の構成および動作について説明する。図２は、実施の形態１に係る誤り訂正符号化装置１００Ａの構成例を示すブロック図である。図３は、実施の形態１に係る誤り訂正符号化装置１００Ａの動作を示すフローチャートである。誤り訂正符号化装置１００Ａは、図１（ａ）に示す誤り訂正符号化前のフレーム１Ａに対して、誤り訂正符号化を行う装置である。誤り訂正符号化装置１００Ａには、多値変調シンボルのビット数ｍ＝３に合わせて、情報ビット系列の３ビットが並列入力される。なお、誤り訂正符号化装置１００Ａに入力されるフレーム１Ａのビット領域１ｄにはあらかじめｐビットの既知ビットが割り当てられていることとするが、これに限定されない。誤り訂正符号化装置１００Ａは、フレーム１Ａが入力されたとき、ビット領域１ｄに割り当てられているビットを既知ビットに置き換えるようにしてもよい。

誤り訂正符号化装置１００Ａは、ｍビット並列で入力されるｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う。誤り訂正符号化装置１００Ａは、誤り訂正符号化回路２と、パリティメモリ３ａと、遅延メモリ３ｂ，３ｃと、セレクタ４と、を備える。

誤り訂正符号化回路２は、組織型ブロック誤り訂正符号化を行う。誤り訂正符号化回路２は、入力されたビットについては既知ビットを含めて情報ビットとして、誤り訂正符号系列のパリティビットを生成する（ステップＳ１０１）。誤り訂正符号化回路２は、パリティビットの生成処理について、シリアルで行ってもよいし、ｍビットが全て情報ビットとなるため並列演算も容易にできる。誤り訂正符号化回路２は、シリアル処理ではｍビットのシンボル入力のクロック周波数に対してｍ倍のクロック周波数が必要であるが、誤り訂正符号演算の線形性を利用したｍビット並列処理演算を行えば、シンボル入力のクロック周波数で符号化演算を行うことができる。

誤り訂正符号化回路２は、入力されたｍビットの情報ビットを、そのまま遅延メモリ３ｂ，３ｃに出力する。具体的には、誤り訂正符号化回路２は、ＭＳＢ１ａの情報ビット領域１ｅの情報ビットを遅延メモリ３ｂに出力し、中間ビット１ｂの情報ビットおよびＬＳＢ１ｃの情報ビット、すなわちｍ－１ビットの情報ビットを遅延メモリ３ｃに出力する。このように、誤り訂正符号化回路２は、誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する。

遅延メモリ３ｂ，３ｃは、少なくとも誤り訂正符号化回路２で誤り訂正符号系列のパリティビットが生成されるまでの間、ｍビットの情報ビットを遅延させる（ステップＳ１０２）。

誤り訂正符号化回路２は、誤り訂正符号系列を構成する情報ビットが全て入力されたところで、誤り訂正符号系列のｐビットのパリティビットを生成することができる。誤り訂正符号化回路２は、生成したパリティビットをパリティメモリ３ａに記憶させる。これにより、誤り訂正符号化装置１００Ａは、次の符号系列となるｍビットの情報ビット系列が誤り訂正符号化回路２に入力されても、同じ誤り訂正符号化回路２でパリティビットの生成を行うことができる。

パリティメモリ３ａは、パリティビットを誤り訂正符号系列の系列順に従って出力する。このとき、遅延メモリ３ｂは、パリティメモリ３ａからパリティビットの先頭ビットが出力されるタイミングで、既知ビットの先頭ビットを出力する。また、遅延メモリ３ｃは、パリティメモリ３ａからパリティビットの先頭ビットが出力されるタイミングで、既知ビットの先頭ビットと同時に入力された図１に示す中間ビット１ｂおよびＬＳＢ１ｃにあたる情報ビットを出力する。

セレクタ４は、２入力１出力のセレクタである。セレクタ４は、出力するビットとして、パリティメモリ３ａから出力されるパリティビット、または遅延メモリ３ｂから出力されるＭＳＢ１ａのビットを選択する（ステップＳ１０３）。具体的には、セレクタ４は、パリティメモリ３ａからパリティビットが出力され、遅延メモリ３ｂから既知ビットが出力されている場合、パリティメモリ３ａからのパリティビットを選択して出力する。セレクタ４は、その他の場合、すなわち遅延メモリ３ｂから情報ビット領域１ｅの情報ビットが出力されている場合、遅延メモリ３ｂからの情報ビットを選択して出力する。このように、セレクタ４は、誤り訂正符号系列の既知ビットをパリティビットに置き換える。

この結果、誤り訂正符号化装置１００Ａは、図１（ａ）に示す誤り訂正符号化前のフレーム１Ａに対して、ビット領域１ｄの既知ビットをパリティビットに置き換えて、ｍビットの多値変調シンボルを出力することができる（ステップＳ１０４）。

これにより、誤り訂正符号化装置１００Ａは、入力側において多値変調シンボルのビット構成を崩すことなく、ｍビットの並列演算によって、低遅延で高速、かつ回路規模を抑えて誤り訂正符号化演算を容易に行うことができる。

つぎに、誤り訂正符号化装置１００Ａから送信された多値変調シンボルを受信して復号を行う誤り訂正復号装置の構成および動作について説明する。図４は、実施の形態１に係る誤り訂正復号装置２００Ａの構成例を示すブロック図である。図５は、実施の形態１に係る誤り訂正復号装置２００Ａの動作を示すフローチャートである。誤り訂正復号装置２００Ａは、図１（ｂ）に示す誤り訂正符号化後のフレーム１Ａに対して、すなわちｍビット並列で入力される多値変調シンボルに対して、誤り訂正復号を行う装置である。誤り訂正復号装置２００Ａには、多値変調シンボルのビット数ｍ＝３の３ビットが並列入力される。誤り訂正復号装置２００Ａは、ゲート５ａ，５ｂと、パリティビット用シンドローム回路６ａと、情報ビット用シンドローム回路６ｂと、シンドローム補正回路７と、線形加算回路８と、誤り訂正復号回路１１と、を備える。

ゲート５ａ，５ｂは、パリティビットが割り当てられているビット領域１ｄが設けられたＭＳＢ１ａのビットに対して、受信された多値変調シンボルのビットに応じて、出力制御を行う（ステップＳ２０１）。具体的には、ゲート５ａは、図１（ｂ）に示すビット領域１ｄに割り当てられた誤り訂正符号化のパリティビットが入力された場合、パリティビットを通過させてパリティビット用シンドローム回路６ａに出力する。ゲート５ｂは、図１（ｂ）に示すビット領域１ｄに割り当てられた誤り訂正符号化のパリティビットが入力された場合、図１（ａ）に示すビット領域１ｄに割り当てられていた既知ビット、例えば、既知ビットが全て０の場合は０を情報ビット用シンドローム回路６ｂに出力する。ゲート５ｂは、図１に示す情報ビット領域１ｅの情報ビットが入力された場合、情報ビットを通過させて情報ビット用シンドローム回路６ｂに出力する。

誤り訂正復号装置２００Ａは、ゲート５ｂが情報ビット領域１ｅの情報ビットを情報ビット用シンドローム回路６ｂに出力するのと並行して、図１に示す中間ビット１ｂおよびＬＳＢ１ｃにあたるｍ－１ビットの情報ビットを情報ビット用シンドローム回路６ｂに出力する。

図１（ｂ）に示す誤り訂正符号化後のフレーム１Ａが入力されたところで、パリティビット用シンドローム回路６ａは、多値変調シンボルに含まれるパリティビットのシンドローム演算、すなわちシンドロームデータを演算する。同様に、情報ビット用シンドローム回路６ｂは、多値変調シンボルに含まれる情報ビットのシンドローム演算、すなわちシンドロームデータを演算する（ステップＳ２０２）。情報ビット用シンドローム回路６ｂは、具体的には、多値変調シンボルに含まれるパリティビットが既知ビットに置き換えられた多値変調シンボルに含まれる情報ビット、および置き換えられた既知ビットのシンドローム演算を行う。なお、図４に示すように、パリティビット用シンドローム回路６ａおよび情報ビット用シンドローム回路６ｂに並列入力されるビット幅は、異なることになる。

ここで、情報ビット用シンドローム回路６ｂにある既知ビットを含む情報ビットについてのシンドロームデータにパリティビット入力分のシンドローム演算の補正がある場合、シンドローム補正回路７は、情報ビット用シンドローム回路６ｂで演算されたシンドロームデータを、線形演算処理によって補正する（ステップＳ２０３）。線形加算回路８は、パリティビット用シンドローム回路６ａで演算されたシンドロームデータとシンドローム補正回路７で補正されたシンドロームデータとを線形加算することで、誤り訂正符号系列としてのシンドロームデータ１０を得ることができる。

誤り訂正復号回路１１は、組織型ブロック誤り訂正復号を行う（ステップＳ２０４）。具体的には、誤り訂正復号回路１１は、線形加算回路８で得られたシンドロームデータ１０と、情報ビット用シンドローム回路６ｂから取得したｍビットの情報ビット９とを用いて、誤り訂正符号化装置１００Ａでの誤り訂正符号化方式に対応した復号方式によって、規定された遅延をもって、ｍビットの情報ビット系列を復号、すなわち誤りを訂正して出力する。このように、誤り訂正復号回路１１は、間接的には、パリティビット用シンドローム回路６ａおよび情報ビット用シンドローム回路６ｂで演算されたシンドロームデータを用いて、誤り訂正復号を行うことになる。

ここで、誤り訂正復号回路１１は、復号後の情報ビット系列を出力しているが、復号後の情報ビット系列には図１（ａ）における符号化前の既知ビットも含まれる。ただし、既知ビットには誤りが含まれないので、誤り訂正能力には影響しない。

また、誤り訂正復号回路１１は、誤り訂正符号化のパリティビットを出力していないが、パリティビット用シンドローム回路６ａが誤り訂正復号回路１１にパリティビットを出力することで、パリティビットの訂正結果も出力することができる。このとき、ｐビットのパリティビットはｍビット単位で出力するのが望ましく、少なくとも［ｐ／ｍ］分のクロックアップを行うことで、ｍビット並列での誤り位置推定探索及び訂正処理を効率よく行うことができる。なお、［ ］は端数の切り上げを示すものとする。

これにより、誤り訂正復号装置２００Ａは、入力側において多値変調シンボルのビット構成を崩すことなく、ｍビットの並列演算によって、低遅延で高速、かつ回路規模を抑えて誤り訂正復号演算を容易に行うことができる。

なお、本実施の形態では、多値変調シンボルのビット数ｍを３としたが、ｍは３ビット以外であってもよい。また、誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａにおける入出力をｍのＭ倍のＭｍビットとしても同様のことができる。Ｍは正の整数とする。ただし、情報ビット長は、既知ビットを含めＭｍビットの整数倍とする。また、誤り訂正符号化のパリティビット長のｐビットもＭビットの整数倍が望ましいが、Ｍビットで割り切れない場合、例えば、０フィルビットを足してＭビットで割り切れるようにすればよい。

本実施の形態では、図１に示すフレーム１Ａを１つの誤り訂正符号系列で示したが、複数の誤り訂正符号系列から構成してもよい。誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａにおける入出力をｍのＭ倍のＭｍビットとした場合、Ｍが割り切れるような誤り訂正符号パラメータで並列に構成することで、多値変調シンボルでのバースト誤り耐性を強くすることができる。例えば、誤り訂正符号化装置１００Ａでは、並列入力されるビット数はｍビットまたはｍビットの倍数になり、情報ビット長はｍビットまたはｍビットの倍数で割り切れることになる。この場合、誤り訂正符号化回路２は、並列入力されるビットを用いて同時演算でパリティビットを生成する。

また、本実施の形態では、単独の誤り訂正符号での構成について説明したが、例えば、図１におけるＬＳＢ１ｃでのビット誤り発生率が高い場合、ＬＳＢ１ｃの情報ビットに対して内符号として別途誤り訂正符号をかけることも可能である。内符号で生成されるパリティビットについても、図１に示すビット領域１ｄに含めることが可能である。

以上説明したように、本実施の形態によれば、誤り訂正符号化装置１００Ａは、多値変調シンボルに対応する複数ビットまたはその倍数で入力される複数ビットにおいて、誤り訂正符号化のパリティビットを割り当てる部分に既知ビットを割り当て、既知ビットも情報ビットとして、多値変調シンボルに対応する複数ビットまたはその倍数で入力される複数ビット単位で、複数ビット並列処理で符号化する。誤り訂正符号化装置１００Ａは、誤り訂正符号化のパリティビットを割り当てる部分の既知ビット以外の情報ビットはそのまま出力し、既知ビットを誤り訂正符号化のパリティビットに置き換えて出力する。

誤り訂正復号装置２００Ａは、多値変調シンボルに対応する複数ビットまたはその倍数で入力される複数ビットにおいて、誤り訂正符号化のパリティビットを既知ビットに置き換えてシンドローム演算を行うとともに、誤り訂正符号化のパリティビットについて別にシンドローム演算を行う。誤り訂正復号装置２００Ａは、既知ビットに置き換え、シンドローム演算で得られたシンドロームデータに対して補正を行い、誤り訂正符号化のパリティビットについて得たシンドロームデータを線形加算して、誤り訂正符号系列のシンドロームデータを得て復号処理を行う。

これにより、誤り訂正符号化装置１００Ａは、多値変調シンボルに対応する複数ビットまたはその倍数で入力される複数ビットの構成を変えることなく、複数ビットの並列処理によって、回路規模の増大を抑制しつつ、符号化の処理遅延時間を短くして、低遅延で高速に誤り訂正符号化処理を行うことができる。同様に、誤り訂正復号装置２００Ａは、多値変調シンボルに対応する複数ビットまたはその倍数で入力される複数ビットの構成を変えることなく、複数ビットの並列処理によって、回路規模の増大を抑制しつつ、符号化の処理遅延時間を短くして、低遅延で高速に誤り訂正復号処理を行うことができる。

実施の形態２．
実施の形態１では、誤り訂正符号系列がパリティビットを含めてｍビットの多値変調シンボル×ｎシンボル内に収まるフレーム構成であったが、誤り訂正符号系列が連続して送られる場合もある。実施の形態２では、誤り訂正符号系列が連続して送られる場合において、既知ビットを含むｍビット並列の情報ビットが入力されて生成されるパリティビットを、次の誤り訂正符号系列の既知ビットに置き換える。これにより、符号化処理を低遅延で行うことができ、また、多値変調シンボル誤りに対して、誤り訂正符号化のパリティビットが情報ビットと異なるシンボルに割り当てられることから、誤りの分散化が図れる。

図６は、実施の形態２に係る誤り訂正符号で使用されるフレーム１Ｂの構成例を示す図である。フレーム１Ｂは、前の誤り訂正符号系列で生成されたパリティビットを、連続して送られる次の誤り訂正符号系列のフレームの既知ビットに置き換えるフレームである。図６に示すフレーム１Ｂにおいて、フレーム構成を作る領域は、図１に示すフレーム１Ａのフレーム構成と同様である。相違点は、誤り訂正符号系列のパリティビットを配置するＭＳＢ１ａにおいて、符号化前に既知ビットが割り当てられているビット領域１ｄおよび情報ビット領域１ｅの順序が入れ替わっている。図６に示すフレーム１Ｂでは、符号化前に既知ビットが割り当てられているビット領域１ｄが誤り訂正符号系列の先頭の方に配置されている。

図６（ａ）に示す誤り訂正符号化前のフレーム１Ｂに対して誤り訂正符号化を行う誤り訂正符号化装置の構成および動作について説明する。図７は、実施の形態２に係る誤り訂正符号化装置１００Ｂの構成例を示すブロック図である。図８は、実施の形態２に係る誤り訂正符号化装置１００Ｂの動作を示すフローチャートである。誤り訂正符号化装置１００Ｂは、図２に示す誤り訂正符号化装置１００Ａから遅延メモリ３ｂ，３ｃを削除したものである。

誤り訂正符号化装置１００Ｂでは、誤り訂正符号化回路２が、誤り訂正符号系列のパリティビットを生成し（ステップＳ１１１）、パリティメモリ３ａに記憶させる。パリティメモリ３ａは、パリティビットを誤り訂正符号系列の系列順に従って出力する。このとき、誤り訂正符号化回路２は、パリティメモリ３ａからパリティビットの先頭ビットが出力されるタイミングで、次の誤り訂正符号系列のＭＳＢ１ａのビット領域１ｄの既知ビットの先頭データ、並行して入力された中間ビット１ｂの情報ビット、およびＬＳＢ１ｃの情報ビットを並行して出力する。

セレクタ４は、出力するビットとして、パリティメモリ３ａから出力されるパリティビット、または誤り訂正符号化回路２から出力されるＭＳＢ１ａのビットを選択する（ステップＳ１１２）。具体的には、セレクタ４は、パリティメモリ３ａからパリティビットが出力され、誤り訂正符号化回路２から既知ビットが出力されている場合、パリティメモリ３ａからのパリティビットを選択して出力する。セレクタ４は、その他の場合、すなわち誤り訂正符号化回路２から情報ビット領域１ｅの情報ビットが出力されている場合、誤り訂正符号化回路２からの情報ビットを選択して出力する。このように、セレクタ４は、第１の誤り訂正符号系列より後の第２の誤り訂正符号系列の既知ビットを、誤り訂正符号化回路２において第１の誤り訂正符号系列から生成されたパリティビットに置き換える。

この結果、誤り訂正符号化装置１００Ｂは、図６（ａ）に示す誤り訂正符号化前のフレーム１Ｂに対して、ビット領域１ｄの既知ビットを、前の誤り訂正符号系列のパリティビットに置き換えて、ｍビットの多値変調シンボルを出力することができる（ステップＳ１１３）。

これにより、誤り訂正符号化装置１００Ｂは、入力側において多値変調シンボルのビット構成を崩すことなく、ｍビットの並列演算によって、低遅延で高速、かつ回路規模を抑えて誤り訂正符号化演算を容易に行うことができる。

つぎに、誤り訂正符号化装置１００Ｂから送信された多値変調シンボルを受信して復号を行う誤り訂正復号装置の構成および動作について説明する。図９は、実施の形態２に係る誤り訂正復号装置２００Ｂの構成例を示すブロック図である。図１０は、実施の形態２に係る誤り訂正復号装置２００Ｂの動作を示すフローチャートである。誤り訂正復号装置２００Ｂは、図４に示す誤り訂正復号装置２００Ａからシンドローム補正回路７および線形加算回路８を削除し、遅延メモリ１２を追加したものである。

ゲート５ａ，５ｂは、パリティビットが割り当てられているビット領域１ｄが設けられたＭＳＢ１ａのビットに対して、受信された多値変調シンボルのビットに応じて、出力制御を行う（ステップＳ２１１）。パリティビット用シンドローム回路６ａは、パリティビットについてのシンドローム演算、すなわちシンドロームデータを演算する。同様に、情報ビット用シンドローム回路６ｂは、情報ビットについてのシンドローム演算、すなわちシンドロームデータを演算する（ステップＳ２１２）。

誤り訂正復号装置２００Ｂでは、情報ビット用シンドローム回路６ｂにおいて情報ビットについてのシンドロームデータが演算された時点で情報ビットの入力は終了している。なお、情報ビット用シンドローム回路６ｂは、演算により求めたシンドロームデータをパリティビット用シンドローム回路６ａに出力する。パリティビット用シンドローム回路６ａは、パリティビット系列が入力されると、情報ビット用シンドローム回路６ｂから取得した情報ビットについてのシンドロームデータを用いて、シンドローム補正回路７を通すことなく、誤り訂正符号系列のシンドローム演算を行う。

同時に、情報ビット用シンドローム回路６ｂは、次の誤り訂正符号系列の情報ビットについてのシンドローム演算を行う。また、情報ビット用シンドローム回路６ｂは、情報ビット９をｍビット出力する。遅延メモリ１２は、パリティビット用シンドローム回路６ａにパリティビットが入力されて誤り訂正符号系列のシンドローム演算が終了するまでの遅延を調整する。なお、遅延メモリ１２は、誤り訂正復号回路１１に含まれる、復号処理のための遅延を調整するためのメモリと兼用としてもよい。誤り訂正復号回路１１は、組織型ブロック誤り訂正復号を行う（ステップＳ２１３）。以降は、実施の形態１の誤り訂正復号装置２００Ａと同様の動作である。このように、実施の形態２では、情報ビット用シンドローム回路６ｂは、演算により求めたシンドロームデータをパリティビット用シンドローム回路６ａに出力する。パリティビット用シンドローム回路６ａは、情報ビット用シンドローム回路６ｂから取得したシンドロームデータを用いてパリティビットのシンドローム演算を行う。情報ビット用シンドローム回路６ｂは、パリティビット用シンドローム回路６ａにおけるパリティビットのシンドローム演算と並行して、次の誤り訂正符号系列の情報ビットについて、すなわち次の多値変調シンボルについてシンドローム演算を行う。

以上説明したように、実施の形態２のフレーム構成によって、誤り訂正符号化装置１００Ｂは、誤り訂正符号系列のパリティビットが得られるまでの情報ビットの遅延メモリ３ｂ，３ｃが不要になり、回路規模を小さくすることができる。また、誤り訂正復号装置２００Ｂは、実施の形態１の誤り訂正復号装置２００Ａが備えるシンドローム補正回路７および線形加算回路８の演算をパリティビット用シンドローム回路６ａで行うため、回路規模を小さくすることができる。

なお、実施の形態２においても、実施の形態１で示した種々の機能の拡張が同様にできることは言うまでもない。

実施の形態３．
実施の形態１および実施の形態２では、図１または図６に示す誤り訂正符号化のパリティビットを割り当てる前のビット領域１ｄに既知ビットを割り当てていたが、実施の形態３では、既知ビットに替えて、送信者および正当な受信者だけが知る秘密ビットにする。これにより、正当な受信者だけが誤りの発生する通信路と通した情報ビットの正しいデータを受け取り、不当な受信者は誤りがない一部のデータしか再現できなくなり、受信品質の差別化を行うことができる。以下では、具体的に、実施の形態１に適用する場合について説明するが、実施の形態２にも適用可能である。

図１１は、実施の形態３に係る誤り訂正符号で使用されるフレーム１Ｃの構成例を示す図である。図１１（ａ）に示すように、誤り訂正符号化前において、ビット領域１ｄには、例えば、ｐビットの０の秘密ビットが割り当てられる。なお、図１１（ｂ）の状態は、前述の図１（ｂ）の状態と同様である。例えば、ＢＣＨ符号では、ｔビット訂正の誤り訂正符号を用いている場合、ｔ＋１ビット以上の１および０のビットパターンの秘密ビットにすれば、秘密ビット領域を全０あるいは全１に仮定したとしても、ｔ＋１ビット以上の１および０のビットパターンのいずれかが誤りとなって訂正ができない。情報ビット長の大きいＢＣＨ符号では、１ビット訂正あたりに要するパリティビット長は大きくなり、複数ビット訂正にすると、パリティビット長ｐビットは、２×（ｔ＋１）より十分大きくなる。

図１１（ａ）に示す誤り訂正符号化前のフレーム１Ｃに対して誤り訂正符号化を行う誤り訂正符号化装置の構成および動作について説明する。図１２は、実施の形態３に係る誤り訂正符号化装置１００Ｃの構成例を示すブロック図である。図１３は、実施の形態３に係る誤り訂正符号化装置１００Ｃの動作を示すフローチャートである。誤り訂正符号化装置１００Ｃは、図２に示す誤り訂正符号化装置１００Ａに、セレクタ２１を追加したものである。以降の説明において、セレクタ４を第１のセレクタと称し、セレクタ２１を第２のセレクタと称することがある。

セレクタ２１は、２入力１出力のセレクタである。セレクタ２１は、図１１（ａ）に示すビット領域１ｄに相当するビットが入力された場合、秘密ビット２０を選択して誤り訂正符号化回路２に出力する（ステップＳ１２１）。セレクタ２１は、図１１（ａ）に示す情報ビット領域１ｅの情報ビットが入力された場合、情報ビットを選択して誤り訂正符号化回路２に出力する。このように、セレクタ２１は、誤り訂正符号系列において既知ビットが割り当てられていた領域、すなわちビット領域１ｄに相当するビットを秘密ビット２０に置き換えて、誤り訂正符号化回路２に出力する。以降のステップＳ１２２からステップＳ１２５の動作は、図３に示す前述のステップＳ１０１からステップＳ１０４の動作と同様である。

つぎに、誤り訂正符号化装置１００Ｃから送信された多値変調シンボルを受信して復号を行う誤り訂正復号装置の構成および動作について説明する。図１４は、実施の形態３に係る誤り訂正復号装置２００Ｃの構成例を示すブロック図である。図１５は、実施の形態３に係る誤り訂正復号装置２００Ｃの動作を示すフローチャートである。誤り訂正復号装置２００Ｃは、誤り訂正符号化装置１００Ｃで誤り訂正符号化前に既知ビットが割り当てられていた領域、すなわちビット領域１ｄに相当するビットが秘密ビット２０に置き換えられて誤り訂正符号化された多値変調シンボルの復号を行う。誤り訂正復号装置２００Ｃは、図４に示す誤り訂正復号装置２００Ａからゲート５ｂを削除し、セレクタ２２を追加したものである。

ゲート５ａについてのステップＳ２２１の動作は、図５に示す前述のステップＳ２０１の動作と同様である。セレクタ２２は、２入力１出力のセレクタである。セレクタ２２は、図１１（ｂ）に示すビット領域１ｄに割り当てられた誤り訂正符号化のパリティビットが入力された場合、秘密ビット２０を選択して情報ビット用シンドローム回路６ｂに出力する（ステップＳ２２２）。セレクタ２２は、図１１に示す情報ビット領域１ｅの情報ビットが入力された場合、情報ビットを選択して情報ビット用シンドローム回路６ｂに出力する。以降のステップＳ２２３からステップＳ２２５の動作は、図５に示す前述のステップＳ２０２からステップＳ２０４の動作と同様である。ただし、情報ビット用シンドローム回路６ｂは、ステップＳ２２３において、既知ビットに替えて秘密ビット２０を用いてシンドローム演算を行うことになる。

以上説明したように、誤り訂正符号化装置１００Ｃおよび誤り訂正復号装置２００Ｃは、誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａからの簡単な修正によって秘密ビット２０を扱うことができ、正当な受信者と不当な受信者とで受信品質の差別化を図ることができる。

なお、実施の形態３においても、実施の形態１で示した種々の機能の拡張が同様にできることも言うまでもない。

実施の形態４．
実施の形態１から実施の形態３で説明した誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃのハードウェア構成について説明する。誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃは、処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。処理回路は制御回路とも呼ばれる。

図１６は、実施の形態１から実施の形態３に係る誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃが備える処理回路をプロセッサおよびメモリで実現する場合の処理回路９０の構成例を示す図である。図１６に示す処理回路９０は制御回路であり、プロセッサ９１およびメモリ９２を備える。処理回路９０がプロセッサ９１およびメモリ９２で構成される場合、処理回路９０の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９２に格納される。処理回路９０では、メモリ９２に記憶されたプログラムをプロセッサ９１が読み出して実行することにより、各機能を実現する。すなわち、処理回路９０は、誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃのいずれかの処理が結果的に実行されることになるプログラムを格納するためのメモリ９２を備える。このプログラムは、処理回路９０により実現される各機能を誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃのいずれかに実行させるためのプログラムであるともいえる。このプログラムは、プログラムが記憶された記憶媒体により提供されてもよいし、通信媒体など他の手段により提供されてもよい。

ここで、プロセッサ９１は、例えば、ＣＰＵ（Central Processing Unit）、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、またはＤＳＰ（Digital Signal Processor）などである。また、メモリ９２は、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Electrically ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital Versatile Disc）などが該当する。

図１７は、実施の形態１から実施の形態３に係る誤り訂正符号化装置１００Ａ，１００Ｂ，１００Ｃおよび誤り訂正復号装置２００Ａ，２００Ｂ，２００Ｃが備える処理回路を専用のハードウェアで構成する場合の処理回路９３の例を示す図である。図１７に示す処理回路９３は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、またはこれらを組み合わせたものが該当する。処理回路については、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。

実施の形態５．
実施の形態５では、多値度が異なる多値変調シンボル、例えば、６４ＱＡＭ、１６ＱＡＭなどの場合において、誤り訂正符号化を同じ誤り訂正符号化の構成で行う場合について説明する。実施の形態１から実施の形態３に適用可能であるが、ここでは、実施の形態１の誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａを例にして説明する。

図１８は、実施の形態５に係る誤り訂正符号において６４ＱＡＭの際に使用されるフレーム１Ｄの構成例を示す図である。図１９は、実施の形態５に係る誤り訂正符号において１６ＱＡＭの際に使用されるフレーム１Ｅの構成例を示す図である。図１８および図１９は、いずれも符号化後のフレームの状態を示している。図１８は、多値変調シンボルのビット数ｍを多値変調シンボルのＩｃｈおよびＱｃｈの各々のシンボルビット数としてｍ＝３とし、ＩｃｈおよびＱｃｈの各３ビットの６４ＱＡＭの多値変調シンボルでの誤り訂正符号化の構成を前提としている。図１９は、図１８に対して多値変調シンボルのＩｃｈおよびＱｃｈを各２ビットとして１６ＱＡＭで伝送する場合である。図１９は、例えば、ＩｃｈおよびＱｃｈのＭＳＢ１ａおよびＬＳＢ１ｃを１６ＱＡＭのシンボルとし、ＩｃｈおよびＱｃｈの中間ビット１ｂは送らないこととした場合に、中間ビット１ｂに既知ビットを挿入して６４ＱＡＭのときと同様の構成で誤り訂正符号化を行う状態を示している。既知ビットは、例えば、実施の形態１などと同様、０の固定ビットである。実施の形態５において、誤り訂正符号化装置１００Ａは、図１８に示すフレーム１Ｄまたは図１９に示すフレーム１Ｅを生成して送信する。なお、図１９に示すフレーム１Ｅにおいて、中間ビット１ｂは送信対象外となる。

このように、誤り訂正符号系列が、最大ｍビットからなる多値変調シンボルがｎシンボル並列で構成された場合において、誤り訂正符号化装置１００Ａの誤り訂正符号化回路２は、ｍビットより小さい多値変調シンボルがｎシンボル並列で入力された場合、ｍビットのうちパリティビットが割り当てられないビットに既知ビットを挿入し、ｍビットの多値変調シンボルと同じ誤り訂正符号化を行う。誤り訂正符号化装置１００Ａは、送信時には送信対象の誤り訂正符号系列から既知ビットを除外してｍビットより小さい多値変調シンボルで送信する。

誤り訂正復号装置２００Ａは、図１８に示すフレーム１Ｄを受信した場合は実施の形態１のときと同様の動作によって、誤り訂正符号での復号を行う。一方、誤り訂正復号装置２００Ａは、図１９に示すフレーム１Ｅを受信した場合、送信されなかった中間ビット１ｂに既知ビットを挿入して誤り訂正復号を行うことによって、実施の形態１のときと同様の動作によって、誤り訂正符号での復号を行うことができる。このとき、誤り訂正復号装置２００Ａでは、既知である中間ビット１ｂにおいて誤りは発生しないため、誤り訂正の復号で不利となることはない。また、誤り訂正復号装置２００Ａは、既知である中間ビット１ｂに訂正を行った場合は明らかに誤訂正であるので、訂正不可あったと判断することができる。このように、誤り訂正復号装置２００Ａの誤り訂正復号回路１１は、誤り訂正符号化装置１００Ａで送信対象の誤り訂正符号系列から既知ビットが除外された部分に既知ビットを挿入し、ｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正復号を行う。

以上説明したように、本実施の形態によれば、異なる多値変調シンボル設定に変更するような機能を要する場合においても訂正能力を不利にすることなく、誤り訂正符号化装置１００Ａは、符号化する構成として同じ誤り訂正符号化回路２を用いることができ、誤り訂正復号装置２００Ａは、復号する構成として同じ誤り訂正復号回路１１を用いることができる。

なお、本実施の形態では、６４ＱＡＭを例にして説明したが、例えば、ｍ＝４として２５６ＱＡＭとしてもよいし、ｍをさらに大きくとって２の２ｍ乗ＱＡＭの多値変調シンボルにも対応できることはいうまでもない。また、３２ＱＡＭなど、多値変調シンボルのビット数が奇数の奇数ビットシンボル変調に対しても、１ビット多い多値変調シンボルを想定して１ビットを既知ビットとすることで、奇数ビットシンボル変調にも対応することができる。

本実施の形態において、誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａは、実施の形態４で説明したように、処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。

なお、実施の形態２でのフレーム１Ｂの構成でも、本実施の形態同様に多値度が異なる多値変調シンボルで構成でき、実施の形態１の誤り訂正符号化装置１００Ｂおよび誤り訂正復号装置２００Ｂを用いて実施できることはいうまでもない。

実施の形態６．
実施の形態５では、誤り訂正符号化単位、すなわち同じ誤り訂正符号系列では同じ多値変調シンボルとしていた。実施の形態６では、同じ誤り訂正符号系列の中に異なる多値度の多値変調シンボルが混在する場合について説明する。実施の形態５と同様、実施の形態１の誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａを例にして説明する。

図２０は、実施の形態６に係る誤り訂正符号で使用されるフレーム１Ｆの構成例を示す図である。図２０は、符号化後のフレームの状態を示している。図２０は、多値変調シンボルのビット数ｍを多値変調シンボルのＩｃｈおよびＱｃｈの各々のシンボルビット数としてｍ＝３とし、ＩｃｈおよびＱｃｈの各３ビットの６４ＱＡＭの多値変調シンボルでの誤り訂正符号化の構成を前提としている。誤り訂正符号化装置１００Ａは、誤り訂正符号化前に行うＰＳによってシンボル誤り確率を小さくできる情報ビットからなるシンボルについては６４ＱＡＭで送信する。誤り訂正符号化装置１００Ａは、誤り訂正符号化によってパリティビットが付加され、６４ＱＡＭで送信するとＰＳで処理されたシンボルよりもシンボル誤り確率が大きくなるシンボルについては、ＭＳＢ１ａにパリティビットが割り当てられている同じ時間帯の中間ビット１ｂに既知ビットを挿入して誤り訂正符号化を行い、既知ビットを送信対象外ビットにして１６ＱＡＭで送信する。これにより、誤り訂正符号化装置１００Ａは、シンボル誤り確率を小さくすることができる。誤り訂正符号化装置１００Ａは、実施の形態５と同様、６４ＱＡＭおよび１６ＱＡＭを用いる場合に、同じ誤り訂正符号化回路２で誤り訂正符号化を行うことができる。

このように、Ｎをｎより小さい正の整数とし、誤り訂正符号系列が時系列によって最大ｍビットからなる多値変調シンボルがＮシンボル並列、およびｍビットより小さい多値変調シンボルがｎ－Ｎシンボル並列で構成される場合において、誤り訂正符号化装置１００Ａの誤り訂正符号化回路２は、ｍビットより小さい多値変調シンボルについては既知ビットを挿入し、ｍビットからなる多値変調シンボルがｎシンボル並列で構成される場合と同じ誤り訂正符号化を行う。誤り訂正符号化装置１００Ａは、送信時には送信対象の誤り訂正符号系列から既知ビットを除外してｍビットより小さい多値変調シンボルで送信する。

誤り訂正復号装置２００Ａも、受信時に１６ＱＡＭシンボルの中間ビット１ｂに対して誤り訂正符号化装置１００Ａと同じ既知ビットを挿入することで、同じ誤り訂正復号回路１１で復号することができる。このように、誤り訂正復号装置２００Ａの誤り訂正復号回路１１は、誤り訂正符号化装置１００Ａで送信対象の誤り訂正符号系列から既知ビットが除外された部分に既知ビットを挿入し、ｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正復号を行う。

以上説明したように、本実施の形態によれば、異なる多値変調シンボルが時分割で混在する場合においても、誤り訂正符号化装置１００Ａは、符号化する構成として同じ誤り訂正符号化回路２を用いることができ、誤り訂正復号装置２００Ａは、復号する構成として同じ誤り訂正復号回路１１を用いることができる。なお、誤り訂正符号化装置１００Ａは、ここでは、１６ＱＡＭのＩｃｈおよびＱｃｈのＭＳＢ１ａにパリティビットを割り当てているが、例えば、ＱＰＳＫでＬＳＢ１ｃにパリティビットを割り当てても同様の動作が可能である。このとき、ＬＳＢにあるパリティビットをＭＳＢ側に持っていけば誤り訂正符号化装置１００Ａを用いることができる。誤り訂正復号装置２００Ａについても同様である。

なお、本実施の形態でも、実施の形態５の場合と同様、例えば、ｍ＝４として２５６ＱＡＭとしてもよいし、ｍをさらに大きくとって２の２ｍ乗ＱＡＭの多値変調シンボルにも対応でき、また、奇数ビットシンボルが混在する場合にも対応できることはいうまでもない。また、本実施の形態では、中間ビット１ｂを秘密鍵に用いることも可能である。

本実施の形態において、誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａは、実施の形態４で説明したように、処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。

なお、本実施の形態は、実施の形態２でのフレーム１Ｂの構成でも、本実施の形態同様に多値度が異なる多値変調シンボルで構成でき、実施の形態１の誤り訂正符号化装置１００Ｂおよび誤り訂正復号装置２００Ｂを用いて実施できることはいうまでもない。

実施の形態７．
実施の形態５では、誤り訂正符号化単位、すなわち同じ誤り訂正符号系列では同じ多値変調シンボルとし、実施の形態６では、多値変調シンボルを時分割して異なる多値度の多値変調シンボルに対応した誤り訂正符号化について説明した。実施の形態７では、１つの誤り訂正符号化系列に同じタイミングで多値変調シンボルの多値度が異なる複数の搬送波、すなわち複数のキャリアに対応する際に、実施の形態５および実施の形態６と同様、同じ誤り訂正符号化回路２の構成、および同じ誤り訂正復号回路１１の構成を用いる場合について説明する。実施の形態５と同様、実施の形態１の誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａを例にして説明する。

図２１は、実施の形態７に係る誤り訂正符号で使用されるフレーム１Ｇの構成例を示す図である。図２１は、符号化後のフレームの状態を示している。図２１は、多値変調シンボルのビット数ｍを多値変調シンボルのＩｃｈおよびＱｃｈの各々のシンボルビット数としてｍ＝３とし、Ｍを並列に入力されるＩｃｈおよびＱｃｈのシンボル数としてＭ＝２としている。また、図２１において、一方のｍ＝３の多値変調シンボルは６４ＱＡＭの多値変調シンボルで送信される搬送波に対応するものとし、他方のｍ＝３の多値変調シンボルは１６ＱＡＭの多値変調シンボルで送信される搬送波に対応するものとする。図２１において、シンボルは、６４ＱＡＭの多値変調シンボルの２シンボル並列での誤り訂正符号化構成とする。このうち、６４ＱＡＭの多値変調シンボルのＭＳＢ１ａ、ＬＳＢ１ｃ、および中間ビット１ｂには、図１８に示すビットと同様のビットが割り当てられる。１６ＱＡＭの多値変調シンボルのＭＳＢ１ａ、ＬＳＢ１ｃ、および中間ビット１ｂには、図１９に示すビットと同様のビットが割り当てられる。１６ＱＡＭの多値変調シンボルの中間ビット１ｂについては、前述のように既知ビットが挿入され、送信対象外となる。誤り訂正符号化装置１００Ａは、実施の形態５と同様、６４ＱＡＭおよび１６ＱＡＭを用いる場合に、同じ誤り訂正符号化回路２で誤り訂正符号化を行うことができる。

このように、Ｍを正の整数とし、誤り訂正符号系列がＭｍビット並列で入力されるｍビット×ｎシンボルのフレームで構成される場合において、誤り訂正符号化装置１００Ａの誤り訂正符号化回路２は、Ｍ個の多値変調シンボルのうち、ｍビットより小さい多値変調シンボルについては既知ビットを挿入し、Ｍｍビット×ｎシンボルの誤り訂正符号化を行う。誤り訂正符号化装置１００Ａは、送信時には送信対象の誤り訂正符号系列から既知ビットを除外してｍビットより小さい多値変調シンボルで送信する。

誤り訂正復号装置２００Ａは、図２１に示すフレーム１Ｇを受信した場合、６４ＱＡＭの多値変調シンボルの部分については実施の形態１のときと同様の動作によって、誤り訂正符号での復号を行う。一方、誤り訂正復号装置２００Ａは、図２１に示すフレーム１Ｇを受信した場合、１６ＱＡＭの多値変調シンボルの部分については送信されなかった中間ビット１ｂに既知ビットを挿入して誤り訂正復号を行うことによって、実施の形態１のときと同様の動作によって、誤り訂正符号での復号を行うことができる。誤り訂正復号装置２００Ａは、実施の形態５と同様、６４ＱＡＭおよび１６ＱＡＭを用いる場合に、同じ誤り訂正復号回路１１で復号することができる。このように、誤り訂正復号装置２００Ａの誤り訂正復号回路１１は、誤り訂正符号化装置１００Ａで送信対象の誤り訂正符号系列から既知ビットが除外された部分に既知ビットを挿入し、ｍビットの整数倍のＭｍビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正復号を行う。

なお、誤り訂正復号装置２００Ａの誤り訂正復号回路１１は、誤り訂正復号の過程で軟判定情報Ａを求めてもよい。ＭおよびＡを正の整数とした場合において、誤り訂正復号装置２００Ａの誤り訂正復号回路１１は、誤り訂正符号化装置１００Ａで送信対象の誤り訂正符号系列から既知ビットが除外された部分に既知ビットを挿入し、軟判定情報Ａを含みｍビットの整数倍のＭｍＡビット並列で入力されるＭｍＡビット×ｎシンボルのフレームを誤り訂正符号系列として誤り訂正復号を行ってもよい。

以上説明したように、本実施の形態によれば、異なる多値変調シンボルが並列、すなわち同じタイミングで混在する場合においても、誤り訂正符号化装置１００Ａは、符号化する構成として同じ誤り訂正符号化回路２を用いることができ、誤り訂正復号装置２００Ａは、復号する構成として同じ誤り訂正復号回路１１を用いることができる。本実施の形態において、誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａは、各搬送波の多値変調シンボルのビット数が変わっても柔軟に対応できる。

なお、本実施の形態でも、実施の形態５の場合と同様、例えば、ｍ＝４として２５６ＱＡＭとしてもよいし、ｍをさらに大きくとって２の２ｍ乗ＱＡＭの多値変調シンボルにも対応でき、また、奇数ビットシンボルが混在する場合にも対応できることはいうまでもない。また、本実施の形態では、中間ビット１ｂを秘密鍵に用いることも可能である。

本実施の形態において、誤り訂正符号化装置１００Ａおよび誤り訂正復号装置２００Ａは、実施の形態４で説明したように、処理回路により実現される。処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリであってもよいし、専用のハードウェアであってもよい。

なお、実施の形態２でのフレーム１Ｂの構成でも、本実施の形態同様に多値度が異なる多値変調シンボルで構成でき、実施の形態１の誤り訂正符号化装置１００Ｂおよび誤り訂正復号装置２００Ｂを用いて実施できることはいうまでもない。

以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ フレーム、１ａ ＭＳＢ、１ｂ 中間ビット、１ｃ ＬＳＢ、１ｄ ビット領域、１ｅ 情報ビット領域、２ 誤り訂正符号化回路、３ａ パリティメモリ、３ｂ，３ｃ，１２ 遅延メモリ、４，２１，２２ セレクタ、５ａ，５ｂ ゲート、６ａ パリティビット用シンドローム回路、６ｂ 情報ビット用シンドローム回路、７ シンドローム補正回路、８ 線形加算回路、９ 情報ビット、１０ シンドロームデータ、１１ 誤り訂正復号回路、２０ 秘密ビット、１００Ａ，１００Ｂ，１００Ｃ 誤り訂正符号化装置。

Claims (28)

1. ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置であって、
   前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する誤り訂正符号化回路と、
   前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換えるセレクタと、
   を備え、
   前記セレクタは、第１の誤り訂正符号系列より後の第２の誤り訂正符号系列の既知ビットを、前記誤り訂正符号化回路において前記第１の誤り訂正符号系列から生成されたパリティビットに置き換える、
   ことを特徴とする誤り訂正符号化装置。
2. 前記セレクタを第１のセレクタとし、
   さらに、
   前記誤り訂正符号系列において前記既知ビットが割り当てられていた領域に相当するビットを秘密ビットに置き換えて、前記誤り訂正符号化回路に出力する第２のセレクタ、
   を備えることを特徴とする請求項１に記載の誤り訂正符号化装置。
3. 並列入力されるビット数はｍビットまたはｍビットの倍数であり、情報ビット長はｍビットまたはｍビットの倍数で割り切れ、
   前記誤り訂正符号化回路は、並列入力されるビットを用いて同時演算で前記パリティビットを生成する、
   ことを特徴とする請求項１または２に記載の誤り訂正符号化装置。
4. 誤り訂正復号を行う誤り訂正復号装置であって、
   ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化装置で誤り訂正符号化され、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットが前記誤り訂正符号化装置で誤り訂正符号化のパリティビットに置き換えられた、ｍビット並列で入力される多値変調シンボルに含まれる前記パリティビットのシンドローム演算を行うパリティビット用シンドローム回路と、
   前記多値変調シンボルに含まれる前記パリティビットが前記既知ビットに置き換えられた前記多値変調シンボルに含まれる情報ビットおよび前記既知ビットのシンドローム演算を行う情報ビット用シンドローム回路と、
   前記パリティビット用シンドローム回路および前記情報ビット用シンドローム回路で演算されたシンドロームデータを用いて誤り訂正復号を行う誤り訂正復号回路と、
   を備えることを特徴とする誤り訂正復号装置。
5. さらに、
   前記情報ビット用シンドローム回路で演算されたシンドロームデータを補正するシンドローム補正回路と、
   前記パリティビット用シンドローム回路で演算されたシンドロームデータと、前記シンドローム補正回路で補正されたシンドロームデータとを線形加算する線形加算回路と、
   を備え、
   前記誤り訂正復号回路は、前記線形加算回路で得られたシンドロームデータを用いて誤り訂正復号を行う、
   ことを特徴とする請求項４に記載の誤り訂正復号装置。
6. 前記情報ビット用シンドローム回路は、演算により求めたシンドロームデータを前記パリティビット用シンドローム回路に出力し、
   前記パリティビット用シンドローム回路は、前記情報ビット用シンドローム回路から取得した前記シンドロームデータを用いて前記パリティビットのシンドローム演算を行い、
   前記情報ビット用シンドローム回路は、前記パリティビット用シンドローム回路における前記パリティビットのシンドローム演算と並行して、次の多値変調シンボルについてシンドローム演算を行う、
   ことを特徴とする請求項４に記載の誤り訂正復号装置。
7. 前記誤り訂正符号化装置で誤り訂正符号化前に前記既知ビットが割り当てられていた領域に相当するビットが秘密ビットに置き換えられて誤り訂正符号化された多値変調シンボルの復号において、
   前記情報ビット用シンドローム回路は、前記既知ビットに替えて前記秘密ビットを用いてシンドローム演算を行う、
   ことを特徴とする請求項４から６のいずれか１つに記載の誤り訂正復号装置。
8. 前記パリティビット用シンドローム回路、および前記情報ビット用シンドローム回路に並列入力されるビット幅が異なる、
   ことを特徴とする請求項４から７のいずれか１つに記載の誤り訂正復号装置。
9. ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置を制御するための制御回路であって、
   前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成、
   前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換える際に、第１の誤り訂正符号系列より後の第２の誤り訂正符号系列の既知ビットを、前記第１の誤り訂正符号系列から生成されたパリティビットに置き換え、
   を誤り訂正符号化装置に実施させることを特徴とする制御回路。
10. 誤り訂正復号を行う誤り訂正復号装置を制御するための制御回路であって、
    ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化装置で誤り訂正符号化され、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットが前記誤り訂正符号化装置で誤り訂正符号化のパリティビットに置き換えられた、ｍビット並列で入力される多値変調シンボルに含まれる前記パリティビットのシンドローム演算、
    前記多値変調シンボルに含まれる前記パリティビットが前記既知ビットに置き換えられた前記多値変調シンボルに含まれる情報ビットおよび前記既知ビットのシンドローム演算、
    前記パリティビットのシンドローム演算で演算されたシンドロームデータ、および、前記情報ビットおよび前記既知ビットのシンドローム演算で演算されたシンドロームデータを用いて誤り訂正復号、
    を誤り訂正復号装置に実施させることを特徴とする制御回路。
11. ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置を制御するためのプログラムを記憶した記憶媒体であって、
    前記プログラムは、
    前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成、
    前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換える際に、第１の誤り訂正符号系列より後の第２の誤り訂正符号系列の既知ビットを、前記第１の誤り訂正符号系列から生成されたパリティビットに置き換え、
    を誤り訂正符号化装置に実施させることを特徴とする記憶媒体。
12. 誤り訂正復号を行う誤り訂正復号装置を制御するためのプログラムを記憶した記憶媒体であって、
    前記プログラムは、
    ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化装置で誤り訂正符号化され、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットが前記誤り訂正符号化装置で誤り訂正符号化のパリティビットに置き換えられた、ｍビット並列で入力される多値変調シンボルに含まれる前記パリティビットのシンドローム演算、
    前記多値変調シンボルに含まれる前記パリティビットが前記既知ビットに置き換えられた前記多値変調シンボルに含まれる情報ビットおよび前記既知ビットのシンドローム演算、
    前記パリティビットのシンドローム演算で演算されたシンドロームデータ、および、前記情報ビットおよび前記既知ビットのシンドローム演算で演算されたシンドロームデータを用いて誤り訂正復号、
    を誤り訂正復号装置に実施させることを特徴とする記憶媒体。
13. ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置の誤り訂正符号化方法であって、
    誤り訂正符号化回路が、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する第１のステップと、
    セレクタが、前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換える第２のステップと、
    を含み、
    前記第２のステップにおいて、前記セレクタは、第１の誤り訂正符号系列より後の第２の誤り訂正符号系列の既知ビットを、前記誤り訂正符号化回路において前記第１の誤り訂正符号系列から生成されたパリティビットに置き換える、
    ことを特徴とする誤り訂正符号化方法。
14. 前記セレクタを第１のセレクタとし、
    さらに、
    第２のセレクタが、前記誤り訂正符号系列において前記既知ビットが割り当てられていた領域に相当するビットを秘密ビットに置き換えて、前記誤り訂正符号化回路に出力する第３のステップ、
    を含むことを特徴とする請求項１３に記載の誤り訂正符号化方法。
15. 並列入力されるビット数はｍビットまたはｍビットの倍数であり、情報ビット長はｍビットまたはｍビットの倍数で割り切れ、
    前記第１のステップにおいて、前記誤り訂正符号化回路は、並列入力されるビットを用いて同時演算で前記パリティビットを生成する、
    ことを特徴とする請求項１３または１４に記載の誤り訂正符号化方法。
16. ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化装置で誤り訂正符号化され、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットが前記誤り訂正符号化装置で誤り訂正符号化のパリティビットに置き換えられた、ｍビット並列で入力される多値変調シンボルの誤り訂正復号を行う誤り訂正復号装置の誤り訂正復号方法であって、
    パリティビット用シンドローム回路が、前記多値変調シンボルに含まれる前記パリティビットのシンドローム演算を行う第１のステップと、
    情報ビット用シンドローム回路が、前記多値変調シンボルに含まれる前記パリティビットが前記既知ビットに置き換えられた前記多値変調シンボルに含まれる情報ビットおよび前記既知ビットのシンドローム演算を行う第２のステップと、
    誤り訂正復号回路が、前記パリティビット用シンドローム回路および前記情報ビット用シンドローム回路で演算されたシンドロームデータを用いて誤り訂正復号を行う第３のステップと、
    を含むことを特徴とする誤り訂正復号方法。
17. さらに、
    シンドローム補正回路が、前記情報ビット用シンドローム回路で演算されたシンドロームデータを補正する第４のステップと、
    線形加算回路が、前記パリティビット用シンドローム回路で演算されたシンドロームデータと、前記シンドローム補正回路で補正されたシンドロームデータとを線形加算する第５のステップと、
    を含み、
    前記第３のステップにおいて、前記誤り訂正復号回路は、前記線形加算回路で得られたシンドロームデータを用いて誤り訂正復号を行う、
    ことを特徴とする請求項１６に記載の誤り訂正復号方法。
18. 前記第２のステップにおいて、前記情報ビット用シンドローム回路は、演算により求めたシンドロームデータを前記パリティビット用シンドローム回路に出力し、
    前記第１のステップにおいて、前記パリティビット用シンドローム回路は、前記情報ビット用シンドローム回路から取得した前記シンドロームデータを用いて前記パリティビットのシンドローム演算を行い、
    前記第２のステップにおいて、前記情報ビット用シンドローム回路は、前記パリティビット用シンドローム回路における前記パリティビットのシンドローム演算と並行して、次の多値変調シンボルについてシンドローム演算を行う、
    ことを特徴とする請求項１６に記載の誤り訂正復号方法。
19. 前記誤り訂正符号化装置で誤り訂正符号化前に前記既知ビットが割り当てられていた領域に相当するビットが秘密ビットに置き換えられて誤り訂正符号化された多値変調シンボルの復号において、
    前記第２のステップにおいて、前記情報ビット用シンドローム回路は、前記既知ビットに替えて前記秘密ビットを用いてシンドローム演算を行う、
    ことを特徴とする請求項１６から１８のいずれか１つに記載の誤り訂正復号方法。
20. 前記パリティビット用シンドローム回路、および前記情報ビット用シンドローム回路に並列入力されるビット幅が異なる、
    ことを特徴とする請求項１６から１９のいずれか１つに記載の誤り訂正復号方法。
21. ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置であって、
    前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する誤り訂正符号化回路と、
    前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換えるセレクタと、
    を備え、
    前記誤り訂正符号系列は、最大ｍビットからなる多値変調シンボルがｎシンボル並列で構成され、
    前記誤り訂正符号化回路は、前記ｍビットより小さい多値変調シンボルがｎシンボル並列で入力された場合、前記ｍビットのうち前記パリティビットが割り当てられないビットに既知ビットを挿入し、ｍビットの多値変調シンボルと同じ誤り訂正符号化を行い、
    送信時には送信対象の前記誤り訂正符号系列から前記既知ビットを除外して前記ｍビットより小さい多値変調シンボルで送信することを特徴とする誤り訂正符号化装置。
22. ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置であって、
    前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する誤り訂正符号化回路と、
    前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換えるセレクタと、
    を備え、
    Ｎをｎより小さい正の整数とし、前記誤り訂正符号系列は、時系列によって、最大ｍビットからなる多値変調シンボルがＮシンボル並列、および前記ｍビットより小さい多値変調シンボルがｎ－Ｎシンボル並列で構成され、
    前記誤り訂正符号化回路は、前記ｍビットより小さい多値変調シンボルについては既知ビットを挿入し、ｍビットからなる多値変調シンボルがｎシンボル並列で構成される場合と同じ誤り訂正符号化を行い、
    送信時には送信対象の前記誤り訂正符号系列から前記既知ビットを除外して前記ｍビットより小さい多値変調シンボルで送信することを特徴とする誤り訂正符号化装置。
23. ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置であって、
    前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する誤り訂正符号化回路と、
    前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換えるセレクタと、
    を備え、
    Ｍを正の整数とし、前記誤り訂正符号系列は、Ｍｍビット並列で入力されるｍビット×ｎシンボルのフレームで構成され、
    前記誤り訂正符号化回路は、Ｍ個の多値変調シンボルのうち、ｍビットより小さい多値変調シンボルについては既知ビットを挿入し、Ｍｍビット×ｎシンボルの誤り訂正符号化を行い、
    送信時には送信対象の前記誤り訂正符号系列から前記既知ビットを除外して前記ｍビットより小さい多値変調シンボルで送信することを特徴とする誤り訂正符号化装置。
24. ＭおよびＡを正の整数とし、
    前記誤り訂正復号回路は、前記誤り訂正符号化装置で送信対象の前記誤り訂正符号系列から既知ビットが除外された部分に前記既知ビットを挿入し、ｍビット×ｎシンボルのフレーム、またはｍビットの整数倍のＭｍビット×ｎシンボルのフレーム、または軟判定情報Ａを含みｍビットの整数倍のＭｍＡビット並列で入力されるＭｍＡビット×ｎシンボルのフレームを前記誤り訂正符号系列として誤り訂正復号を行う、
    ことを特徴とする請求項４に記載の誤り訂正復号装置。
25. ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置の誤り訂正符号化方法であって、
    誤り訂正符号化回路が、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する第１のステップと、
    セレクタが、前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換える第２のステップと、
    を含み、
    前記誤り訂正符号系列は、最大ｍビットからなる多値変調シンボルがｎシンボル並列で構成され、
    前記第１のステップにおいて、前記誤り訂正符号化回路は、前記ｍビットより小さい多値変調シンボルがｎシンボル並列で入力された場合、前記ｍビットのうち前記パリティビットが割り当てられないビットに既知ビットを挿入し、ｍビットの多値変調シンボルと同じ誤り訂正符号化を行い、
    前記誤り訂正符号化装置は、送信時には送信対象の前記誤り訂正符号系列から前記既知ビットを除外して前記ｍビットより小さい多値変調シンボルで送信することを特徴とする誤り訂正符号化方法。
26. ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置の誤り訂正符号化方法であって、
    誤り訂正符号化回路が、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する第１のステップと、
    セレクタが、前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換える第２のステップと、
    を含み、
    Ｎをｎより小さい正の整数とし、前記誤り訂正符号系列は、時系列によって、最大ｍビットからなる多値変調シンボルがＮシンボル並列、および前記ｍビットより小さい多値変調シンボルがｎ－Ｎシンボル並列で構成され、
    前記第１のステップにおいて、前記誤り訂正符号化回路は、前記ｍビットより小さい多値変調シンボルについては既知ビットを挿入し、ｍビットからなる多値変調シンボルがｎシンボル並列で構成される場合と同じ誤り訂正符号化を行い、
    前記誤り訂正符号化装置は、送信時には送信対象の前記誤り訂正符号系列から前記既知ビットを除外して前記ｍビットより小さい多値変調シンボルで送信することを特徴とする誤り訂正符号化方法。
27. ｍおよびｎを正の整数とし、多値変調シンボルを構成するｍビット並列で入力されるｍビット×ｎ並列シンボルのフレームを誤り訂正符号系列として誤り訂正符号化を行う誤り訂正符号化装置の誤り訂正符号化方法であって、
    誤り訂正符号化回路が、前記誤り訂正符号系列において規定されたビット系列に割り当てられた既知ビットを含むｍビット×ｎシンボルを情報ビットとして誤り訂正符号化を行い、誤り訂正符号化のパリティビットを生成する第１のステップと、
    セレクタが、前記誤り訂正符号系列の前記既知ビットを前記パリティビットに置き換える第２のステップと、
    を含み、
    Ｍを正の整数とし、前記誤り訂正符号系列は、Ｍｍビット並列で入力されるｍビット×ｎシンボルのフレームで構成され、
    前記第１のステップにおいて、前記誤り訂正符号化回路は、Ｍ個の多値変調シンボルのうち、ｍビットより小さい多値シンボルについては既知ビットを挿入し、Ｍｍビット×ｎシンボルの誤り訂正符号化を行い、
    前記誤り訂正符号化装置は、送信時には送信対象の前記誤り訂正符号系列から前記既知ビットを除外して前記ｍビットより小さい多値変調シンボルで送信することを特徴とする誤り訂正符号化方法。
28. ＭおよびＡを正の整数とし、
    前記第３のステップにおいて、前記誤り訂正復号回路は、前記誤り訂正符号化装置で送信対象の前記誤り訂正符号系列から既知ビットが除外された部分に前記既知ビットを挿入し、ｍビット×ｎシンボルのフレーム、またはｍビットの整数倍のＭｍビット×ｎシンボルのフレーム、または軟判定情報Ａを含みｍビットの整数倍のＭｍＡビット並列で入力されるＭｍＡビット×ｎシンボルのフレームを前記誤り訂正符号系列として誤り訂正復号を行う、
    ことを特徴とする請求項１６に記載の誤り訂正復号方法。

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