CN115315908B - 用于分段极化调整卷积（pac）码的方法、系统和装置 - Google Patents

用于分段极化调整卷积（pac）码的方法、系统和装置 Download PDF

Info

Publication number
CN115315908B
CN115315908B CN202180022557.3A CN202180022557A CN115315908B CN 115315908 B CN115315908 B CN 115315908B CN 202180022557 A CN202180022557 A CN 202180022557A CN 115315908 B CN115315908 B CN 115315908B
Authority
CN
China
Prior art keywords
code
segments
decoding
encoding
polarization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202180022557.3A
Other languages
English (en)
Other versions
CN115315908A (zh
Inventor
路易斯-菲利普·哈梅林
哈什·奥罗拉
葛屹群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of CN115315908A publication Critical patent/CN115315908A/zh
Application granted granted Critical
Publication of CN115315908B publication Critical patent/CN115315908B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2933—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using a block and a convolutional code
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2792—Interleaver wherein interleaving is performed jointly with another technique such as puncturing, multiplexing or routing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H04L1/0042—Encoding specially adapted to other signal generation operation, e.g. in order to reduce transmit distortions, jitter, or to improve signal shape
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0047—Decoding adapted to other signal detection operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0052—Realisations of complexity reduction techniques, e.g. pipelining or use of look-up tables
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0059—Convolutional codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H04L1/0065—Serial concatenated codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6561—Parallelized implementations

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

码字是基于分段变换和包括外卷积码和极化码的极化调整卷积(polarization‑adjusted convolutional，PAC)码，以及基于根据所述极化码对卷积编码的输入比特的相应的不同分段进行的单独编码来生成的。所述相应的分段中的每个分段包括所述卷积编码的输入比特中的多个比特，对于所述卷积编码的输入比特，所述分段的单独编码独立于其它分段的单独编码。单独的解码可以应用于这种码字的分段，以对与所述卷积编码的输入比特的单独编码的分段相对应的卷积编码的输入比特进行解码。

Description

用于分段极化调整卷积(PAC)码的方法、系统和装置
本申请要求于2020年3月20日提交的、发明名称为“用于分段极化调整卷积(PAC)码的方法、系统和装置(METHOD,SYSTEM,AND APPARATUS FOR A SEGMENTED POLARIZATION-ADJUSTED CONVOLUTIONAL(PAC)CODE)”的第16/825,319号美国专利申请的优先权，该专利申请的全部内容通过引用的方式并入本文中。
技术领域
本发明大体上涉及通信，具体地，涉及分段极化调整卷积(polarization-adjusted convolutional，PAC)码和编码。
背景技术
极化码被提出作为未来无线通信中使用的信道码，并已被选择用于新的第五代(5th generation，5G)空中接口(也称为5G新空口(new radio，NR))的上行和下行增强移动宽带(enhanced mobile broadband，eMBB)控制信道编码。这些码与最先进的纠错码相比更具有竞争力，并且编码复杂度较低。参见E.Arikan的“信道极化：构造对称二进制输入无记忆信道的容量实现码的方法(Channel polarization:A method for constructingcapacity-achieving codes for symmetric binary-input memoryless channels)”(IEEE Trans.Inf.Theory,vol.55,no.7,pp.3051–3073,2009)。连续抵消(successivecancellation，SC)解码及其扩展(例如SC列表解码)是用于对极化编码信息进行解码的有效和高效的选项。
极化码使用信道极化来在理论上达到信道容量。极化是指编码特性：随着码长增加到无穷大，比特信道(也称为子信道)极化，并且比特信道的容量接近零(完全噪声信道)或一(完全完美信道)。换句话说，在高容量子信道中编码的比特将经历具有高信噪比(signal-to-noise ratio，SNR)的信道，并且可靠性相对较高或被正确解码的可能性高，而在低容量子信道中编码的比特将经历具有低SNR的信道，并且可靠性低或被正确解码的可能性低。完美比特信道的分数等于该信道的容量。
通常需要改进的信道码或信道编码方法。虽然已经提出了对传统极化码和其它信道码的改进，但更多的改进是可能的，以有利于编码和解码性能。
发明内容
本文通过示例的方式公开了说明性实施例。
根据本发明的一个方面，一种方法包括：基于分段变换和包括外卷积码和极化码的PAC码，以及基于根据极化码对卷积编码的输入比特的相应的不同分段进行的单独编码，来生成码字。这种方法还包括发送码字。相应的分段中的每个分段包括卷积编码的输入比特中的多个比特，对于卷积编码的输入比特，分段的单独编码独立于其它分段的单独编码。
本发明的另一方面涉及一种存储指令的非瞬时性处理器可读介质，这些指令在由一个或多个处理器执行时，使一个或多个处理器执行这种方法。
根据另一方面，一种装置包括处理器和耦合到处理器的存储器。存储器存储指令，这些指令在由处理器执行时，使处理器执行这种方法。如以上通过示例的方式所描述，该方法可以包括：基于分段变换和包括外卷积码和极化码的PAC码，以及基于根据极化码对卷积编码的输入比特的相应的不同分段进行的单独编码，来生成码字，其中，相应的分段中的每个分段包括多个卷积编码的输入比特，对于卷积编码的输入比特，分段的单独编码独立于其它分段的单独编码；发送码字。
与本发明的另一方面一致的装置包括编码器和发送器。编码器用于：基于分段变换和包括外卷积码和极化码的PAC码，以及基于根据极化码对卷积编码的输入比特的相应的不同分段进行的单独编码，来生成码字。相应的分段中的每个分段包括卷积编码的输入比特中的多个比特，对于卷积编码的输入比特，分段的单独编码独立于其它分段的单独编码。发送器耦合到编码器，以发送码字。
还公开了解码实施例。例如，解码方法可以包括：基于如以上所描述生成的码字，基于分段变换和包括外卷积码和极化码的PAC码，以及基于根据极化码对卷积编码的输入比特的相应的不同分段进行单独编码，来接收码字，其中，相应的分段中的每个分段包括多个卷积编码的输入比特，对于卷积编码的输入比特，分段的单独编码独立于其它分段的单独编码。这种方法还可以包括：对所接收的码字的分段进行单独解码，以恢复与卷积编码的输入比特的单独编码的分段相对应的卷积编码的输入比特的分段；对从所接收的码字恢复的卷积编码的输入比特进行解码。
非瞬时性处理器可读介质可以存储指令，这些指令在由一个或多个处理器执行时，使一个或多个处理器执行这种解码方法。
本发明的另一方面涉及一种装置，该装置包括处理器和耦合到处理器的存储器。存储器存储指令，这些指令在由处理器执行时，使处理器执行这种解码方法。
根据本发明的又一方面，一种装置包括接收器和解码器。接收器用于：基于分段变换和包括外卷积码和极化码的PAC码生成的码字，以及基于根据极化码对卷积编码的输入比特的相应的不同分段进行单独编码，来接收码字。相应的分段中的每个分段包括卷积编码的输入比特中的多个比特，对于卷积编码的输入比特，分段的单独编码独立于其它分段的单独编码。解码器耦合到接收器，以对所接收的码字的分段进行单独解码，以恢复与卷积编码的输入比特的单独编码的分段相对应的卷积编码的输入比特的分段，并对从所接收的码字恢复的卷积编码的输入比特进行解码。
结合以下描述，本发明实施例的其它方面和特征对于本领域的普通技术人员来说将会变得显而易见。
附图说明
现将参考附图详细描述实施例的示例。
图1是可以从核生成极化编码生成矩阵的一个示例的图。
图2示出了用于生成码字的极化编码生成矩阵的示例性用法。
图3示出了示例性极化编码器的示意图。
图4是示例性决策表树的一部分的图，该决策表树的宽度受最大给定列表大小的限制，并用于连续消除列表(successive cancellation list，SCL)极化解码器。
图5是基于2乘2核的极化编码器的示例的框图。
图6是PAC编码的框图。
图7是示出PAC编码系统的框图。
图8是具有基于外码分段交织的码分段的示例性PAC编码系统的框图。
图9是模拟的性能结果的曲线图。
图10是具有基于外码比特交织的码分段的示例性PAC编码系统的框图。
图11是模拟的其它性能结果的曲线图。
图12是具有基于反极化变换的码分段的示例性PAC编码系统的框图。
图13是Arikan PAC编码中的卷积结构的框图。
图14是根据实施例的卷积结构1400的框图。
图15是模拟的其它性能结果的曲线图。
图16是支持不同类型码检查的PAC编码的示例的框图。
图17是用于编码和发送码字的示例性装置的框图。
图18是用于接收和解码码字的示例性装置的框图。
图19示出了本发明的实施例可以在其中实现的一种示例性通信系统。
图20A和图20B示出了可以实现根据本发明的方法和指导的示例性设备。
图21是根据实施例的示例性编码方法的流程图。
具体实施方式
图1是通过说明性示例示出可以从核G2 100生成极化编码生成矩阵的图。需要说明的是，图1是一个示例。其它形式的核也是可以的。
极化码可以由基于种子矩阵F＝G2 100的克罗内克乘积矩阵形成。对于长度为N＝2m的码字的极化码，生成矩阵为图1中的2倍克罗内克乘积矩阵/>102和3倍克罗内克乘积矩阵/>104是极化编码生成矩阵的示例。图1所示的生成矩阵方法可以扩展以生成m倍克罗内克乘积矩阵/>
图2示出了用于生成码字的极化编码生成矩阵的示例性用法，图3示出了示例性极化编码器的示意图。在图2中，生成矩阵104用于生成长度为23＝8的码字。码字x由输入向量u＝[0 0 0 u3 0 u5 u6 u7]和生成矩阵/>104的乘积形成，如200处所示。输入向量u由信息比特和固定或冻结比特组成。在图2和图3所示的具体示例中，N＝8，因此，输入向量u是8比特向量，码字x是8比特向量。输入向量在位置0、1、2和4具有冻结比特，在位置3、5、6和7具有信息比特。生成码字的编码器的示例性实现方式在图3的212处示出，其中，冻结比特都被设置为0，并且圆圈的“+”符号表示模2加法。对于图2和3的示例，N＝8比特输入向量由K＝4个信息比特和N-K＝4个冻结比特形成。这种形式的码被称为极化码，编码器被称为极化编码器。用于对极化码进行解码的解码器称为极化解码器。在图2和图3所示的示例中，冻结比特设置为零。但是，冻结比特可以设置为编码器和解码器都已知的其它比特值。为了便于描述，本文考虑全零冻结比特，并且通常可以是优选的。
如已知的，极化编码可以在有比特反转或无比特反转的情况下执行。图3中的示例极化编码器没有比特反转。
通常，极化编码器的输出可以表示为：
其中，没有比特反转，/>是N乘N生成矩阵，
N＝2n，n≥1(例如，对于n＝1，G2＝F(图1中表示为100))。对于比特反转，其中，BN是N乘N比特反转排列矩阵。
本文所公开的实施例可以在没有或有比特反转的情况下实现。
在极化码构造中，理想情况下，输入向量的更“可靠的”位置用于携带信息比特，输入向量的更“不可靠”位置用于携带冻结比特(即，编码器和解码器都已知的比特)。但是，当信息通过物理信道发送时，给定比特位置的可靠性也是物理信道特性(例如物理信道的擦除率或信噪比(signal-to-noise ratio，SNR))的函数。例如，在信息通过信道发送之前，可靠性序列(可靠和不可靠位置)可以基于物理信道的假设或测量特性计算。理论上，只要编码器和解码器都知道每个冻结比特的位置，冻结比特就可以设置为任何值。在传统应用中，冻结比特都设置为零。
在足够长的码长下，如果使用连续抵消(successive cancellation，SC)解码算法，则根据极化理论设计的码可以达到二进制对称无记忆信道中的信道容量。用Arikan对一种非常简单的SC解码算法进行了分析和模拟。
在实践中，码长不能是无限的，信道不能是二进制无记忆信道，因此这种简单的SC解码器无法达到信道容量。根据Arikan的说法，如果AWGN信道中的码长超过220比特，则在使用SC解码时，可以接近信道容量。例如，如此长的码长在无线通信中是不切实际的。
在编码过程中，N比特输入向量可以由K个信息比特(包括可选的循环冗余校验(cyclic redundancy check，CRC)比特和(N-K)个冻结比特)形成。在本示例中，从多个输入比特开始，计算CRC并将其附加到输入比特，以产生包括输入比特和CRC比特的K个信息比特的集合。插入其余(N-K)个冻结比特，以生成N比特输入向量，在Arikan极化码中，N是2的幂。然后，输入向量与极化码的生成矩阵相乘，以生成N比特码字。
码字通过信道发送，接收器则接收字。由于噪声等信道影响，所接收的字可能与所发送的码字不相同。解码器尝试对所接收的字进行解码，以确定原始输入向量中的信息比特。
在对从输入向量编码的码字进行解码期间，输入向量中冻结比特的位置和值被视为已知。为了描述简单起见，解码器事先不知道的输入向量的比特将被称为“未知”比特。例如，包括任何CRC比特的信息比特是未知比特。一些极化解码器使用如上所述的SC解码，其中，未知比特按顺序解码，并应用连续抵消。一旦就如何对未知比特进行解码做出了特定的决定，SC极化解码器不支持更改或校正该比特，并且解码器继续解码下一个未知比特。
SC极化解码算法的扩展称为列表解码或SCL解码。在列表解码器中，生成二叉决策树的连续级别，每个级别对应于对相应的未知比特的决策。决策树中从根节点到叶节点的每个(解码)路径代表未知比特的可能部分解码序列，并具有对应的似然性。通常，在决策树的生成期间，在路径数量增长超过设定阈值L的决策树的每个级别，识别具有最高似然性的L条路径，并丢弃其余路径。一些列表解码器还可以利用码字中包括的CRC比特来帮助解码。例如，如果码字包括先前信息比特的编码CRC比特，则一旦生成决策树，对应于解码信息比特的幸存路径中的每个幸存路径就会根据这些幸存路径中的每个幸存路径所代表的CRC比特检查。然后，解码器将通过CRC校验的幸存路径中的信息比特作为解码向量输出。
图4是在SCL极化解码器中使用的示例性决策表树300的一部分的图，该决策表树300的宽度受最大给定列表大小L的限制。在图4中，列表大小L是4。示出了决策树的五个级别302、304、306、308、310。尽管示出了五个级别，但应理解，解码K个信息比特(包括CRC比特)的决策树将具有K+1个级别。在根级别302之后的每个级别，最多4个幸存解码路径中的每个幸存解码路径都扩展一个比特。根节点320的叶节点或子节点表示第一比特的可能选择，后续叶节点表示后续比特的可能选择。例如，从根节点320到叶节点330a的解码路径表示估计的码字比特序列：0，1，0，0。在级别308，可能路径的数量大于L，因此识别具有最高似然性(例如最佳路径度量)的L条路径，并且丢弃其余路径。在级别306的路径排序之后幸存的解码路径在图4中以粗体示出。类似地，在级别310，可能路径的数量再次大于L，因此识别具有最高似然性的L条路径(最佳PM)，并且再次丢弃其余路径。在所示示例中，终止于叶节点330a、330b、330c和330d的路径代表最高似然路径。终止于叶节点340a、340b、340c、340d的路径是被丢弃的较低似然路径。
在加性白高斯噪声(additive white gaussian noise，AWGN)信道中，极化码实际上将信道划分为N个子信道，其中，N被称为母码长，并且在Arikan极化码中始终是2的幂，该码基于2乘2矩阵的极化核。极化码的码构造的关键是确定哪些比特信道(本文也称为子信道)被选择或分配给信息比特，以及哪些子信道被分配给冻结比特。在一些实施例中，一个或多个子信道也被分配给奇偶校验、CRC和/或用于帮助解码的其它类型的比特。根据极化理论，分配给冻结比特的子信道称为冻结子信道，分配给信息比特的子信道称为信息子信道，附加的辅助子信道可以分配给用于辅助解码的辅助比特。在一些实施例中，辅助比特被认为是信息比特的一种形式，针对该辅助比特，选择或分配更可靠的子信道。
上面描述了基于2乘2Arikan核G2的克罗内克积的极化编码器。图5是基于2乘2核的极化编码器400的示例的框图。子信道和编码比特在图5中标记。如上所述，信道通过极化码分为N个子信道。信息块和冻结比特被分配到N个子信道上，并且由极化编码器400将所得N大小的向量与N乘N的克罗内克矩阵相乘，以生成包括N个编码比特的码字。信息块至少包括信息比特，并且还可以包括辅助比特，例如CRC比特或奇偶校验比特。子信道选择器(未示出)可以耦合到极化编码器400，以选择信息比特和任何辅助比特的子信道，其中，任何其余子信道是冻结的子信道。子信道选择基于子信道的可靠性，通常选择可靠性最高的子信道作为用于承载信息比特的信息子信道。
对于基于2乘2核和N乘N克罗内克矩阵的极化码，N是2的幂。本文将作为说明性示例讨论这种类型的核和基于这种核的极化码。具有不同大小(或输入数量)的其它形式的极化核通常可以用码长N＝Dn来表征，其中，D是所应用核的维度(即输入的大小或数量)。此外，极化核，例如其它素数核(例如3乘3或5乘5)或用于产生高阶核的(素数或非素数)核的组合，可能会在码子信道之间产生极化。还需要说明的是，编码比特处理，例如打孔、缩短、零填充和/或重复，可以与基于2乘2核或其它类型核的极化码结合使用，例如用于速率匹配和/或其它目的。
对于小到中等大小的码字，极化码的较小最小距离与低复杂度的SC解码结合，可能会对性能产生负面影响。因此，进一步利用信道极化和提高极化码性能的新思路是值得关注的。
2019年8月，E.Arikan的“从顺序解码到信道极化再返回(From SequentialDecoding to Channel Polarization and Back Again)”中提出了一类新的码，称为极化调整卷积(polarization-adjusted convolutional，PAC)码。使用PAC码，Arikan在极化变换之前引入了外卷积码，以利用冻结比特信道的信道容量，并为小到中等大小的码字实现更好的码性能。
Arikan PAC码使用卷积外码来对K个信息比特和N-K个冻结比特进行编码，并生成N比特输出向量，然后对卷积编码的数据应用N乘N极性变换。最后，在通信信道上发送N比特消息。例如，在解码器处，Arikan PAC码可以使用Fano解码算法处理。解码器使用与SCL解码器相同的路径度量，根据Fano算法在SC树上探索多条解码路径。
Arikan得出结论，PAC码对冻结和信息子信道选择比对卷积多项式更敏感。对于Arikan PAC码，只要多项式的长度足够大，随机卷积多项式是可以接受的。
尽管PAC码仍然可以用SC解码(包括SCL、SC-Flip、SC-Fano和其它基于SC的解码算法变体)进行解码，但PAC编码为解码算法增加了新的约束。在编码器处，消息比特由卷积编码器顺序地处理，从消息比特#0开始，到比特#N-1结束。比特#x的值改变卷积编码器的状态，从而有助于比特#x+1至#N-1的编码结果。在解码器处，必须执行相同的比特序列，因为卷积解码器的状态必须包括比特#0至#x-1的估计值，然后才能估计比特#x的卷积后值。
图6是示出PAC编码方案600的框图。PAC编码包括604处的速率分析、608处的卷积编码和612处使用以下参数的极化变换：N(2的幂码长)、K(信息块长度)、A(用于选择K个子信道来承载消息的评分函数)和c(卷积多项式)。
在604处的速率分析操作包括选择N比特码字606的K个子信道或索引，并将K比特消息602插入这K个位置内。其余N-K个位置的值是冻结子信道或位置，并具有固定的已知值，例如0。如608所示，在604处的速率分析之后，执行一对一卷积操作，本文也称为卷积编码。用于执行卷积编码的卷积编码器的状态在每个码字开始时被重新初始化为0。所有消息比特从比特#0至#N-1进行卷积编码，以在610处生成N个卷积编码比特。基于本示例中的2乘2极化码核的N乘N极化变换被应用于N比特卷积码字610，以生成通过物理信道614发送的PAC编码消息。
在接收器处，在616处对所接收的字执行PAC解码，以恢复N比特消息618，在620处从该消息618中提取K个信息比特622。
图7是PAC编码系统700的框图，其包括速率分析工具702、PAC码编码器710、信道704、PAC码解码器720和数据提取器706。PAC码编码器710包括卷积编码器712和极化编码器714，PAC码解码器720包括极化解码器724和卷积解码器722。
系统700实现N＝8、K＝4且A＝{3，5，6，7}的PAC码。PAC码编码器710和PAC码解码器720各自组合了一个极化变换阶段(示为极化编码器714和极化解码器724)和一个卷积阶段(示为卷积编码器712和卷积解码器722)。每个冻结子信道的卷积后值是先验已知的，并由PAC解码器720用于测量解码路径的正确性。对于在所示示例中包括子信道0，1，2，4的冻结比特位置，假设的值＝0，预测卷积解码器722的输入值，其中，对于本示例，x＝0，1，2，4。如果/>的实际值与/>的预测值不同，则翻转/>的值，以匹配/>的预测值，并惩罚解码路径。然后，在可以估计/>的值之前，极化解码器724用/>的预测值或另一固定冻结比特值计算极化部分和。对于信息比特位置，/>的估计值(在所示示例中，y＝3，5，6，7)从极化解码器724馈送到卷积解码器722，以生成该/>值。/>的不正确的信息比特估计值将影响以下卷积前冻结比特预测值，从而影响解码路径的整体正确性。
码字解码时延、解码器硬件复杂度和码的性能是成功的信道编码方案的关键。极化码性能随着码长的增加而提高。但是，更长的码字会增加解码时延，并需要更大和更复杂的解码器。因此，通常希望具有由低复杂度解码器实现的具有短解码时延的高性能码。
根据本发明的一个方面，分段应用于PAC编码。对长码字进行分段可以降低解码时延，并提高硬件效率。例如，考虑N＝8且K＝4的非分段极化码。8×8极化变换应用于至少包括信息比特和冻结比特的输入向量，以生成码字，并且在解码侧，基于SC的解码器顺序地恢复输入向量。如本文所公开的，编码器可以将分段变换(例如交织、反极化变换或潜在的某些其它形式的排列)应用于输入向量，以生成可以根据极化码单独编码的多个分段。对分段变换的约束可以从输入向量导出，以使信息比特能够从通过单独的分段解码解码的比特中估计。
例如，在N＝8极化码和分段成两个分段的上下文中，对每个分段执行单独的N/2极化编码，以生成包括两个不同的N/2比特子码字或分段码字的8比特输出向量。这N/2个比特子码字具有各自的信道LLR输入由于分段，两个子码字可以共享相同的解码器并顺序地处理，或每个子码字可以有自己的解码器用于并行解码。在单独的长度N/2解码之后，恢复的分段被组合回一起，并且原始信息块被恢复。
与奇偶校验(parity check，PC)极化码类似，PAC码的外卷积码引入了“自检”能力，该能力可在解码器中用来测量解码路径的正确性。此外，对于分段，卷积解码器状态在连续分段之间的延续充当分段之间“交叉检查”能力的一种形式。
本文所公开的PAC码的分段与现有的基于SC的解码算法兼容，例如SC、SCL、SC-Fano、Fast-SSC和基于SC的解码算法的其它变体。
与基于N的解码相比，长度为N/2的两个子码字的解码涉及较低复杂度的解码器实现方式。根据解码算法的不同，在这个两个分段的示例中，复杂度可以降低50％。
N/2比特子码字的解码时延也可以小于具有相同或相似码率的N比特码字的解码时延。
一般来说，针对N比特码字进行尺寸调整的编码设计和码系统也适用于长度小于N的较短码字。
给定一组参数(K，N，A，c)，其中，K是信息块长度，N是二的幂母码长度，A是承载信息块的索引集合，c是卷积脉冲响应(多项式)，N比特码字的PAC码构造可以分段为两个长度为N/2的子码字。这些子码字与两个分段相关联，为了便于参考，本文将其称为分段#0和#1码字。在解码器处，N/2比特分段#0和#1码字由一个或多个解码器顺序或并行处理。
本文给出了分段码和相关装置、方法和系统的不同示例。实施例可以包括编码/解码序列期间的不同操作，但是能够在接收器处并行或以其它方式实现较低的复杂度和/或较低的时延解码。
图8是具有基于外码分段交织的码分段的示例性PAC编码系统800的框图。在图8和后面的一些附图中，使用具有子信道索引#3、#5、#6和#7处信息比特的N＝8且K＝4的码作为说明性和非限制性示例，数据流从左到右和从上到下。
示例性PAC编码系统800包括速率分析工具802、PAC码编码器810、信道804、PAC码解码器820和数据提取器806，它们耦合在一起以接收输入和提供输出，如图所示。PAC码编码器810包括卷积编码器812和耦合到卷积编码器的极化编码器814，并且PAC码解码器820包括极化解码器824和耦合到极化解码器的卷积解码器822。极化编码器814包括两个分段编码器816、818，并且极化解码器824包括两个分段解码器826、828。除了PAC码编码和解码链的这些元件之外，图8中的示例PAC编码系统800还包括交织器模块或阶段，示出为分段交织器830和分段解交织器840。
图8中所示的元件可以以各种方式中的任何一种来实现。例如，这些元件可以使用硬件或电路来实现，其示例在本文其它地方提供，包括用于执行软件的硬件或电路。在一个实施例中，速率分析工具802和数据提取器806以硬件或电路实现，以将数据映射到子信道并从子信道提取数据。分段交织器830和分段解交织器840包括或以其它方式实现输入与输出之间的交叉连接，以便产生如图所示的交织和解交织序列。卷积编码器812和卷积解码器822可以使用移位寄存器和一个或多个加法器来实现，并且示例在本文其它地方提供。极化编码器1214和极化解码器1224的示例性结构在图8中示出为模2加法器。可以通过其发送和接收码字的信道804的示例在本文其它地方提供。
这些是图8中所示元件的说明性的示例性实现方式。其它实施例也是可能的。
在PAC码编码器810的输入侧，外码分段交织器830耦合到速率分析工具802，以交织来自速率分析工具802的子信道。在所示的示例中，分段交织器830用于交织子信道，使得所有奇数索引子信道作为第一输入被重新定位、置换或重新排序到卷积编码器812，然后是所有偶数索引子信道。如图所示，到卷积编码器812的输入顺序是1，3，5，7，0，2，4，6。然后，极化编码器814在两个步骤或阶段中应用极化变换，以支持分段编码器816、818对分段#0(偶数子信道)和分段#1(奇数子信道)进行单独编码。
在解码器处，首先处理分段#1，并估计(其中，x＝1，3，5，7)的值。然后，考虑在卷积解码器822实现的卷积解码阶段之前生成/>(其中，y＝0，2，4，6)的值的/>值，对分段#0进行解码。一旦向量/>的所有比特都准备就绪，在数据提取器806提取数据之前，外码分段解交织器840对子信道进行重新排序。
如图8中通过示例的方式所示的基于分段交织的PAC码分段方法可能是有利的，因为它能够在解码器侧使用单个解码模块，并针对长度为N/2而不是长度为N的码字进行尺寸调整，以顺序地处理分段。因此，尽管分段解码器826、828在图8中单独示出，但分段可以共享单个分段解码器。一种替代的实现方式可以在每个分段具有专用解码器或解码器实例，用于并行解码。但是，由于卷积外码卷积，解码后的分段#1用于处理分段#0。为了在每个分段具有解码器或解码器实例的实施例中最大化或至少增加硬件利用率，一个分段解码器(例如图8中的分段#1解码器826)可以激活，并处理下一个码字中的分段，而另一个(些)解码器(例如图8中的分段#0解码器828)完成当前码字的解码。
此外，根据所实现的特定解码类型，较小的码字长度可以使解码时延较短。例如，与128比特码字相比，在找到64比特码字的解码路径时，跟踪解码路径度量的SC-Fano解码器可以使其搜索空间大大减小。
图9是模拟的性能结果的曲线图，并且对于N＝128且K＝64的PAC码和基于Fano的解码，包括非分段PAC编码的参考轨迹和使用外码分段交织进行分段的PAC编码的轨迹。在不同的模拟条件下，和/或在相似或不同的操作条件下，可以观察到相似或不同的结果。
模拟结果表明，PAC码分段不会降低码性能。这两个轨迹在图9所示的大部分范围内几乎完全重叠，分段PAC编码相对于非分段PAC编码(4.9E-7相对于7.7E-7)的误帧率(frame error rate，FER)增益为4dB。在本示例中，因为在母码长为2的幂的PAC编码中应用于极化编码阶段的极化变换基于2乘2核的扩展，所以预期分段和非分段PAC编码的误差性能基本相同。例如，图8中的极化编码器814应用的极化变换严格遵循极化2×2核的8×8扩展，因此，预期图8以及本文中的至少一些其它实施例中的极化码的误差性能将保持与非分段极化码基本相同。
图10是具有基于外码比特交织的码分段的示例性PAC编码系统1000的框图。在图10中，与图8一样，使用具有子信道索引#3、#5、#6和#7处信息比特的N＝8且K＝4的码作为说明性和非限制性示例，数据流从左到右和从上到下。
示例性PAC编码系统1000包括速率分析工具1002、PAC码编码器1010、信道1004、PAC码解码器1020和数据提取器1006，它们耦合在一起以接收输入和提供输出，如图所示。PAC码编码器1010包括卷积编码器1012和耦合到卷积编码器的极化编码器1014，并且PAC码解码器1020包括极化解码器1024和耦合到极化解码器的卷积解码器1022。极化编码器1014包括两个分段编码器1016、1018，并且极化解码器1024包括两个分段解码器1026、1028。
图10中的分段并不像图8中那样分组在一起，因此分段编码器1016、1018和分段解码器1026、1028各自用多个框示出。参考分段编码器1016，为了避免图形过于拥挤，仅标记了一个框。极化编码器1014中的虚线框是分段#1编码器1016的一部分。类似地，在极化编码器1014中以“-··-”图案示出的框是分段#0编码器1018的一部分。在极化解码器1024中，虚线框是分段#1解码器1026的一部分，而以“-··-”图案示出的框是分段#0解码器1028的一部分。
图10中的这些元件实现了PAC码编码和解码链。图10还包括交织器模块或阶段，示出为比特交织器1030和比特解交织器1040。
上面为图8的元件提供的示例性实现方式也适用于图10，并且如上面针对图8所述，图10的其它实施例也是可能的。
代替图8所示的分段交织，图10中的示例性编码系统1000中的PAC码分段基于外码比特交织。外码比特交织器1030耦合到速率分析工具1002，以对子信道进行比特交织。在所示示例中，分段交织器1030用于对子信道进行比特交织，使得奇偶索引序列在成对的基础上被反转。在卷积编码器1012的输入侧，比特序列为1，0，3，2，5，4，7，6。由极化编码器1014应用的极化变换，仍然符合2×2极化核以保持或至少基本上保持码误差性能，被重组以支持分段。分段极化变换用如上所述的分离的框示出，以示出用于编码的比特序列，极化解码器1024处的解码类似。这些框，即使在图10的框图中分离，也支持分别对偶数和奇数子信道进行单独的分段#0和#1编码和解码。
在极化解码器1024处，仍然可以执行单独的顺序或并行解码，对于每个解码比特，具有从分段#1到分段#0的依赖关系。尽管图10与图8之间分段的实现方式不同，但图10中的分段解码可以类似于图8中的分段解码，其中，在分段#0解码之前执行分段#1解码，当向量的比特准备好时，子信道由外码比特解交织器1040重新排序，然后数据由数据提取器1006提取。
如图10中通过示例的方式所示的基于比特的分段可以提供与本文在解码器时延、解码器复杂度或两者方面所描述的外码分段交织类似的好处。
图11是模拟的另一性能结果的曲线图，并且对于N＝128且K＝64的PAC码和基于Fano的解码，包括非分段PAC编码的参考轨迹和使用外码比特交织进行分段的PAC编码的轨迹。在不同的模拟条件下，和/或在相似或不同的操作条件下，可以观察到相似或不同的结果。
这些模拟结果表明，基于比特的PAC码分段不会降低码性能。这两个轨迹在图11所示的大部分范围内几乎完全重叠，对于分段PAC编码，相对于非分段PAC编码，观察到的FER增益高于约3dB。
在一些实施例中，交织可以作为分段变换应用，但对于PAC码分段，交织不是必须的。例如，图12是具有基于反极化变换的码分段的示例性PAC编码系统的框图。
类似于图8和图10中的实施例，图12中的示例性PAC编码系统1200基于具有子信道索引#3、#5、#6和#7处信息比特的N＝8且K＝4的码作为说明性和非限制性示例，并且包括速率分析工具1202、PAC码编码器1210，信道1204、PAC码解码器1220和数据提取器1206，它们耦合在一起以接收输入和提供输出，如图所示。PAC码编码器1210包括卷积编码器1212和耦合到卷积编码器的极化编码器1214，并且PAC码解码器1220包括极化解码器1224和耦合到极化解码器的卷积解码器1222。极化编码器1214包括两个分段编码器1216、1218，并且极化解码器1224包括两个分段解码器1226、1228。如在图10中，图12中的分段没有分组在一起，因此分段编码器1216、1218和分段解码器1226、1228用多个框和不同的线图案示出。在极化编码器1214处，1216表示分段#1编码器，1218表示分段#0编码器，在极化解码器1224处，1226表示分段#1解码器，1228表示分段#0解码器。
图12中的这些元件实现了PAC码编码和解码链，并且上面参考图8为这种PAC码编码和解码链元件提供的示例性实现方式也适用于图12。除了这些元件之外，图12中的示例性PAC编码系统1200还包括反极化变换元件1215、1225。反极化变换元件1215、1225实现模2加法，并且例如可以使用模2加法器或XOR门实现。用于实现模2加法的其它选项也可以或替代地应用于反极化变换元件1215、1225。
在示例性PAC编码系统1200的编码侧，子信道序列保持为0，1，2，3，4，5，6，7，以用于输入到卷积编码器1212。应用于反极化变换元件1215的反极化变换实际上翻转或反转分段编码器1216、1218之前的模2加法，使得ux值有助于ux+1值(x＝0，2，4，6)，而不是严格遵循ux+1添加到ux中的2×2极化核。在极化解码器1224处，的值(x＝0，2，4，6)不取决于/>值，而是/>值取决于ux值，并且与其它实施例中一样，分段#1解码可以在分段#0解码之前执行。当向量/>的比特在卷积解码器1222进行卷积解码之后准备好时，数据提取器1206可以提取数据。
图8、图10和图12表示PAC码分段的三个实施例。如图8中通过示例的方式示出的分段交织可以优选用于其分段的分离和分段的分组在一起，这可以通过分别如图10和图12中通过示例的方式所示的比特交织或反极化变换提高相对于基于比特的分段的设计的效率。但是，在使分段解码器1026、1028或1226、1228能够逐比特同步而不是仅在解码整个分段之后同步方面，基于比特的分段可能比分段交织有利。对于误差性能，分段交织或比特交织可以优于反极化变换，因为在交织实施例中应用的极化变换可以基于2乘2核的扩展，因此可以在不实质性影响整体码性能的情况下实现分段。但是，如图12中通过示例的方式所示，在极化编码和解码期间反转阶段会修改子信道的可靠性，并且分段PAC码性能可以根据A的选择方法而变化。
图8、图10和图12中的实施例示出了分段变换的示例。一些实施例可以包括PAC编码系统的其它特征。以卷积编码为例。
图13是Arikan PAC编码中的卷积结构1300的框图。卷积结构1300包括移位寄存器1302、1304、1306、1308、1310、1312和模2加法器1320，它们用于将速率分析工具输出v转换为极化编码器输入u。图13中的卷积深度为7，多项式为1338，在Arikan PAC编码中，移位寄存器1302、1304、1306、1308、1310、1312在编码或解码之前初始化为0。图13中的加法器1320的卷积输出仅取决于当前比特和前6个输入比特。
图14是根据实施例的卷积结构1400的框图。卷积结构1400与卷积结构1300一样，包括移位寄存器1402、1404、1406、1408、1410、1412和模2加法器1420，但也包括反馈路径1432、1434和输入加法器1440。卷积结构1400用于将速率分析工具输出v转换为极化编码器输入u，但是通过应用如图14中通过示例的方式所示的反馈，来自加法器1420的每个输出比特部分地由卷积的附加先前输入比特确定。在所示示例中，反馈通过反馈路径1432、1434和加法器1440应用到移位寄存器1402、1408的输入v，因此加法器1420的输出基于所有先前输入比特来确定。应用于卷积输入的反馈可以通过反馈多项式来描述，例如图14所示示例中的448。这种反馈还可以被描述为移位寄存器的反馈输出(从移位寄存器的输出还没有被用作加法器1420的输入)，以确定卷积输出。反馈已经用作加法器1420输入的移位寄存器输出实际上将消除这种移位寄存器输出对加法器1420的卷积输出的影响。因此，反馈多项式或用于反馈的移位寄存器或位置的选择可能与卷积多项式或卷积中使用的移位寄存器或位置密切相关。
如上所述，在Arikan PAC编码中编码或解码之前，卷积状态初始化为0。v的前比特几乎总是冻结比特，因此初始化为0的这些比特的卷积输出几乎总是0。通过将移位寄存器1402、1404、1406、1408、1410、1412中的一个或多个初始化为0以外的值，可以实现这些比特的非零卷积输出。当非零初始化与图14中通过示例的方式所示的反馈策略组合时，给定相同的输入流，卷积的输出流对于特定的初始条件是唯一的。
最好结合卷积反馈实现非零卷积状态初始化，以避免初始状态更快地从移位寄存器中清除。卷积反馈可以在非零卷积状态初始化或不在非零卷积状态初始化的情况下实现。
如图14中通过示例的方式所示的卷积反馈和非零卷积状态初始化策略可能有助于增强PAC编码的FER性能。图15是模拟的附加性能结果的曲线图，并包括具有图13所示类型卷积的Arikan PAC编码的参考轨迹和具有图14所示类型卷积的PAC编码的轨迹，用于具有使用Reed-Muller结构的地极化码的N＝128且K＝64的PAC码。对于模拟，Arikan PAC卷积的深度为7，多项式为1338，具有反馈和非零卷积状态初始化的卷积使用相同的卷积深度和反馈多项式为448且初始值为s0-5＝778的卷积多项式。在不同的模拟条件下，和/或在相似或不同的操作条件下，可以观察到相似或不同的结果。
图15示出了与模拟参考Arikan PAC编码相比，具有卷积反馈和非零卷积状态初始化的模拟PAC编码具有优越的FER性能。
PAC编码中的外卷积码可以通过使用固定值为0或1的冻结子信道来提高码性能。在解码器中，估计冻结比特，并与预期的固定值匹配。冻结比特估计值与预期固定值之间的匹配验证当前解码路径，而不匹配指示前一比特或当前比特可能的错误估计。在不匹配的情况下，解码路径会受到惩罚，并且解码器可能会被迫探索替代路径。
由于极化码中子信道的极化，最后一个码字比特比第一个码字比特更可靠。但是，在如图7中通过示例的方式所示的Arikan PAC编码中，码字可以以长序列的信息比特结束，没有冻结比特，并且PAC码解码器不能利用冻结比特估计来验证最后信息比特的解码。
潜在提高码性能的一种可能的方法是在码字的末尾或接近末尾处插入一个或多个冻结比特。然后，解码器可以通过所插入的冻结比特检查其解码路径的正确性。
但是，可以理解，冻结比特估计与外卷积码期望值之间的匹配并不能保证解码成功。在编码阶段添加校验码将使解码器能够确认解码路径的正确性。例如，可以使用CRC、奇偶校验、汉明码或任何其它机制来计算校验码，这些机制可以生成要插入码字的冗余数据比特，以使解码器能够在相同的信息比特上再现相同的计算。
带有嵌入式校验码的PAC码可以提高码性能，因为解码器可以确认解码路径的正确性。例如，解码器可以确定从解码比特的估计值计算的校验和是否与也从所接收的码字估计的校验和匹配。在不匹配的情况下，解码器可以探索替代解码路径，直到观察到成功的检查。
如上所述，极化码字的前面的比特与最后的比特相比可靠性较差。因此，解码器可以在解码过程的早期维护或探索多个路径，直到估计更可靠的比特。如果在不同的码字索引处插入一个或多个中间校验和，则PAC码构造使解码器能够在解码过程的早期检查解码路径。在校验和失败的情况下，解码器可以立即确定当前解码路径无效。例如，在SCL解码器的情况下，检测到校验和失败的路径将从列表中删除。然后，解码器的列表大小可以在不牺牲解码性能的情况下减小。对于SC-Fano解码器的示例，将不会探索具有中间校验和不匹配的路径，从而支持解码器更快地收敛到更好的解码路径。
图16是支持不同类型码检查的PAC编码的示例的框图。示例示出了1600、1620、1640处的三种形式的嵌入式校验码。每个示例涉及一次使用K个信息比特1604、1624、1644对消息1602、1622、1642进行编码，并包括在1606、1626、1646处进行速率分析，在1612、1622、1642处对子信道1608、1628、1648进行卷积编码，以及在1616、1626、1646处使用极化变换对卷积编码比特1614、1624、1644进行极化编码，以在1618、1628、1648处生成N比特PAC码字。
在示例1600中，冻结子信道1610被插入到子信道1608的末端，以提供自检能力，否则仅是长信息比特序列。码字结束校验码示例在1620处示出，并包括在1623处生成校验码，以生成CRC 1625，该CRC 1625插入到所示示例中的1630处的子信道1628的末端。示例1640类似地包括在1643、1645处的校验码生成和插入，但是中间校验码1647在不同的码字索引1650处附加地生成和插入。
在接收器处，嵌入式校验码用于从所接收到的码字中一次恢复消息1602、1622、1642、K个信息比特。
图16示出了基于原始消息1622、1642的示例1620、1640中具有校验码生成的不同PAC码构造方法。在其它实施例中，可以在不同的编码阶段生成或添加一个或多个校验码。例如，校验码可以在1626处的速率分析之后计算，或在1622处的卷积编码之后计算。这些变化也适用于中间校验码的生成和插入。
还应理解，嵌入式校验码方法不一定是相互排斥的。例如，冻结比特插入可以与校验码生成结合使用。
在所有这些示例中，以及与本文所提出的嵌入式校验码一致的其它示例中，解码器可以使用校验码来潜在地提高解码性能、减少解码时延和/或最小化硬件复杂度。
图17是用于编码和发送码字的示例性装置的框图。装置1700包括耦合到发送模块1706的编码模块1704。装置1700还包括耦合到编码模块1704的码处理模块1710和后编码处理模块1714。后编码处理模块1714还耦合到编码模块1704和发送模块1706。存储器1712也在图17中示出，存储器1712耦合到编码模块1704、码处理模块1710、后编码处理模块1714和发送模块1706。尽管未示出，但发送模块1706可以包括调制器、放大器、天线和/或发送链的其它模块或组件，或可以用于与单独的(射频(radio-frequency，RF))发送模块连接。例如，装置1700的模块1704、1706、1710、1712、1714中的一些或全部可以以硬件或电路(例如以一个或多个芯片组、微处理器、专用集成电路(application-specific integrated，ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)、专用逻辑电路，或其组合)实现，以便产生如本文所描述的码字，从而通过单独的(RF)单元发送。
在一些实施例中，存储器1712是非瞬时性计算机可读介质，其包括用于由处理器执行的指令，以实现和/或控制图17中的码处理模块1710、编码模块1704、后编码处理模块1714和发送模块1706的操作，和/或以其它方式控制本文所描述的功能和/或实施例的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其它实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，指令可以作为固件提供。一些实施例可以仅使用硬件来实现。在一些实施例中，用于由处理器执行的指令可以以软件产品的形式体现。在1712处，软件产品可以存储在非易失性或非瞬时性存储介质中，该存储介质可以是光盘只读存储器(compact disc read-only memory，CD-ROM)、通用串行总线(universal serial bus，USB)闪存盘或可移动硬盘等。
在一些实施例中，编码模块1704以电路(例如处理器)实现，该电路用于对本文所公开的输入比特进行编码。图17是编码模块的一个示例。在编码模块1704的基于处理器的实现方式中，用于配置处理器以执行编码操作的处理器可执行指令存储在非瞬时性处理器可读介质中。例如，在存储器1712中，非瞬时性介质可以包括一个或多个固态存储设备和/或具有可移动和可能可移除的存储介质的存储设备。
码处理模块1710可以以电路实现，该电路用于确定编码参数(例如母码块长度)，并确定如本文公开的、在本文中也被称为速率分析的有序子信道序列。在一些实施例中，码处理模块1710使用处理器实现。相同的处理器或其它电路，或单独的处理器或电路，可以用于实现编码模块1704和码处理模块1710两者。如上面针对编码模块1704所述，在码处理模块1710的基于处理器的实现方式中，用于配置处理器以执行代码处理操作的处理器可执行指令存储在非瞬时性处理器可读介质中，例如存储在存储器1712中。
与编码模块1704和码处理模块1710一样，后编码处理模块1714以用于执行各种后编码操作的电路(例如处理器)实现。这些后编码操作可以包括速率匹配操作，例如，打孔、缩短和/或交织。在后编码处理模块1714的基于处理器的实现方式中，用于配置处理器以执行后编码操作的处理器可执行指令存储在非瞬时性处理器可读介质中，其示例在本文其它地方描述。在一个实施例中，后编码处理模块1714从在发送之前将应用于码字的打孔或缩短方案导出打孔或缩短方案。指示受后编码操作影响的比特位置和/或子信道的信息，或可以从其中确定这种比特位置或子信道的信息，可以反馈到码处理模块1710，存储到存储器1712，或由后编码处理模块1714以其它方式提供给码处理模块1710。
在码处理模块1710的一些实施例中，编码参数和/或有序子信道序列可以基于来自后编码处理模块1714的信息确定。例如，有序子信道序列可以基于后编码处理模块1714确定的速率匹配方案确定。相反，在其它一些实施例中，后编码处理模块1714可以基于编码处理模块1710确定的编码参数和/或有序子信道序列确定速率匹配方案。在又一些其它实施例中，在码处理模块1710和后编码处理模块1714内作出的确定被联合执行和优化。
在一个实施例中，编码模块1704用于在1702处接收输入比特，并将这些输入比特编码为码字。发送模块1706通过所示示例中的后编码处理模块1714耦合到编码模块1704，以发送码字。
编码模块1704是编码器的示例，用于基于分段变换和包括外卷积码和极化码的PAC码，以及基于根据极化码对卷积编码的输入比特的相应的不同分段进行的单独编码，来生成码字。例如，这种编码器可以包括图8所示的分段交织器830和PAC码编码器810，图10所示的比特交织器1030和PAC码编码器1010，或图12所示的具有极化编码器1214(具有反极化变换阶段1215)的PAC码编码器1210。分段交织、比特交织和反极化变换都是可以应用于PAC码的分段变换的示例。
分段变换支持编码器基于卷积编码的输入比特的相应的不同分段的单独编码、根据极化码生成码字。每个分段包括多个卷积编码的输入比特，对于这些比特，分段的单独编码独立于其它分段的单独编码。在编码过程的其它部分中，不同分段中的比特之间可能存在相互依存关系，但是如图8、10和12中通过示例的方式所示的每个分段的单独的分段编码独立于其它分段的单独的分段编码。例如，尽管到极编码器814的输入比特在由分段#0编码器818编码之前被组合，但分段#1编码器816的单独编码独立于分段#0编码器818的单独编码，并且类似地，分段#0编码器818的单独编码独立于分段#1编码器816的单独编码。每个分段编码器816、818的编码不依赖于由另一个分段编码器执行的编码。
编码模块1704、示例性装置1700的其它组件和/或基于处理器的实施例中的处理器可以实现本文所公开的各种其它特征中的任何一个。例如，在基于处理器的实施例中，耦合到处理器的存储器可以存储指令，这些指令在由处理器执行时，使处理器执行包括以下步骤的方法：基于分段变换和PAC码，并基于本文所公开的卷积编码的输入比特的相应的不同分段的单独编码生成码字。
还可以提供其它特征。例如，在实施例中，可以单独或以各种组合中的任何一种提供以下中的任何一种或多种：
分段变换包括在根据外卷积码进行卷积编码之前由图8和图10中通过示例的方式所示的交织器830、1030等交织输入比特，因此，与本发明一致的编码器可以包括交织器(例如830、1030)和PAC编码器810、1010；
交织可以包括与分段相关联的输入比特的块的交织，并且在一个实施例中，编码器可以包括分段交织器830等；
交织可以包括比特交织，因此在一个实施例中，编码器可以包括比特交织器1030等；
分段变换还可以包括组合卷积编码的输入比特，以用于分段的单独编码，如在图8中的分段#0编码器818的输入侧和在图10中的分段#0编码器的输入侧通过示例的方式所示；
在所有实施例中，分段变换不需要包括交织，而是可以包括组合卷积编码的输入比特，以用于分段的单独编码，这种没有交织的组合在图12中通过示例的方式示出，如根据1215处反极化变换的组合；
在一个实施例中，外卷积码包括非零初始状态和状态反馈，它们可以使用卷积结构(例如图14中的结构1400)植入；
编码器还可以用于，或基于处理器的实施例中的指令可以使处理器，生成校验码，以支持检查码字的解码、检查卷积编码的输入比特的解码，或检查码字的解码和检查卷积编码的输入比特的解码，参见图16检查码生成的说明性示例。
装置1700可以实现本文所公开的各种其它特征中的任何一个。例如，在基于处理器的实施例中，编码模块1704、发送模块1706、码处理模块1710、后编码处理模块1714和/或处理器可以用于实现本文中列出或以其它方式描述的特征中的任何一个或多个。
在一些替代实施例中，本文所描述的编码模块1704、发送模块1706、码处理模块1710和/或后编码处理模块1714的功能可以完全或部分地以硬件或替代地以软件实现，例如以存储在1712等存储器中并由装置1700的一个或多个处理器执行的模块实现。
因此，装置可以包括处理器和耦合到处理器的1712等存储器，该存储器存储指令，这些指令在由处理器执行时，使处理器执行关于本文所描述的编码模块1704、发送模块1706、码处理模块1710和/或后编码模块1714描述的功能和/或实施例。
图18是用于接收和解码码字的示例性装置的框图。装置1800包括接收模块1804，接收模块1804用于接收无线发送的信号，并耦合到解码模块1806。装置1800还包括耦合到解码模块1806的码处理模块1810和预解码处理模块1814。预解码处理模块1814还耦合到解码模块1806和接收模块1804。存储器1812也在图18中示出，存储器1812耦合到解码模块1806、码处理模块1810、接收模块1804和预解码处理模块1814。
尽管未示出，但接收模块1804可以包括天线、解调器、放大器和/或接收链的其它模块或组件，或可以用于与单独的(RF)接收模块连接。例如，装置1800的模块1804、1806、1810、1812、1814中的一些或全部可以以硬件或电路(例如以一个或多个芯片组、微处理器、ASIC、FPGA、专用逻辑电路或其组合)实现，以便基于码字接收字。解码比特在1820处输出，以用于进一步的接收处理。
在一些实施例中，存储器1812是非瞬时性计算机可读介质，其包括用于由处理器执行的指令，以实现和/或控制图18中的接收模块1804、解码模块1806、码处理模块1810和预解码处理模块1814的操作，和/或以其它方式控制本文所描述的功能和/或实施例的执行。在一些实施例中，处理器可以是通用计算机硬件平台的组件。在其它实施例中，处理器可以是专用硬件平台的组件。例如，处理器可以是嵌入式处理器，指令可以作为固件提供。一些实施例可以仅使用硬件来实现。在一些实施例中，用于由处理器执行的指令可以以软件产品的形式体现。在1812处，软件产品可以存储在非易失性或非瞬时性存储介质中，该存储介质可以是CD-ROM、USB闪存盘或可移动硬盘。
解码模块1806以电路(例如处理器)实现，该电路用于对本文所公开的接收码字进行解码。在解码模块1806的基于处理器的实现方式中，用于配置处理器以执行解码操作的处理器可执行指令存储在非瞬时性处理器可读介质中。例如，在存储器1812中，非瞬时性介质可以包括一个或多个固态存储设备和/或具有可移动和可能可移除的存储介质的存储设备。
码处理模块1810可以以电路实现，该电路用于确定有序子信道序列(并将其存储到存储器1812)。在码处理模块1810的基于处理器的实现方式中，用于配置处理器以执行码处理操作的处理器可执行指令存储在非瞬时性处理器可读介质中，其示例在本文中描述。表示有序子信道序列和/或所选择的子信道的信息可以由码处理模块1810提供给解码模块1806，以用于对所接收的字进行解码，和/或由码处理模块1810存储在存储器1812中，以供解码模块1806随后使用。
与解码模块1806和码处理模块1810一样，预解码处理模块1814以电路(例如处理器)实现，该电路用于执行预解码操作。这些操作可以包括接收器/解码器侧速率匹配操作，也称为去速率匹配操作，例如，在编码器/发送器侧应用的去打孔和/或去缩短到反向打孔/缩短。在预编码处理模块1814的基于处理器的实现方式中，用于配置处理器以执行预编码处理操作的处理器可执行指令存储在非瞬时性处理器可读介质中，其示例在上文中描述。在一个实施例中，预解码处理模块1814从将应用于所接收的码字的打孔或缩短方案导出打孔或缩短方案。指示受预编码操作影响的比特位置和/或子信道的信息，或可以从其中确定这种比特位置或子信道的信息，可以反馈到码处理模块1810，存储到存储器1812，或由预编码处理模块1814以其它方式提供给码处理模块1810。
在码处理模块1810的一些实施例中，有序子信道序列可以基于来自预解码处理模块1814的信息确定。例如，有序子信道序列可以基于预编码处理模块1814确定的速率匹配方案确定。相反，在其它一些实施例中，预编码处理模块1814可以基于编码处理模块1810确定的编码参数和/或有序子信道序列确定速率匹配方案。在又一些其它实施例中，在码处理模块1810和预编码处理模块1814内作出的确定被联合执行和优化。
在一些替代实施例中，本文所描述的接收模块1804、解码模块1806、码处理模块1810和/或预解码处理模块1814的功能可以完全或部分地以软件或模块实现，例如以存储在存储器1812中并由装置1800的一个或多个处理器执行的接收和解码模块实现。
因此，装置可以包括处理器和耦合到1812等处理器的存储器，该存储器存储指令，这些指令在由处理器执行时，使处理器执行本文所公开的功能和/或实施例，或对应于本文所公开的发送/编码操作的接收/解码操作。
装置1800可以实现本文所公开的各种其它特征中的任何一个。例如，解码模块1806、接收模块1804、码处理模块1810和/或预解码处理模块1814可用于实现对应于本文所公开的编码/发送特征的接收/解码特征中的任何一个或多个。
作为示例，装置可以包括接收器，该接收器用于基于根据分段变换和PAC码生成的码字接收码字。PAC码基于外卷积码和极化码，并且码字是通过根据极化码分别对卷积编码的输入比特的相应的不同分段进行编码而生成的，如本文所描述。每个分段包括多个比特，对于这些比特，分段的单独编码独立于其它分段的单独编码。解码器耦合到接收器，以对所接收的码字的分段进行单独解码，以恢复与卷积编码的输入比特的单独编码的分段相对应的卷积编码的输入比特的分段，并对从所接收的码字恢复的卷积编码的输入比特进行解码。
解码器可以实现或提供其它特征，例如对应于本文所公开的编码特征的解码特征。
通信设备可以包括装置1700、装置1800、发送器和接收器两者以及编码器和解码器两者，以及图17和图18中所示的其它组件。这种通信设备可以是用户设备或通信网络设备。
图19示出了本发明的实施例可以在其中实现的示例性通信系统1900。通常，通信系统1900能够使多个无线或有线元件传输数据和其它内容。通信系统1900可以通过广播、窄播、用户设备到用户设备等提供内容(语音、数据、视频、文本)。通信系统1900可以通过共享带宽等资源进行操作。
在该示例中，通信系统1900包括电子设备(electronic device，ED)1910a至1910c、无线接入网(radio access network，RAN)1920a和1920b、核心网1930、公共交换电话网(public switched telephone network，PSTN)1940、互联网1950和其它网络1960。尽管图19示出了一定数量的这些组件或元件，但是可以包括任何合理数量的这些组件或元件。
ED 1910a至1910c以及基站1970a和1970b都是通信设备的示例，它们可以用于实现本文描述的部分或全部功能和/或实施例。例如，ED 1910a至1910c和基站1970a和1970b中的任何一个都可以用于实现以上所描述的编码功能或解码功能(或两者)。在另一个示例中，ED1910a至1910c和基站1970a和1970b中的任何一个都可以包括装置1700(图17)、装置1800(图18)或两者。
ED 1910a至1910c用于在通信系统1900中进行操作和/或通信。例如，ED 1910a至1910c用于通过无线或有线通信信道进行发送和/或接收。ED 1910a至1910c中的每一个表示任何合适的用于无线操作的终端用户设备，并且可以包括如下设备(或可以称为)：用户设备(user equipment，UE)、无线发送/接收单元(wireless transmit/receive unit，WTRU)、移动站、固定或移动用户单元、蜂窝电话、站点(station，STA)、机器类通信(machinetype communication，MTC)设备、个人数字助理(personal digital assistant，PDA)、智能手机、笔记本电脑、计算机、平板电脑、无线传感器或消费型电子设备。
在图19中，RAN 1920a和RAN 1920b分别包括基站1970a和基站1970b。基站1970a和1970b中的每一个用于与ED 1910a至1910c中的一个或多个进行无线连接，以使得能够接入任何其它基站1970a和1970b、核心网1930、PSTN 1940、互联网1950和/或其它网络1960。例如，基站1970a和1970b可以包括(或可以是)几种已知设备中的一种或多种，例如基站收发台(base transceiver station，BTS)、Node-B(NodeB)、演进型基站(evolved NodeB，eNodeB)、家庭基站(home eNodeB)、gNodeB、传输点(transmission point，TP)、站点控制器、接入点(access point，AP)或无线路由器。替代地或附加地，任何ED 1910a至1910c可以用于与任何其它基站1970a和1970b、互联网1950、核心网1930、PSTN 1940、其它网络1960或上述任何组合进行连接、接入或通信。通信系统1900可以包括RAN，例如RAN 1920b，其中，对应的基站1970b通过互联网1950接入核心网1930，如图所示。
ED 1910a至1910c以及基站1970a和1970b都是通信设备的示例，它们可以用于实现本文描述的部分或全部功能和/或实施例。在图19所示的实施例中，基站1970a是RAN1920a的一部分，RAN 1920a可以包括其它基站、基站控制器(base station controller，BSC)、无线网络控制器(radio network controller，RNC)、中继节点、元件和/或设备。基站1970a和1970b中的任一个可以是单个元件，如图所示，也可以是分布在对应RAN中的多个元件，等等。此外，基站1970b形成RAN 1920b的一部分，RAN 1920b可以包括其它基站、元件和/或设备。基站1970a和1970b中的每一个在特定地理区域内发送和/或接收无线信号，有时被称为“小区”或“覆盖区域”。例如，小区可以被进一步划分为小区扇区(sector)，而基站1970a和1970b可以采用多个收发器向多个扇区提供服务。在一些实施例中，可以存在无线接入技术支持的已建立的微微小区或毫微微小区。在一些实施例中，每个小区可以通过使用多输入多输出(multiple-input multiple-output，MIMO)技术而使用多个收发器。示出的RAN 1920a和1920b的数量仅是示例性的。设计通信系统1900时可以考虑任何数量的RAN。
基站1970a和1970b使用RF、微波、红外线(infrared，IR)等无线通信链路，通过一个或多个空中接口1990与ED 1910a至1910c中的一个或多个进行通信。空中接口1990可以使用任何合适的无线接入技术。例如，通信系统1900可以在空中接口1990中实现一种或多种信道接入方法，例如码分多址(code division multiple access，CDMA)、时分多址(timedivision multiple access，TDMA)、频分多址(frequency division multiple access，FDMA)、正交FDMA(orthogonal FDMA，OFDMA)或单载波FDMA(single-carrier FDMA，SC-FDMA)。
基站1970a和1970b可以实现通用移动通讯系统(universal mobiletelecommunication system，UMTS)陆地无线接入(universal terrestrial radioaccess，UTRA)以使用宽带CDMA(wideband CDMA，WCDMA)建立空中接口1990。在这种情况下，基站1970a和1970b可以实现HSPA、HSPA+等协议，其中，HSPA+可选地包括HSDPA和/或HSUPA。替代地，基站1970a和1970b可以使用LTE、LTE-A和/或LTE-B与演进型UTMS陆地无线接入(evolved UTMS terrestrial radio access，E-UTRA)建立空中接口1990。可以考虑，通信系统1900可以使用多信道接入功能，包括如以上所描述的那些方案。用于实现空中接口的其它无线技术包括IEEE 802.11、802.15、802.16、CDMA2000、CDMA2000 1X、CDMA2000 EV-DO、IS-2000、IS-95、IS-856、GSM、EDGE和GERAN。当然，也可以使用其它多址方案和无线协议。
RAN 1920a和1920b与核心网1930进行通信，以便向ED 1910a至1910c提供各种服务，例如语音、数据和其它服务。RAN 1920a和1920b和/或核心网1930可以与一个或多个其它RAN(未示出)直接或间接通信，该一个或多个其它RAN可以(或可以不)直接由核心网1930服务，并且可以(或可以不)采用与RAN 1920a、RAN 1920b或两者相同的无线接入技术。核心网1930还可以用作(i)RAN 1920a和1920b，或ED 1910a至1910c，或两者与(ii)其它网络(例如PSTN 1940、互联网1950和其它网络1960)之间的网关接入。此外，ED 1910a至1910c中的部分或全部可以包括使用不同无线技术和/或协议通过不同无线链路与不同无线网络进行通信的功能。代替无线通信(或除无线通信之外)，ED 1910a至1910c还可以通过有线通信信道与服务提供商或交换机(未示出)通信以及与互联网1950通信。PSTN 1940可以包括用于提供传统电话业务(plain old telephone service，POTS)的电路交换电话网络。互联网1950可以包括计算机网络、子网(内部网)或两者，并结合协议，例如IP、TCP、UDP。ED 1910a至1910c可以是能够根据多种无线接入技术进行操作的多模设备，并包括支持这些无线接入技术所需的多个收发器。
图20A和图20B示出了可以实现根据本发明的方法和指导的示例性设备。具体地，图20A示出了示例性ED 1910，图20B示出了示例性基站1970。这些组件可以用于通信系统1900或任何其它合适的系统中。
如图20A所示，ED 1910包括至少一个处理单元2000。处理单元2000实现ED 1910的各种处理操作。例如，处理单元2000可以执行信号译码、数据处理、功率控制、输入/输出处理，或使ED 1910能够在通信系统1900中操作的任何其它功能。处理单元2000还可以用于实现上面详细描述的部分或全部功能和/或实施例。每个处理单元2000包括用于执行一个或多个操作的任何合适的处理或计算设备。例如，每个处理单元2000可以包括微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。
ED 1910还包括至少一个收发器2002。收发器2002用于对数据或其它内容进行调制，以便由至少一个天线或网络接口控制器(network interface controller，NIC)2004传输。收发器2002还用于对至少一个天线2004接收到的数据或其它内容进行解调。每个收发器2002包括任何合适的用于生成进行无线或有线传输的信号和/或用于处理通过无线或有线方式接收到的信号的结构。每个天线2004包括任何合适的用于发送和/或接收无线或有线信号的结构。一个或多个收发器2002可以用于ED 1910，并且一个或多个天线2004可以用于ED 1910。尽管收发器2002被示出为单个功能单元，但收发器2002也可以使用至少一个发送器和至少一个单独的接收器来实现。
ED 1910还包括一个或多个输入/输出设备2006或接口(例如到互联网1950的有线接口)。输入/输出设备2006可以与网络中的用户或其它设备进行交互。每个输入/输出设备2006包括用于向用户提供信息或从用户接收信息的任何合适的结构，如扬声器、麦克风、小键盘、键盘、显示器或触摸屏，包括网络接口通信。
此外，ED 1910包括至少一个存储器2008。存储器2008存储由ED 1910使用、生成或收集的指令和数据。例如，存储器2008可以存储由处理单元2000执行的软件指令或模块，该软件指令或模块用于实现本文所描述的一些或全部功能和/或实施例。每个存储器2008包括任何合适的易失性和/或非易失性存储与检索设备。可以使用任何合适类型的存储器，例如随机存取存储器(random access memory，RAM)、只读存储器(read only memory，ROM)、硬盘、光盘、用户识别模块(subscriber identity module，SIM)卡、记忆棒、安全数字(secure digital，SD)存储卡等。
如图20B所示，基站1970包括至少一个处理单元2050、至少一个发送器2052、至少一个接收器2054、一个或多个天线2056、至少一个存储器2058，以及一个或多个输入/输出设备或接口2066。可以使用收发器(未示出)代替发送器2052和接收器2054。调度器2053可以与处理单元2050耦合。调度器2053可以包括在基站1970内，也可以与基站1970分开操作。处理单元2050实现基站1970的各种处理操作，例如信号编码、数据处理、功率控制、输入/输出处理或任何其它功能。处理单元2050还可以用于实现上面详细描述的部分或全部功能和/或实施例。每个处理单元2050包括用于执行一个或多个操作的任何合适的处理或计算设备。例如，每个处理单元2050可以包括微处理器、微控制器、数字信号处理器、现场可编程门阵列或专用集成电路。
每个发送器2052包括任何合适的用于生成与一个或多个ED或其它设备进行无线或有线传输的信号的结构。每个接收器2054包括任何合适的用于处理从一个或多个ED或其它设备通过无线或有线方式接收到的信号的结构。尽管以单独的组件示出，但至少一个发送器2052和至少一个接收器2054可以组合成收发器。每个天线2056包括任何合适的用于发送和/或接收无线或有线信号的结构。尽管共用天线2056在这里示出为与发送器2052和接收器2054耦合，但一个或多个天线2056可以与发送器2052耦合，而一个或多个单独的天线2056可以与接收器2054耦合。每个存储器2058包括任何合适的易失性存储器和/或非易失性存储器和检索设备，例如上文结合ED 1910描述的那些设备。存储器2058存储由基站1970使用、生成或收集的指令和数据。例如，存储器2058可以存储由处理单元2050执行的软件指令或模块，该软件指令或模块用于实现本文描述的一些或全部功能和/或实施例。
每个输入/输出设备2066可以与网络中的用户或其它设备进行交互。每个输入/输出设备2066包括用于向用户提供信息或从用户接收信息的任何合适的结构，包括网络通信接口。
图20A和20B是基于处理器的实施例的说明，其中，装置包括处理单元2000或2050形式的处理器，以及存储指令的存储器2008或2058，这些指令在由处理器执行时，使处理器执行本文中所公开的方法。收发器2002或发送器2052可以发送码字，收发器2002或接收器2054可以接收码字，相应地，与图20A或图20B一致的装置可以用于生成和发送码字、接收和解码码字，或生成和发送码字以及接收和解码码字两者。
图21是根据实施例的示例性编码方法的流程图。
示例性方法2100包括在一些实施例中可以执行的操作，并且包括分段变换和基于外卷积码和极化码的PAC码。在2102处，速率分析是极化编码的一部分，并且包括子信道选择，如本文其它地方通过示例的方式所公开的。PAC码还包括外卷积码，卷积编码在2106处示出。
示例性方法2100还包括在2108处基于分段变换和PAC码，以及基于根据极化码对卷积编码的输入比特的相应的不同分段进行的单独编码，生成码字。相应的分段中的每个分段包括卷积编码的输入比特中的多个比特，对于卷积编码的输入比特，分段的单独编码独立于其它分段的单独编码。所生成的码字可以被存储和/或以其它方式处理，并且在示例方法2100中，码字在2110处被发送。
接收侧操作也在图21中示出。在所示示例中，这些操作包括在2112处接收码字和在2114处解码码字。在2110处接收的码字基于这样的码字，该码字基于分段变换和包括外卷积码和极化码的PAC码，以及基于根据极化码分别对卷积编码的输入比特的相应的不同分段进行编码，来生成，其中，相应的分段中的每个分段包括多个卷积编码的输入比特，对于卷积编码的输入比特，分段的单独编码独立于其它分段的单独编码。在2114处的解码包括对所接收的码字的分段进行单独解码，以恢复与卷积编码的输入比特的单独编码的分段相对应的卷积编码的输入比特的分段；对从所接收的码字恢复的卷积编码的输入比特进行解码。
示例性方法2100旨在用于说明性目的。其它实施例可以包括以各种方式中的任何一种执行所示操作，执行较少或附加的操作，和/或改变执行操作的顺序。基于本发明，其它变化对技术人员来说是显而易见的或将变得显而易见。
例如，在实施例中，可以单独或以各种组合中的任何一种提供以下中的任何一种或多种：
分段变换包括在2106处根据外卷积码在卷积编码之前交织输入比特；
交织包括与分段相关联的输入比特的块的交织；
交织包括比特交织；
分段变换还包括组合卷积编码的输入比特，以用于分段的单独编码；
分段变换包括组合卷积编码的输入比特，以用于分段的单独编码，没有交织；
没有交织的组合包括根据反极化变换进行组合；
外卷积码包括非零初始状态和状态反馈；
生成校验码，以支持检查码字的解码、检查卷积编码的输入比特的解码，或检查码字的解码和检查卷积编码的输入比特的解码两者；
对对应于上面列出的特征中的任何一个或多个的特征进行解码或对本文其它地方所公开的特征进行编码。
尽管图21示出了将在编码器(或发送器)处执行的示例性操作，但其它实施例可以在解码器(或接收器)处实现。根据图21所示的方法和/或本文中其它公开的方法，基于由解码器、耦合到解码器的子信道选择器或基于处理器的实施例中的处理器选择的子信道，基于码的码字的字可以在接收器处接收并被解码。
在另一个实施例中，非瞬时性处理器可读介质存储指令，这些指令在由一个或多个处理器执行时，使一个或多个处理器执行本文所公开的方法。
提供一些实施例的先前描述是为了使本领域任何技术人员能够制造或使用根据本发明的装置、方法或处理器可读介质。
对本文所描述的实施例的各种修改对于本领域技术人员来说是显而易见的，并且本文所描述的方法和设备的一般原理可以应用于其它实施例。因此，本发明并不旨在限于本文所示的实施例，而是将被赋予与本文所公开的原理和新颖特征一致的最宽的范围。
例如，尽管实施例主要参考比特来描述，但其它实施例可以包括非二进制多比特符号。如果一个子信道可以发送多个比特，则若干比特可以组合成定义的字母表中的一个符号，并且为每个子信道编码一个非二进制符号。因此，极化核并不限于二进制核。还考虑了符号级(Galois字段)或非二进制核。非二进制核可能是优选的，因为它的极化程度高于二进制核。但是，对于非二进制核，解码计算复杂度更高，因为解码器将处理符号而不是比特。
非二进制核具有二进制核的特征。此外，非二进制核可以与二进制核组合或级联，以形成一个极化码。尽管本文使用Arikan 2×2二进制核作为示例，但所公开的特征可以扩展到其它类型的偏振核。
本发明主要参考2×2核作为示例，以示出和解释说明性实施例。但是，应理解，本文所公开的用于选择子信道的技术也可以应用于其它类型的偏振核，例如非二素数维核、非主维核和/或由核的不同(主或非主)维的组合形成的更高维核。
如上所述，为新5G空中接口(也称为5G新空口(new radio，NR))的上行和下行eMBB控制信道编码选择了极化码。本文所公开的技术不仅可用于控制信道上的控制数据，而且可用于或替代地用于任何类型信道(例如数据信道)上的其它类型的数据(例如用户数据)。
本文所描述的说明性示例是指按可靠性度量递增的顺序排列的子信道序列。在其它实施例中，可以使用按可靠性递减顺序排列的有序序列。类似地，序列可以按可靠性递增的顺序生成，而不是从更可靠的信道开始，通过添加可靠性逐渐下降的子信道来构建序列。

Claims (15)

1.一种用于分段极化调整卷积码的方法，其特征在于，包括：
基于分段变换和包括外卷积码和极化码的极化调整卷积PAC码，以及基于根据所述极化码对卷积编码的输入比特的相应的不同分段进行的单独编码，来生成码字，所述相应的分段中的每个分段包括多个所述卷积编码的输入比特，对于所述卷积编码的输入比特，所述分段的单独编码独立于其它分段的单独编码；其中，所述分段变换包括组合卷积编码的输入比特，以用于分段的单独编码；
发送所述码字。
2.根据权利要求1所述的方法，其特征在于，所述分段变换还包括在根据所述外卷积码进行卷积编码之前交织所述输入比特。
3.根据权利要求2所述的方法，其特征在于，所述交织包括与所述分段相关联的所述输入比特的块的交织。
4.根据权利要求2所述的方法，其特征在于，所述交织包括比特交织。
5.根据权利要求1所述的方法，其特征在于，所述组合包括根据反极化变换进行组合。
6.根据权利要求1至5中任一项所述的方法，其特征在于，所述外卷积码包括非零初始状态和状态反馈。
7.根据权利要求1至5中任一项所述的方法，其特征在于，还包括：
生成校验码，以支持检查所述码字的解码、检查所述卷积编码的输入比特的解码，或检查所述码字的解码和检查所述卷积编码的输入比特的解码两者。
8.一种存储指令的非瞬时性处理器可读介质，其特征在于，所述指令在由一个或多个处理器执行时，使所述一个或多个处理器执行根据权利要求1至7中任一项所述的方法。
9.一种用于分段极化调整卷积码的装置，其特征在于，包括：
处理器；
耦合到所述处理器的存储器，所述存储器存储指令，所述指令在由所述处理器执行时，使所述处理器执行方法，所述方法包括：
基于分段变换和包括外卷积码和极化码的极化调整卷积PAC码，以及基于根据所述极化码对卷积编码的输入比特的相应的不同分段进行的单独编码，来生成码字，所述相应的分段中的每个分段包括多个所述卷积编码的输入比特，对于所述卷积编码的输入比特，所述分段的单独编码独立于其它分段的单独编码；其中，所述分段变换包括组合卷积编码的输入比特，以用于分段的单独编码；
发送所述码字。
10.根据权利要求9所述的装置，其特征在于，所述分段变换还包括在根据所述外卷积码进行卷积编码之前交织所述输入比特。
11.根据权利要求10所述的装置，其特征在于，所述交织包括与所述分段相关联的所述输入比特的块的交织。
12.根据权利要求10所述的装置，其特征在于，所述交织包括比特交织。
13.根据权利要求9所述的装置，其特征在于，所述组合包括根据反极化变换进行组合。
14.根据权利要求9至13中任一项所述的装置，其特征在于，所述外卷积码包括非零初始状态和状态反馈。
15.根据权利要求9至13中任一项所述的装置，其特征在于，所述指令还使所述处理器生成校验码，以支持检查所述码字的解码、检查所述卷积编码的输入比特的解码，或检查所述码字的解码和检查所述卷积编码的输入比特的解码两者。
CN202180022557.3A 2020-03-20 2021-03-22 用于分段极化调整卷积（pac）码的方法、系统和装置 Active CN115315908B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/825,319 US11418220B2 (en) 2020-03-20 2020-03-20 Method, system, and apparatus for a segmented polarization-adjusted convolutional (PAC) code
US16/825,319 2020-03-20
PCT/CN2021/082154 WO2021185380A1 (en) 2020-03-20 2021-03-22 Method, system, and apparatus for a segmented polarization-adjusted convolutional (pac) code

Publications (2)

Publication Number Publication Date
CN115315908A CN115315908A (zh) 2022-11-08
CN115315908B true CN115315908B (zh) 2024-05-03

Family

ID=77748868

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180022557.3A Active CN115315908B (zh) 2020-03-20 2021-03-22 用于分段极化调整卷积（pac）码的方法、系统和装置

Country Status (4)

Country Link
US (2) US11418220B2 (zh)
EP (1) EP4122130A4 (zh)
CN (1) CN115315908B (zh)
WO (1) WO2021185380A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018187902A1 (en) * 2017-04-10 2018-10-18 Qualcomm Incorporated An efficient interleaver design for polar codes
FR3112259A1 (fr) * 2020-07-01 2022-01-07 Sagemcom Energy & Telecom Sas Procede et dispositif de transmission d’un message
US11677500B2 (en) * 2020-09-30 2023-06-13 Polaran Haberlesme Teknolojileri Anonim Sirketi Methods and apparatus for encoding and decoding of data using concatenated polarization adjusted convolutional codes
US11734190B2 (en) * 2021-05-13 2023-08-22 Micron Technology, Inc. Generating codewords with diverse physical addresses for 3DXP memory devices
US20230098302A1 (en) * 2021-09-28 2023-03-30 Samsung Electronics Co., Ltd. Devices and methods for constructing polar like codes
CN115333676B (zh) * 2022-08-25 2023-07-28 电子科技大学 一种适用于极化调整的卷积编码的码字构造方法
WO2024092515A1 (en) * 2022-11-01 2024-05-10 Zte Corporation Methods and apparatus for information and data transmission
WO2024111686A1 (ko) * 2022-11-21 2024-05-30 삼성전자 주식회사 무선 통신 시스템에서 pac 코드 기반의 하이브리드 디코딩을 수행하는 방법 및 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018129526A1 (en) * 2017-01-09 2018-07-12 Qualcomm Incorporated Generalized polar code based on polarization of linear block codes and convolutional codes
CN110582958A (zh) * 2017-05-04 2019-12-17 高通股份有限公司 用于上行链路控制信息的极化码

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473601A (en) 1993-10-21 1995-12-05 Hughes Aircraft Company Frequency reuse technique for a high data rate satellite communication system
IL131921A0 (en) 1997-04-08 2001-03-19 Motorola Inc System and method for spectrally shaping transmitted data signals
US6657564B2 (en) * 2001-12-13 2003-12-02 International Business Machines Corporation Method and apparatus for compressing data in which dictionary sizes are reduced
US9176927B2 (en) * 2011-11-08 2015-11-03 The Royal Institution For The Advancement Of Learning/Mcgill University Methods and systems for decoding polar codes
WO2014116301A1 (en) * 2013-01-24 2014-07-31 California Institute Of Technology Joint rewriting and error correction in write-once memories
CN104038234B (zh) 2013-03-07 2017-09-29 华为技术有限公司 极性码的译码方法和译码器
EP3455943A1 (en) * 2016-05-11 2019-03-20 IDAC Holdings, Inc. Multi-stage forward error correction with parity codes
US10361728B2 (en) * 2016-06-17 2019-07-23 Huawei Technologies Co., Ltd. Multiple-symbol combination based decoding for general polar codes
US10361717B2 (en) * 2016-06-17 2019-07-23 Huawei Technologies Co., Ltd. Apparatus and methods for error detection coding
US10644829B2 (en) 2016-09-15 2020-05-05 Huawei Technologies Co., Ltd. Method and apparatus for encoding data using a polar code
US10069510B2 (en) * 2016-11-21 2018-09-04 Samsung Electronics Co., Ltd. System and method for maximal code polarization
US10554223B2 (en) 2016-12-23 2020-02-04 Huawei Technologies Co., Ltd. Apparatus and methods for polar code construction
US10680660B2 (en) * 2017-06-05 2020-06-09 Huawei Technologies Co., Ltd. Method and apparatus for distributing assistant bits in encoding
KR101874537B1 (ko) 2017-07-06 2018-07-04 연세대학교 산학협력단 극 부호의 병렬 복호화 방법 및 장치
KR102541319B1 (ko) * 2018-03-29 2023-06-08 삼성전자주식회사 무선 통신 시스템에서 극 부호를 이용한 부호화 및 복호화를 위한 장치 및 방법
KR102428522B1 (ko) * 2018-04-05 2022-08-03 삼성전자 주식회사 무선 통신 시스템에서 극 부호를 이용한 부호화 및 복호화를 위한 장치 및 방법
US11121728B2 (en) * 2018-12-04 2021-09-14 The Regents Of The University Of California Pre-coding and decoding polar codes using local feedback
CN109462457B (zh) 2019-01-05 2020-01-24 苏州怡林城信息科技有限公司 一种Polar码译码方法、译码装置和译码器
US11405055B2 (en) * 2019-06-26 2022-08-02 Polaran Haberlesme Teknolojileri Anonim Sirketi Methods and apparatus for error correction coding with triangular factorization of generator matrix

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018129526A1 (en) * 2017-01-09 2018-07-12 Qualcomm Incorporated Generalized polar code based on polarization of linear block codes and convolutional codes
CN110582958A (zh) * 2017-05-04 2019-12-17 高通股份有限公司 用于上行链路控制信息的极化码

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"Polarization-adjusted convolutional (PAC) codes: Fano decoding vs list decoding";ROWSHAN, MOHAMMAD;DOI: https://doi.org/10.48550/arXiv.2002.06805;全文 *

Also Published As

Publication number Publication date
WO2021185380A1 (en) 2021-09-23
US11418220B2 (en) 2022-08-16
US20210297094A1 (en) 2021-09-23
EP4122130A4 (en) 2023-05-03
CN115315908A (zh) 2022-11-08
EP4122130A1 (en) 2023-01-25
US20220385308A1 (en) 2022-12-01

Similar Documents

Publication Publication Date Title
CN115315908B (zh) 用于分段极化调整卷积（pac）码的方法、系统和装置
US10484130B2 (en) Method and device for parallel polar code encoding/decoding
US10361728B2 (en) Multiple-symbol combination based decoding for general polar codes
US20180183464A1 (en) Apparatus and methods for polar code construction
EP3459180B1 (en) Encoding of punctured polar codes
US10965399B2 (en) Methods and apparatus for transmission and reception with polar codes
US10560218B2 (en) Apparatus and methods for decoding assistant bit-based polar code construction
US10447435B2 (en) Reduced-stage polar decoding
CN111066250B (zh) 基于分层极化码编码和译码的方法及装置
CN110663189B (zh) 用于极化编码的方法和装置
WO2020061684A1 (en) Method and apparatus for wirelessly communicating over a noisy channel with a variable codeword length polar code to improve transmission capacity
CN111903084A (zh) 用于极化编码中的速率匹配的装置和方法
CN111386664B (zh) 极化编码方法及装置
CN111801897B (zh) 用于极化码构造和编码的装置和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant