CN101116250B - 纠错编码装置以及纠错译码装置 - Google Patents

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Abstract

把在n(n是自然数)个子帧中由系统开销信息构成的冗余信息和传输信息分割为n1(n1是具有n1＜n的自然数)个子帧和n2(n2是n1+n2＝n的自然数)个子帧，在把n1个子帧以每m1(m1是n1的因数)个子帧为单位进行块编码并生成第一纠错代码的同时，进而把n2个子帧以每m2(m2是n2的因数)个子帧为单位进行块编码并生成第二纠错代码。

Description

纠错编码装置以及纠错译码装置
技术领域
本发明涉及纠错编码以及译码技术，特别涉及使用了块代码的纠错编码/译码方法及其装置。
背景技术
在以往的FEC(Forward Error Correction，前向纠错)中，被构成为纠错代码的每1码元的位数m是纠错编码处理时的并行数n的因数(例如，非专利文献1)。
在这种FEC方式中，一般在纠错代码的每1码元的位数m随编码率被固定而增大时，可以增加代码长度N，从而提高纠错能力。因而，在满足从纠错编码处理时的并行数n的因数中选择纠错代码的每1码元的位数m的条件的同时提高纠错能力这一点上，只要从n的因数中选择尽可能大的因数作为纠错代码的每1码元的位数m即可。
非专利文献1：ITU-T推荐G.975
但是，如果从电路规模来看，则产生了选择其他因数困难的情况。例如，当考虑n＝128的情况时，如果采用RS(Reed-Solomon)代码中的一个RS(255，239)，则把纠错代码的每1码元的位数设置成8，但如果为了进一步提高纠错能力而要采用在128的因数中比8大的下一数16，则块代码的编码电路以及译码电路的电路规模变得巨大。
发明内容
该发明就是为了解决这种问题而提出的，其目的在于不受帧格式限制条件的制约，构成灵活的纠错编码帧，提高对随机错误及突发错误的纠错能力。
本发明的纠错编码装置为按照规定的帧单位来进行纠错编码的纠错编码装置，其特征在于，包括：子帧分割部件，把n个子帧中的发送信息序列分割为n1个子帧和n2个子帧，其中n是任意自然数，n1是小于n的自然数，n2是满足n1+n2＝n的自然数；第一纠错代码生成部件，将上述n1个子帧以每m1个子帧为单位进行块编码而生成第一纠错代码，并将所生成的第一纠错代码作为冗余信息而附加，其中m1是n1的因数；以及，第二纠错代码生成部件，将上述n2个子帧进而以每m2个子帧为单位进行块编码而生成第二纠错代码，并将所生成的第二纠错代码作为冗余信息而附加，其中m2是n2的因数。
此外，本发明的纠错译码装置为按照规定的帧单位来进行纠错译码的纠错译码装置，其特征在于，包括：子帧分割部件，将n个子帧中的接收序列分割为n1个子帧和n2个子帧，其中n是任意自然数，n1是小于n的自然数，n2是满足n1+n2＝n的自然数；第一纠错译码部件，将上述n1个子帧以每m1个子帧为单位进行译码，并将译码结果作为第一推定代码字序列而输出，其中m1是n1的因数；以及，第二纠错译码部件，进而将上述n2个子帧以每m2个子帧为单位进行基于块代码的译码，并将译码结果作为第二推定代码字序列而输出，其中m2是n2的因数。
这样，由于涉及本发明的纠错编码/译码装置把n(n是任意的自然数)个子帧中的发送信息序列分割成满足n1+n2＝n的n1个子帧和n2个子帧来进行纠错编码，所以可以从n的因数以外随意地选择纠错代码每1码元的位数，从而可以在抑制电路规模的情况下提高纠错能力。
附图说明
图1是表示依据本发明实施方式1的纠错编码/译码系统的构成的方框图。
图2是表示依据本发明实施方式1的FEC多路化电路的构成的方框图。
图3是依据本发明实施方式1的工作用存储区域的构成图。
图4是表示依据本发明实施方式1的FEC逆多路化电路的构成的方框图。
图5是表示依据本发明实施方式1的发送信息序列中的信息排列的图。
图6是表示在依据本发明实施方式1的顺序改变后的信息序列的信息排列的图。
图7是依据本发明实施方式1的工作用存储区域的另一构成图。
具体实施方式
下面，为了更详细地说明本发明，参照附图说明用于实施本发明的最佳方式。
实施方式1
图1是表示依据本发明实施方式1的纠错编码系统和纠错译码系统的结构方框图。图中的纠错编码/译码系统是基于在光通信中通常使用的ITU-T推荐G.709标准的帧格式、利用和ITU-T推荐G.975一样的编码率进行传输的系统。在以往技术中，虽然用单一FEC帧为单位来实施纠错代码的编码，但在图中的纠错编码/译码系统中，以用多个FEC帧为单位来实施编码处理为特征。
在图1中，第一光接收器21是接收STM-16、STM-64或者STM-256等的光信号、把光信号变换为电信号的电路，FEC多路化电路22是在对来自第一光接收器21的电信号进行逆多路化、插入系统开销(overhead)信息及进行纠错编码等后再次进行多路化，构成FEC帧的电路。第一光发送器23是把FEC帧变换为光信号的电路，光传输线路24是传输光信号的FEC帧的光传输线路。第二光接收器25是把用光传输线路24传输的FEC帧从光信号变换为电信号的电路，FEC逆多路化电路26是在对来自第二光接收器25的电信号进行逆多路化、FEC帧的帧同步、纠错编码的译码及系统开销信息的分离等处理后，再次进行多路化的电路。最后，第二光发送器27是把来自FEC逆多路化电路26的电信号变换为光信号，并输出STM-16、STM-64、或者STM-256等的光信号的电路。
<FEC多路化电路22的详细构成>
图2是表示图1所示的FEC多路化电路22的详细构成例子的方框图。该FEC多路化电路22的目的是通过改变信息排列并附加多个纠错代码来纠正无法用单一代码纠正的错误。
在图中，第一逆多路化电路111是把以串行顺序从第一光接收器21输入的发送信息序列变换为并行的信息序列并输出的电路。而且在下面，作为并行数n的例子，以n＝128来进行说明。
第一速度变换电路112是除了第一逆多路化电路111输出的n个并行的信息序列外，确保系统开销区域以及奇偶性序列区域，在其上附加伪序列，并且仅对附加了这些冗余区域的部分提升传输速度的电路。其结果，从第一速度变换电路112并行地输出由输入信息序列和伪序列构成的序列。
系统开销插入电路113是在包含于由第一速度变换电路112构成的n个并行的输入信息序列和伪序列中的系统开销区域中插入系统开销的电路。其结果，系统开销区域插入电路113并行输出由输入信息序列和系统开销、伪序列构成的序列。
第一交织电路114是权利要求1中所述的发明中的子帧分割部件的例子，是把由系统开销插入电路113输出的输入信息序列和系统开销、伪序列构成的序列分割为n1个并行的序列和n2个并行序列，并输出到后述的第一FEC编码电路115-1以及第二FEC编码电路115-2的电路。须指出，n1和n2是满足n＝n1+n2的自然数。
第一FEC编码电路115-1是权利要求1所述的发明中的第一纠错编码部件的例子，是针对各个输入序列，进行规定的代码长度为NR、信息长度为KR、伽罗瓦场(Galois Field)GF(2m1)(其中m1是n1的因数)上的块代码纠错编码的电路。其结果，从第一FEC编码电路115-1中并行输出n个第一代码字序列。
第二FEC编码电路115-2是权利要求1所述的发明中的第二纠错编码部件的例子，是进行规定的代码长度为NR、信息长度为KR、伽罗瓦场GF(2m2)(其中m2是n2的因数)上的块代码纠错编码的电路。其结果，从第二FEC编码电路115-2中并行地输出n2个第二代码字序列。
第一去交织电路116是在把由第一FEC编码电路115-1以及第二FEC编码电路115-2输出的n1个并行的第一代码字序列以及n2个并行第二代码字序列统一为n个并行的代码字序列的同时，将其改变成输入到第一交织电路114之前的顺序，并把其结果作为第三代码字序列输出的电路。
第三FEC编码电路117是把由第一去交织电路116输出的n个并行的第三代码字序列按纵向nb个并列行、横向NB个时间片为一个单位进行分组，并针对每个组用第二块代码进行编码的电路，在第二块代码中把代码长度为NB×nB/mb，信息长度为KB×nb/mb、伽罗瓦场GF(2mb)上的元素作为码元。其结果，并行输出第四代码字序列。
第一多路化电路118是把从第三FEC编码电路117并行输出的第四代码字序列变换为串行的第五代码字序列的电路，把串行的第五代码字序列输出到第一光发送器23。
须指出，在作为FEC多路化电路22的构成要素的各电路(从第一逆多路化电路111到第一多路化电路118为止的各构成要素)之间传输的信息(数据)也可以构成为利用经由连接各电路间的总线的流水线方式被发送，也可以采用设置可以从相邻的前后电路进行参照的工作用存储区域这样的结构。下面，为了容易理解，说明具有可以从这些相邻的前后电路进行参照的工作用存储区域的例子。
下面说明这样的工作用存储区域的构成。图3是组合4个单一FEC帧(把该组合称为OTU帧)、把组合后的FEC帧凑在一起进行发送控制以及帧同步控制时的工作用存储区域的构成图。把该组合后的FEC帧称为OTUk帧。其中，根据传输速度将k分配为整数1、2、3。在以下的说明中，为了简化而省略k进行记载。把图3所示的工作用存储区域简单地称为OTU帧缓冲器。
在图3的OTU帧缓冲器中，在纵向n(n＝128)位，横向NB(NB＝1020)位的框内，按照从上向下、右移1列、从上到下这一顺序存储信息。此外，把第0列作为用于分配FEC帧#0的系统开销的系统开销区域。进而，把从第一列到第KR-1(＝955)列作为用于分配所输入的2进制发送信息序列的信息序列区域。从第KR(＝956)列到第KB-1(＝979)列作为用于分配在第一及第二FEC编码处理中生成的奇偶性符号的第一奇偶性序列区域，从第KB(＝980)列到第NB-1(＝1019)列作为用于分配在第三FEC编码处理中生成的奇偶性符号的第二奇偶性序列区域。须指出，虽然未图示，但在信息序列区域内包含FEC帧#1～#3的系统开销区域。
以上，是FEC多路化电路22的详细构成。
<FEC逆多路化电路26的详细构成>
接着，说明FEC逆多路化电路26的详细构成。该逆多路化电路是与FEC多重编码电路22对应的电路，具有分别对FEC多重编码电路22附加的多种纠错代码独立进行译码的能力。由此，构成为可以纠正通过仅对单独的纠错代码进行译码无法纠正的错误。
图4是表示FEC逆多路化电路26的详细构成的方框图。须指出，在接收侧，对在通过光通信线路时混入了杂音的串行顺序的接收序列进行解调以及模/数转换，生成量化接收序列。在此，假设将所发送的每1码元量化为q位。把q＝1的情况称为硬判定，把q＞1的情况称为软判定。
第二逆多路化电路121是把量化接收序列变换为n’(n’＝n×q)个并行量化接收序列的电路。须指出，因为能够以q位为单位处理每一发送码元q位的量化接收序列，所以，以后在接收侧的说明中把n’(＝n×q)个并行序列称为“n个并行的序列”。
帧同步电路122是检测附加在n个并行的量化接收序列中的系统开销信息并确定帧的开头位置的电路。
第三FEC译码电路123是对向n个并行的量化接收序列中附加帧同步信号后输出的n个并行的量化接收序列实施第四代码字序列的译码处理(由第三FEC编码电路117编码的纠错代码译码处理)的电路。其结果，并行输出第一FEC译码电路输出结果序列。
第二交织电路124是在权利要求4所述的发明中的子帧分割部件的例子，是把并行输入的第一FEC译码电路输出结果序列分支输出到后续的第一FEC译码电路125-1以及第二FEC译码电路125-2中的电路。结果，向第一FEC译码电路125-1输入欧第一FEC编码电路115-1输出的、并行数为n1的第一代码字序列，作为第二FEC译码电路输出结果序列。向第二FEC译码电路125-2输入由第二FEC编码电路115-2输出的、并行数为n2的第二代码字序列，作为第三FEC译码电路输出结果序列。
第一FEC译码电路125-1是权利要求4所述的发明中的第一纠错译码部件的例子，是对由第一FEC编码电路115-1编码的纠错代码进行译码的电路，输出第一推定代码字序列。
第二FEC译码电路125-2是权利要求4所述的发明中的第二纠错译码部件的例子，是对由第二FEC编码电路115-2编码的纠错代码进行译码的电路，输出第二推定代码字序列。
第二去交织电路126是在组合由第一FEC译码电路125-1及第二FEC译码电路125-2输出的第一推定代码字序列及第二推定代码字序列的同时，重排为输入到第二交织电路124之前的顺序并作为n个并行的推定代码字序列而输出的电路。
系统开销分离电路127是从由第二去交织电路126输出的推定代码字序列中除去与系统开销信号相对应的位的电路。作为其结果，并行输出没有系统开销信号的推定代码字序列。
第二速度变换电路128分离并除去与由发送侧的第一速度变换电路112确保的奇偶性序列区域相对应的位，并实施n个并行的序列的逆速度变换的电路。作为其结果，并行输出推定信息序列。
最后，第二多路化电路129是把并行的推定信息序列变换为串行的推定信息序列并输出到第二光发送器27的电路。
须指出，对于FEC逆多路化电路26内的各构成要素间的信息(数据)传送，也可以和FEC多路化电路22一样进行基于流水线方式的总线传送，也可以设置成使用图3所示的OTU帧缓冲器的方式，但以下为了容易理解，说明采用了使用OTU帧缓冲器的方式的FEC逆多路化电路。以上，是FEC逆多路化电路26的详细构成。
<发送侧的动作>
接着，用附图说明依据本发明的实施方式1的纠错编码/译码系统的动作。在第一光接收器21中，从光信号变换而成的电信号被串行输入到FEC多路化电路22，通过第一逆多路化电路111而变成n(n＝128)个并行信息序列。第一速度变换电路112根据该n个并行的信息序列，实施与系统开销区域、第一及第二奇偶性序列区域相对应的速度变换(NB/(KR-f)倍)。在此，f是包含在OTU帧中的FEC帧的数目，设f＝4。
该速度变换处理是如下处理：把输入的n个并行的信息序列展开为图3所示的信息序列区域，确保系统开销区域、用于存储第一及第二纠错代码的奇偶性符号的第一奇偶性序列区域；用于存储第三纠错代码的奇偶性符号的第二奇偶性序列区域，并提高输出侧速度。须指出，在这种情况下，在系统开销区域、第一以及第二奇偶性序列区域中插入伪数据(例如全部为零)。
其后，通过系统开销插入电路113在系统开销区域中插入系统开销。系统开销由在帧同步和传输控制等中所需要的信号构成。
第一交织电路114对由系统开销插入电路113所输出的输入信息序列、系统开销和伪序列构成的序列进行分支，然后分别输出到第一FEC编码电路115-1以及第二FEC编码电路115-2。第一交织电路114在每次进行n个并行的发送信息序列的分支时，都在改变该信息序列的信息的顺序后进行分支。接着，使用改变信息顺序的具体方法的例子来进行说明。
图5是表示在第一交织电路114改变顺序之前的发送信息序列中的信息排列的图。在图中如0-0和1-0所示用“r-c”的形式表示的是表示信息在OTU帧缓冲器中的位置的代码，r是行号，c是列号。第一交织电路114不改变n个并行的发送信息序列的输入时刻(与OTU帧缓冲器的各列对应)的顺序而逐个输入时刻(逐列)地关闭以改变顺序。该逐列改变的方法可以考虑各种方法，但作为一个例子，列举出针对每列进行不同移位的方法。具体地说，例如对OTU帧缓冲器的列号i从下向上移动i×s mod n位。须指出，虽然s是任意的，但作为具体例子s＝10是优选。图6是表示这样改变了顺序后的OTU帧缓冲器的信息排列的图。
在改变了OTU帧缓冲器的信息顺序后，第一交织电路114把OTU帧缓冲器中的n个并行的发送信息序列分割为n1个并行的数据和n2个并行的数据。须指出，n1和n2是满足n＝n1+n2的自然数，进而，假设n1被选择为具有因数m1，而n2被选择为具有因数n2。
通过这样选择，可以把因数m1和因数m2用作n1个并行的数据和n2个并行的数据各自中的纠错代码的每1码元的位数。特别是，因为还可以采用从不是n的因数的数中选择m1和m2的结构，所以可以选择比n的因数m稍大的值作为m1和m2。由此，与把n的因数m作为纠错代码的每1码元的位数使用的情况相比，尽管电路规模几乎没有变化，但可以提高纠错能力。
在n＝128的情况下，如果列举这样的n1、m1、n2、m2的具体例子，则例如有n1＝40，n2＝88，m1＝10，m2＝11。作为这样的m1和m2的选择方法，如果以m1和m2中的至少一方不是n的因数的方式进行选择，则能够发挥本发明的效果。即，就上述例子而言，可以理解在n1＝40，n2＝88的情况下，只把m1设置成10、m2设置成8(和以往技术相同的纠错代码的每1码元的位数)就足以了。但是在这种情况下，因为变成2m2＜NR，所以需要另外将第二块代码的代码长度NR2设定成2m2＞NR2。
另外，就电路规模而言，对于在以后说明的第一FEC编码电路115-1和第二FEC编码电路115-2中进行的块编码的代码长度NR，把满足2mr＞NR的最小mr设定成m1和m2之一。
由此，发挥了电路规模不会膨胀，并且能够提高纠错能力这一优异效果。
对于这样用第一交织电路114改变顺序并且分割为多个系统并行数据的发送信息序列，在第一FEC编码电路115-1和第二FEC编码电路115-2中进行纠错编码。在第一EFC编码电路115-1中，用代码长度为NR、信息长度为KR的伽罗瓦场GF(2m1)上的块代码进行编码。另一方面，在第FEC编码电路115-2中，用代码长度为NR、信息长度为KR的伽罗瓦场GF(2m2)上的块代码进行编码。这些编码处理分别按n1/m1以及n2/m2来并行实施。当使用图3那样的OTU帧缓冲器的构成的情况下，变成NR＝980、KR＝956、n1/m1＝4，n2/m2＝8。作为块代码的例子，有RS(Reed-Solomon)代码。
通过这样的编码处理而生成的奇偶性符号被保存在OTU帧缓冲器的第一奇偶性序列区域上。在实施了以上的处理后，第一FEC编码电路115-1和第FEC编码电路115-2把编码结果分别作为n1个并行的第一代码字序列以及n2个并行的第二代码字序列而输出。
接着，第一去交织电路116在把第一FEC编码电路115-1和第二FEC编码电路115-2输出的n1个并行的第一代码字序列以及n2个并行的第二代码字序列组合为n个并行的第三代码字序列后，把OTU帧缓冲器中的信息排列改变为输入到第一交织电路114之前的顺序。为此，在第一交织电路114中，如果利用从下向上移动i×s modn位的方法来改变信息排列，则通过进行其反运算、即只要从上向下移动i×s mod n位即可。
第三FEC编码电路117以纵向nb个并行列、横向NB个时间片为一个单位对由第一去交织电路116把信息顺序恢复为原状的n个并行的第三代码字序列进行分组，对于每一组，用把代码长度NB×nb/mb、信息长度KB×nb/mb、伽罗瓦场GF(2mb)上的元素作为码元的块代码进行编码。该编码处理按n/nb并行实施。在图3所示的OTU帧缓冲器的构成的情况下，可以假设NB＝1020、KB＝980、mb＝1、n＝128、nb＝1，n/nb＝128。此外，作为块代码的例子，可以使用BCH(Bose-Chaudhuri-Hocquenghem)代码。
第三FEC编码电路117把这样生成的奇偶性符号存储在OTU帧缓冲器的第二奇偶性序列的区域中。在实施了以上那样的处理后，把其结果作为n个并行的第四代码字序列输出。
第一多重电路118把由第三FEC编码电路117输出的n个并行的第四代码字序列变换为串行，作为第五代码字序列发送到第一光发送器23。第一光发送器23调制该信号后将其发送到光通信线路。
如上所示，在该FEC多路化电路22中，通过设置第一交织电路114，把n个并行的信息序列分割成多个以具有为了实现所希望的纠错能力而要求的纠错代码的每一码元的位数作为因数的并行信息序列，对各个并行信息序列使用各自的FEC编码电路，采用最佳的每1码元的位数进行纠错编码，所以可以实现比以往更高的纠错能力。
此外，通过这种构成，能够拓宽为了达到所希望的纠错能力的纠错编码的每1码元的位数的选择范围。其结果，因为还可以把信息序列分割成多个并行信息序列，其并行数具有因数、在能够实现所希望的纠错能力的范围中变成最小的纠错代码的每1码元的位数，所以提供了用很小的电路规模就能够把可靠性充分高的信号发送到光传输线路上的纠错编码装置。
<接收侧的动作>
在接收侧，第二逆多路化电路121把第二光接收器25接收到的量化接收序列变换为n’(n’＝n×q)个并行的量化接收序列，帧同步电路122从该第二逆多路化电路121输出的n个并行的量化接收序列中检测附加在n个并行的量化接收序列中的系统开销信息并确定OTU帧的开头位置。帧同步电路122为了把检测到的OTU帧开头位置传送到后续的电路，向n个并行的量化接收序列中附加帧同步信号后进行输出。
第三FEC译码电路123以帧同步信号为线索，把帧同步电路122输出的n个并行的量化接收序列与发送侧的第三FEC编码电路117中的FEC编码处理相一致地分割为多个组并进行译码。
须指出，发送的每1码元的量化位宽度因译码的方法而不同。在量化位宽度q＝1的情况下实施硬判定译码。因而，发送的每1码元的量化位宽度变成1。另一方面，当在q＞1时实施软判定译码的情况下，输入的位宽度变成q，输出的位宽度变成q’(取决于具体的译码方法)。在实施了以上那样的处理后，把其结果作为n个并行(在软判定译码的情况下实际上是n×q’)的第一FEC译码电路输出结果序列而输出。
第二交织电路124用和第一交织电路114相同的方法改变第三FEC译码电路123输出的n个并行(软判定译码时实际上是n×q’)的第一FEC译码电路输出结果序列中的信息的顺序。进而，第二交织电路124和第一交织电路114一样地分割成n1个并行数据和n2个并行的数据，并分别输出到第一FEC译码电路125-1和第二FEC译码电路125-2。
第一FEC译码电路125-1和第一FEC编码电路115-1一样用纠错编码的每1码元的位数m1对n1个并行的序列进行译码，第二FEC译码电路125-2和第二FEC编码电路115-2一样用纠错符号的每1码元的位数m2对n2个并行的序列进行译码。但是，发送的每1码元的量化位宽度因译码的方法而不同。当输入序列的发送的每1码元的量化位宽度q’＝1的情况下，实施硬判定译码。因而，发送的每1符号的位宽度变成1，代码字的每1码元的位数变成m1或者m2。
第二去交织电路126在第一FEC编码电路115-1以及第二FEC编码电路115-2中进行译码处理，把得到的第一推定代码字序列以及第二推定代码字序列组合为n个并行的推定代码字序列，进而，在把序列内的信息排列改变成输入到第二交织电路124之前的顺序的基础上，把其结果作为第三推定代码字序列而输出。须指出，在第一以及第二FEC译码电路125中，当实施了软判定译码的情况下，对每一位宽度q”判定数值的正负，将n个并行的推定代码字序列变换为n个并行的二进制推定代码字符号序列，并把结果作为第三推定代码字序列而输出。
接着系统开销分离电路从由第二去交织电路126输出的推定代码字序列中除去与系统开销信号对应的位，随后第二速度变换电路128分离并除去与由发送侧的第一速度变换电路确保的区域(系统开销区域、第一及第二奇偶性序列区域)对应的位，进行n个并行的序列的逆速度变换((KR-f)/NB倍)，输出n个并行的推定信息序列。
最后，第二多路化电路129把第二速度变换电路128输出的n个并行的推定信息序列变换为串行的推定信息序列并输出到第二光发送器27。
如上所述，在该FEC多路化分离电路26中，通过设置第二交织电路124，把n个并行的信息序列分割成以为了实现所希望的纠错能力而要求的纠错代码的每一码元的位数为因数而具有的多个并行信息序列，对各个并行信息序列使用各自的FEC编码电路采用最佳的每1码元的位数进行纠错编码，所以可以实现比以往更高的纠错能力。
进而通过这种构成，能够拓宽所希望的纠错能力的纠错代码的每1码元的位数的选择范围。结果，因为还可以把信息序列分割成以在实现所希望的纠错能力的范围中变成最小的纠错代码的每1码元的位数为因数而具有的并行数个信息序列，所以提供了以很小的电路规模就能够提高对经由光传输线路发送的信号的纠错能力的纠错译码装置。
从以上说明可知，因为依据本发明实施方式1的纠错编码系统和纠错译码系统能够灵活地选择纠错代码的每1码元的位数，所以即使用特定的帧格式限制编码处理以及发送处理，也不会被该限制条件所左右，能够跨越多个FEC帧灵活地构成纠错编码处理以及实施交织的纠错编码帧，提高随机错误及突发错误的纠错能力。
须指出，在以上的构成中，作为并行数n的实例，说明了n＝128的情况，但即使采用其他并行数的情况下使用该纠错编码系统和纠错译码系统的构成，能够灵活地选择纠错代码的每1码元的位数这一点也是不言自明的。
进而，在该纠错编码系统和纠错译码系统的构成中，利用满足n＝n1+n2的自然数n1和n2把n个并行的输入信息序列分割成2个并行信息序列，但也可以进一步分割成多个并行信息序列。
在上述的构成中为了容易理解，对设置OTU帧缓冲器那样的工作用存储区域的情形进行了说明，但如果使用总线转送则和前面说明的一样不需要这种工作用存储区域。对于图3所示的OTU帧缓冲器的构造的FEC帧也可以适用该纠错编码系统和纠错译码系统的构成这一点是不言自明的。即，在图3所示的实施方式1的OTU帧缓冲器的具体例子中，对于每一FEC帧单位，以不同的方式执行OTU帧缓冲器内部的区域分配。但是，在通信系统的限制下，假设要求对于每一FEC帧单位以相同的方式进行区域分配。作为满足这种要求的帧格式的一例，在对FEC帧适用图3所示的OTU帧缓冲器的构造时，例如把图3中的第一奇偶性序列区域以及第二奇偶性序列区域分割成4个，把它们分割配置在FEC帧的右侧，对这样的FEC帧也可以适用该纠错编码系统和纠错译码系统的构成是不言自明的。图7是把第一奇偶性序列区域以及第二奇偶性序列区域分割成4块，并把它们分配在FEC帧的右侧时的帧格式的一例。
须指出，在图4的FEC逆多路化电路26中，输出根据作为第一FEC译码电路125-1以及在第二FEC译码电路125-2中的译码结果的第一以及第二推定代码字序列而生成的推定信息序列。作为其改进方法，把重排了第一以及第二推定代码字序列的顺序的第三推定代码字序列再次输入到第三FEC译码电路123，重复实施第三FEC译码→第一以及第二FEC译码和处理。通过这种重复译码，出现了能够纠正在图4的构成中不能纠正的接收序列的可能性。因而，能够提高译码纠错特性。在该改进方法中，传送给第三FEC译码电路的第三推定代码字序列的位宽度q”’能够根据在第三FEC译码电路中再次实施的译码方法而改变。在硬判定译码的情况下，假设q”’＝1，而在软判定译码的情况下假设q”’＞1。
须指出，在本发明的实施方式1中，以光传输系统为例示出了本发明的纠错编码/译码方法的调整，但应当容易理解，为了发挥这些特征不是必须设置成光传输系统那样的构造，该技术思想能够适用于全部使用了块代码的纠错代码。
实施方式2
在本发明的实施方式2中，在依据本发明实施方式1的纠错译码处理中，在向后段的译码电路送出前段的译码结果时，在包含与在前段的译码电路中被判定为不能纠错的代码字相对应的位(以下，称为错误检测位)的后段多值代码的码元中设定错误检测标志，在后段的译码电路中利用该错误检测标志实施消失校正。
作为上述方法的改良方法，作为设置错误检测标志的方法，只在包含于多值代码的码元中的错误检测位数在规定的b位以上的情况下，设置错误检测标志。这是包含在帧的各列中的相同二进制符号位的数目(8位)，和多值代码每1码元位数不能整除时的处置方式。
在实施方式2中，如上所述，对进行了逆多路化的接收序列，以规定的单位对经过逆多路化的序列进行分组，在针对该每个组并行地进行纠错译码处理时，在经过逆多路化的序列的分组中至少有2种以上不同的规定分配单位，根据该分配单位的不同而并行地进行不同的纠错译码处理，反复实施多个FEC译码，并且在与在前段的译码处理部件中进行了错误检测的码元相对应的后段译码处理中的码元中设置错误检测标志以便在后段的译码处理中执行消失校正，所以即使用特定的帧格式限制了接收处理以及译码处理，也不会受到该限制条件的制约，通过跨越多个FEC帧进行纠错译码处理以及交织，能够提高对随机错误以及突发错误的纠错能力。
如上所述，本发明的纠错编码/译码装置构成了不会被帧格式的限制条件所左右的灵活的纠错编码帧，能够提高对随机错误以及突发错误的纠错能力，适用于例如使用了纠错代码的有线传输装置。

Claims (5)

1.一种按照规定的帧单位来进行纠错编码的纠错编码装置，其特征在于，包括：
子帧分割部件，把n个子帧中的发送信息序列分割为n1个子帧和n2个子帧，其中n是任意自然数，n1是小于n的自然数，n2是满足n1+n2＝n的自然数；
第一纠错代码生成部件，将上述n1个子帧以每m1个子帧为单位进行块编码而生成第一纠错代码，并将所生成的第一纠错代码作为冗余信息而附加，其中m1是n1的因数；以及
第二纠错代码生成部件，将上述n2个子帧进而以每m2个子帧为单位进行块编码而生成第二纠错代码，并将所生成的第二纠错代码作为冗余信息而附加，其中m2是n2的因数。
2.如权利要求1所述的纠错编码装置，其特征在于：设m1和m2中的至少一方为不是n的因数的自然数。
3.如权利要求1所述的纠错编码装置，其特征在于：以第一纠错代码生成部件和第二纠错代码生成部件中的块代码的代码长度为N，设定满足2mr＞N的最小自然数mr作为m1和m2中的至少一方。
4.一种按照规定的帧单位来进行纠错译码的纠错译码装置，其特征在于，包括：
子帧分割部件，将n个子帧中的接收序列分割为n1个子帧和n2个子帧，其中n是任意自然数，n1是小于n的自然数，n2是满足n1+n2＝n的自然数；
第一纠错译码部件，将上述n1个子帧以每m1个子帧为单位进行译码，并将译码结果作为第一推定代码字序列而输出，其中m1是n1的因数；以及
第二纠错译码部件，进而将上述n2个子帧以每m2个子帧为单位进行基于块代码的译码，并将译码结果作为第二推定代码字序列而输出，其中m2是n2的因数。
5.如权利要求4所述的纠错译码装置，其特征在于：设m1和m2中的至少一方为不是n的因数的自然数。
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