JP2009017160A - 誤り訂正符号化装置および方法ならびにデジタル伝送システム - Google Patents

Abstract

【課題】内符号の復号後のビット誤り率不均一性を考慮して、外符号の符号語の各ビットの並び順を変更することにより、エラーフロアの発生を回避するようにした誤り訂正符号化装置および方法ならびにデジタル伝送システムを得る。
【解決手段】ビット系列並び替え処理手段１３〜１１５を含み、複数の誤り訂正符号を組み合わせた連接符号による誤り訂正符号化装置３１において、ビット系列並び替え処理手段１３〜１１５は、内符号の符号語の各ビットに関し、内符号の復号後のビット誤り率が不均一であることを不均一性条件として考慮し、外符号の符号語の各ビットの並び順を変更して並び替えたビット系列に対し、内符号の符号語に割り当てる。
【選択図】図２

Description

この発明は、光伝送システムなどのデジタル通信装置に適用される誤り訂正符号化装置および方法ならびに誤り訂正符号化装置を用いたデジタル伝送システムに関するものである。

従来の誤り訂正符号化装置および方法では、誤り訂正符号化方式（ＦＥＣ：Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）として、ＬＤＰＣ（Ｌｏｗ−Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ−Ｃｈｅｃｋ）符号を内符号とし、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号を外符号とする連接符号化方法が適用されている（たとえば、非特許文献１参照）。

上記非特許文献１による連接符号化方法では、情報系列に対してＢＣＨ符号による符号化を行い、そのＢＣＨ符号化系列に対して、その順序を入れ替えずにそのまま、ＬＤＰＣ符号による符号化を行う。

ＥＴＳＩ ＥＮ ３０２ ３０７ Ｖ１．１．１（２００５．０３）Ｅｕｒｏｐｅａｎ Ｓｔａｎｄａｒｄ（Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ ｓｅｒｉｅｓ）ｐ．１９−２３（５．３）

従来の誤り訂正符号化装置および方法では、ＬＤＰＣ符号の復号において、ＢＣＨ符号の訂正可能ビット数を超えるビットエラーの残留が発生すると、それがＢＣＨ符号の復号後においても残留エラーとして残ってしまうので、ＬＤＰＣ符号の誤り訂正特性に依存して、エラーフロア現象が発生するという課題があった。

この発明は、上記の課題を解決するためになされたもので、内符号の復号後のビット誤り率不均一性を考慮して、外符号の符号語の各ビットの並び順を変更することにより、エラーフロアの発生を回避するようにした誤り訂正符号化装置および方法ならびにデジタル伝送システムを得ることを目的とする。

この発明による誤り訂正符号化装置は、ビット系列並び替え処理手段を含み、複数の誤り訂正符号を組み合わせた連接符号による誤り訂正符号化装置であって、ビット系列並び替え処理手段は、内符号の符号語の各ビットに関し、内符号の復号後のビット誤り率が不均一であることを不均一性条件として考慮し、外符号の符号語の各ビットの並び順を変更して並び替えたビット系列に対し、内符号の符号語に割り当てるものである。

この発明によれば、内符号の復号後のビット誤り率不均一性を考慮して、外符号の符号語の各ビットの並び順を変更することにより、エラーフロアの発生を回避することができる。

実施の形態１．
以下、添付図面を参照しながら、この発明の実施の形態１について説明する。
図１はこの発明の実施の形態１に係る誤り訂正符号化装置を用いたデジタル伝送システム（以下、単に「伝送システム」という）を示すブロック図である。

図１において、伝送システム３０は、情報源に接続された誤り訂正符号化装置３１と、誤り訂正符号化装置３１に接続された変調器３２と、変調器３２に接続された通信路３３と、通信路３３を介して変調器３２に接続された復調器４１と、復調器４１に接続されたＡ／Ｄ（アナログ／デジタル）変換器４２と、Ａ／Ｄ変換器４２に接続された誤り訂正復号装置４３とにより構成されており、誤り訂正復号装置４３は受信者に接続されている。
変調器３２、通信路３３、復調器４１およびＡ／Ｄ変換器４２は、それぞれ一般的に利用されている装置構成からなる。

図２は図１内の誤り訂正符号化装置３１の具体的構成例を示すブロック図である。
図２において、誤り訂正符号化装置３１は、第１の多重分離回路１１と、フレーム生成回路１２と、第１のインタリーブ回路１３と、第１のＦＥＣ符号化回路１４（外符号の符号化手段）と、第１のデインタリーブ回路１５と、第２のインタリーブ回路１１３と、第２のＦＥＣ符号化回路（内符号の符号化手段）１６と、第２のデインタリーブ回路１１５と、第１の多重化回路１７と、を備えている。

上記構成において、各回路１１〜１７は、外符号および内符号の２種類を組み合わせた従来の連接符号による誤り訂正符号化装置と同様の回路であり、この発明に関連する回路は、第２のインタリーブ回路１１３および第２のデインタリーブ回路１１５のみである。

誤り訂正符号化装置３１において、最上段側の第１の多重分離回路１１は、第１の情報系列（直列）に基づき、第２の情報系列（並列）を生成する。
フレーム生成回路１２は、第２の情報系列に基づき、第１の情報＋ＯＨ（オーバーヘッド）＋ダミー系列（並列）を生成する。
第１のインタリーブ回路１３は、第１の情報＋ＯＨ＋ダミー系列に基づき、第２の情報＋ＯＨ＋ダミー系列（順序組み替え後、並列）を生成する。

第１のＦＥＣ符号化回路１４は、第２の情報＋ＯＨ＋ダミー系列に基づき、第１の符号語系列（並列）を生成する。
第１のデインタリーブ回路１５は、第１の符号語系列に基づき、第２の符号語系列（順序組み直し後、並列）を生成する。

第２のインタリーブ回路１１３は、第２の符号語系列に基づき、第３の符号語系列（順序組み替え後、並列）を生成する。
第２のＦＥＣ符号化回路１６は、第３の符号語系列に基づき、第４の符号語系列（並列）を生成する。
第２のデインタリーブ回路１１５は、第４の符号語系列に基づき、第５の符号語系列（順序組み直し後、並列）を生成する。
誤り訂正符号化装置３１において、最下段側の第１の多重化回路１７は、第５の符号語系列に基づき、第６の符号語系列（直列）を生成する。

次に、誤り訂正符号化装置３１の動作について説明する。
図２において、まず、誤り訂正符号化装置３１に対して直列の順序で入力された第１の情報系列は、第１の多重分離回路１１によって並列の順序に変換される。このときの並列数を「ｎ」と定義する。

続いて、フレーム生成回路１２は、第１の多重分離回路１１から生成されたｎ並列の第２の情報系列に加えて、同期用制御信号などを含むＯＨを付加する領域と、誤り訂正符号のパリティ系列を付加する領域とを確保し、さらにＯＨおよびダミー系列を付加して、これら冗長領域を付加した分だけ伝送速度を上昇させた情報を生成する。

すなわち、フレーム生成回路１２は、連接符号の情報長Ｋｃおよび符号長Ｎｃに基づく符号化率がＫｃ／Ｎｃの場合、伝送速度をＮｃ／Ｋｃ倍にして、ＯＨを付加する。この結果、フレーム生成回路１２からは、第１の情報＋ＯＨ＋ダミー系列がｎ並列に出力される。

第１のインタリーブ回路１３は、フレーム生成回路１２からの入力情報系列と、ＯＨおよびダミー系列とからなるｎ並列の系列を、あらかじめ定められた順序で並び替え、結果をｎ並列で出力する。この並び替えのことを、便宜上、「外インタリーブ」と称する。

第１のインタリーブ回路１３の並び替え手段は、次に続く第１のＦＥＣ符号化回路１４にて符号化される外符号のシンボルを１単位として行う。
たとえば、ＢＣＨ符号などに代表される、ガロア体ＧＦ（２）上のビットを１シンボルとして（つまり、「０」および「１」の２値を利用する）符号化する場合には、その「ビット」を１単位として並び替える。

また、ＲＳ（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ）符号などに代表される、ガロア体ＧＦ（２^ｍ）上の要素を１シンボルとして（つまり、ｍビットを１シンボルとして利用する）符号化する場合には、その「シンボル」を１単位として並び替える。

この発明の特性上、後者の「シンボル」ごとのインタリーブ方法の方が、構成上好適であるが、前者の「ビット」ごとのインタリーブであっても構成可能である。また、第１のインタリーブ回路１３における並び替え方法は、「ブロックインタリーブ」やその変形例などの一般的なものを利用することができる。この発明においては、第１のインタリーブ回路１３の並び替え方法に、特に制約は生じない。
また、第１のインタリーブ回路１３の入力並列数ｎに対して、出力並列数ｎ’は、必ずしも一致させる必要はない。以下で説明する各回路についても同様である。ただし、説明を容易にするため、以下では並列数を「ｎ」と記す。

図２に戻り、次に、第１のＦＥＣ符号化回路１４は、第１のインタリーブ回路１３から入力された系列に対して、所定の符号長Ｎ１、情報長Ｋ１、ガロア体ＧＦ（２）またはガロア体ＧＦ（２^ｍ）上のブロック符号の誤り訂正符号化を行う。この結果、第１のＦＥＣ符号化回路１４からは、第１の符号語系列がｎ並列で生成される。

なお、ここでは、外符号の誤り訂正符号をブロック符号と述べたが、それ以外の符号でも構成することは可能である。
また、符号化動作は、たとえば、ガロア体ＧＦ（２）上のＢＣＨ符号の場合には、ｎ並列またはそれ以下の任意の並列数で行われる。
また、ガロア体ＧＦ（２^ｍ）上のＲＳ符号の場合には、ｎ／ｍ並列またはｎ／ｍ以下の任意の並列数で行われる。また、並列動作で符号化される外符号の種類は、フレームフォーマットの制約条件を満たすならば、必ずしも１種類である必要はなく、複数種類の符号を用いてもよい。

次に、第１のデインタリーブ回路１５は、第１のＦＥＣ符号化回路１５から生成されたｎ並列の第１の符号語系列を、第１のインタリーブ回路１３に入力される前の順序に入れ替えて、その結果を第２の符号語系列として生成する。この並び直しのことを、便宜上、「外デインタリーブ」と称する。
なお、第１のデインタリーブ回路１５は必ずしも必要ではなく、省略することも可能である。

また、第１のインタリーブ回路１３と第１のＦＥＣ符号化回路１４との順序を入れ替えて、フレーム生成回路１２から出力される第１の情報＋ＯＨ＋ダミー系列を、第１のＦＥＣ符号化回路１４に直接入力し、その結果として出力される第１の符号語系列を、第１のインタリーブ回路１３に入力して、外インタリーブ処理を実行してもよい。

上記のいずれかの方法で符号化および外インタリーブ／外デインタリーブされた第２の符号語系列は、第２のインタリーブ回路１１３に入力される。

第２のインタリーブ回路１１３は、ｎ並列の第２の符号語系列を、あらかじめ定められた順序で並び替え、その結果を第３の符号語系列としてｎ並列で生成する。この並び替えのことを、便宜上、「内インタリーブ」と称する。

第２のインタリーブ回路１１３の並び替え手段は、次に続く第２のＦＥＣ符号化回路１６にて符号化される内符号のシンボルを１単位として行う。
たとえば、「２元」のＬＤＰＣ符号などに代表される、ガロア体ＧＦ（２）上のビットを１シンボルとして符号化する場合には、その「ビット」を１単位として並び替える。

また、「ｑ元」のＬＤＰＣ符号などに代表される、ガロア体ＧＦ（２^ｍ’）上の要素を１シンボルとして（つまり、ｍ’ビットを１シンボルとして利用する）符号化する場合には、その「シンボル」を１単位として並び替える。

ＬＤＰＣ符号は、一般的には前者の「２元」のものを利用することが大半であるため、以下の説明では、前者の「ビット」ごとのインタリーブに基づいて説明するが、後者のものでも構成可能である。なお、第２のインタリーブ回路１１３における並び替え方法については、追って別途に詳述する。
また、第２のインタリーブ回路１１３の入力並列数ｎに対して、出力並列数ｎ’は、必ずしも一致させる必要はない。また、第２のインタリーブ回路１１３の入力並列数ｎは、第１のデインタリーブ回路１５の出力並列数と一致する必要はあるが、第１のインタリーブ回路１３の入出力並列数および第１のデインタリーブ回路の入力並列数とは、必ずしも一致させる必要はない。以下で説明する各回路についても同様である。ただし、説明を容易にするため、以下では並列数を「ｎ」と記す。

図２に戻り、次に、第２のＦＥＣ符号化回路１６は、第２のインタリーブ回路１１３から入力された系列に対して、所定の符号長Ｎ２、情報長Ｋ２、ガロア体ＧＦ（２）上の「２元」のＬＤＰＣ符号またはガロア体ＧＦ（２^ｍ’）上の「多元」のＬＤＰＣ符号の誤り訂正符号化を行う。この結果、第２のＦＥＣ符号化回路１６からは、第４の符号語系列がｎ並列で出力される。

なお、第２のＦＥＣ符号化回路１６による符号化動作は、たとえば、「２元」のＬＤＰＣ符号の場合には、ｎ並列またはそれ以下の任意の並列数で行われる。
また、「多元」のＬＤＰＣ符号場合は、ｎ／ｍ並列またはｎ／ｍ以下の任意の並列数で行われる。
また、内符号の符号化動作は、パイプライン処理により実現してもよい。また、内符号の種類は、フレームフォーマットの制約条件を満たすならば、必ずしも１種類である必要はなく、複数種類の符号を用いてもよい。

さらに、ここでは、内符号として利用する誤り訂正符号を、「２元」または「多元」のＬＤＰＣ符号と述べたが、それ以外の符号でも構成可能である。
ただし、この発明の特性上、復号後ビット誤り率などで示される復号性能が、符号語の各ビットに対して、不均一な性質を示すものが望ましい。このビット誤り率の不均一性を、「ＵＥＰ（Ｕｎｅｑｕａｌ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）」と称する。

次に、第２のデインタリーブ回路１１５は、第２のＦＥＣ符号化回路１６から生成されたｎ並列の第４の符号語系列を、第２のインタリーブ回路１１３に入力される前の順序に入れ替えて、その結果を第５の符号語系列として生成する。この並び直しのことを、便宜上、「内デインタリーブ」と称する。
なお、第２のデインタリーブ回路１１５は、必ずしも必要ではなく、省略することも可能である。

最後に、第１の多重化回路１７は、第５の符号語系列を直列による第６の符号語系列に変換し、直列による第６の符号語系列を生成して変調器３２に入力する。

なお、誤り訂正符号化装置３１内の各回路１１〜１７間で伝達される情報（データ）は、各回路１１〜１７間を接続するバスを経由するパイプライン方式で受け渡されるように構成してもよく、または、隣接する前後の回路から参照可能な作業用記憶領域を設けて受け渡されるように構成してもよい。以下では、理解を容易にするために、隣接する前後の回路から参照可能な作業用記憶領域を有するものとして説明する。

図３は図１内の誤り訂正復号装置４３の具体的構成例を示すブロック図である。
図３において、誤り訂正復号装置４３は、第２の多重分離回路２１と、フレーム同期回路２２と、第３のインタリーブ回路１２４と、第２のＦＥＣ復号回路（内符号の復号手段）２３と、第３のデインタリーブ回路１２６と、第４のインタリーブ回路２４と、第１のＦＥＣ復号回路（外符号の復号手段）２５と、第４のデインタリーブ回路２６と、フレーム分離回路２７と、第２の多重化回路２８と、を備えている。

誤り訂正復号装置４３は、誤り訂正符号化装置３１に対応した回路構成からなり、誤り訂正符号化装置３１が符号化した誤り訂正符号を復号する機能を有する。
上記構成において、各回路２１〜２８は、外符号および内符号の２種類を組み合わせた従来の連接符号による誤り訂正復号装置と同様の回路であり、この発明に関連する回路は、第３のインタリーブ回路１２４および第３のデインタリーブ回路１２６のみである。

誤り訂正復号装置４３において、最上段側の第２の多重分離回路２１は、Ａ／Ｄ変換器４２からの第１の量子化受信系列（直列）に基づき、第２の量子化受信系列（並列）を生成する。
フレーム同期回路２２は、第２の量子化受信系列に基づき、第２の量子化受信系列（並列）＋フレーム同期信号を生成する。

第３のインタリーブ回路１２４は、第２の量子化受信系列＋フレーム同期信号に基づき、第３の量子化受信系列（順序組み替え後、並列）を生成する。
第２のＦＥＣ復号回路２３は、第３の量子化受信系列に基づき、第１のＦＥＣ復号結果系列（並列）を生成する。

第３のデインタリーブ回路１２６は、第１のＦＥＣ復号結果系列に基づき、第２のＦＥＣ復号結果系列（順序組み直し後、並列）を生成する。
第４のインタリーブ回路２４は、第２のＦＥＣ復号結果系列に基づき、第３のＦＥＣ復号結果系列（順序組み替え後、並列）を生成する。

第１のＦＥＣ復号回路２５は、第３のＦＥＣ復号結果系列に基づき、第１の推定符号語系列（並列）を生成する。
第４のデインタリーブ回路２６は、第１の推定符号語系列に基づき、第２の推定符号語系列（順序組み直し後、並列）を生成する。
フレーム分離回路２７は、第２の推定符号語系列に基づき、第１の推定情報系列（並列）を生成する。
誤り訂正復号装置４３において、最下段側の第２の多重化回路２８は、第１の推定情報系列に基づき、第２の推定情報系列（直列）を生成する。

なお、誤り訂正復号装置４３（受信側）において、復調器４１およびＡ／Ｄ変換器４２（図１参照）は、通信路を通って雑音の混入した直列の順序の受信系列を、復調するとともにＡ／Ｄ変換して量子化受信系列を生成する。
ここで、送信１シンボル当りｑビットに量子化することを想定し、ｑ＝１の場合を「硬判定」、ｑ＞１の場合を「軟判定」と称する。

次に、誤り訂正復号装置４３の動作について説明する。
図３において、誤り訂正復号装置４３に直列の順序で入力された第１の量子化受信系列は、まず、第２の多重分離回路２１によって並列の順序に変換され、第２の量子化受信系列が生成される。

このとき、第２の多重分離回路２１は、送信１シンボル当りｑビットの量子化受信系列を、ｎ’（＝ｎ×ｑ）並列の量子化受信系列に変換する。送信１シンボル当りｑビットの量子化受信系列は、ｑビットを１単位として取り扱うことができるので、以下の受信側の説明では、ｎ’（＝ｎ×ｑ）並列のものを、便宜上、「ｎ並列」と称する。

続いて、フレーム同期回路２２は、ｎ並列の第２の量子化受信系列に付加されているＯＨ情報（オーバーヘッド情報）を検出してフレームの先頭位置を特定する。
次に、第３のインタリーブ回路１２４（誤り訂正符号化装置３１内の第２のデインタリーブ回路１１５に対応）は、送信側で内デインタリーブを実行した場合に、受信側でＦＥＣ復号前に内インタリーブを実行して並べ替えたものを、ｎ並列の第３の量子化受信系列として生成する。

第３のインタリーブ回路１２４は、誤り訂正符号化装置３１内の第２のデインタリーブ回路１１５と同様に、必ずしも必要ではなく、省略することも可能である。すなわち、情報源の送信側となる誤り訂正符号化装置３１において、第２のデインタリーブ回路１１５が省略された場合には、誤り訂正復号装置４３内の第３のインタリーブ回路１２４も不要となる。

次に、第２のＦＥＣ復号回路２３は、ｎ並列の量子化受信系列にフレーム同期信号を付加して生成されたｎ並列の第３の量子化受信系列に対して、第４の符号語系列の復号処理（第２のＦＥＣ符号化回路１６によって符号化された訂正符号の復号処理）を行う。この結果、第１のＦＥＣ復号結果系列がｎ並列に生成される。

なお、第２のＦＥＣ復号回路２３は、入力される量子化受信系列の量子化数に応じて、硬判定復号や軟判定復号を行う。
一般的には、ｑ＝１の場合に硬判定復号、ｑ＞１の場合に軟判定復号を行うが、これに限られることはない。

また、第１のＦＥＣ復号結果系列の量子化ビット数（送信１シンボル当り）は、一般的には硬判定（ｑ’’＝１）とするが、復号結果の信頼度を付加して、軟情報（ｑ’’＞１）を出力してもよい。
送信１シンボル当りｑ’’ビットの第１のＦＥＣ復号結果系列は、ｑ’’ビットを１単位として取り扱うことができるので、以下の受信側の説明においては、ｎ’’（＝ｎ×ｑ’’）並列のものを、便宜上、「ｎ並列」と称する。

図３に戻り、次に、第３のデインタリーブ回路１２６（誤り訂正符号化装置３１内の第２のインタリーブ回路１１３に対応）は、第２のＦＥＣ復号回路２３から生成されたｎ並列の第１のＦＥＣ復号結果系列を、第３のインタリーブ回路１２４に入力される前の順序に入れ替えて、その結果を第２のＦＥＣ復号結果系列として生成する。

なお、受信側（誤り訂正復号装置４３）の第３のインタリーブ回路１２４および第３のデインタリーブ回路１２６は、送信側（誤り訂正符号化装置３１）の第２のインタリーブ回路１１３および第２のデインタリーブ回路１１５で行われる「内インタリーブ」に対応する。

また、受信側の第３のインタリーブ回路１２４および第３のデインタリーブ回路１２６の並び替え方法および実装方法も、送信側と相互に関連する。
たとえば、送信側で内インタリーブのみを行い、内デインタリーブを行わない（第２のデインタリーブ回路１１５を省略した）場合には、受信側では、第２のＦＥＣ復号回路２３の後段に第３のデインタリーブ回路１２６のみを配置（第３のインタリーブ回路１２４を省略）し、内デインタリーブのみを行うことになる。

図３に戻り、次に、第４のインタリーブ回路２４（誤り訂正符号化装置３１内の第１のデインタリーブ回路１５に対応）は、送信側で「外デインタリーブ」を実行した場合に、受信側でＦＥＣ復号前に「外インタリーブ」を実行して並べ替えたものを、ｎ並列の第３のＦＥＣ復号結果系列として生成する。

第４のインタリーブ回路２４は、必ずしも必要ではなく、省略することも可能である。また、送信側でフレーム生成回路１２から生成される第１の情報＋ＯＨ＋ダミー系列を第１のＦＥＣ符号化回路１４に直接入力し、その結果として生成される第１の符号語系列を、第１のインタリーブ回路１３に入力して、外インタリーブ処理を行う場合には、受信側の第４のインタリーブ回路２４の部分には、外デインタリーブを行う第４のデインタリーブ回路２６が配置される。

上記のいずれかの方法で符号化および変換されたｎ並列の第３のＦＥＣ復号結果系列は、第１のＦＥＣ復号回路２５に入力される。

第１のＦＥＣ復号回路２５は、ｎ並列の第３のＦＥＣ復号結果系列に対して、第１の符号語系列の復号処理（第１のＦＥＣ符号化回路１４によって符号化された訂正符号の復号処理）を行う。この結果、第１の推定符号語系列がｎ並列に生成される。

なお、第１のＦＥＣ復号回路２５は、入力される量子化受信系列の量子化数に応じて、硬判定復号や軟判定復号を行う。
一般的には、ｑ’’＝１の場合に硬判定復号、ｑ’’＞１の場合に軟判定復号を行うが、これに限られることはない。

また、第１の推定符号語系列の量子化ビット数（送信１シンボル当り）は、一般的には硬判定（ｑ’’’＝１）とするが、復号結果の信頼度を付加して、軟情報（ｑ’’’＞１）を生成してもよい。
この場合、しかるべきインタリーブ／デインタリーブの実行後に、結果を再び第２および第１のＦＥＣ復号回路２３、２５に順番に入力し、さらに、この処理を繰り返して繰り返し復号を実行してもよい。

送信１シンボル当りｑ’’’ビットの第１の推定符号語系列は、ｑ’’’ビットを１単位として取り扱うことができるので、以下の受信側の説明においては、ｎ’’’（＝ｎ×ｑ’’’）並列のものを、便宜上、「ｎ並列」と称する。

図３に戻り、次に、第４のデインタリーブ回路２６（誤り訂正符号化装置３１内の第１のインタリーブ回路１３に対応）は、第１のＦＥＣ復号回路２５から生成されたｎ並列の第１の推定符号語系列を、第４のインタリーブ回路２４に入力される前の順序に入れ替えて、その結果を第２の推定符号語系列として生成する。

第４のインタリーブ回路２３および第４のデインタリーブ回路２６は、送信側の第１のインタリーブ回路１３および第１のデインタリーブ回路１５で行われる「外インタリーブ」に対応し、並び替え方法および実装方法も相互に関連する。
たとえば、送信側で外インタリーブのみを行い、外デインタリーブを行わない場合には、受信側では、第１のＦＥＣ復号回路２５の後段に第４のデインタリーブ回路２６のみを配置し、外デインタリーブのみを行う。
また、たとえば、送信側で第１のインタリーブ回路１３と第１のＦＥＣ符号化回路１４との順序を入れ替えて、第１のＦＥＣ符号化回路１４の後段に第１のインタリーブ回路１３を配置する場合には、受信側では、第１のＦＥＣ復号回路２５の前段に第４のデインタリーブ回路２６のみを配置し、外デインタリーブのみを行う。

上記のいずれかの方法で符号化および変換されたｎ並列の第２の推定符号語系列は、フレーム分離回路２７に入力される。

フレーム分離回路２７（送信側のフレーム生成回路１２に対応）は、第２の推定符号語系列からＯＨ信号（オーバーヘッド信号）に対応するビットを除去するとともに、その後、送信側のフレーム回路１２で実行した速度変換に対応して、確保されたパリティ系列領域に対応するビットを分離および除去し、ｎ並列の系列の逆速度変換を行う。
すなわち、連接符号の情報長Ｋｃおよび符号長をＮｃに基づく符号化率がＫｃ／Ｎｃの場合、伝送速度をＫｃ／Ｎｃ倍にする。この結果、第１の推定情報系列がｎ並列に生成される。

最後に、第２の多重化回路２８は、ｎ並列の第１の推定情報系列を、直列の第２の推定情報系列に変換して生成する。

なお、誤り訂正復号装置４３を構成する各回路２１〜２８間で伝達される情報（データ）の受け渡しは、誤り訂正符号化装置３１と同様に、各回路間を接続するバスを経由するパイプライン方式で受け渡されるように構成してもよく、または、隣接する前後の回路から参照可能な作業用記憶領域を設けて受け渡される構成をとしてもよい。以下では、理解を容易にするために、隣接する前後の回路から参照可能な作業用記憶領域を有するものとして説明する。

次に、図４の説明図を参照しながら、図１〜図３に示したこの発明の実施の形態１による内インタリーブの並び替え方法について説明する。
内インタリーブは、内符号に対する復号（第２のＦＥＣ復号回路２３で行われる）において残留エラーが発生した場合に、内インタリーブの機能により残留エラーを好適に並び替えることで、外符号に対する復号（第１のＦＥＣ復号回路２５で行われる）によって、すべてのエラーを訂正することを目的として行われる。

図４は内インタリーブの並び替え方法の一例を示している。ここでは、説明を容易にするため、誤り訂正復号装置４３における、第３のデインタリーブ回路１２６および第４のインタリーブ回路２４の部分に着目した場合の並び替え方法を示している。また、外符号として、ガロア体ＧＦ（２^ｍ）上のＲＳ符号を取り上げ、内符号として、ｉｒｒｅｇｕｌａｒ−ＬＤＰＣ符号を取り上げるものとする。

なお、この発明の特徴に合致するものであれば、以下に示したインタリーブ方法および符号に限られることはなく、他の方法および符号を適用することは可能である。
また、ここでは、内インタリーブの本質的な機能を主に説明し、上述の誤り訂正符号化装置３１および誤り訂正復号装置４３の実装方法（並列数ｎ、受け渡し方法）との整合性については説明を省略する。

図４において、実線矢印は、ｉｒｒｅｇｕｌａｒ−ＬＤＰＣ符号の符号語１系列の並び順を示している。
なお、符号語１系列以上の任意の系列数（符号語数）について、同時にデインタリーブしてもよいが、説明の都合上、符号語１系列と見なしている。

また、符号語１系列の並び順（実線矢印）は、第３のデインタリーブ回路１２６への並列入力に対して、空間軸方向の順（クロックｔにおけるｎ並列の１並びすべて→クロックｔ＋１におけるｎ並列の１並びすべて→・・・）になっていてもよい。
または、符号語１系列の並び順（実線矢印）は、時間軸方向の順序（クロックｔにおける結線０番→クロックｔ＋１における結線０番→クロックｔ＋２における結線０番→・・・→クロックｔ＋ｔ’における結線０番→クロックｔにおける結線１番→クロックｔ＋１における結線１番→・・・）になっていてもよい。

ｉｒｒｅｇｕｌａｒ−ＬＤＰＣ符号には、一般的に、パリティ検査行列の列重みの大きい列に対応するビットの方が、列重みの小さい列に対応するビットに比べて、復号後のビット誤り率が小さくなる、という性質がある。
図４において、復号後のビット誤り率（不均一誤り）の性質が、ビット誤り率の高低に応じて、２箇所に分割できるものとする。

内デインタリーブ（ビット並び替え）では、ビット誤り率の高いビット（×印参照）と低いビット（○印参照）とを、ほぼ平均的に混ぜ合わせるように、符号語の系列を、図４内の中段の点線矢印で示すように並び替える。
図４の例では、ビット誤り率の低いもの（○印参照）が全体の１／３を占めるものとして、これに対応するビット列を符号語系列全体に偏りなく配分している。
なお、内インタリーブでは、内デインタリーブとは逆の並び替えが行われる。

次に、図４内の下段のように、内デインタリーブによって並び替えられたｉｒｒｅｇｕｌａｒ−ＬＤＰＣ符号の系列を、外インタリーブする。
ここでは、説明の都合上、外インタリーブ方法としてブロックインタリーブを適用しているが、任意のインタリーブ並び替え方法が適用可能である。また、並び替え後の並び順（太線矢印参照）は、第４のインタリーブ回路２４への並列入力に対して、空間軸方向の順になっていてもよいし、時間軸方向の順になっていてもよい。

外インタリーブでのブロックインタリーブの並び替え方法は、たとえば、図４内の下段の点線で示すように、横方向に並べられた系列を、任意の一定の長さに分割し、それらをそろえて縦方向に並べ、それを太線で示す順序に並び替える、という方法が考えられる。
図４（下段）では、説明を容易にするために、横の長さをｍ（ビット）×４としている。そして、ｍビットをＲＳ符号語のシンボルと見なし、縦方向の太線矢印の並び順をＲＳ符号の符号語の系列と見なす。
なお、ブロックインタリーブの並び替えにおいて、横方向に分割する長さを「ｎ」とすれば、第４のインタリーブ回路２４の出力と第１のＦＥＣ復号回路２５の入力との並列数を「ｎ」に合わせられるので、装置の構成を簡易化することができる。

こうして、第３のデインタリーブ回路１２６および第４のインタリーブ回路２４で並び替えられた系列は、第１のＦＥＣ復号回路２５に入力される。
なお、外デインタリーブでは、外インタリーブとは逆の並び替えが行われる。

以上のように、内符号に対する復号において残留エラーが発生しても、符号語が並び替えられて、ビット誤り率が平均的に再配分されるので、外符号で残留エラーを訂正できる確率が高くなる。

次に、図５の説明図を参照しながら、この発明の実施の形態１による内インタリーブの並び替え方法の他の例について説明する。
図５においても、説明を容易にするため、誤り訂正復号装置４３内の第３のデインタリーブ回路１２６および第４のインタリーブ回路２４の部分に着目して示している。
また、外符号として、ガロア体ＧＦ（２^ｍ）上のＲＳ符号を取り上げ、内符号として、Ｑｕａｓｉ−Ｃｙｃｌｉｃ（ＱＣ）ＬＤＰＣ符号を取り上げる。なお、この発明の特徴に合致するものであれば、以下に示したインタリーブ方法および符号に限らず、他の方法および符号を適用することは可能である。また、ここでは、内インタリーブの本質的な機能を主に説明し、上述の誤り訂正符号化装置３１および誤り訂正復号装置４３の実装方法（並列数ｎ、受け渡し方法）との整合性については説明を省略する。

図５において、実線矢印は、前述（図４）と同様に、ＱＣ−ＬＤＰＣ符号の符号語１系列の並び順を示している。また、符号語１系列以上の任意の系列数（符号語数）について、同時にデインタリーブしてもよいが、説明の都合上、符号語１系列と見なしている。さらに、実線矢印の並び順は、第３のデインタリーブ回路１２６への並列入力に対して、空間軸方向の順になっていてもよいし、時間軸方向の順になっていてもよい。

ＱＣ−ＬＤＰＣ符号は、パリティ検査行列を一定間隔の正方行列に分割し、正方行列の各小行列を、全零行列に割り当てるか、または、単位行列を列ごとに右シフト（シフト量は任意）したものに割り当てるものである。

ＱＣ−ＬＤＰＣ符号には、一般的に、１エラーイベントにおいて残留するビットエラーのバターンが一定になりやすい、という性質がある。ここでは、説明上、ビット誤りパターン（以下、単に「誤りパターン」という）と称する。
図５において、誤りパターンの性質が、○印のもの同士、△印のもの同士、□印のもの同士、に発生するものとする。

ＲＳ符号では、１シンボル中のビットが何ビット誤っているかに関わらず、１シンボルエラーと見なせる。
したがって、この性質を利用して、内デインタリーブでは、同一誤りパターンのビットを、できるだけ同一ＲＳシンボルに割り当てるように、符号語の系列を、図５内の中段の点線矢印のように並び替える。ただし、誤りパターンのビット数が、ＲＳシンボル数ｍを超える場合には、超過分を別のＲＳ符号に割り当てる。

次に、図５内の下段のように、内デインタリーブによって並び替えられたＱＣ−ＬＤＰＣ符号の系列を、外インタリーブする。
ここでは、説明の都合上、インタリーブ方法としてブロックインタリーブを適用しているが、任意のインタリーブ並び替え方法が適用可能である。
また、図５内の下段の太線矢印の並び順は、第４のインタリーブ回路２４への並列入力に対して、空間軸方向の順になっていてもよいし、時間軸方向の順になっていてもよい。

外インタリーブでのブロックインタリーブの並び替え方法は、たとえば、図５内の下段に○△□印で示すように、横方向に並べられた系列を、任意の一定の長さに分割し、それらをそろえて縦方向に並べ、それを太線で示す順序に並び替える、という方法が考えられる。
ここでは、説明を容易にするために、横の長さをｍ（ビット）×４としている。そして、ｍビットをＲＳ符号語のシンボルと見なし、縦方向の太線矢印の並び順をＲＳ符号の符号語の系列と見なし、これらを、第１のＦＥＣ復号回路２５に入力する。
なお、ブロックインタリーブの並び替えにおいて、横方向に分割する長さを「ｎ」とすれば、第４のインタリーブ回路２４の出力と第１のＦＥＣ復号回路２５の入力との並列数を「ｎ」に合わせられるので、装置の構成が簡易化できる。
なお、外デインタリーブでは、外インタリーブとは逆の並び替えが行われる。

なお、ＬＤＰＣ符号は、符号長Ｎ２に対する符号化処理および復号処理を、１クロックごとに１ビットずつ処理する（処理時間Ｎ２）直列演算が可能だが、その他に、１クロックにＮ２ビットを同時に処理する（処理時間１）並列演算や、１クロックにＢビットを同時に処理する（処理時間Ｎ２／Ｂ）部分並列演算が可能であることが知られている。
この特長を生かし、図４および図５内の上段の実線矢印から点線矢印への内デインタリーブ処理（図３の第３のデインタリーブ回路１２６）および内インタリーブ処理を、ＬＤＰＣ符号の並列演算または部分並列演算の順序を変更することに置き換えることが可能である。

以下、上記処理から演算順序の変更への置換について詳細に説明する。
第２のＦＥＣ符号化回路１６および第２のＦＥＣ復号回路２３における通常の演算処理では、図４および図５内の上段の実線矢印に示される順序で演算している。これに対し、別の構成として、ＬＤＰＣ符号の並列演算または部分並列演算を、図４および図５の中段の点線矢印に示される順序に基づいて演算するように変更する。

この際、パリティ検査行列で定義される符号構成にしたがい、各符号語ビット（情報ビット＋パリティビット）とパリティ検査和との対応関係を、変更前の状態から崩さないように、演算順序を変更する必要がある。これは、パリティ検査行列の列ベクトルを１単位として列ベクトルごとに並び替える列操作と、その列ベクトルの１列（または、Ｂ列）ごとのグループ化およびそのグループ単位での演算処理実行とに対応する。

以上のような構成により、内インタリーブおよび内デインタリーブの機能は、前述の演算順序変更により実現される。したがって、図２および図３に示される誤り訂正符号化装置３１および誤り訂正復号装置４３において、内インタリーブおよび内デインタリーブを実現するための装置を設置する必要がなくなり、内インタリーブおよび内デインタリーブの機能が、第２のＦＥＣ符号化回路１６および第２のＦＥＣ復号回路２３に内包されることとなる。

以上のように、内符号に対する復号において残留エラーが発生しても、符号語が並び替えられて、同一のＲＳシンボルに再配分されるので、外符号で残留エラーを訂正できる確率が高くなる。

なお、この発明の実施の形態１は、上記具体例に示したパラメータに制約されることはなく、誤り訂正符号化の方法、フレームフォーマットの長さ、入出力並列数、伝送速度などを、うまく当てはめられる組み合わせであれば、他の例として実現され得ることは言うまでもない。
また、光伝送システムに限定されて適用されることはなく、加入者系有線通信、モバイル無線通信、衛星通信など、様々な種類の伝送システムに適用可能である。

さらに、図４および図５では、理解を容易にするために、受信側のビット系列並び替え処理手段１２４〜２６に注目して説明したが、送信側のビット系列並び替え処理手段１３〜１１５においても、同様の処理が行われることは言うまでもない。

以上のように、この発明の実施の形態１に係る誤り訂正符号化装置３１は、ビット系列並び替え処理手段１３〜１１５を含み、複数の誤り訂正符号を組み合わせた連接符号による誤り訂正符号化装置において、ビット系列並び替え処理手段１３〜１１５は、内符号の符号語の各ビットに関し、内符号の復号後のビット誤り率が不均一であることを不均一性条件として考慮し、外符号の符号語の各ビットの並び順を変更して並び替えたビット系列に対し、内符号の符号語に割り当てる。

また、ビット系列並び替え処理手段１３〜１１５は、不均一性条件を考慮して、ビット誤り率が均一になるように並び替える。
また、ビット系列並び替え処理手段１３〜１１５は、不均一性条件と、内符号の復号後に発生する誤りパターンとを考慮して、誤りパターンを分散するように並び替える。
また、ビット系列並び替え処理手段１３〜１１５は、誤りパターンについて、同一パターンのものをできるだけ同一の外符号語シンボルに割り当てるように並び替えるとともに、内符号として、ＬＤＰＣ符号を用い、外符号として、ＲＳ符号を用いる。

さらに、内符号の符号化手段（第２のＦＥＣ符号化回路１６）および復号手段（第２のＦＥＣ復号回路２３）は、符号化手段および復号手段の処理の順序または構成を変更することにより、内符号のビット系列並び替え処理手段１１３〜１１５、１２４〜１２６と同等の機能を実現するようにしてもよい。
この場合、第２のインタリーブ回路１１３および第２のデインタリーブ回路１１５と、第３のインタリーブ回路１２４および第２のデインタリーブ回路１２６と、を不要にすることができる。

このように、内符号の誤りパターン（内符号の復号後のビット誤り率不均一性）を考慮して、外符号の符号語の各ビットの並び順を変更することにより、エラーフロアの発生を回避することができる。

また、この発明の実施の形態１に係る誤り訂正符号化方法は、ビット系列並び替え処理ステップを含み、複数の誤り訂正符号を組み合わせた連接符号による誤り訂正符号化方法において、ビット系列並び替え処理ステップは、内符号の符号語の各ビットに関し、内符号の復号後のビット誤り率が不均一であることを不均一性条件として考慮し、外符号の符号語の各ビットの並び順を変更して並び替えたビット系列に対し、内符号の符号語に割り当てるので、内符号の誤りパターン（内符号の復号後のビット誤り率不均一性）を考慮して、外符号の符号語の各ビットの並び順を変更することにより、エラーフロアの発生を回避することができる。

さらに、この発明の実施の形態１に係る誤り訂正符号化装置を用いたデジタル伝送システムは、内符号の誤りパターン（内符号の復号後のビット誤り率不均一性）を考慮して、外符号の符号語の各ビットの並び順を変更することにより、エラーフロアの発生を回避することができる。

この発明の実施の形態１に係る誤り訂正符号化装置を用いたデジタル伝送システムを示すブロック図である。 図１内の誤り訂正符号化装置の具体的構成例を示すブロック図である。 図１内の誤り訂正復号装置の具体的構成例を示すブロック図である。 この発明の実施の形態１による内インタリーブの並び替え方法を示す説明図である。 この発明の実施の形態１による他の内インタリーブの並び替え方法を示す説明図である。

符号の説明

１３ 第１のインタリーブ回路、１４ 第１のＦＥＣ符号化回路（外符号の符号化手段）、１５ 第１のデインタリーブ回路、１６ 第２のＦＥＣ符号化回路（内符号の符号化手段）、２３ 第２のＦＥＣ復号回路（内符号の復号手段）、２４ 第４のインタリーブ回路、２５ 第１のＦＥＣ復号回路（外符号の復号手段）、２６ 第４のデインタリーブ回路、３１ 誤り訂正符号化装置、４３ 誤り訂正復号装置、１１３ 第２のインタリーブ回路、１１５ 第２のデインタリーブ回路、１２４ 第３のインタリーブ回路、１２６ 第３のデインタリーブ回路。

Claims (9)

1. ビット系列並び替え処理手段を含み、複数の誤り訂正符号を組み合わせた連接符号による誤り訂正符号化装置であって、
   前記ビット系列並び替え処理手段は、
   内符号の符号語の各ビットに関し、前記内符号の復号後のビット誤り率が不均一であることを不均一性条件として考慮し、
   外符号の符号語の各ビットの並び順を変更して並び替えたビット系列に対し、前記内符号の符号語に割り当てることを特徴とする誤り訂正符号化装置。
2. 前記ビット系列並び替え処理手段は、前記不均一性条件を考慮して、前記ビット誤り率が均一になるように並び替えることを特徴とする請求項１に記載の誤り訂正符号化装置。
3. 前記ビット系列並び替え処理手段は、前記不均一性条件と、前記内符号の復号後に発生する誤りパターンとを考慮して、前記誤りパターンを分散するように並び替えることを特徴とする請求項１に記載の誤り訂正符号化装置。
4. 前記ビット系列並び替え処理手段は、前記誤りパターンについて、同一パターンのものをできるだけ同一の外符号語シンボルに割り当てるように並び替えることを特徴とする請求項３に記載の誤り訂正符号化装置。
5. 前記内符号として、ＬＤＰＣ符号を用いることを特徴とする請求項１から請求項４までのいずれか１項に記載の誤り訂正符号化装置。
6. 前記外符号として、ＲＳ符号を用いることを特徴とする請求項１から請求項５までのいずれか１項に記載の誤り訂正符号化装置。
7. 前記ビット系列並び替え処理手段は、
   前記内符号の符号化手段および復号手段を含み、
   前記符号化手段および前記復号手段は、前記符号化手段および前記復号手段の処理の順序または構成を変更することにより、前記内符号のビット系列並び替え処理手段と同等の機能を実現することを特徴とする請求項１から請求項６までのいずれか１項に記載の誤り訂正符号化装置。
8. ビット系列並び替え処理ステップを含み、複数の誤り訂正符号を組み合わせた連接符号による誤り訂正符号化方法であって、
   前記ビット系列並び替え処理ステップは、
   内符号の符号語の各ビットに関し、前記内符号の復号後のビット誤り率が不均一であることを不均一性条件として考慮し、
   外符号の符号語の各ビットの並び順を変更して並び替えたビット系列に対し、前記内符号の符号語に割り当てることを特徴とする誤り訂正符号化方法。
9. 請求項１から請求項７までのいずれか１項に記載の誤り訂正符号化装置を用いたデジタル伝送システム。

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