KR20160103907A - 송신 장치 및 그의 부가 패리티 생성 방법 - Google Patents

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Abstract

송신 장치가 개시된다. 본 송신 장치는 입력 비트들을 인코딩하여 패리티 비트들을 생성하는 LDPC 인코더, 패리티 비트들을 인터리빙하고 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹들을 제1 패턴 및 제2 패턴을 포함하는 그룹-와이즈 인터리빙 패턴에 기초하여 그룹-와이즈 인터리빙하여 패리티 퍼뮤테이션을 수행하는 패리티 퍼뮤테이션부, 패리티 퍼뮤테이션된 패리티 비트들에서 일부 비트들을 펑처링하는 펑처링부 및 펑처링된 패리티 비트들에서 적어도 일부 비트들을 선택하여, 이전 프레임에서 전송되는 부가 패리티 비트들을 생성하는 부가 패리티 생성부를 포함한다.

Description

송신 장치 및 그의 부가 패리티 생성 방법 { TRANSMITTER AND METHOD FOR GENERATING ADDITIONAL PARITY THEREOF }
본 발명은 송신 장치 및 그의 부가 패리티 생성 방법에 관한 것으로, 더욱 상세하게는 정보어 비트들에 대한 부가 패리티 비트들을 생성하는 송신 장치 및 그의 부가 패리티 비트들 생성 방법에 대한 것이다.
21세기 정보화 사회에서 방송 통신 서비스는 본격적인 디지털화, 다채널화, 광대역화, 고품질화의 시대를 맞이하고 있다. 특히, 최근에 고화질 디지털 TV 및 휴대방송 기기 보급이 확대됨에 따라 디지털 방송 서비스도 다양한 수신방식 지원에 대한 요구가 증대되고 있다.
이러한 요구에 따라 표준 그룹에서는 다양한 표준을 제정하여, 사용자의 니즈를 만족시킬 수 있는 다양한 서비스를 제공하고 있다. 이에 따라, 보다 우수한 성능을 통해 보다 나은 서비스를 사용자에게 제공하기 위한 방안의 모색이 요청된다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 특정한 LDPC 패리티 비트들이 부가 패리티 비트들로 선택되도록, 부가 패리티 비트들을 결정하기 위해서만 정의된 패턴을 이용하여 LDPC 패리티 비트들을 인터리빙하는 송신 장치 및 그의 부가 패리티 생성 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 송신 장치는 입력 비트들을 인코딩하여 패리티 비트들을 생성하는 LDPC 인코더, 상기 패리티 비트들을 인터리빙하고 상기 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹들을 제1 패턴 및 제2 패턴을 포함하는 그룹-와이즈 인터리빙 패턴에 기초하여 그룹-와이즈 인터리빙하여 패리티 퍼뮤테이션을 수행하는 패리티 퍼뮤테이션부, 상기 패리티 퍼뮤테이션된 패리티 비트들에서 일부 비트들을 펑처링하는 펑처링부 및, 상기 펑처링된 패리티 비트들에서 적어도 일부 비트들을 선택하여, 이전 프레임에서 전송되는 부가 패리티 비트들을 생성하는 부가 패리티 생성부를 포함하며, 상기 부가 패리티 비트들은 상기 제1 패턴 및 상기 제2 패턴에 따라 결정되며, 상기 제1 패턴은 상기 펑처링 이후 현재 프레임에서 전송되는 패리티 비트들을 결정하기 위해 이용되는 패턴이고, 상기 제2 패턴은 상기 이전 프레임에서 전송되는 부가 패리티 비트들을 결정하기 위해서만 이용되는 패턴이다.
여기에서, 상기 제2 패턴은 상기 복수의 비트 그룹들 중에서 항상 펑처링되는 비트 그룹들을 나타내며, 상기 부가 패리티 비트들은 상기 제2 패턴에 따라 결정된 항상 펑처링되는 비트 그룹들의 순서에 따라, 상기 항상 펑처링되는 비트 그룹들에 포함된 비트들 중에서 적어도 일부 비트들을 선택되어 생성될 수 있다.
또한, 상기 패리티 퍼뮤테이션부는 수학식 11에 기초하여 상기 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹들을 그룹-와이즈 인터리빙하며, 상기 제2 패턴에 대한 퍼뮤테이션 오더는, 표 4에 기초하여 결정될 수 있다.
그리고, 상기 LDPC 인코더는 6/15의 코드 레이트로 6480 개의 상기 입력 비트들을 인코딩하여 9720 개의 상기 패리티 비트들을 생성할 수 있다.
여기에서, 상기 일부의 패리티 비트들이 펑처링된 LDPC 코드워드는, QPSK로 성상도 심볼들에 맵핑되어 수신 장치로 전송될 수 있다.
한편, 본 발명의 일 실시 예에 따른 송신 장치의 부가 패리티 생성 방법은 입력 비트들을 인코딩하여 패리티 비트들을 생성하는 단계, 상기 패리티 비트들을 인터리빙하고 상기 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹들을 제1 패턴 및 제2 패턴을 포함하는 그룹-와이즈 인터리빙 패턴에 기초하여 그룹-와이즈 인터리빙하여 패리티 퍼뮤테이션을 수행하는 단계, 상기 패리티 퍼뮤테이션된 패리티 비트들에서 일부 비트들을 펑처링하는 단계 및 상기 펑처링된 패리티 비트들에서 적어도 일부 비트들을 선택하여, 이전 프레임에서 전송되는 부가 패리티 비트들을 생성하는 단계를 포함하며, 상기 부가 패리티 비트들은 상기 제1 패턴 및 상기 제2 패턴에 따라 결정되며, 상기 제1 패턴은 상기 펑처링 이후 현재 프레임에서 전송되는 패리티 비트들을 결정하기 위해 이용되는 패턴이고, 상기 제2 패턴은 상기 이전 프레임에서 전송되는 부가 패리티 비트들을 결정하기 위해서만 이용되는 패턴이다.
여기에서, 상기 제2 패턴은 상기 복수의 비트 그룹들 중에서 항상 펑처링되는 비트 그룹들을 나타내며, 상기 부가 패리티 비트들은 상기 제2 패턴에 따라 결정된 항상 펑처링되는 비트 그룹들의 순서에 따라, 상기 항상 펑처링되는 비트 그룹들에 포함된 비트들 중에서 적어도 일부 비트들을 선택되어 생성될 수 있다.
또한, 상기 패리티 퍼뮤테이션을 수행하는 단계는 수학식 11에 기초하여 상기 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹들을 그룹-와이즈 인터리빙하며, 상기 제2 패턴에 대한 퍼뮤테이션 오더는 표 4에 기초하여 결정될 수 있다.
그리고, 상기 패리티 비트들을 생성하는 단계는 6/15의 코드 레이트로 6480 개의 상기 입력 비트들을 인코딩하여 9720 개의 상기 패리티 비트들을 생성할 수 있다.
여기에서, 상기 일부의 패리티 비트들이 펑처링된 LDPC 코드워드는, QPSK로 성상도 심볼들에 맵핑되어 수신 장치로 전송될 수 있다.
이상과 같은 본 발명의 다양한 실시 예에 따르면, 특정한 LDPC 패리티 비트들이 부가 패리티 비트들로 선택될 수 있어, 수신 측에서 복호화 성능이 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도,
도 2 및 도 3은 본 발명의 일 실시 예에 따른 패리티 검사 행렬을 설명하기 위한 도면들,
도 4는 본 발명의 일 실시 예예 LDPC 코드워드를 복수의 비트 그룹으로 구분하는 일 예를 나타내는 도면,
도 5 및 도 6은 본 발명의 일 실시 예에 따른 부가 패리티 비트들을 생성하는 방법을 설명하기 위한 도면들,
도 7은 본 발명의 일 실시 예에 따른 쿼시 시클릭 구조를 갖는 패리티 검사 행렬을 나타내는 도면,
도 8은 본 발명의 일 실시 예에 따른 프레임 구조를 설명하기 위한 도면,
도 9 및 도 10은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도들,
도 11 내지 도 24은 본 발명의 일 실시 예에 따라 시그널링을 처리하는 방법을 설명하기 위한 도면들,
도 25 및 도 26은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도,
도 27 및 도 28은 본 발명의 일 실시 예에 따른 수신 장치의 LLR 값을 컴바인하는 예를 설명하기 위한 도면들,
도 29는 본 발명의 일 실시 예에 따른 L1 시그널의 길이에 대한 정보가 제공되는 예를 나타낸 도면, 그리고
도 30은 본 발명의 일 실시 예에 따른 부가 패리티 생성 방법을 설명하기 위한 흐름도를 나타낸다.
이하에서는 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도이다.
도 1을 참조하면, 송신 장치(100)는 LDPC 인코더(110), 패리티 퍼뮤테이션부(120), 펑처링부(130) 및 부가 패리티 생성부(140)를 포함한다.
LDPC 인코더(110)는 입력 비트들을 인코딩 즉, LDPC(Low density parity check) 인코딩하여 패리티 비트들 즉, LDPC 패리티 비트들을 생성할 수 있다.
여기에서, 입력 비트들은 LDPC 인코딩을 위한 LDPC 정보어 비트들로, 정보어 비트들(information bits) 및 정보어 비트들이 아우터 인코딩되어 생성된 패리티 비트들(또는, 패리티 체크 비트들)을 포함하는 아우터 인코딩된 비트들 및, 제로 비트들(zero bits)을 포함할 수 있다.
그리고, 정보어 비트들은 시그널링(signaling)일 수 있다. 예를 들어, 정보어 비트들은 송신 장치(100)가 전송하는 데이터(예를 들어, 방송 데이터)를 수신 장치(200)가 수신하여 처리하기 위해 요구되는 정보를 포함할 수 있다.
또한, 아우터 코드(outer code)는 연접 코드(concatenated code)에서 이너 코드(inner code) 이전에 수행되는 코드로, BCH(Bose, Chaudhuri, Hocquenghem), CRC(cyclic redundancy check) 등 다양한 인코딩 방식이 이용될 수 있다. 이 경우, 이너 코드는 LDPC 코드가 될 수 있다.
구체적으로, LDPC 코드의 경우, 코드 레이트(code rate) 및 코드 길이(code length)에 따라 특정 수의 LDPC 정보어 비트들이 요구된다. 따라서, 정보어 비트들이 아우터 인코딩되어 생성된 아우터 인코딩된 비트들의 수가 요구되는 LDPC 정보어 비트들의 수보다 작은 경우, 요구되는 LDPC 정보어 비트들의 수를 맞추기 위해 적절한 수의 제로 비트들이 패딩된다. 이에 따라, 아우터 인코딩된 비트들 및 패딩된 제로 비트들이 LDPC 인코딩에 요구되는 비트 수만큼의 LDPC 정보어 비트들을 구성할 수 있다.
한편, 패딩된 제로 비트들은 LDPC 인코딩을 위한 특정 비트 수를 맞추는데만 필요한 비트들이므로, LDPC 인코딩된 이후 수신 장치(200)로 전송되지 않게 된다. 이와 같이, 제로 비트들을 패딩하는 절차 또는 제로 비트들을 패딩하고 LDPC 인코딩 후 수신 장치(200)로 전송하지 않는 절차를 쇼트닝이라 할 수 있다. 이 경우, 패딩된 제로 비트들을 쇼트닝 비트들(또는, 쇼트닝된 비트들(shortened bits))이라 할 수 있다.
예를 들어, 정보어 비트들의 수가 Ksig이고, 아우터 인코딩에 의해 Mouter 개의 패리티 비트들이 정보어 비트들에 부가된 경우의 비트들의 수 즉, 정보어 비트들 및 패리티 비트들을 포함하는 아우터 인코딩된 비트들의 수가 Nouter(=Ksig+Mouter)인 경우를 가정한다.
이 경우, 아우터 인코딩된 비트들의 수 Nouter가 LDPC 정보어 비트들의 수 Kldpc보다 작은 경우, Kldpc-Nouter 개의 제로 비트들이 패딩되어, 아우터 인코딩된 비트들 및 패딩된 제로 비트들이 함께 LDPC 정보어 비트들을 구성할 수 있다.
한편, 상술한 예에서는 제로 비트들이 패딩되는 것으로 설명하였으나, 이는 일 예에 불과하다.
예를 들어, 정보어 비트들은 데이터에 대한 시그널링이라는 점에서, 데이터의 양에 따라 정보어 비트들의 길이는 가변적일 수 있다. 따라서, 정보어 비트들의 수가 LDPC 인코딩에 요구되는 LDPC 정보어 비트들의 수보다 큰 경우, 정보어 비트들은 특정 값 이하로 세그먼트될 수 있다.
이에 따라, 정보어 비트들 또는 세그먼트된 정보어 비트들의 수가 LDPC 정보어 비트들의 수에서 아우터 인코딩에 의해 생성되는 패리티 비트들의 수를 뺀 수보다 작은 경우, LDPC 정보어 비트들의 수에서 아우터 인코딩된 비트들 수를 뺀 수만큼의 제로 비트들이 패딩되어, LDPC 정보어 비트들은 아우터 인코딩된 비트들 및 패딩된 제로 비트들로 구성될 수 있다.
하지만, 정보어 비트들 또는 세그먼트된 정보어 비트들의 수가 LDPC 정보어 비트들의 수에서 아우터 인코딩에 의해 생성되는 패리티 비트들의 수를 뺀 수와 동일한 경우, LDPC 정보어 비트들은 패딩되는 제로 비트들이 없이 아우터 인코딩된 비트들만으로 구성될 수 있다.
또한, 상술한 예에서는 정보어 비트들이 아우터 인코딩되는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 정보어 비트들은 아우터 인코딩되지 않으며, 정보어 비트들의 수에 따라 패딩된 제로 비트와 함께 LDPC 정보어 비트들을 구성하거나, 별도의 제로 비트들이 패딩됨 없이 정보어 비트들만으로 LDPC 정보어 비트들을 구성할 수도 있다.
한편, 이하에서는 설명의 편의를 위해, 아우터 인코딩은 BCH 코드에 의해 수행되는 것으로 상정하여 설명하도록 한다.
구체적으로, 입력 비트들은 정보어 비트들 및 정보어 비트들이 BCH 인코딩되어 생성된 BCH 패리티 체크 비트들(BCH parity-check bits)(또는, BCH 패리티 비트들)을 포함하는 BCH 인코딩된 비트들 및, 제로 비트들(zero bits)을 포함하는 것으로 상정하여 설명하도록 한다.
즉, 정보어 비트들의 수가 Ksig이고, BCH 인코딩에 의해 Mouter 개의 BCH 패리티 체크 비트들이 정보어 비트들에 부가된 경우의 비트들의 수 즉, 정보어 비트들 및 BCH 패리티 체크 비트들을 포함하는 BCH 인코딩된 비트들의 수가 Nouter(=Ksig+Mouter)인 경우를 상정하여 설명하도록 한다. 여기에서, Mouter=168이다.
또한, 상술한 예에서는 쇼트닝을 위해 제로 비트들이 패딩되는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 쇼트닝은 LDPC 정보어 비트들 중 일부 비트들이 수신 장치(200)로 실질적으로 전송하고자 하는 정보를 포함하는 비트들(즉, 정보어 비트들)로 채워진 경우, 나머지 비트들은 실질적인 정보를 전송하지 않도록 하기 위해, 나머지 비트들에 송수신 장치 사이에 기설정된 비트 값을 채우는 것이라는 점에서, 쇼트닝을 위해 제로 비트 외에 송수신 장치에서 기설정된 값(예를 들어, 1)을 갖는 비트가 패딩될 수도 있다.
LDPC 인코더(110)는 LDPC 정보어 비트들을 시스테매틱하게(systematically) 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들과 LDPC 패리티 비트들로 구성된 LDPC 코드워드(또는, LDPC 인코딩된 비트들)를 출력할 수 있다. 즉, LDPC 코드는 시스테메틱 코드(systematic code)라는 점에서, LDPC 코드워드는 인코딩 전의 LDPC 정보어 비트들과 인코딩에 의해 생성된 LDPC 패리티 비트들로 구성될 수 있다.
예를 들어, LDPC 인코더(110)는 Kldpc 개의 LDPC 정보어 비트들 I=(i0,i1,...,
Figure pat00001
)을 LDPC 인코딩하여 Nldpc_parity 개의 LDPC 패리티 비트들 (p0,p1,...,
Figure pat00002
)을 생성하고, Ninner(=Kldpc+Nldpc_parity) 개의 비트들로 구성된 LDPC 코드워드 Λ=(co,c1,...,
Figure pat00003
)=(i0,i1,...,
Figure pat00004
,p0,p1,...,
Figure pat00005
)를 출력할 수 있다.
이 경우, LDPC 인코더(110)는 다양한 코드 레이트로 입력 비트들을 LDPC 인코딩하여, 특정 길이를 갖는 LDPC 코드워드를 생성할 수 있다
예를 들어, LDPC 인코더(110)는 3/15의 코드 레이트로 3240 개의 입력 비트들을 LDPC 인코딩하여 16200 개의 비트들로 구성된 LDPC 코드워드를 생성할 수 있다. 다른 예로, LDPC 인코더(110)는 6/15의 코드 레이트로 6480 개의 입력 비트들을 LDPC 인코딩하여 16200 개의 비트들로 구성된 LDPC 코드워드를 생성할 수 있다.
한편, LDPC 부호화를 수행하는 과정은 HㆍCT=0을 만족하도록 LDPC 코드워드를 생성하는 과정이라는 점에서, LDPC 인코더(110)는 패리티 검사 행렬(parity check matrix)을 이용하여 LDPC 인코딩을 수행할 수 있다. 여기에서, H는 패리티 검사 행렬을 나타내고, C는 LDPC 코드워드를 나타낸다.
이하에서는 첨부된 도면을 참조하여, 본 발명의 다양한 실시 예에 따른 패리티 검사 행렬의 구조에 대해 설명하도록 한다. 패리티 검사 행렬에서 1을 제외한 부분의 원소는 0이다.
일 예로, 본 발명의 일 실시 예에 따른 패리티 검사 행렬은 도 2와 같은 구조를 가질 수 있다.
도 2를 참조하면, 패리티 검사 행렬(20)은 5 개의 행렬(A, B, C, Z, D)로 구성될 수 있으며, 이하에서는 패리티 검사 행렬(20)의 구조에 대해 설명하기 위해 각 행렬의 구조에 대해 설명하도록 한다.
행렬 A는 K 개의 열(column)과 g 개의 행(row)으로 구성되며, 행렬 C는 K+g 개의 열과 N-K-g 개의 행으로 구성된다. 여기에서, K(또는, Kldpc)는 LDPC 정보어 비트들의 길이이고, N(또는, Ninner)은 LDPC 코드워드의 길이이다.
그리고, 행렬 A와 행렬 C에서 i 번째 열 그룹(column group)의 0 번째 열에서 1이 위치한 행의 인덱스들은 LDPC 코드워드의 길이가 16200이고, 코드 레이트가 3/15인 경우, 하기의 표 1에 기초하여 정의될 수 있다. 한편, 동일한 열 그룹에 속하는 열의 개수는 360이 될 수 있다.
Figure pat00006
이하에서는, 표 1을 일 예로, 행렬 A와 행렬 C에서 1이 존재하는 행의 위치에 대해 구체적으로 설명하도록 한다.
한편, LDPC 코드워드의 길이가 16200이고, 코드 레이트가 3/15인 경우, 패리티 검사 행렬(20)에 기초한 코딩 파라미터 M1, M2, Q1, Q2는 각각 1080, 11880, 3, 33이다.
여기에서, Q1은 행렬 A에서 동일한 열 그룹 내에 속한 열들이 시클릭 쉬프트(cyclic shift)되는 크기이고, Q2는 행렬 C에서 동일한 열 그룹 내에 속한 열들이 시클릭 쉬프트되는 크기이다.
그리고, Q1=M1/L, Q2=M2/L, M1=g, M2=N-K-g이고, L은 행렬 A, C 각각에서 열의 패턴이 반복되는 간격 즉, 동일한 열 그룹에 속하는 열의 개수로 일 예로, 360이 될 수 있다.
한편, 행렬 A, C 각각에서 1이 위치하는 행의 인덱스는 M1 값에 기초하여 결정될 수 있다.
예를 들어, 표 1의 경우 M1=1080이라는 점에서, 행렬 A에서 i 번째 열 그룹의 0 번째 열에서 1이 존재하는 행의 위치는 표 1의 인덱스 값들 중에서 1080 보다 작은 값들에 기초하여 결정될 수 있으며, 행렬 C에서 i 번째 열 그룹의 0 번째 열에서 1이 존재하는 행의 위치는 표 1의 인덱스 값들 중에서 1080 이상인 값들에 기초하여 결정될 수 있다.
구체적으로, 표 1에서 0 번째 열 그룹에 대응되는 수열은 "8 372 841 4522 5253 7430 8542 9822 10550 11896 11988"이다. 따라서, 행렬 A의 0 번째 열 그룹의 0 번째 열의 경우, 8 번째 행, 372 번째 행, 841 번째 행에 각각 1이 위치할 수 있고, 행렬 C의 0 번째 열 그룹의 0 번째 열의 경우 4522 번째 행, 5253 번째 행, 7430 번째 행, 8542 번째 행, 9822 번째 행, 10550 번째 행, 11896 번째 행, 11988 번째 행에 각각 1이 위치할 수 있다.
한편, 행렬 A의 경우 각 열 그룹의 0 번째 열에서 1의 위치가 정의되면 이를 Q1 만큼 시클릭 쉬프트하여 각 열 그룹의 다른 열에서 1이 존재하는 행의 위치가 정의될 수 있고, 행렬 C의 경우 각 열 그룹의 0 번째 열에서 1의 위치가 정의되면 이를 Q2 만큼 시클릭 쉬프트하여 각 열 그룹의 다른 열에서 1이 존재하는 행의 위치가 정의될 수 있다.
상술한 예에서, 행렬 A의 0 번째 열 그룹의 0 번째 열의 경우, 8 번째 행, 372 번째 행, 841 번째 행에 1이 존재한다. 이 경우, Q1=3이므로, 0 번째 열 그룹의 1 번째 열에서 1이 위치한 행의 인덱스는 11(=8+3), 375(=372+3), 844(=841+3)이고, 0 번째 열 그룹의 2 번째 열에서 1이 위치한 행의 인덱스는 14(=11+3), 378(=375+3), 847(=844+3)이 될 수 있다.
한편, 행렬 C의 0 번째 열 그룹의 0 번째 열의 경우, 4522 번째 행, 5253 번째 행, 7430 번째 행, 8542 번째 행, 9822 번째 행, 10550 번째 행, 11896 번째 행, 11988 번째 행에 1이 존재한다. 이 경우, Q2=33이므로, 0 번째 열 그룹의 1 번째 열에서 1이 위치한 행의 인덱스는 4555(=4522+33), 5286(=5253+33), 7463(=7430+33), 8575(=8542+33), 9855(=9822+33) 10583(=10550+33), 11929(=11896+33), 12021(=11988+33)이고, 0 번째 열 그룹의 2 번째 열에서 1이 위치한 행의 인덱스는 4588(=4555+33), 5319(=5286+33), 7496(=7463+33), 8608(=8575+33), 9888(=9855+33), 10616(=10583+33), 11962(=11929+33), 12054(=12021+33)가 될 수 있다.
이와 같은 방식에 따라 행렬 A 및 행렬 C의 모든 열 그룹에서 1이 존재하는 행의 위치가 정의될 수 있다.
한편, 행렬 B는 이중 대각 행렬(dual diagonal matrix)이고, 행렬 D는 항등 행렬(identity matrix)이고, 행렬 Z는 영 행렬(zero matrix)이다.
결국, 상술한 바와 같은 구조를 갖는 행렬 A, B, C, D, Z에 의해 도 2와 같은 패리티 검사 행렬(20)의 구조가 정의될 수 있게 된다.
이하에서는 LDPC 인코더(110)가 도 2와 같은 패리티 검사 행렬(20)에 기초하여 LDPC 인코딩을 수행하는 방법에 대해 설명하도록 한다.
LDPC 코드는 정보어 블록 S=(s0,s1,...,sK-1)을 인코딩하기 위해 이용될 수 있다. 이 경우, N=K+M1+M2의 길이를 갖는 LDPC 코드워드 Λ=(λ0,λ1,...,λN-1)를 생성하기 위해, 정보어 블록 S로부터 패리티 비트들 P=(p0,p1,...,
Figure pat00007
)이 시스테메틱하게 인코딩될 수 있다.
이에 따라, LDPC 코드워드는 Λ=(s0,s1,...,sK-1,p0,p1,...,
Figure pat00008
)가 될 수 있다.
여기에서, M1 및 M2 각각은 이중 대각 행렬 B 및 항등 행렬 D 각각에 대응되는 패리티 행렬의 사이즈를 나타내며, M1=g, M2=N-K-g가 될 수 있다.
한편, 패리티 비트를 산출하는 과정은 다음과 같이 나타낼 수 있다. 이하에서는 설명의 편의를 위해, 패리티 검사 행렬(20)이 표 1과 같이 정의되는 경우를 일 예로 설명하도록 한다.
단계 1) λi=si (i=0,1,...,K-1), pj=0 (j=0,1,...,M1+M2-1)로 초기화한다.
단계 2) 표 1의 첫 번째 행에서 정의되는 패리티 비트 어드레스에 첫 번째 정보어 비트 λ0을 누적한다.
단계 3) 다음 L-1 개의 정보어 비트 λm(m=1,2,...,L-1)에 대해, λm를 하기와 같은 수학식 1에 기초하여 산출되는 패리티 비트 어드레스에 누적한다.
Figure pat00009
여기에서, x는 첫 번째 정보어 비트 λ0에 대응되는 패리티 비트 누적기의 어드레스이다.
그리고, Q1=M1/L, Q2=M2/L이다. 이 경우, LDPC 코드워드의 길이가 16200이고, 코드 레이트가 3/15이므로, M1=1080, M2=11880, Q1=3, Q2=33, L=360이 될 수 있다.
단계 4) L 번째 정보어 비트 λL에 대해 표 1의 두 번째 행과 같은 패리티 비트의 어드레스가 주어진다는 점에서, 상술한 방식과 유사하게, 이후의 L-1 개 정보어 비트 λm (m=L+1,L+2,...,2L-1)에 대한 패리티 비트의 어드레스를 단계 3에서 설명한 방식을 이용하여 산출한다. 이 경우, x는 정보어 비트 λL에 대응되는 패리티 비트 누적기의 어드레스로, 표 1의 두 번째 행에 기초하여 얻어질 수 있다.
단계 5) 각 그룹의 L 개의 새로운 정보어 비트들에 대해, 표 1의 새로운 행들을 패리티 비트 누적기의 어드레스로 하여 상술한 과정을 반복한다.
단계 6) 코드워드 비트 λ0부터 λK-1까지 상술한 과정이 반복된 이후, i=1부터 순차적으로 하기의 수학식 2에 대한 값을 산출한다.
Figure pat00010
단계 7) 이중 대각 행렬 B에 대응되는 패리티 비트 λK부터
Figure pat00011
까지를 하기의 수학식 3에 기초하여 산출한다.
Figure pat00012
단계 8) 각 그룹의 L 개의 새로운 코드워드 비트 λK부터
Figure pat00013
까지에 대한 패리티 비트 누적기의 어드레스는 표 1의 새로운 행 및 수학식 1에 기초하여 산출한다.
단계 9) 코드워드 비트 λK부터
Figure pat00014
까지 적용된 이후, 대각 행렬 D에 대응되는 패리티 비트
Figure pat00015
부터
Figure pat00016
까지를 하기의 수학식 4에 기초하여 산출한다.
Figure pat00017
결국, 이와 같은 방식에 따라 패리티 비트들을 산출할 수 있게 된다. 다만, 이는 일 예일 뿐이며, 도 2와 같은 패리티 검사 행렬에 기초하여 패리티 비트들을 산출하는 방식은 다양하게 정의될 수 있음은 물론이다.
이와 같이, LDPC 인코더(110)는 표 1에 기초하여 LDPC 인코딩을 수행하여, LDPC 코드워드를 생성할 수 있다.
구체적으로, LDPC 인코더(110)는 표 1에 기초하여 3/15의 코드 레이트로 3240 개의 입력 비트들 즉, LDPC 정보어 비트들을 LDPC 인코딩하여 12960 개의 LDPC 패리티 비트들을 생성하고, LDPC 패리티 비트들 및 LDPC 패리티 비트들로 구성된 LDPC 코드워드를 출력할 수 있다. 이 경우, LDPC 코드워드는 16200 개의 비트들로 구성될 수 있다.
다른 예로, 본 발명의 일 실시 예에 따른 패리티 검사 행렬은 도 3과 같은 구조를 가질 수 있다.
도 3을 참조하면, 패리티 검사 행렬(30)은 정보어 비트들(즉, LDPC 정보어 비트들)에 대응되는 부분 행렬인 정보어 부분 행렬(31)과 패리티 비트들(즉, LDPC 패리티 비트들)에 대응되는 부분 행렬인 패리티 부분 행렬(32)로 구성된다.
정보어 부분 행렬(31)은 Kldpc 개의 열을 포함하고, 패리티 부분 행렬(32)은 Nldpc_parity=Ninner-Kldpc 개의 열을 포함한다. 한편, 패리티 검사 행렬(30)의 행의 개수는 패리티 부분 행렬(32)의 열의 개수 Nldpc_parity=Ninner-Kldpc와 동일하다.
또한, 패리티 검사 행렬(30)에서 Ninner는 LDPC 코드워드의 길이, Kldpc는 정보어 비트들의 길이, Nldpc_parity=Ninner-Kldpc는 패리티 비트들의 길이를 나타낸다.
이하에서는 정보어 부분 행렬(31)과 패리티 부분 행렬(32)의 구조에 대해 살펴보도록 한다.
정보어 부분 행렬(31)은 Kldpc 개의 열(즉, 0 번째 열부터 Kldpc-1 번째 열)을 포함하는 행렬로, 다음과 같은 규칙을 따른다.
첫째, 정보어 부분 행렬(31)을 구성하는 Kldpc 개의 열들은 M 개씩 동일한 그룹에 속하며, 총 Kldpc/M 개의 열 그룹들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로 Qldpc 만큼 시클릭 쉬프트된 관계를 가진다. 즉, Qldpc는 패리티 검사 행렬(30)을 구성하는 정보어 부분 행렬의 열 그룹 내에서 열들에 대한 시클릭 쉬프트 파라미터 값으로 볼 수 있다.
여기에서, M은 정보어 부분 행렬(31)에서 열의 패턴이 반복되는 간격(일 예로, M=360)이고, Qldpc는 정보어 부분 행렬(31)에서 각 열이 시클릭 쉬프트되는 크기이다. M은 Ninner와 Kldpc의 공약수(common divisor)이며, Qldpc=(Ninner-Kldpc)/M이 성립하도록 결정된다. 여기에서, M 및 Qldpc은 정수이고, Kldpc/M도 정수가 된다. 한편, M 및 Qldpc는 LDPC 코드워드의 길이와 코드 레이트에 따라 다양한 값을 가질 수 있다.
예를 들어, M=360이고 LDPC 코드워드의 길이 Ninner가 16200이고, 코드 레이트가 6/15인 경우, Qldpc는 27이 될 수 있다.
둘째, i 번째(i=0,1,..,Kldpc/M-1) 열 그룹의 0 번째 열의 차수(degree)(여기에서, 차수는 열에 존재하는 1 값의 개수로, 동일한 열 그룹에 속하는 모든 열들의 차수는 동일하다)를 Di라 하고, i 번째 열 그룹의 0 번째 열에서 1이 있는 각 행의 위치(또는, 인덱스)를
Figure pat00018
이라 하면, i 번째 열 그룹 내의 j 번째 열에서 k 번째 1이 위치한 행의 인덱스
Figure pat00019
는 하기의 수학식 5와 같이 결정된다.
Figure pat00020
여기에서, k=0,1,2,..,Di-1, i=0,1,..,Kldpc/M-1, j=1,2,...,M-1이다.
한편, 수학식 5는 하기의 수학식 6과 같이 동일하게 표현될 수 있다.
Figure pat00021
여기에서, k=0,1,2,..,Di-1, i=0,1,..,Kldpc/M-1, j=1,2,...,M-1이다. 여기에서, j=1,2,...,M-1이기 때문에 (j mod M)은 j로 볼 수 있다.
이들 수학식에서,
Figure pat00022
는 i 번째 열 그룹 내의 j 번째 열에서 k 번째 1이 위치한 행의 인덱스, Ninner는 LDPC 코드워드의 길이, Kldpc는 정보어 비트들의 길이, Di는 i 번째 열 그룹에 속하는 열들의 차수, M은 하나의 열 그룹에 속하는 열의 개수, Qldpc는 각 열이 시클릭 쉬프트되는 크기를 의미한다.
결국, 이들 수학식을 참조하면
Figure pat00023
값만을 알면 i 번째 열 그룹 내의 j 번째 열에서 k 번째 1이 있는 행의 인덱스
Figure pat00024
를 알 수 있게 된다. 그러므로, 각각의 열 그룹 내의 0 번째 열에서 k 번째 1이 있는 행의 인덱스 값을 저장하면, 도 3의 구조를 갖는 패리티 검사 행렬(30)(즉, 패리티 검사 행렬(30)의 정보어 부분 행렬(31))에서 1이 있는 열과 행의 위치가 파악될 수 있다.
상술한 규칙들에 따르면, i 번째 열 그룹에 속하는 열들의 차수는 모두 Di로 동일하다. 따라서, 상술한 규칙들에 따라 패리티 검사 행렬에 대한 정보를 저장하고 있는 LDPC 부호는 다음과 같이 간략하게 표현될 수 있다.
예를 들어, Ninner가 30, Kldpc가 15, Qldpc가 3인 경우, 3 개의 열 그룹의 0 번째 열에서 1이 위치한 행의 위치 정보는 하기의 수학식 7과 같은 수열들로 표현될 수 있으며, 이는 '무게-1 위치 수열(weight-1 position sequence)'이라 지칭될 수 있다.
Figure pat00025
여기에서,
Figure pat00026
는 i 번째 열 그룹 내의 j 번째 열에서 k 번째 1이 있는 행의 인덱스를 의미한다.
각 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스를 나타내는 수학식 7과 같은 무게-1 위치 수열들은 보다 간략하게 하기의 표 2와 같이 표현될 수 있다.
Figure pat00027
표 2는 패리티 검사 행렬에서 1 값을 가지는 원소의 위치를 나타낸 것으로서, i 번째 무게-1 위치 수열은 i 번째 열 그룹에 속한 0 번째 열에서 1이 있는 행의 인덱스들로 표현된다.
상술한 내용에 기초하여 본 발명의 일 실시 예에 다른 패리티 검사 행렬의 정보어 부분 행렬(31)은 하기의 표 3에 의해 정의될 수 있다.
여기에서, 표 3은 정보어 부분 행렬(31)의 i 번째 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스들을 나타낸다. 즉, 정보어 부분 행렬(31)은 각각 M 개의 열을 포함하는 복수의 열 그룹으로 구성되며, 복수의 열 그룹 각각의 0 번째 열에서 1의 위치는 표 3에 의해 정의될 수 있다.
일 예로, LDPC 코드워드의 길이 Ninner가 16200, 부호율이 6/15, M이 360인 경우, 정보어 부분 행렬(31)의 i 번째 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스들은 하기의 표 3과 같다.
Figure pat00028
한편, 상술한 표 3에서 각 i 번째 열 그룹에 대응되는 수열 내의 숫자들의 순서가 바뀌어도 동일한 부호의 패리티 검사 행렬이라는 점에서, 표 3에서 각 i 번째 열 그룹에 대응되는 수열 내의 순서가 바뀐 경우도 본 발명에서 고려하는 부호의 한 가지 일 예가 될 수 있다.
또한, 표 3에서 각 열 그룹에 대응되는 수열들의 나열 순서가 바뀌어도 부호의 그래프 상의 사이클 특성 및 차수 분포 등의 대수적 특성이 바뀌지 않기 때문에, 표 3에 나타난 수열들의 나열 순서가 바뀐 경우도 한 가지 일 예가 될 수 있다.
또한, 표 3에서 임의의 열 그룹에 대응되는 수열들에 대해 모두 동일하게 Qldpc의 배수를 더한 결과 또한 부호의 그래프 상의 사이클 특성이나 차수 분포 등의 대수적 특성이 바뀌지 않기 때문에, 표 3에 나타난 수열들에 대해 모두 동일하게 Qldpc의 배수를 더한 결과도 한 가지 일 예가 될 수 있다. 여기에서 주의해야 할 점은 주어진 수열에 Qldpc 배수만큼 더했을 경우 그 값이 (Ninner-Kldpc) 이상의 값이 나올 경우에는 그 값에 (Ninner-Kldpc)에 대한 모듈로(modulo) 연산을 적용한 값으로 바꾸어 적용해야 한다는 것이다.
한편, 표 3과 같이 정보어 부분 행렬(31)의 i 번째 열 그룹의 0 번째 열에서 1이 존재하는 행의 위치가 정의되면, 이를 Qldpc만큼 시클릭 쉬프트하여 각 열 그룹의 다른 열에서 1이 존재하는 행의 위치가 정의될 수 있다.
예를 들어, 표 3의 경우, 정보어 부분 행렬(31)의 0 번째 열 그룹의 0 번째 열에 대응되는 시퀀스는 "27 430 519 828 1897 1943 2513 2600 2640 3310 3415 4266 5044 5100 5328 5483 5928 6204 6392 6416 6602 7019 7415 7623 8112 8485 8724 8994 9445 9667"이므로, 정보어 부분 행렬(31)의 0 번째 열 그룹의 0 번째 열의 경우, 27 번째 행, 430 번째 행, 519 번째 행,...에 1이 존재한다.
이 경우, Qldpc=(Ninner-Kldpc)/M=(16200-6480)/360=27이므로, 0 번째 열 그룹의 1 번째 열에서 1이 위치한 행의 인덱스는 54(=27+27), 457(=430+27), 546(=519+27),...이고, 81(=54+27), 484(=457+27), 573(=546+27),...이 될 수 있다.
이와 같은 방식에 의해, 각 열 그룹의 모든 행에서 1이 위치한 행의 인덱스가 정의될 수 있다.
이하에서는 도 3과 같은 패리티 검사 행렬(30)에 기초하여 LDPC 인코딩을 수행하는 방법에 대해 설명하도록 한다.
먼저, 인코딩되는 정보어 비트들을 i0,i1,...,
Figure pat00029
이라 하고, 산출되는 코드 비트들을 c0,c1,...,
Figure pat00030
이라 한다.
그리고, LDPC 코드가 시스테메틱하다는 점에서, k(0≤k＜Kldpc-1)에 대해, ck를 ik로 설정한다. 한편, 나머지 코드 비트들의 경우,
Figure pat00031
로 설정한다.
이하에서는 이러한 패리티 비트들 pk를 산출하는 방법에 대해 설명하도록 한다.
이하에서 q(i,j,0)는 표 3과 같은 인덱스들 리스트(indicies list)에서 i 번째 행(row)의 j 번째 엔트리(entry)를 나타내고, q(i,j,l)는 0<l<360에 대해 q(i,j,l)=q(i,j,0)+Qldpc×l (mod Ninner-Kldpc)라 한다. 한편, 모든 누적 연산(accumulation)은 GF(Galois Field)(2)에서의 덧셈 연산(additions)에 의해 실현될 수 있다. 그리고, 표 3의 경우 LDPC 코드워드의 길이가 16200이고, 코드 레이트가 6/15이므로, Qldpc는 27이다.
한편, q(i,j,0) 및 q(i,j,l)이 상기와 같이 정의될 때, 패리티 비트를 산출하는 과정은 하기와 같다.
단계 1) 패리티 비트들을 '0'으로 초기화한다. 즉, pk=0 for 0≤k<Ninner-Kldpc
단계 2) 0≤k<Kldpc의 모든 k 값에 대하여 i와 l을
Figure pat00032
, l:=k (mod 360)로 설정한다. 여기에서,
Figure pat00033
는 x 보다 크지 않는 최대 정수이다.
이후, 모든 l에 대해, ik를 pq(i,j,l)에 누적한다. 즉, pq(i,0,l)=pq(i,0,l)+ik,pq(i,1,l)=pq(i,1,l)+ik,pq(i,2,l)=pq(i,2,l)+ik,...,pq(i,w(i)-1,l)=pq(i,w(i)-1,l)+ik를 산출한다.
여기에서, w(i)는 표 3과 같은 인덱스들 리스트에서 i 번째 행의 값들(elements)의 개수이며, 패리티 검사 행렬에서 ik에 대응되는 열의 1의 개수를 의미한다. 또한, 표 3에서 i 번째 행의 j 번째 엔트리인 q(i,j,0)은 패리티 비트의 인덱스이며, 패리티 검사 행렬에서 ik에 대응되는 열에서 1이 존재하는 행의 위치를 나타낸다.
구체적으로, 표 3에서 i 번째 행의 j 번째 엔트리인 q(i,j,0)은 LDPC 부호의 패리티 검사 행렬에서 i번째 열 그룹 내의 첫 번째(즉, 0 번째) 열에서 1이 존재하는 행의 위치를 나타낸다.
q(i,j,0)은 모든 l에 대해, ik를 pq(i,j,l)에 누적하는 방식을 실제 장치에서 구현(implementation)하는 방법에 따라 LDPC 부호화에 의해 생성되어야 할 패리티 비트의 인덱스로 간주될 수도 있고, 다른 부호화 방법을 구현할 경우에는 또 다른 형태의 인덱스로 간주될 수도 있다. 하지만, 이는 하나의 일 예일 뿐이며, 어떠한 부호화 방식을 적용하더라도 기본적으로는 표 3의 q(i,j,0) 값들에 기초하여 생성할 수 있는 LDPC 부호의 패리티 검사 행렬로부터 얻을 수 있는 LDPC 부호화 결과와 동일한(equivalent) 결과를 얻어야 함은 자명하다.
단계 3) 0<k<Ninner-Kldpc를 만족하는 모든 k에 대해 pk=pk+pk-1를 산출하여 패리티 비트 pk를 산출하게 된다.
이에 따라, 모든 코드 비트들 c0,c1,...,
Figure pat00034
이 얻어질 수 있다.
결국, 이와 같은 방식에 따라 패리티 비트들을 산출할 수 있게 된다. 다만, 이는 일 예일 뿐이며, 도 3과 같은 패리티 검사 행렬에 기초하여 패리티 비트들을 산출하는 방식은 다양하게 정의될 수 있음은 물론이다.
이와 같이, LDPC 인코더(110)는 표 3에 기초하여 LDPC 인코딩을 수행하여, LDPC 코드워드를 생성할 수 있다.
구체적으로, LDPC 인코더(110)는 표 3에 기초하여 6/15의 코드 레이트로 6480 개의 입력 비트들 즉, LDPC 정보어 비트들을 LDPC 인코딩하여 9720 개의 LDPC 패리티 비트들을 생성하고, LDPC 패리티 비트들 및 LDPC 패리티 비트들로 구성된 LDPC 코드워드를 출력할 수 있다. 이 경우, LDPC 코드워드는 16200 개의 비트들로 구성될 수 있다.
상술한 바와 같이, LDPC 인코더(110)는 다양한 코드 레이트로 입력 비트들을 인코딩하여 LDPC 코드워드를 생성하고, 생성된 LDPC 코드워드를 패리티 퍼뮤테이션부(120)로 출력할 수 있다.
패리티 퍼뮤테이션부(120)는 LDPC 패리티 비트들을 인터리빙하고, 인터리빙된 LDPC 패리티 비트들을 구성하는 복수의 비트 그룹을 그룹-와이즈(group-wise) 인터리빙하여 패리티 퍼뮤테이션을 수행한다. 다만, 패리티 퍼뮤테이션부(120)는 LDPC 패리티 비트들을 인터리빙하지 않고, LDPC 패리티 비트들을 그룹-와이즈 인터리빙하여 패리티 퍼뮤테이션을 수행할 수도 있다.
그리고, 패리티 퍼뮤테이션부(120)는 패리티 퍼뮤테이션된 LDPC 코드워드를 펑처링부(130)로 출력할 수 있다.
또한, 패리티 퍼뮤테이션부(120)는 패리티 퍼뮤테이션된 LDPC 코드워드를 부가 패리티 생성부(140)로 출력할 수 있다. 이 경우, 부가 패리티 생성부(140)는 패리티 퍼뮤테이션된 LDPC 코드워드를 이용하여 부가 패리티 비트들을 생성할 수 있다.
이를 위해, 패리티 퍼뮤테이션부(120)는 LDPC 패리티 비트들을 인터리빙하기 위한 패리티 인터리버(미도시) 및 LDPC 패리티 비트들 또는 인터리빙된 LDPC 패리티 비트들을 그룹-와이즈 인터리빙하기 위한 그룹-와이즈 패리티 인터리버(미도시)를 포함할 수 있다.
먼저, 패리티 인터리버(미도시)는 LDPC 패리티 비트들을 인터리빙할 수 있다. 즉, 패리티 인터리버(미도시)는 LDPC 코드워드를 구성하는 LDPC 정보어 비트들 및 LDPC 패리티 비트들 중 LDPC 패리티 비트들만을 인터리빙할 수 있다.
구체적으로, 패리티 인터리버(미도시)는 하기의 수학식 8에 기초하여 LDPC 패리티 비트들을 인터리빙할 수 있다.
Figure pat00035
구체적으로, 수학식 8에 따르면, LDPC 코드워드 (c0,c1,...,
Figure pat00036
)는 패리티 인터리버(미도시)에 의해 패리티 인터리빙되며, 패리티 인터리버(미도시)의 출력은 U=(u0,u1,...,
Figure pat00037
)로 나타내어질 수 있다.
한편, 패리티 인터리빙에 의해, LDPC 코드워드는 특정 수의 연속된 비트들이 유사한 복호화 특성(예를 들어, 사이클 분포, 열의 차수 등)을 갖게 된다. 예를 들어, LDPC 코드워드는 연속된 M 개의 비트씩 유사한 복호화 특성을 가질 수 있다. 여기에서, M은 360이 될 수 있다.
구체적으로, LDPC 코드워드 비트들과 패리티 검사 행렬의 곱은 '0'이 되어야 한다. 이는 i가 0부터 Ninner-1까지의 i 번째 LDPC 코드워드 비트 ci(i=0,1,..., Ninner-1)와 패리티 검사 행렬의 i 번째 열의 곱들의 합이 '0' 벡터가 되어야 한다는 것을 의미한다. 따라서, i 번째 LDPC 코드워드 비트는 패리티 검사 행렬의 i 번째 열에 대응되는 것으로 볼 수 있다.
한편, 도 3과 같은 패리티 검사 행렬(30)의 경우, 정보어 부분 행렬(31)은 각각 M 개의 열 씩 동일한 그룹에 속하며, 열 그룹 단위로 동일한 특성을 갖는다(가령, 동일한 열 그룹 내의 열들은 동일한 차수 분포와 동일한 사이클 특성을 갖는다).
이 경우, LDPC 정보어 비트들에서 연속된 M 개의 비트들은 정보어 부분 행렬(31)의 동일한 열 그룹에 대응되므로, LDPC 정보어 비트들은 동일한 코드워드 특성을 갖는 연속된 M 개의 비트들로 구성될 수 있다. 한편, LDPC 코드워드의 패리티 비트들은 수학식 8에 기초하여 인터리빙되면, 동일한 코드워드 특성을 갖는 연속된 M 개의 비트들로 구성될 수 있다.
결국, 패리티 인터리빙에 의해, LDPC 코드워드는 특정 수의 연속된 비트들이 유사한 복호화 특성을 갖게 된다.
다만, 도 2와 같은 패리티 검사 행렬(20)에 기초하여 인코딩된 LDPC 코드워드의 경우, LDPC 인코딩 과정의 일부로서 패리티 인터리빙이 수행되게 된다. 이에 따라, 도 2와 같은 패리티 검사 행렬(20)에 기초하여 인코딩된 LDPC 코드워드에는 별도의 패리티 인터리빙이 수행되지 않게 된다. 즉, 패리티 인터리빙을 위한 패리티 인터리버(미도시)가 이용되지 않게 된다.
예를 들어, 후술하는 표 5에서 L1 디테일 모드 2의 경우, LDPC 정보어 비트들은 도 2와 같은 패리티 검사 행렬(20)에 기초하여 인코딩되므로, 인코딩에 의해 생성된 LDPC 코드워드는 별도의 패리티 인터리빙이 수행되지 않는다. 여기에서, 패리티 인터리빙이 수행되지 않아도, LDPC 코드워드 비트들은 동일한 특성을 갖는 연속된 M 개의 비트들로 구성될 수 있다.
이 경우, 패리티 인터리버(미도시)의 출력 U=(u0,u1,...,
Figure pat00038
)는 하기의 수학식 9에 기초하여 나타내어질 수 있다.
Figure pat00039
이와 같이, LDPC 코드워드는 패리티 인터리빙 없이 패리티 인터리버(미도시)를 단순히 통과할 수 있다. 다만, 이는 일 예일 뿐이며, 경우에 따라서는 패리티 인터리버(미도시)를 통과하지 않고 바로 후술하는 그룹 와이즈 인터리버(미도시)로 제공될 수도 있다.
한편, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)의 출력을 그룹-와이즈 인터리빙할 수 있다.
여기에서, 상술한 바와 같이, 패리티 인터리버(미도시)의 출력은 패리티 인터리버(미도시)에 의해 패리티 인터리빙된 LDPC 코드워드이거나, 패리티 인터리버(미도시)에 의해 패리티 인터리빙이 되지 않은 LDPC 코드워드가 될 수 있다.
이에 따라, 패리티 인터리빙이 수행된 경우, 그룹-와이즈 인터리버(미도시)는 패리티 인터리빙된 LDPC 코드워드를 그룹-와이즈 인터리빙하고, 패리티 인터리빙이 수행되지 않은 경우, 그룹-와이즈 인터리버(미도시)는 LDPC 코드워드를 그룹-와이즈 인터리빙할 수 있다.
구체적으로, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)의 출력을 비트 그룹 단위로 인터리빙할 수 있다.
이를 위해, 그룹 와이즈 인터리버(미도시)는 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 복수의 비트 그룹으로 구분할 수 있다. 이에 따라, LDPC 코드워드를 구성하는 LDPC 패리티 비트들은 복수의 비트 그룹으로 구분될 수 있다.
구체적으로, 그룹-와이즈 인터리버(미도시)는 하기의 수학식 10에 기초하여 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드 (u0,u1,...,
Figure pat00040
)를 Ngroup(=Ninner/360) 개의 비트 그룹으로 나눌 수 있다.
Figure pat00041
여기에서, Xj는 j 번째 비트 그룹을 나타낸다.
도 4는 본 발명의 일 실시 예에 따라 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 복수의 비트 그룹으로 구분하는 일 예를 나타낸다.
도 4를 참조하면, LDPC 코드워드는 Ngroup(=Ninner/360) 개의 비트 그룹으로 구분되며, 0≤j＜Ngroup에 대해 각 비트 그룹 Xj는 360 개의 비트들로 구성된다.
이에 따라, Kldpc 개의 비트들로 구성된 LDPC 정보어 비트들은 (Kldpc/360) 개의 비트 그룹으로 구분되고, Ninner-Kldpc 개의 비트들로 구성된 LDPC 패리티 비트들은 (Ninner-Kldpc)/360 개의 비트 그룹으로 구분될 수 있다.
그리고, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 그룹-와이즈 인터리빙한다.
이 경우, 그룹-와이즈 인터리버(미도시)는 LDPC 정보어 비트들에 대해서는 인터리빙을 수행하지 않고 LDPC 패리티 비트들에 대해서만 인터리빙을 수행하여, LDPC 패리티 비트들을 구성하는 복수의 비트 그룹을 그룹-와이즈 인터리빙할 수 있다. 즉, 그룹-와이즈 인터리버(미도시)는 LDPC 패리티 비트들을 구성하는 복수의 비트 그룹의 순서를 변경할 수 있다.
구체적으로, 그룹-와이즈 인터리버(미도시)는 하기의 수학식 11에 기초하여 LDPC 코드워드를 그룹-와이즈 인터리빙할 수 있다. 구체적으로, 그룹-와이즈 인터리버(미도시)는 하기의 수학식 11에 기초하여 LDPC 패리티 비트들을 구성하는 복수의 비트 그룹을 그룹-와이즈 인터리빙할 수 있다.
Figure pat00042
여기에서, Yj는 그룹-와이즈 인터리빙 후 j 번째 비트 그룹을 나타내고, Xj는 그룹-와이즈 인터리빙 전 j 번째 비트 그룹을 나타낸다(즉, Xj는 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 j 번째 비트 그룹을 나타내고, Yj는 그룹-와이즈 인터리빙된 j 번째 비트 그룹을 나타낸다). 그리고, πp(j)는 그룹-와이즈 인터리빙을 위한 퍼뮤테이션 오더(permutation order)를 나타낸다.
또한, Kldpc는 입력 비트들의 수 즉, LDPC 정보어 비트들의 수이고, Ngroup은 입력 비트들 및 LDPC 패리티 비트들로 구성된 LDPC 코드워드를 구성하는 복수의 그룹의 수이다.
한편, 퍼뮤테이션 오더는 하기의 표 4와 같은 그룹-와이즈 인터리빙 패턴에 기초하여 정의될 수 있다. 즉, 그룹-와이즈 인터리버(미도시)는 표 4와 같은 그룹-와이즈 인터리빙 패턴에 기초하여 πp(j)를 결정하고, 그에 따라, LDPC 패리티 비트들을 구성하는 복수의 비트 그룹의 순서를 변경할 수 있다.
일 예로, 그룹-와이즈 인터리빙 패턴은 표 4와 같을 수 있다.
Figure pat00043
여기에서, 표 4는 LDPC 인코더(110)가 6/15의 코드 레이트로 6480 개의 입력 비트들 즉, LDPC 정보어 비트들을 LDPC 인코딩하여 9720 개의 LDPC 패리티 비트들을 생성하고, LDPC 인코딩에 의해 생성된 LDPC 코드워드가 QPSK(Quadrature Phase Shift Keying)로 변조되어 수신 장치(200)로 전송되는 경우에 대한 그룹-와이즈 인터리빙 패턴을 나타낸다.
이 경우, 후술할 펑처링에 의해 LDPC 코드워드에서 일부의 LDPC 패리티 비트들이 펑처링된다는 점에서, 일부의 LDPC 패리티 비트들이 펑처링된 LDPC 코드워드는 QPSK로 성상도 심볼들(constellation symbols)에 맵핑되어 수신 장치(200)로 전송될 수 있다.
즉, 6/15의 코드 레이트로 6480 개의 LDPC 정보어 비트들이 인코딩된 경우, 9720 개의 LDPC 패리티 비트들이 생성되고, 이에 따라 LDPC 코드워드는 16200 개의 비트들로 구성될 수 있다.
한편, 각 비트 그룹은 360 개의 비트들로 구성되므로, 16200 개의 비트들로 구성된 LDPC 코드워드는 45 개의 비트 그룹으로 구분된다.
여기에서, LDPC 정보어 비트들은 6480 개이고, LDPC 패리티 비트들은 9720 개이므로, 0 번째 비트 그룹부터 17 번째 비트 그룹은 LDPC 정보어 비트들에 해당하고, 18 번째 비트 그룹부터 44 번째 비트 그룹은 LDPC 패리티 비트들에 해당한다.
이 경우, 패리티 인터리버(미도시)는 패리티 인터리빙을 수행하고, 그룹-와이즈 인터리버(미도시)는 수학식 11 및 표 4에 기초하여, LDPC 정보어 비트들을 구성하는 비트 그룹 즉, 0 번째 비트 그룹부터 17 번째 비트 그룹에 대해서는 인터리빙을 수행하지 않고, 인터리빙된 LDPC 패리티 비트들을 구성하는 비트 그룹 즉, 18 번째 비트 그룹부터 44 번째 비트 그룹에 대해서는 그룹 단위로 인터리빙하여, 18 번째 비트 그룹부터 44 번째 비트 그룹의 순서를 변경할 수 있다.
구체적으로, 표 4의 경우, 수학식 11은 Y0=X0, Y1=X1,..., Y16=X16, Y17=X17, Y33=Xπp(33)=X35, Y34=Xπp(34)=X39, Y35=Xπp(35)=X20,...,Y42=Xπp(42)=X33, Y43=Xπp(43)=X28, Y44=Xπp(44)=X41과 같이 나타낼 수 있다.
이에 따라, 그룹-와이즈 인터리버(미도시)는 LDPC 정보어 비트들을 포함하는 0 번째 비트 그룹부터 17 번째 비트 그룹의 순서를 변경하지 않지만, LDPC 패리티 비트들을 포함하는 18 번째 비트 그룹부터 44 번째 비트 그룹의 순서를 변경할 수 있다.
이 경우, 그룹-와이즈 인터리버(미도시)는 LDPC 패리티 비트들을 구성하는 27 개의 비트 그룹 중 특정한 비트 그룹은 특정한 위치에 위치하고 나머지 비트 그룹은 특정한 비트 그룹이 위치하고 남은 나머지 위치에 랜덤하게 위치하도록, 27 개의 비트 그룹의 순서를 변경할 수 있다. 즉, 그룹-와이즈 인터리버(미도시)는 특정 비트 그룹들을 33 번째부터 44 번째에 위치시키고, 나머지 비트 그룹은 18 번째부터 32 번째에 랜덤하게 위치시킬 수 있다.
구체적으로, 그룹-와이즈 인터리버(미도시)는 35 번째 비트 그룹이 33 번째, 39 번째 비트 그룹이 34 번째, 20 번째 비트 그룹이 35 번째,..., 33 번째 비트 그룹이 42 번째, 28 번째 비트 그룹이 43 번째, 41 번째 비트 그룹이 44 번째에 위치하도록 한다.
그리고, 그룹-와이즈 인터리버(미도시)는 나머지 비트 그룹들 즉, 그룹-와이즈 인터리빙 전에 19 번째, 21 번째, 23 번째,..., 40 번째, 42 번째, 44 번째에 위치하던 비트 그룹을 나머지 위치에 랜덤하게 위치시킨다. 즉, 나머지 비트 그룹들은 그룹-와이즈 인터리빙 전에 35 번째, 39 번째,..., 28 번째, 41 번째에 각각 위치하던 비트 그룹이 그룹-와이즈 인터리빙 후에 위치하고 남은 나머지 위치에 랜덤하게 위치된다. 여기에서, 나머지 위치는 18 번째부터 32 번째가 될 수 있다.
이와 같이, 패리티 퍼뮤테이션부(120)는 패리티 비트들을 인터리빙하고, 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹을 그룹-와이즈 인터리빙하여 패리티 퍼뮤테이션을 수행할 수 있다.
즉, 패리티 퍼뮤테이션부(120)는 수학식 11 및 표 4에 기초하여 인터리빙된 LDPC 패리티 비트들을 구성하는 복수의 비트 그룹을 그룹-와이즈 인터리빙할 수 있다.
구체적으로, LDPC 인코더(110)가 6/15의 코드 레이트로 6480 개의 LDPC 정보어 비트들을 LDPC 인코딩하여 9720 개의 LDPC 패리티 비트들을 생성한 경우, 패리티 퍼뮤테이션부(120)는 인터리빙된 LDPC 패리티 비트들을 복수의 비트 그룹으로 구분하고, 수학식 11 및 표 4에 기초하여 그룹-와이즈 인터리빙을 수행하여, 복수의 비트 그룹의 순서를 변경할 수 있다.
한편, 패리티 퍼뮤테이션된 LDPC 코드워드 비트들은 후술하는 펑처링 과정을 거친 후, QPSK로 변조되어 수신 장치(200)로 전송될 수 있다.
상술한 표 4를 참조하면, 그룹-와이즈 인터리빙 전 9 번째부터 44 번째에 위치하던 비트 그룹들 중 특정한 비트 그룹들은 그룹-와이즈 인터리빙 후 33 번째부터 44 번째에 위치하게 되고, 나머지 비트 그룹들은 18 번째부터 32 번째에 랜덤하게 위치하는 것을 알 수 있다.
이 경우, 그룹-와이즈 인터리빙 패턴에서 그룹-와이즈 인터리빙 후 33 번째부터 44 번째에 위치하게 되는 비트 그룹을 정의하는 패턴을 제2 패턴이라 할 수 있고, 그룹-와이즈 인터리빙 패턴에서 제2 패턴을 제외한 나머지 패턴을 제1 패턴이라 할 수 있다.
여기에서, 제1 패턴은 펑처링 이후 현재 프레임에서 전송되는 패리티 비트들을 결정하기 위해 이용되는 패턴이고, 제2 패턴은 이전 프레임에서 전송되는 부가 패리티 비트들을 결정하기 위해서만 이용되는 패턴이다.
이와 같이, 그룹-와이즈 인터리빙 패턴은 제1 패턴 및 제2 패턴을 포함할 수 있으며, 패리티 퍼뮤테이션부(120)는 패리티 비트들을 인터리빙하고 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹을 제1 패턴 및 제2 패턴을 포함하는 그룹-와이즈 인터리빙 패턴에 기초하여 그룹-와이즈 인터리빙하여 패리티 퍼뮤테이션을 수행할 수 있다.
한편, 후술하는 부가 패리티 비트들은 제1 패턴 및 제2 패턴에 따라 결정되는데, 이와 관련된 구체적인 내용은 후술하기로 한다.
펑처링부(130)는 패리티 퍼뮤테이션된 LDPC 패리티 비트들에서 일부 비트들을 펑처링한다. 또한, 펑처링부(130)는 펑처링된 LDPC 패리티 비트들에 대한 정보(가령, 펑처링되는 비트들의 개수 및 위치 등)를 부가 패리티 생성부(140)로 제공할 수 있다. 이 경우, 부가 패리티 생성부(140)는 이에 기초하여 부가 패리티 비트들을 생성할 수 있다.
여기에서, 펑처링(puncturing)은 LDPC 패리티 비트들의 일부 비트들을 수신 장치(200)로 전송하지 않는 것을 의미한다. 이 경우, 펑처링부(130)는 펑처링되는 LDPC 패리티 비트들을 제거하거나, LDPC 코드워드에서 펑처링되는 LDPC 패리티 비트들을 제외하고 나머지 비트들만을 출력할 수 있다.
이를 위해, 펑처링부(130)는 펑처링되는 LDPC 패리티 비트들의 수를 산출할 수 있다.
구체적으로, 펑처링부(130)는 하기의 수학식 12에 기초하여 산출된 Npunc_temp에 기초하여 펑처링되는 LDPC 패리티 비트들의 수를 산출할 수 있다.
Figure pat00044
여기에서, Npunc_temp는 펑처링되는 LDPC 패리티 비트들의 임시적인 수이고, Kldpc는 LDPC 정보어 비트들의 수이다. 그리고, Nouter는 아우터 인코딩된 비트들의 수이다. 여기에서, 아우터 인코딩이 BCH 코드에 의해 수행된 경우, Nouter는 BCH 인코딩된 비트들의 수이다.
그리고, A는 기설정된 상수이다. 본 발명에서 상수 A의 값은 쇼트닝되는 비트들의 수에 대한 펑처링되는 비트들의 수의 비율로 설정하였으나, 시스템의 요구 사항에 따라 다양하게 설정될 수 있음은 물론이다. 또한, B는 쇼트닝 길이가 0인 경우에도 펑처링하는 길이를 의미하는 값으로, 펑처링되는 LDPC 패리티 비트들의 최소 값을 나타낸다. 여기에서, A=11/16, B=4653이다.
한편, A 및 B 값은 실제 전송되는 부호율을 조절하는 역할을 한다. 즉, A 및 B 값은 정보어 비트들의 길이가 짧을 경우 또는 정보어 비트들의 길이가 길 경우를 대비하여, 실제 전송되는 부호율을 낮출 수 있도록 조절하는 역할을 한다.
그리고, 펑처링부(130)는 하기의 수학식 13에 기초하여 NFEC를 산출한다.
Figure pat00045
여기에서,
Figure pat00046
은 x보다 크거나 같은 최소 정수를 의미한다.
그리고, NFEC_temp=Nouter+Nldpc_parity-Npunc_temp이고, ηMOD는 변조 차수이다. 일 예로, LDPC 코드워드가 QPSK, 16-QAM(quadrature amplitude modulation), 64-QAM 및 256-QAM으로 변조되는 경우, ηMOD는 2,4,6,8이 될 수 있다.
또한, NFEC는 펑처링 및 쇼트닝된 LDPC 코드워드(즉, 펑처링된 비트들 및 쇼트닝된 비트들을 제외한 나머지 LDPC 코드워드 비트들로, 펑처링 및 쇼트닝 이후의 LDPC 코드워드라 할 수도 있다)를 구성하는 비트들의 수이다.
이후, 펑처링부(130)는 하기의 수학식 14에 기초하여 Npunc를 산출한다.
Figure pat00047
여기에서, Npunc는 펑처링되는 LDPC 패리티 비트들의 수이다.
상술한 과정을 살펴보면, 펑처링부(130)는 패딩되는 제로 비트들의 수 즉, 쇼트닝 길이(=Kldpc-Nouter)에 기설정된 상수 A 값을 곱한 결과로부터 구한 정수에 정수형 상수(constant integer) B를 더해 펑처링되는 LDPC 패리티 비트들의 임시적인 수 Npunc_temp를 산출하게 된다. 본 발명에서 상수 A의 값은 쇼트닝되는 비트들의 수에 대한 펑처링되는 비트들의 수의 비율로 설정하였으나, 시스템의 요구 사항에 따라 다양하게 설정될 수 있음은 자명하다.
그리고, 펑처링부(130)는 Npunc_temp에 기초하여 펑처링 및 쇼트닝된 LDPC 코드워드 비트들의 임시적인 수 NFEC_temp를 산출하게 된다.
구체적으로, LDPC 정보어 비트들은 LDPC 인코딩되고, LDPC 인코딩에 의해 생성된 LDPC 패리티 비트들이 LDPC 정보어 비트들에 부가되어 LDPC 코드워드륵 구성한다. 여기에서, LDPC 정보어 비트들은 정보어 비트들이 BCH 인코딩된 BCH 인코딩된 비트들을 포함하며, 경우에 따라 패딩된 제로 비트들을 더 포함할 수 있다.
이 경우, 패딩된 제로 비트들은 LDPC 인코딩 후 수신 장치(200)로 전송되지 않는다는 점에서, 쇼트닝된 LDPC 코드워드 즉, 패딩된 제로 비트들을 제외한 LDPC 코드워드(즉, 쇼트닝 이후의 LDPC 코드워드)는 BCH 인코딩된 비트들 및 LDPC 패리티 비트들로 구성될 수 있다. 한편, 제로 비트들이 패딩되지 않는 경우, LDPC 코드워드는 BCH 인코딩된 비트들 및 LDPC 패리티 비트들로 구성될 수 있다.
따라서, 펑처링부(130)는 BCH 인코딩된 비트들의 수 및 LDPC 패리티 비트들의 수를 합한 값에 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 빼서, NFEC_temp를 산출하게 된다.
한편, 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들은 QPSK으로 변조되어 성상도 심볼들에 맵핑되고, 성상도 심볼들은 프레임을 통해 수신 장치(200)로 전송될 수 있다.
이에 따라, 펑처링부(130)는 NFEC_temp에 기초하여 변조 차수의 정수 배가 되는 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들의 수 NFEC를 결정하고, NFEC이 되기 위해 쇼트닝 이후의 LDPC 코드워드 비트들에서 펑처링되어야 하는 비트들의 수 Npunc를 결정하게 된다. 한편, 제로 비트들이 패딩되지 않는 경우, LDPC 코드워드는 BCH 인코딩된 비트들 및 LDPC 패리티 비트들로 구성되며, 쇼트닝은 생략될 수 있다.
펑처링부(130)는 LDPC 패리티 비트들에서 산출된 수만큼의 비트들을 펑처링할 수 있다.
구체적으로, 펑처링부(130)는 패리티 퍼뮤테이션된 LDPC 패리티 비트들의 뒷 부분에서 특정 수의 비트들을 펑처링할 수 있다. 즉, 펑처링부(130)는 패리티 퍼뮤테이션된 LDPC 패리티 비트들 중 마지막 LDPC 패리티 비트부터 Npunc 개의 비트들을 펑처링할 수 있다.
이와 같이, 펑처링부(130)는 마지막 LDPC 패리티 비트부터 펑처링을 수행한다는 점에서, 패리티 퍼뮤테이션에 의해 LDPC 패리티 비트들에서 뒷 부분으로 위치가 변경된 비트 그룹부터 펑처링될 수 있다. 즉, 제일 처음으로 펑처링되는 비트 그룹은 패리티 퍼뮤테이션에 의해 마지막 위치로 인터리빙되는 비트 그룹이 될 수 있다.
부가 패리티 생성부(140)는 이전 프레임에서 전송되는 부가 패리티 비트들(additional parity bits)을 생성한다. 여기에서, 부가 패리티 비트들은 현재 프레임에서 전송되는 정보어 비트들에 기초하여 생성된 LDPC 패리티 비트들에서 선택되어, 현재 프레임 이전의 프레임 즉, 이전 프레임을 통해 수신 장치(200)로 전송될 수 있다.
이 경우, 부가 패리티 생성부(140)는 펑처링된 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여, 이전 프레임에서 전송되는 부가 패리티 비트들을 생성한다. 또한, 부가 패리티 생성부(140)는 펑처링된 LDPC 패리티 비트들 전체를 선택하고 패리티 퍼뮤테이션된 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여, 이전 프레임에서 전송되는 부가 패리티 비트들을 생성한다.
구체적으로, 정보어 비트들을 포함하는 입력 비트들은 LDPC 인코딩되고, LDPC 인코딩에 의해 생성된 LDPC 패리티 비트들이 입력 비트들에 부가되어 LDPC 코드워드를 구성한다.
그리고, LDPC 코드워드에 대해 펑처링 및 쇼트닝이 수행되고, 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 프레임에 맵핑되어 수신 장치(200)로 전송될 수 있다.
이 경우, 각 프레임마다 그에 대응되는 정보어 비트들이 LDPC 패리티 비트들과 함께 각 프레임을 통해 수신 장치(200)로 전송될 수 있다. 예를 들어, i-1 번째 프레임에 대응되는 정보어 비트들을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 i-1 번째 프레임에 맵핑되어 수신 장치(200)로 전송되고, i 번째 프레임에 대응되는 정보어 비트들을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 i 번째 프레임에 맵핑되어 수신 장치(200)로 전송될 수 있다.
한편, 부가 패리티 생성부(140)는 i 번째 프레임에서 전송되는 정보어 비트들에 기초하여 생성된 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
구체적으로, 정보어 비트들이 LDPC 인코딩되어 생성된 LDPC 패리티 비트들에서 일부 비트들은 펑처링되어 수신 장치(200)로 전송되지 않는다. 이 경우, 부가 패리티 생성부(140)는 i 번째 프레임에서 전송되는 정보어 비트들이 LDPC 인코딩되어 생성된 LDPC 패리티 비트들 중 펑처링된 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
또한, 부가 패리티 생성부(140)는 i 번째 프레임을 통해 수신 장치(200)로 전송되는 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
구체적으로, 부가 패리티 생성부(140)는 i 번째 프레임에 맵핑되는 펑처링 및 쇼트닝 이후의 LDPC 코드워드에 포함된 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
한편, 부가 패리티 비트들은 i 번째 프레임 이전의 프레임 즉, i-1 번째 프레임을 통해 수신 장치(200)로 전송될 수 있다.
즉, 송신 장치(100)는 i-1 번째 프레임에 대응되는 정보어 비트들을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드뿐만 아니라, i 번째 프레임에서 전송되는 정보어 비트들에 기초하여 생성된 LDPC 패리티 비트들에서 선택되어 생성된 부가 패리티 비트들을 i-1 번째 프레임을 통해 수신 장치(200)로 전송할 수 있다.
이하에서는, 부가 패리티 비트들을 생성하는 방법에 대해 구체적으로 설명하도록 한다.
먼저, 부가 패리티 생성부(140)는 하기의 수학식 15에 기초하여 부가 패리티 비트들의 임시적인 수 NAP_temp를 산출한다.
Figure pat00048
여기에서,
Figure pat00049
이다.
그리고, K는 전송되는 LDPC 코드워드 즉, 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들의 총 수의 절반에 대한 부가 패리티 비트들의 수의 비율(ratio)을 나타낸다. 다만, 수학식 15에서 K=0,1,2인 것으로 설명하였으나, 이는 일 예에 불과하고, K는 다양한 값을 가질 수 있다.
또한, Nldpc_parity는 LDPC 패리티 비트들의 수, Npunc는 펑처링된 LDPC 패리티 비트들의 수이다. 그리고, Nouter는 아우터 인코딩된 비트들의 수이다. 이 경우, 아우터 인코딩이 BCH 코드에 의해 수행되는 경우, Nouter는 BCH 인코딩된 비트들의 수이다.
그리고, Nouter+Nldpc_parity-Npunc는 현재 프레임에서 전송되는 비트들의 총 수(즉, 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들의 총 수)이고, Nldpc_parity+Npunc는 LDPC 패리티 비트들의 수 및 펑처링된 LDPC 패리티 비트들의 수를 합한 값이다.
이와 같이, 부가 패리티 비트들의 수는 현재 프레임에서 전송되는 비트들의 총 수에 기초하여 결정될 수 있다.
그리고, 부가 패리티 생성부(140)는 하기의 수학식 16에 기초하여 부가 패리티 비트들의 수 NAP를 산출할 수 있다.
Figure pat00050
여기에서,
Figure pat00051
는 x 보다 작거나 같은 최대 정수이다. 그리고, ηMOD는 변조 차수(modulation order)이다. 일 예로, QPSK, 16-QAM, 64-QAM 및 256-QAM의 경우, ηMOD는 2,4,6,8이 될 수 있다.
이에 따라, 부가 패리티 비트들의 수는 변조 차수의 배수가 될 수 있다. 즉, 부가 패리티 비트들은 정보어 비트들과 별개로 변조되어 성상도 심볼들에 맵핑된다는 점에서, 수학식 16과 같이 부가 패리티 비트들의 수는 변조 차수의 배수가 되도록 결정될 수 있다.
이하에서는, 부가 패리티 비트들을 생성하는 방법을 도 5 및 도 6을 참조하여 보다 구체적으로 설명하도록 한다.
도 5 및 도 6은 본 발명의 일 실시 예에 따라 부가 패리티 비트드를 생성하는 방법을 설명하기 위한 도면들이다. 이 경우, 패리피 퍼뮤테이션 이후의 LDPC 코드워드 LDPC 코드워드는 V=(v0,v1,...,
Figure pat00052
)와 같이 나타낼 수 있다.
부가 패리티 생성부(140)는 LDPC 패리티 비트들에서 산출된 부가 패리티 비트들의 수만큼의 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
구체적으로, 부가 패리티 생성부(140)는 산출된 부가 패리티 비트들의 수가 펑처링된 LDPC 패리티 비트들의 수보다 작거나 같은 경우, 펑처링된 LDPC 패리티 비트들 중 첫 번째 비트부터 산출된 수만큼의 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
즉, NAP가 Npunc보다 작거나 같은 경우, 즉, NAP≤Npunc인 경우, 부가 패리티 생성부(140)는 도 5와 같이 펑처링된 LDPC 패리티 비트들 중 첫 번째 비트부터 NAP 개의 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
이에 따라, 부가 패리티 비트들을 위해, 펑처링된 LDPC 패리티 비트들 (
Figure pat00053
,
Figure pat00054
,...,
Figure pat00055
)이 선택될 수 있다.
한편, 부가 패리티 생성부(140)는 산출된 부가 패리티 비트들의 수가 펑처링된 LDPC 패리티 비트들의 수보다 큰 경우, 펑처링된 LDPC 패리티 비트들 전체를 선택하고, 패리티 퍼뮤테이션된 LDPC 패리티 비트들 중 첫 번째 비트부터 산출된 부가 패리티 비트들의 수에서 펑처링된 LDPC 패리티 비트들의 수를 뺀 수만큼의 비트들을 선택하여, 부가 패리티 비트들을 생성할 수 있다.
즉, NAP가 Npunc보다 큰 경우, 즉, NAP＞Npunc인 경우, 부가 패리티 생성부(140)는 도 6과 같이 펑처링된 모든 LDPC 패리티 비트들을 선택할 수 있다.
이에 따라, 부가 패리티 비트들을 위해, 모든 펑처링된 LDPC 패리티 비트들 (
Figure pat00056
,
Figure pat00057
,...,
Figure pat00058
)이 선택될 수 있다.
그리고, 부가 패리티 생성부(140)는 패리티 퍼뮤테이션된 LDPC 패리티 비트들 중 첫 번째 비트부터 (NAP-Npunc) 개의 비트들을 추가적으로 선택할 수 있다.
구체적으로, 부가 패리티 생성부(140)는 패리티 퍼뮤테이션된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 산출된 수에서 펑처링된 LDPC 패리티 비트들의 수를 뺀 수만큼의 비트들 즉, (NAP-Npunc) 개의 비트들을 추가적으로 선택할 수 있다.
이에 따라, 부가 패리티 비트들을 위해, LDPC 패리티 비트들 (
Figure pat00059
,
Figure pat00060
,...,
Figure pat00061
)이 추가적으로 선택될 수 있다.
결국, 부가 패리티 비트들을 위해 (
Figure pat00062
,
Figure pat00063
,...,
Figure pat00064
,
Figure pat00065
,
Figure pat00066
,...,
Figure pat00067
)이 선택될 수 있다.
이와 같이, 부가 패리티 생성부(140)는 펑처링된 LDPC 패리티 비트들에서 일부 비트들을 선택하거나 펑처링된 LDPC 패리티 비트들 전체를 선택하여, 부가 패리티 비트들을 생성할 수 있다.
한편, 상술한 예에서는 LDPC 패리티 비트들에서 일부 비트들을 선택하여 부가 패리티 비트들을 생성하는 것으로 설명하였으나 이는 일 예에 불과하며, 부가 패리티 생성부(140)는 LDPC 코드워드 비트들에서 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수도 있다.
예를 들어, 부가 패리티 생성부(140)는 산출된 부가 패리티 비트들의 수가 펑처링된 LDPC 패리티 비트들의 수보다 작거나 같은 경우, 펑처링된 LDPC 패리티 비트들 중 첫 번째 비트부터 산출된 수만큼의 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
그리고, 부가 패리티 생성부(140)는 산출된 부가 패리티 비트들의 수가 펑처링된 LDPC 패리티 비트들의 수보다 큰 경우, 펑처링된 LDPC 패리티 비트들 전체를 선택하고, 산출된 부가 패리티 비트들의 수에서 펑처링된 LDPC 패리티 비트들의 수를 뺀 수만큼의 비트들을 LDPC 코드워드에서 선택하여, 부가 패리티 비트들을 생성할 수도 있다.
한편, 송신 장치(100)는 부가 패리티 비트들 및 펑처링 이후의 LDPC 코드워드를 수신 장치(200)로 전송할 수 있다.
구체적으로, 송신 장치(100)는 LDPC 패리티 비트들이 펑처링된 LDPC 코드워드 즉, 펑처링 이후의 LDPC 코드워드에서 패딩된 제로 비트들을 제외한 LDPC 코드워드 비트들 즉, 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들을 QPSK로 변조하여 성상도 심볼들에 맵핑하고, 이들을 프레임에 맵핑하여 수신 장치(200)로 전송할 수 있다.
또한, 송신 장치(100)는 부가 패리티 비트들도 QPSK로 변조하여 성상도 심볼들에 맵핑하고, 이들을 프레임에 맵핑하여 수신 장치(200)로 전송할 수 있다.
이 경우, 송신 장치(100)는 현재 프레임에서 전송되는 정보어 비트들에 기초하여 생성된 부가 패리티 비트들을 해당 프레임 이전의 프레임에 맵핑할 수 있다.
즉, 송신 장치(100)는 i-1 번째 프레임에 대응되는 정보어 비트들을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 i-1 번째 프레임에 맵핑하고, i 번째 프레임에 대응되는 정보어 비트들에 기초하여 생성된 부가 패리티 비트들을 i-1 번째 프레임에 추가로 맵핑하여 수신 장치(200)로 전송할 수 있다.
이에 따라, i-1 번째 프레임에는 i-1 번째 프레임에 대응되는 정보어 비트들 및 그에 기초하여 생성된 패리티 비트들뿐만 아니라, i 번째 프레임에 대응되는 정보어 비트들에 기초하여 생성된 부가 패리티 비트들이 맵핑될 수 있다.
한편, 상술한 바와 같이, 정보어 비트들은 데이터에 대한 시그널링 정보를 포함하는 시그널링이라는 점에서, 송신 장치(100)는 데이터를 해당 데이터를 처리하기 위한 시그널링과 함께 프레임에 맵핑하여 수신 장치(200)로 전송할 수 있다.
구체적으로, 송신 장치(100)는 데이터를 특정 방식으로 처리하여 성상도 심볼들을 생성하고, 이들을 각 프레임의 데이터 심볼에 맵핑할 수 있다. 그리고, 송신 장치(100)는 각 프레임에 맵핑된 데이터에 대한 시그널링을 해당 프레임의 프리앰블에 맵핑할 수 있다. 예를 들어, 송신 장치(100)는 i 번째 프레임에 맵핑된 데이터에 대한 시그널링 정보를 포함하는 시그널링을 i 번째 프레임에 맵핑할 수 있다.
이에 따라, 수신 장치(200)는 프레임으로부터 획득한 시그널링을 이용하여 해당 프레임으로부터 데이터를 획득하여 처리할 수 있게 된다.
한편, 상술한 바와 같이, 그룹-와이즈 인터리빙 패턴은 제1 패턴 및 제2 패턴을 포함할 수 있다.
구체적으로, 수학식 12의 B 값은 펑처링되는 LDPC 패리티 비트들의 최소 값을 나타낸다는 점에서, B 값에 따라 특정한 개수의 비트들은 항상 펑처링될 수 있다.
예를 들어, 수학식 12에서 B 값은 4653이고, 비트 그룹은 360 개의 비트들로 구성된다는 점에서, 쇼트닝 길이가 0인 경우에도 최소
Figure pat00068
개의 비트 그룹은 항상 펑처링된다.
이 경우, 펑처링은 마지막 LDPC 패리티 비트부터 수행된다는 점에서, 그룹-와이즈 인터리빙 후 LDPC 패리티 비트들을 구성하는 복수의 비트 그룹 중 마지막 비트 그룹부터 특정한 개수의 비트 그룹은 항상 펑처링될 수 있다.
상술한 예에서, 그룹-와이즈 인터리빙 후 LDPC 패리티 비트들을 구성하는 27 개의 비트 그룹 중에서 마지막 12 개의 비트 그룹은 항상 펑처링될 수 있다.
이에 따라, 그룹-와이즈 인터리빙 패턴에서 일부 패턴은 항상 펑처링되는 비트 그룹을 나타내게 되므로, 그룹-와이즈 인터리빙 패턴은 두 개의 패턴으로 구분될 수 있다. 구체적으로, 그룹-와이즈 인터리빙 패턴에서 항상 펑처링되는 비트 그룹은 제외한 나머지 비트 그룹을 나타내는 패턴을 제1 패턴이라하고, 항상 펑처링되는 비트 그룹을 나타내는 패턴을 제2 패턴이라 할 수 있다.
상술한 예에서, 그룹-와이즈 인터리빙된 비트 그룹들 중 마지막 비트 그룹부터 12 개의 비트 그룹은 항상 펑처링된다.
이에 따라, 표 4와 같이 정의되는 그룹-와이즈 인터리빙 패턴에서, 그룹-와이즈 인터리빙 전 19 번째, 21 번째, 23 번째,..., 40 번째, 42 번째, 44 번째에 위하던 비트 그룹을 그룹-와이즈 인터리빙 후 18 번째 비트 그룹부터 32 번째 비트 그룹들에 랜덤하게 위치시키는 패턴은 제1 패턴이 되고, 그룹-와이즈 인터리빙 후 33 번째 비트 그룹부터 44 번째 비트 그룹에 위치하게 되는 그룹-와이즈 인터리빙 전의 비트 그룹의 인덱스를 나타내는 패턴 즉, Y33=Xπp(33)=X35, Y34=Xπp(34)=X39, Y35=Xπp(35)=X20,...,Y42=Xπp(42)=X33, Y43=Xπp(43)=X28, Y44=Xπp(44)=X41은 제2 패턴이 될 수 있다.
한편, 상술한 바와 같이, 제2 패턴은 현재 프레임에서 항상 펑처링되는 비트 그룹을 정의하고, 제1 패턴은 추가적으로 펑처링되는 비트 그룹을 정의하기 때문에, 결과적으로, 제1 패턴은 펑처링 이후 현재 프레임에서 전송되는 LDPC 패리티 비트들을 결정하기 위해 이용될 수 있다. 또는, 제1 패턴은 이전 프레임에 전송되는 부가 패리티 비트의 개수가 펑처링 비트의 개수보다 클 경우 부가 패리티를 결정하기 위해 이용될 수 있다.
구체적으로, 펑처링되는 LDPC 패리티 비트들의 수에 따라, 항상 펑처링되는 LDPC 패리티 비트들에 추가로 더 많은 LDPC 패리티 비트들이 펑처링될 수 있다.
예를 들어, 펑처링되는 LDPC 패리티 비트들의 수가 7200인 경우, 20 개의 비트 그룹이 펑처링되어야 하므로, 항상 펑처링되는 12 개의 비트 그룹에 추가로 8 개의 비트 그룹이 더 펑처링되어야 한다.
이 경우, 추가로 펑처링되는 8 개의 비트 그룹은 그룹-와이즈 인터리빙 후 25 번째부터 32 번째에 위치하는 비트 그룹에 해당하며, 이들 비트 그룹은 제1 패턴에 따라 결정된다는 점에서 즉, 제1 패턴에 속하기 때문에, 제1 패턴은 펑처링되는 비트 그룹을 결정하는데 이용될 수 있다.
즉, 펑처링되는 LDPC 패리티 비트들의 최소 값 이상으로 LDPC 패리티 비트들이 펑처링되는 경우, 추가적으로 어떠한 비트 그룹이 펑처링되는지는 항상 펑처링되는 비트 그룹 다음에 어떠한 비트 그룹이 위치하느냐에 따라 결정된다. 이에 따라, 펑처링되는 방향을 기준으로, 항상 펑처링되는 비트 그룹 다음에 위치되는 비트 그룹을 정의하는 제1 패턴이 펑처링되는 비트 그룹을 결정하는 것으로 볼 수 있다.
즉, 상술한 예에서, 펑처링되는 LDPC 패리티 비트들의 수가 7200인 경우, 항상 펑처링되는 12 개의 비트 그룹에, 추가로 8 개의 비트 그룹 즉, 그룹-와이즈 인터리빙 후 32 번째, 31 번째,..., 26 번째, 25 번째에 위치하는 비트 그룹이 더 펑처링된다. 여기에서, 그룹-와이즈 인터리빙 후 25 번째부터 32 번째에 위치되는 비트 그룹은 제1 패턴에 따라 결정된다.
결국, 제1 패턴은 펑처링되는 비트 그룹을 결정하는데 이용되는 것으로 볼 수 있다. 또한, 펑처링되는 LDPC 패리티 비트들을 제외한 나머지 LDPC 패리티 비트들이 현재 프레임을 통해 전송되므로, 제1 패턴은 현재 프레임에서 전송되는 비트 그룹을 결정하는데 이용되는 것으로 볼 수 있다.
한편, 제2 패턴은 이전 프레임에서 전송되는 부가 패리티 비트들을 결정하기 위해서만 이용될 수 있다.
구체적으로, 항상 펑처링되는 비트 그룹으로 결정된 비트 그룹은 항상 펑처링되어 현재 프레임에서 전송되지 않기 때문에 항싱 펑처링되는 비트 그룹의 위치로 그룹-와이즈 인터리빙되기만 하면 되고, 항상 펑처링되는 비트 그룹들 내에서 어디에 위치하는지는 중요하지 않다.
상술한 예에서, 표 4의 경우, 그룹-와이즈 인터리빙 전 35 번째, 39 번째, 20 번째,..., 33 번째, 28 번째 및 41 번째에 위치하는 비트 그룹들은 그룹-와이즈 인터리빙 후 33 번째 비트 그룹부터 44 번째 비트 그룹에 위치하기만 하면 되고, 해당 비트 그룹들 내에서 어디에 위치하는지는 중요하지 않다.
이와 같이, 펑처링 측면에서 보면, 항상 펑처링되는 비트 그룹들을 정의하는 제2 패턴은 펑처링되는 비트 그룹을 식별하는데만 이용되게 된다. 이에 따라, 제2 패턴에서 비트 그룹 간의 순서를 정의하는 것은 펑처링 측면에서 무의미하므로, 결과적으로, 항상 펑처링되는 비트 그룹을 정의하는 제2 패턴은 펑처링에 이용되지 않는 것으로 볼 수 있다.
하지만, 부가 패리티 비트들 측면에서 보면, 항상 펑처링되는 비트 그룹으로 결정된 비트 그룹이 항상 펑처링되는 비트 그룹들 내에서 어디에 위치하는지가 중요하다.
구체적으로, 상술한 바와 같이, 부가 패리티 비트들은 펑처링되는 LDPC 패리티 비트들에서 선택되어 생성된다.
특히, 부가 패리티 비트들의 수가 펑처링되는 LDPC 패리티 비트들의 수보다 작거나 같은 경우, 부가 패리티 비트들을 위해, 펑처링되는 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 부가 패리티 비트들의 수만큼의 LDPC 패리티 비트들이 선택된다.
이에 따라, 항상 펑처링되는 비트 그룹들 중에서 적어도 일부 비트 그룹에 포함된 LDPC 패리티 비트들이 부가 패리티 비트들로 선택될 수 있다. 즉, 펑처링되는 LDPC 패리티 비트들의 수 및 부가 패리티 비트들의 수에 따라 항상 펑처링되는 비트 그룹들 중에서 적어도 일부 비트 그룹에 포함된 LDPC 패리티 비트들이 부가 패리티 비트들로 선택될 수 있다.
구체적으로, 펑처링된 LDPC 패리티 비트들에서 부가 패리티 비트들을 선택할 때, 제1 패턴에 따라 정의되는 비트 그룹을 초과하여 선택되는 경우, 제2 패턴의 시작 부분부터 차례로 비트들이 선택된다는 점에서, 제2 패턴에 속하는 비트 그룹의 순서는 부가 패리티 선택 측면에서 중요한 의미를 갖게 된다.
이에 따라, 항상 펑처링되는 비트 그룹을 정의하는 제2 패턴은 부가 패리티 비트들을 결정하는데 이용되는 것으로 볼 수 있으며, 부가 패리티 비트들은 제2 패턴에 따라 결정된 비트 그룹들의 순서에 따라, 항상 펑처링되는 비트 그룹들에 포함된 비트들 중에서 적어도 일부 비트들이 선택되어 생성될 수 있다.
상술한 예에서, LDPC 인코더(110)는 6/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여 16200의 길이를 갖는 LDPC 코드워드를 생성한다는 점에서, 인코딩 결과 생성되는 LDPC 패리티 비트들의 수는 9720이다.
이 경우, 전체 LDPC 패리티 비트들에서 펑처링되는 LDPC 패리티 비트들의 수를 빼고 부가 패리티 비트들의 수를 합한 값이 5400을 초과하는지에 따라 부가 패리티 비트들 생성을 위해 제2 패턴이 이용될 수 있다. 여기에서, 5400은 LDPC 패리티 비트들을 구성하는 복수의 비트 그룹 중에서 항상 펑처링되는 비트 그룹들을 제외한 나머지 비트 그룹들에 포함된 LDPC 패리티 비트들의 수이다. 즉, 5400=(27-12)×360이다.
구체적으로, 전체 LDPC 패리티 비트들에서 펑처링되는 LDPC 패리티 비트들의 수를 빼고 부가 패리티 비트들의 수를 합한 값이 5400 이하인 경우, 즉, 9720-Npunc+NAP≤5400인 경우, 부가 패리티 비트들은 제1 패턴에 기초하여 생성될 수 있다.
하지만, 전체 LDPC 패리티 비트들에서 펑처링되는 LDPC 패리티 비트들의 수를 빼고 부가 패리티 비트들의 수를 합한 값이 5400을 초과하는 경우, 즉, 9720-Npunc+NAP＞5400인 경우, 부가 패리티 비트들은 제1 패턴 및 제2 패턴에 기초하여 생성될 수 있다.
구체적으로, 9720-Npunc+NAP＞5400인 경우, 부가 패리티 비트들을 위해, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 32 번째에 위치하는 비트 그룹에 포함된 LDPC 패리티 비트들이 선택되고, 33 번째부터 특정한 위치에 위치하는 비트 그룹에 포함된 LDPC 패리티 비트들이 선택될 수 있다.
여기에서, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트가 속하는 비트 그룹 및 특정한 위치의 비트 그룹(즉, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 순차적으로 선택하였을 때 마지막으로 선택되는 LDPC 패리티 비트들이 속하는 비트 그룹)은 펑처링되는 LDPC 패리티 비트들의 수 및 부가 패리티 비트들의 수에 따라 결정될 수 있다.
이 경우, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 32 번째에 위치하는 비트 그룹은 제1 패턴에 따라 결정되고, 33 번째부터 특정한 위치에 위치하는 비트 그룹은 제2 패턴에 따라 결정된다.
이에 따라, 부가 패리티 비트들은 제1 패턴 및 제2 패턴에 따라 결정된다.
이와 같이, 제1 패턴은 펑처링되는 LDPC 패리티 비트들뿐만 아니라 부가 패리티 비트들을 결정하는데 이용되지만, 제2 패턴은 오직 부가 패리티 비트들을 결정하는데만 이용될 수 있다.
따라서, 본 발명의 다양한 실시 예에서는, 표 4와 같이 그룹-와이즈 인터리빙 패턴을 정의하여, 그룹-와이즈 인터리빙 전에 특정한 위치에 위치하는 비트 그룹들이 부가 패리티 비트들로 선택될 수 있도록 한다.
한편, 이하에서는 본 발명의 일 실시 예에 따른 그룹-와이즈 인터리빙을 위한 퍼뮤테이션 오더가 표 4와 같이 정의되는 이유에 대해 설명하도록 한다.
코드 레이트가 6/15인 LDPC 부호의 패리티 검사 행렬(예를 들어, 도 3)은 패리티 인터리빙 과정에 해당하는 열 순열 과정 및 적절한 행 순열 과정을 통해 도 7과 같이 360×360의 크기(즉, M×M의 크기)를 갖는 블록들로 이루어진 쿼시 시클릭(quasi cyclic) 구조의 패리티 검사 행렬로 변환이 가능하다. 여기에서, 열 순열 과정 및 행 순열 과정은 LDPC 부호의 대수적인 특성을 변경시키지 않기 때문에, LDPC 부호의 이론적인 분석을 위해 널리 사용되는 방법이다. 또한, 쿼시 시클릭 구조를 갖는 패리티 검사 행렬에 대해서는 이미 알려진바 있다는 점에서, 이에 대한 구체적인 설명은 생략하도록 한다.
한편, 코드 레이트가 6/15인 LDPC 부호의 패리티 부분은 모두 차수가 2인 패리티 비트들로 이루어져 있다. 이 경우, 차수가 2인 패리티 비트들을 펑처링하는 것은 해당 비트에 해당하는 열에 존재하는 원소 1에 연결된 두 개의 행을 머징(merging)하는 것으로 이해할 수 있다. 이는 차수가 2인 패리티 노드가 채널로부터 아무런 정보를 받지 않으면, 단순한 메시지 전달만 수행하기 때문이다. 한편, 머징할 때, 두 개의 행을 머징하여 새로 만들어지는 행에서 각각의 열에 대해, 기존 두 개의 행에 동시에 1이 존재하는 경우에는 원소를 0으로 대체하고, 두 개의 행 중 하나에만 1이 존재하는 경우에는 원소를 1로 대체한다.
한편, LDPC 부호의 패리티 비트들 중에서 일부를 펑처링할 때, 펑처링이 적용되는 패리티 비트들의 수는 쇼트닝 길이 및 기설정된 A 값(즉, 쇼트닝되는 비트들의 수와 펑처링되는 비트들의 수의 비율), B 값(즉, 쇼트닝 비트들의 수가 0이어도 기본적으로 펑처링되는 비트들의 수)에 따라 달라질 수 있다. 여기에서, B 값이 0보다 큰 경우에는 쇼트닝 길이에 상관없이 항상 펑처링되는 패리티 비트들이 존재한다. 특히, 연속되는 360 개의 비트들이 하나의 비트 그룹을 이룬다는 점에서, B 값이 360 보다 크거나 같은 경우에는 쇼트닝 길이에 상관없이 항상 펑처링되는 비트 그룹이 존재한다.
한편, 코드 레이트가 6/15인 LDPC 부호와 QPSK 변조 방식을 사용하는 경우에 B 값은 4653일 수 있다. 이 경우에는 쇼트닝 길이에 상관없이 최소한 12 개의 항상 펑처링되는 비트 그룹이 존재하게 된다(예를 들어, 18, 20, 22, 28, 31, 33, 35, 36, 38, 39, 41, 43 번째 비트 그룹).
이 경우, 12 개의 비트 그룹은 쇼트닝 길이에 상관없이 항상 펑처링되기 때문에, 해당 비트 그룹들의 순서는 이전 프레임에 전송되는 부가 패리티를 사용하지 않을 경우에는 전체 시스템 성능에 전혀 영향을 주지 않는다. 하지만, 부가 패리티를 사용하는 경우에는, 12 개의 비트 그룹 중 어느 비트 그룹이 상대적으로 먼저 전송되는지가 전체 시스템 성능에 영향을 준다. 그룹-와이즈 인터리빙 패턴에서 제2 패턴을 사용하여 부가 패리티를 전송할 때, 12 개의 비트 그룹 중 어느 비트 그룹이 상대적으로 먼저 전송되는지를 결정할 수 있다. 따라서, 제어 정보(즉, 정보어 비트들)의 전송 효율 극대화를 고려하여 제2 패턴을 잘 설계할 필요가 있다.
이하에서는 부가 패리티 생성을 위한 그룹-와이즈 인터리빙 패턴 중 제2 패턴을 설계하는 과정을 예시를 통해 설명하도록 한다.
LDPC 인코더(110)가 6/15의 코드 레이트로 6480 개의 입력 비트들 즉, LDPC 정보어 비트들을 인코딩하여 9720 개의 LDPC 패리티 비트들을 생성하고, LDPC 인코딩에 의해 생성된 LDPC 코드워드가 QPSK로 변조되어 수신 장치(200)로 전송되는 경우에 부가 패리티 생성을 위한 그룹-와이즈 인터리빙 패턴을 유도하는 과정은 다음과 같다.
본 발명에서는 부가 패리티 길이를 계산하기 위해 사용되는 K 값이 1인 경우를 가정하여 부가 패리티 전송 순서를 결정하는 그룹-와이즈 인터리빙 패턴 중 제2 패턴을 결정하였다. K=1이라 가정하면, LDPC 부호의 입력으로 들어오는 정보어의 길이(여기에서, LDPC 부호의 입력으로 들어오는 정보어의 길이는 정보어 비트들의 수 및 정보어 비트들이 BCH 인코딩되어 생성된 BCH 패리티 체크 비트들의 수를 합한 값이다)가 2880 비트(=8 개의 비트 그룹) 이하인 경우에는 부가 패리티를 포함하여 전체 전송되는 LDPC 부호의 패리티 길이가 5400(=15 개의 비트 그룹)을 넘지 않기 때문에 그룹-와이즈 인터리빙 패턴에서 제1 패턴만을 사용하여 전송되는 LDPC 부호의 패리티 비트들을 결정할 수 있다.
하지만, LDPC 부호의 입력으로 들어오는 정보어의 길이가 3240 비트(=9 개의 비트 그룹)인 경우에는 부가 패리티를 포함하여 전체 전송되는 LDPC 부호의 패리티 길이가 5880 비트로 계산되어지며, 이는 약 16.3 개의 비트 그룹에 해당한다. 따라서, 코드 레이트 6/15인 LDPC 부호의 전체 패리티 검사 행렬에서 기정해진 쇼트닝 순서에 따라 9 개의 열 그룹을 제거하고, 쇼트닝 길이에 상관없이 항상 펑처링되는 12 개의 비트 그룹들(예를 들어, 18, 20, 22, 28, 31, 33, 35, 36, 38, 39, 41, 43 번째 비트 그룹) 중에서 2 개의 비트 그룹을 제외하고 나머지 비트 그룹들에 대해서 그에 연결된 행 블록들의 머징을 수행했을 때 나오는 매트릭스의 행 차수가 최대한 균일해지도록하는 2 개의 펑처링되지 않을 비트 그룹을 선택한다. 만약, 매트릭스의 행 차수가 최대한 균일해지도록하는 2 개의 패리티 비트 그룹을 선택하는 경우의 수가 복수 개의 경우로 존재한다면, 그 경우들 중에서 열 삭제, 행 머징 및 행 삭제가 수행된 패리티 검사 행렬의 사이클 특성과 대수적 특성을 추가로 고려한다. 예를 들어, 열 차수가 상대적으로 낮은 열에 연결된 짧은 사이클이 LDPC 부호의 성능에 악영향을 준다는 점에서, 차수가 4 이하인 열에 연결된 길이가 6 이하인 사이클 개수가 가장 적은 경우를 선택할 수 있다. 만약, 그런 사이클의 개수가 가장 적은 경우의 수가 복수 개의 경우로 존재한다면, 그 경우들 중에서 실제 FER 성능이 제일 우수하게 나오는 경우를 선택한다. 예를 들어, 35 번째 비트 그룹 및 39 번째 비트 그룹이 선택될 수 있다.
경우에 따라서 사이클 특성에 따라 너무 많은 복수 개의 선택의 수가 발생할 경우, 각 경우에 대해 열 삭제, 행 머징 및 행 삭제 이후에 대해 동일한 1의 분포를 가지는 LDPC 부호의 앙상블(ensemble)에 대해 무오류(error free) 통신을 가능하게 하는 최소 SNR(signal-to-noise)에 대한 이론적 예측 값을 밀도 진화(density evolution) 분석을 통해 도출하고, 이론적으로 예측한 최소 SNR 값들을 토대로 선택의 수를 적절히 조절하여 전산 실험을 통해 FER 성능을 검증한다
다음 단계로서, 패리티 검사 행렬의 정보어 부분 중 첫 단계에서 제거된 9 개의 열 그룹 중에서 1 개를 기설정된 순서에 따라 복구한다. 이 경우, 부가 패리티를 포함하여 전체 전송되는 LDPC 부호의 패리티 길이가 6432 비트로 계산되어지며, 이는 약 17.9 개의 비트 그룹에 해당한다. 따라서, 아직 순서가 결정되지 않은 10 개의 비트 그룹들 중 1 개의 비트 그룹을 펑처링되지 않을 비트 그룹으로 선택해야 한다. 이 경우, 첫 번째 단계와 마찬가지로 열 그룹 제거 및 행 그룹 머징된 이후의 패리티 검사 행렬의 행 차수 분포 및 차수가 낮은 열에 연결된 사이클 분포를 고려하여 비트 그룹 1 개를 선택한다. 예를 들어, 20 번째 비트 그룹이 선택될 수 있다.
이와 비슷한 방법으로, 정보어 부분에 해당하는 모든 열 그룹이 복구되거나 패리티 부분에 해당하는 모든 열 그룹이 선택될 때까지 펑처링되지 않는 패리티 비트 그룹들의 순서를 결정한다. 예를 들어, 상술한 방법으로 정해진 제2 패턴에 해당하는 퍼뮤테이션 오더는 πp(33)=35, πp(34)=39, πp(35)=20, πp(36)=18, πp(37)=43, πp(38)=31, πp(39)=36, πp(40)=38, πp(41)=22, πp(42)=33, πp(43)=28, πp(44)=41이 될 수 있다.
결국, 표 4와 같은 그룹-와이즈 인터리빙 패턴을 이용하여 그룹-와이즈 인터리빙을 수행하는 경우, 특정한 순서로 부가 패리티를 수신 장치(200)로 전송할 수 있어 제어 정보 전송 효율을 극대화할 수 있게 된다.
한편, 표 4에서 그룹-와이즈 인터리빙 전에 19 번째, 21 번째, 23 번째,..., 40 번째, 42 번째, 44 번째에 위치하는 비트 그룹을 18 번째부터 32 번째에 랜덤하게 그룹-와이즈 인터리빙하였다. 다만, 펑처링 순서를 고려하여 이들 비트 그룹들을 특정한 위치에 그룹-와이즈 인터리빙할 수도 있다. 이와 관련된 구체적인 내용을 후술하기로 한다.
한편, 본 발명의 일 실시 예에 따르면, 상술한 정보어 비트들은 L1 디테일 시그널링(L1-detail signaling)으로 구현될 수 있다. 이에 따라, 송신 장치(100)는 상술한 방법을 이용하여 L1 디테일 시그널링에 대한 부가 패리티 비트들을 생성하여 수신 장치(200)로 전송할 수 있다.
여기에서, L1 디테일 시그널링은 ATSC(Advanced Television System Committee) 3.0 표준에서 정의된 시그널링일 수 있다.
구체적으로, L1 디테일 시그널링을 처리하는 모드는 7 개로 구분되는데, 본 발명의 일 실시 예에 따른 송신 장치(100)는 7 개의 모드 중 L1 디테일 모드 3으로 L1 디테일 시그널링을 처리할 때, 상술한 방법에 따라 부가 패리티 비트들을 생성할 수 있다.
한편, ATSC 3.0 표준에서는 L1 디테일 시그널링 외에도 L1 베이직 시그널링(L1-basic signaling)을 정의하고 있는데, 송신 장치(100)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 특정 방식으로 처리하여 수신 장치(200)로 전송할 수 있다. 이 경우, L1 베이직 시그널링을 처리하는 모드도 7 개로 구분될 수 있다.
한편, L1 베이직 시그널링 및 L1 디테일 시그널링을 처리하는 구체적인 방법은 후술하기로 한다.
송신 장치(100)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 프레임의 프리앰블에 맵핑하고, 데이터를 프레임의 데이터 심볼에 맵핑하여 수신 장치(200)로 전송할 수 있다.
도 8을 참조하면, 프레임은 3 가지 파트 즉, 부트스트랩(bootsrtap) 파트, 프리앰블 파트 및 데이터 파트로 구성될 수 있다.
부트스트랩 파트는 초기 동기화(synchronization)를 위해 이용되며, 수신 장치(200)가 L1 시그널링을 디코딩하기 위한 기본적인 파라미터를 제공한다. 또한, 부트스트랩 파트는 송신 장치(100)가 L1 베이직 시그널링을 처리한 모드에 대한 정보 즉, 송신 장치(100)가 어떠한 모드로 L1 베이직 시그널링을 처리하였는지에 대한 정보를 포함할 수 있다.
프리앰블 파트는 L1 시그널링을 포함하며, 2 개의 파트 즉, L1 베이직 시그널링 및 L1 디테일 시그널링으로 구성될 수 있다.
여기에서, L1 베이직 시그널링은 L1 디테일 시그널링에 대한 정보를 포함하고, L1 디테일 시그널링은 데이터(여기에서, 데이터는 방송 서비스를 제공하기 위한 방송 데이터로, 하나 이상의 물리 계층 파이프(Physical Layer Pipes, PLPs)를 통해 전송될 수 있다)에 대한 정보를 포함할 수 있다.
구체적으로, L1 베이직 시그널링은 수신 장치(200)가 L1 디테일 시그널링을 처리하기 위해 필요한 정보(예를 들어, 송신 장치(100)가 L1 디테일 시그널릴을 처리한 모드에 대한 정보(즉, 송신 장치(100)가 어떠한 모드로 L1 디테일 시그널링을 처리하였는지에 대한 정보), L1 디테일 시그널링의 길이에 대한 정보, 부가 패리티 모드에 대한 정보(즉, L1B_L1_Detail_additional_parity_mode로, 송신 장치(100)에서 부가 패리티 비트들을 생성하기 위해 이용한 K 값에 대한 정보(여기에서, L1B_L1_Detail_additional_parity_mode가 '00'으로 설정된 경우 K=0이며, 부가 패리티 비트들은 이용되지 않은 것이다) 및 total cells의 길이에 대한 정보)를 포함한다. 또한, L1 베이직 시그널링은 FFT(Fast Fourier Transform) 사이즈, 가드 인터벌 및 파일럿 패턴 등과 같은 시스템의 기본적인 시그널링 정보를 포함할 수도 있다.
그리고, L1 디테일 시그널링은 수신 장치(200)가 PLPs를 디코딩하기 위해 필요한 정보(예를 들어, PLP 별로 데이터 심볼에 맵핑된 셀들의 시작 위치, PLP ID, PLP의 사이즈, 변조 방식 및 부호율 등)를 포함한다.
이에 따라, 수신 장치(200)는 프레임의 동기를 획득하고 프리앰블로부터 L1 베이직 시그널링 및 L1 디테일 시그널링을 획득하고, L1 디테일 시그널링을 이용하여 데이터 심볼로부터 사용자가 필요로 하는 방송 데이터를 수신할 수 있다.
이에 따라, 수신 장치(200)는 프레임의 동기를 획득하고 프리앰블로부터 L1 베이직 시그널링 및 L1 디테일 시그널링을 획득하고, L1 디테일 시그널리을 이용하여 데이터 심볼로부터 사용자가 필요로 하는 방송 데이터를 수신할 수 있다.
한편, 이하에서는 첨부된 도면을 참조하여, L1 베이직 시그널링 및 L1 디테일 시그널링을 처리하는 방법에 대해 보다 구체적으로 설명하도록 한다.
도 9 및 도 10은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도이다.
구체적으로, 도 9와 같이, 송신 장치(100)는 L1 베이직 시그널링을 처리하기 위해, 스크램블러(211), BCH 인코더(212), 제로 패딩부(213), LDPC 인코더(214), 패리티 퍼뮤테이션부(215), 리피티션부(216), 펑처링부(217), 제로 제거부(218), 비트 디먹스(219) 및 성상도 맵퍼(221)를 포함할 수 있다.
또한, 도 10과 같이, 송신 장치(100)는 L1 디테일 시그널링을 처리하기 위해, 세그먼테이션부(311), 스크램블러(312), BCH 인코더(313), 제로 패딩부(314), LDPC 인코더(315), 패리티 퍼뮤테이션부(316), 리피티션부(317), 펑처링부(318), 부가 패리티 생성부(319), 제로 제거부(321), 비트 디먹스(322, 323) 및 성상도 맵퍼(324, 325)를 포함할 수 있다.
여기에서, 도 9 및 도 10에 도시된 구성요소는, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 인코딩 및 변조(encoding and modulation)를 수행하는 구성요소로서, 이는 일 예일 뿐이며, 경우에 따라 도 9 및 도 10에 도시된 구성요소 중 일부는 생략 또는 변경될 수 있고, 다른 구성요소가 더 추가될 수도 있다.
한편, 도 10에 도시된 LDPC 인코더(315), 패리티 퍼뮤테이션부(316), 펑처링부(318) 및 부가 패리티 생성부(319)는 도 1에 도시된 LDPC 인코더(110), 패리티 퍼뮤테이션부(120), 펑처링부(130) 및 부가 패리티 생성부(140)가 수행하는 동작을 수행할 수 있다.
한편, 도 9 및 도 10을 설명함에 있어, 공통적인 기능을 수행하는 구성요소에 대해서는 편의상 함께 설명하도록 한다.
L1 베이직 시그널링 및 L1 디테일 시그널링은 BCH 아우터 코드(BCH outer code) 및 LDPC 이너 코드(LDPC inner code)의 연접(concatenation)에 의해 보호될 수 있다. 다만, 이는 일 예일 뿐이며, 연접 코드에서 이너 코드 이전에 수행되는 아우터 코드는 BCH 외의 CRC 등의 다른 코드가 이용될 수 있다. 또한, 아우터 코드 없이 LDPC 코드만으로 L1 베이직 시그널링 및 L1 디테일 시그널링이 보호될 수도 있다.
먼저, L1 베이직 시그널링 및 L1 디테일 시그널링은 스크램블링될 수 있다. 그리고, L1 베이직 시그널링 및 L1 디테일 시그널링이 BCH 인코딩되고, BCH 인코딩에 따라 생성된 L1 베이직 시그널링 및 L1 디테일 시그널링의 BCH 패리티 체크 비트들이 L1 베이직 시그널링 및 L1 디테일 시그널링 각각에 부가될 수 있다. 그리고, 연접된 시그널링과 BCH 패리티 체크 비트들은 쇼트닝 및 펑처링된 16K LDPC 코드에 의해 추가로 보호될 수 있다.
한편, 넓은 SNR 범위에 적합한, 다양한 강인함 레벨(robustness level)을 제공하기 위해, L1 베이직 시그널링 및 L1 디테일 시그널링의 보호 레벨(protection level)은 7 개의 모드로 구분될 수 있다. 즉, L1 베이직 시그널링 및 L1 디테일 시그널의 보호 레벨은 LDPC 코드, 변조 차수, 쇼트닝/펑처링 파라미터(즉, 쇼트닝되는 비트들의 수에 대한 펑처링되는 비트들의 수의 비율) 및 기본 펑처링 비트들의 수(즉, 쇼트닝되는 비트들의 수가 0일 때, 기본적으로 펑처링되는 비트들의 수)에 기초하여 7 개의 모드로 구분될 수 있다. 각 모드에서, LDPC 코드, 변조 차수, 성상도(constellation) 및 쇼트닝/펑처링 패턴 중 적어도 하나의 서로 다른 조합이 이용될 수 있다.
한편, 송신 장치(100)가 어떠한 모드로 시그널링을 처리할지는 시스템에 따라 미리 설정되어 있을 수 있다. 이에 따라, 송신 장치(100)는 설정된 모드에 따라 시그널링을 처리하기 위한 파라미터(가령, 각 모드에 대한 ModCod(modulation and code rate), BCH 인코딩을 위한 파라미터, 제로 패딩을 위한 파라미터, 쇼트닝 패턴, LDPC 코드의 코드 레이트/코드 길이, 그룹-와이즈 인터리빙 패턴, 리피티션을 위한 파라미터, 펑처링을 위한 파라미터 및 변조 방식 등)를 결정하고, 결정된 파라미터를 기초로 시그널링을 처리하여 수신 장치(200)로 전송할 수 있다. 이를 위해, 송신 장치(100)는 모드에 따라 시그널링을 처리하기 위한 파라미터를 기저장하고 있을 수 있다.
L1 베이직 시그널링을 처리하는 7 개의 모드 및 L1 디테일 시그널링을 처리하는 7 개의 모드에 대한 ModCod 구성(modulation and code rate configurations)은 하기의 표 5와 같다. 송신 장치(100)는 모드에 따라 표 5에서 정의된 ModCod 구성에 기초하여 시그널링을 인코딩 및 변조할 수 있다. 즉, 송신 장치(100)는 표 5에 기초하여 각 모드에서의 시그널링에 대한 인코딩 및 변조 방식을 결정하고, 결정된 방식에 따라 시그널링을 인코딩 및 변조할 수 있다. 이 경우, 송신 장치(100)는 동일한 변조 방식으로 L1 시그널링을 변조하는 경우에도, 서로 다른 성상도를 이용할 수도 있다.
Figure pat00069
한편, 표 5에서 Ksig는 코딩된 블록(coded block)에 대한 정보어 비트들의 수를 의미한다. 즉, Ksig의 길이를 갖는 L1 시그널링 비트들이 인코딩되어 코딩된 블록이 생성된다는 점에서, 하나의 코딩된 블록에서 L1 시그널링의 길이는 Ksig가 된다. 따라서, Ksig의 사이즈를 갖는 L1 시그널링 비트들은 하나의 LDPC 코딩된 블록에 대응되는 것으로 볼 수 있다.
표 5를 참조하면, L1 베이직 시그널링에 대한 Ksig 값은 200으로 고정적이다. 하지만, L1 디테일 시그널링 비트들의 양은 가변적이라는 점에서, L1 디테일 시그널링에 대한 Ksig 값은 가변적이다.
구체적으로, L1 디테일 시그널링의 경우, L1 디테일 시그널링 비트들의 수가 가변적이라는 점에서, L1 디테일 시그널링 비트들의 수가 기설정된 값보다 큰 경우, L1 디테일 시그널링은 기설정된 값 이하의 길이를 갖도록 세그먼테이션될 수 있다.
이 경우, 세그먼트된 L1 디테일 시그널링 블록(즉, L1 디테일 시그널링의 세그먼트(segment)) 각각의 사이즈는 표 5에서 정의되는 Ksig 값을 가질 수 있다. 그리고, Ksig의 사이즈를 갖는 세그먼트된 L1 디테일 시그널링 블록 각각은 하나의 LDPC 코딩된 블록에 대응될 수 있다.
다만, L1 디테일 시그널링 비트들의 수가 기설정된 값보다 작거나 같은 경우, L1 디테일 시그널링을 세그먼테이션되지 않는다. 이 경우, L1 디테일 시그널링의 사이즈는 표 5에서 정의되는 Ksig 값을 가질 수 있다. 그리고, Ksig의 사이즈를 갖는 L1 디테일 시그널링은 하나의 LDPC 코딩된 블록에 대응될 수 있다.
이하에서는 L1 디테일 시그널링을 세그먼테이션하는 방법에 대해 구체적으로 살펴보도록 한다.
세그먼테이션부(311)는 L1 디테일 시그널링을 세그먼테이션한다. 구체적으로, L1 디테일 시그널링의 길이는 가변적이라는 점에서, 세그먼테이션부(311)는 L1 디테일 시그널링의 길이가 기설정된 값보다 큰 경우, 기설정된 값 이하의 비트들을 갖도록 L1 디테일 시그널링을 세그먼테이션하고, 세그먼트된 L1 디테일 시그널링 각각을 스크램블러(312)로 출력할 수 있다.
다만, 세그먼테이션부(311)는 L1 디테일 시그널링의 길이가 기설정된 값보다 작거나 같은 경우, 별도의 세그먼테이션 동작을 수행하지 않는다.
한편, 세그먼테이션부(311)가 L1 디테일 시그널링을 세그먼테이션하는 방법은 다음과 같다.
L1 디테일 시그널링 비트들의 양은 가변적이며, 주로 PLPs의 수에 의존적이다. 이에 따라, 전체 L1 디테일 시그널링을 전송하기 위해서는 적어도 하나의 FEC(forward error correction) 프레임들이 요구된다. 여기에서, FEC 프레임은 L1 디테일 시그널링이 인코딩되어, L1 디테일 시그널링에 인코딩에 따른 패리티 비트들이 부가된 형태를 의미할 수 있다.
구체적으로, L1 디테일 시그널링이 세그먼테이션되지 않는 경우에는 L1 디테일 시그널링이 BCH 인코딩 및 LDPC 인코딩되어 하나의 FEC 프레임이 생성되므로, L1 디테일 시그널링 전송을 위해 하나의 FEC 프레임이 요구된다. 반면, L1 디테일 시그널링이 적어도 두 개로 세그먼테이션되는 경우에는 세그먼트된 적어도 두 개의 L1 디테일 시그널링이 각각 BCH 인코딩 및 LDPC 인코딩되어 적어도 두 개의 FEC 프레임이 생성되므로, L1 디테일 시그널링 전송을 위해 적어도 두 개의 FEC 프레임이 요구된다.
따라서, 세그먼테이션부(311)는 하기의 수학식 17에 기초하여 L1 디테일 시그널링을 위한 FEC 프레임의 수 NL1D_FECFRAME을 산출할 수 있다. 즉, L1 디테일 시그널링을 위한 FEC 프레임의 수 NL1D_FECFRAME는 하기의 수학식 17에 기초하여 결정될 수 있다.
Figure pat00070
여기에서,
Figure pat00071
은 x보다 크거나 같은 최소 정수를 의미한다.
그리고, KL1D_ex_pad는 도 11에 도시된 바와 같이 L1 패딩 비트들(L1 padding bits)을 제외한 L1 디테일 시그널링의 길이를 나타내며, L1 베이직 시그널링에 포함된 L1B_L1_Detail_size_bits 필드의 값에 의해 결정될 수 있다.
또한, Kseg는 LDPC 인코더(315)로 입력되는 정보어 비트들 즉, LDPC 정보어 비트들의 수 Kldpc에 기초하여 정의되는 세그먼테이션을 위한 임계값(threshold number)이다. 또한, Kseg는 BCH 코드의 BCH 패리티 체크 비트들의 수와 360의 배수 값에 기초하여 정의될 수 있다.
한편, Kseg는 세그먼테이션 후, 코딩된 블록에서 정보어 비트들의 수 Ksig가 (Kldpc-Mouter)보다 작거나 같아지도록 한다. 구체적으로, Kseg에 기초하여 L1 디테일 시그널링을 세그먼테이션하는 경우, 세그먼트된 L1 디테일 시그널링의 길이는 Kseg를 초과하지 않게 된다는 점에서, Kseg를 하기의 표 6과 같이 설정하는 경우, 세그먼트된 L1 디테일 시그널링의 길이는 (Kldpc-Mouter)보다 작거나 같아지게 된다.
여기에서, Mouter 및 Kldpc는 표 7 및 표 8과 같다. 한편, 충분한 강인함(sufficient robustness)을 위해, L1 디테일 모드 1에 대한 Kseg 값은 (Kldpc-Mouter-720)으로 설정될 수 있다.
한편, L1 디테일 시그널링의 각 모드에 대한 Kseg는 하기의 표 6과 같이 정의될 수 있다. 이 경우, 세그먼테이션부(311)는 표 6에 기초하여 모드에 따른 Kseg를 결정할 수 있다.
Figure pat00072
한편, 도 11과 같이, 전체 L1 디테일 시그널링은 L1 디테일 시그널링 및 L1 패딩 비트들로 구성될 수 있다.
이 경우, 세그먼테이션부(311)는 하기의 수학식 18에 기초하여 L1 디테일 시그널링에 대한 L1_PADDING 필드의 길이 즉, L1 패딩 비트들의 수 KL1D_PAD를 산출할 수 있다.
하지만, 수학식 18에 기초하여 KL1D_PAD를 산출하는 것은 일 예일 뿐이다. 즉, 세그먼테이션부(311)는 KL1D_ex_pad 및 NL1D_FECFRAME 값을 기초로 L1 디테일 시그널링에 대한 L1_PADDING 필드의 길이 즉, L1 패딩 비트들의 수 KL1D_PAD를 산출할 수 있다. 일 예로, 하기 수학식 18에 기초하여 KL1D_PAD 값을 구할 수 있다. 즉, 수학식 18은 KL1D_PAD 값을 구하는 방법의 일 예일 뿐, 동일한 결과가 나오도록 KL1D_ex_pad 및 NL1D_FECFRAME 값을 기초하여 다른 방법을 통해 적용할 수도 있다.
Figure pat00073
그리고, 세그먼테이션부(311)는 L1_PADDING 파트에 KL1D_PAD 개의 제로 비트들(즉, 0 값을 갖는 비트들)을 채울 수 있다. 이에 따라, 도 11과 같이 KL1D_PAD 개의 제로 비트들이 L1_PADDING 파트에 채워질 수 있다.
이와 같이, L1_PADDING 필드의 길이를 산출하고 산출된 길이만큼의 제로 비트들을 L1_PADDING 파트에 패딩함으로써, L1 디테일 시그널링을 세그먼테이션할 때, L1 디테일 시그널링을 각각 동일한 수의 비트들로 구성된 복수의 블록으로 세그먼테이션할 수 있게 된다.
이후, 세그먼테이션부(311)는 하기의 수학식 19에 기초하여 제로 패딩 비트들(zero padding bits)을 포함하는 전체 L1 디테일 시그널링의 최종 길이 KL1D를 산출할 수 있다.
Figure pat00074
그리고, 세그먼테이션부(311)는 하기의 수학식 20에 기초하여 NL1D_FECFRAME 개의 블록 각각에서의 정보어 비트들의 수 Ksig를 산출할 수 있다.
Figure pat00075
이후, 세그먼테이션부(311)는 전체 L1 디테일 시그널링을 Ksig 개의 비트 수만큼씩 세그먼테이션할 수 있다.
구체적으로, 도 11과 같이, 세그먼테이션부(311)는 NL1D_FECFRAME가 1 보다 큰 경우, 전체 L1 디테일 시그널링을 Ksig 개의 비트 수만큼씩 세그먼테이션하여, 전체 L1 디테일 시그널링을 NL1D_FECFRAME 개의 블록으로 세그먼테이션할 수 있다.
이에 따라, L1 디테일 시그널링은 NL1D_FECFRAME 개의 블록으로 세그먼테이션되고, NL1D_FECFRAME 개의 블록 각각에서 L1 디테일 시그널링 비트들의 수는 Ksig가 될 수 있다. 또한, 세그먼트된 L1 디테일 시그널링 각각은 인코딩되어, 인코딩 결과로서 코딩된 블록 즉, FEC 프레임을 형성한다는 점에서, 결국, NL1D_FECFRAME 개의 코딩된 블록 각각에서 L1 디테일 시그널링 비트들의 수는 Ksig가 될 수 있다.
다만, L1 디테일 시그널링이 세그먼테이션되지 않는 경우, Ksig=KL1D_ex_pad이다.
한편, 세그먼트된 L1 디테일 시그널링 블록은 하기와 같은 절차에 의해 인코딩될 수 있다.
구체적으로, Ksig의 정보어 사이즈를 갖는 L1 디테일 시그널링 블록 각각의 모든 비트들은 스크램블링될 수 있다. 이후, 스크램블링된 L1 디테일 시그널링 블록 각각은 BCH 아우터 코드 및 LDPC 이너 코드의 연접에 의해 인코딩될 수 있다.
구체적으로, L1 디테일 시그널링 블록 각각은 BCH 인코딩되어 Mouter(=168) 개의 BCH 패리티 체크 비트들이 각 블록의 Ksig 개의 L1 디테일 시그널링 비트들에 부가되고, 다음으로 각 블록의 L1 디테일 시그널링 비트들과 BCH 패리티 체크 비트들의 연접은 쇼트닝 및 펑처링된 16K LDPC 코드에 의해 인코딩될 수 있다. 한편, BCH 코드 및 LDPC 코드와 관련된 구체적인 내용은 후술하기로 한다. 다만, 본 발명에서는 Mouter=168인 경우에 대해서만 설명하지만, 시스템의 요구 사항에 따라 적절한 값으로 변경 가능함은 자명하다.
스크램블러(211, 312)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 스크램블링한다. 구체적으로, 스크램블러(211, 312)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 랜덤화하고, 랜덤화된 L1 베이직 시그널링 및 L1 디테일 시그널링을 BCH 인코더(212, 313)로 출력할 수 있다.
이 경우, 스크램블러(211, 312)는 매(every) Ksig 개의 정보어 비트들을 스크램블링할 수 있다.
즉, 각 프레임을 통해 수신 장치(200)로 전송되는 L1 베이직 시그널링 비트들의 수는 200이라는 점에서, 스크램블러(211)는 매 Ksig(=200) 개씩의 L1 베이직 시그널링 비트들을 스크램블링할 수 있다.
한편, 각 프레임을 통해 수신 장치(200)로 전송되는 L1 디테일 시그널링 비트들의 수는 가변적이라는 점에서, 경우에 따라, L1 디테일 시그널링은 세그먼테이션부(311)에 의해 세그먼테이션될 수 있다. 그리고, 세그먼테이션부(311)는 Ksig 개의 비트들로 구성된 L1 디테일 시그널링 또는 세그먼트된 L1 디테일 시그널링을 스크램블러(312)로 출력할 수 있다. 이에 따라, 스크램블러(312)는 세그먼테이션부(311)로부터 출력되는 매 Ksig 개의 L1 디테일 시그널링 비트들을 스크램블링할 수 있다.
BCH 인코더(212, 313)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 BCH 인코딩하여 BCH 패리티 체크 비트들을 생성한다.
구체적으로, BCH 인코더(212, 313)는 스크램블러(211, 313)에서 출력되는 L1 베이직 시그널링 및 L1 디테일 시그널링을 BCH 인코딩하여 BCH 패리티 체크 비트들을 생성하고, L1 베이직 시그널링 및 L1 디테일 시그널링 각각에 BCH 패리티 체크 비트들이 부가된 BCH 인코딩된 비트들을 제로 패딩부(213, 314)로 출력할 수 있다.
예를 들어, BCH 인코더(212, 313)는 입력되는 Ksig 개의 비트들을 BCH 인코딩하여(즉, Ksig=Kpayload) Mouter 개의 BCH 패리티 체크 비트들을 생성하고, Nouter(=Ksig+Mouter) 개의 비트들로 구성된 BCH 인코딩된 비트들을 제로 패딩부(213, 314)로 출력할 수 있다.
한편, BCH 인코딩에 대한 파라미터는 하기의 표 7과 같이 정의될 수 있다.
Figure pat00076
한편, 도 9 및 도 10을 참조하면, LDPC 인코더(214, 315)는 BCH 인코더(212, 313) 이후에 배치됨을 알 수 있다.
이에 따라, L1 베이직 시그널링 및 L1 디테일 시그널링은 BCH 아우터 코드 및 LDPC 이너 코드의 연접에 의해 보호될 수 있다.
구체적으로, L1 베이직 시그널링 및 L1 디테일 시그널링은 BCH 인코딩되어, L1 베이직 시그널링에 대한 BCH 패리티 체크 비트들이 L1 베이직 시그널링에 부가되고, L1 디테일 시그널링에 대한 BCH 패리티 체크 비트들이 L1 디테일 시그널링에 부가된다. 그리고, 연접된 L1 베이직 시그널링과 BCH 패리티 체크 비트들은 LDPC 코드에 의해 추가로 보호되고, 연접된 L1 디테일 시그널링과 BCH 패리티 체크 비트들은 LDPC 코드에 의해 추가로 보호될 수 있다.
여기에서, LDPC 코드는 16K LDPC 코드라는 점에서, BCH 인코더(212, 313)에서는 Ninner=16200(즉, 16K LDPC 코드의 코드 길이는 16200으로, LDPC 인코딩에 의해 생성된 LDPC 코드워드는 16200 개의 비트들로 구성될 수 있다)을 위한 시스테매틱 BCH 코드가 L1 베이직 시그널링 및 L1 디테일 시그널링의 아우터 인코딩을 위해 이용될 수 있다.
제로 패딩부(213, 314)는 제로 비트들을 패딩한다. 구체적으로, LDPC 코드의 경우, 코드 레이트 및 코드 길이에 따라 정해진 특정 수의 LDPC 정보어 비트들이 요구된다는 점에서, 제로 패딩부(213, 314)는 BCH 인코딩된 비트들의 수가 LDPC 정보어 비트들의 수보다 작은 경우, LDPC 인코딩을 위해 제로 비트들을 패딩하여, BCH 인코딩된 비트들 및 제로 비트들로 구성된 특정 수의 LDPC 정보어 비트들을 생성하고, 이를 LDPC 인코더(214, 315)로 출력할 수 있다. 한편, BCH 인코딩된 비트들의 수가 LDPC 정보어 비트들의 수와 동일한 경우, 제로 비트들은 패딩되지 않는다.
여기에서, 제로 패딩부(213, 314)에 의해 패딩된 제로 비트들은 LDPC 인코딩을 위해 패딩된 것이므로, 쇼트닝에 따라 패딩된 제로 비트들은 수신 장치(200)로 전송되지 않는다.
예를 들어, 16K LDPC 코드의 LDPC 정보어 비트들의 수가 Kldpc인 경우, Kldpc 개의 LDPC 정보어 비트들을 채우기 위해, LDPC 정보어 비트들의 일부에는 제로 비트들이 패딩될 수 있다.
구체적으로, BCH 인코딩된 비트들의 수가 Nouter이고 16K LDPC 코드의 LDPC 정보어 비트들의 수가 Kldpc이고, Nouter＜Kldpc인 경우, 제로 패딩부(213, 314)는 LDPC 정보어 비트들의 일부에 Kldpc-Nouter 개의 제로 비트들을 패딩하고, Nouter 개의 BCH 인코딩된 비트들을 LDPC 정보어 비트들의 나머지 부분으로 사용하여, Kldpc 개의 비트들로 구성된 LDPC 정보어 비트들을 생성할 수 있다. 다만, Nouter=Kldpc인 경우, 제로 비트들은 패딩되지 않는다.
이를 위해, 제로 패딩부(213, 314)는 LDPC 정보어 비트들을 복수의 비트 그룹으로 구분할 수 있다.
예를 들어, 제로 패딩부(213, 314)는 하기의 수학식 21 또는 수학식 22에 기초하여, Kldpc 개의 LDPC 정보어 비트들 (i0,i1,...,
Figure pat00077
)을 Ninfo_group(=Kldpc/360) 개의 비트 그룹으로 나눌 수 있다. 즉, 제로 패딩부(213, 314)는 각 비트 그룹에 포함된 비트들의 수가 360이 되도록, LDPC 정보어 비트들을 복수의 비트 그룹으로 나눌 수 있다.
Figure pat00078
Figure pat00079
여기에서, Zj는 j 번째 비트 그룹을 나타낸다.
한편, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 제로 패딩을 위한 파라미터 (Nouter, Kldpc, Ninfo_group)은 하기의 표 8과 같이 정의될 수 있다. 이 경우, 제로 패딩부(213, 314)는 표 8에 기초하여 모드에 따라 제로 패딩을 위한 파라미터를 결정할 수 있다.
Figure pat00080
또한, 0≤j＜Ninfo_group에 대해, 도 12와 같이 각 비트 그룹 Zj는 360 개의 비트들로 구성될 수 있다.
구체적으로, 도 12는 L1 베이직 시그널링 및 L1 디테일 시그널링 각각이 LDPC 인코딩된 후의 데이터 포맷을 나타낸다. 도 12에서 Kldpc 개의 LDPC 정보어 비트들에 부가된 LDPC FEC는 LDPC 인코딩에 의해 생성된 LDPC 패리티 비트들을 나타낸다.
도 12를 참조하면, Kldpc 개의 LDPC 정보어 비트들은 Ninfo_group 개의 비트 그룹으로 구분되며, 각 비트 그룹은 360 개의 비트들로 구성될 수 있다.
한편, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 BCH 인코딩된 비트들의 수 Nouter(=Ksig+Mouter)가 Kldpc보다 작은 경우, 즉, Nouter(=Ksig+Mouter)＜Kldpc인 경우, LDPC 인코딩을 위해, Kldpc 개의 LDPC 정보어 비트들은 Nouter 개의 BCH 인코딩된 비트들과 (Kldpc-Nouter) 개의 제로 패딩 비트들(zero-padded bits)로 채워질 수 있다. 이 경우, 패딩된 제로 비트들은 수신 장치(200)로 전송되지 않게 된다.
이하에서는 제로 패딩부(213, 314)에서 수행되는 쇼트닝 절차를 보다 구체적으로 설명하도록 한다.
제로 패딩부(213, 314)는 패딩되는 제로 비트들의 수를 산출할 수 있다. 즉, 제로 패딩부(213, 314)는 LDPC 인코딩을 위해 요구되는 비트 수를 맞추기 위해, 패딩되어야 할 제로 비트들의 수를 산출할 수 있다.
구체적으로, 제로 패딩부(213, 314)는 LDPC 정보어 비트들의 수와 BCH 인코딩된 비트들의 수의 차이만큼의 비트 수를 패딩되는 제로 비트들의 수로 산출할 수 있다. 즉, 제로 패딩부(213, 314)는 주어진 Nouter에 대해, 제로 패딩 비트들의 수를 (Kldpc-Nouter)로 산출할 수 있다.
그리고, 제로 패딩부(213, 314)는 모든 비트들이 패딩되는 비트 그룹의 수를 산출할 수 있다. 즉, 제로 패딩부(213, 314)는 비트 그룹 내의 모든 비트들이 제로 비트들로 패딩되는 비트 그룹의 수를 산출할 수 있다.
구체적으로, 제로 패딩부(213, 314)는 하기의 수학식 23 또는 수학식 24에 기초하여 모든 비트들이 패딩되는 그룹의 수 Npad를 산출할 수 있다.
Figure pat00081
Figure pat00082
이후, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여, 복수의 그룹 중 제로 비트들이 패딩되는 비트 그룹을 판단하고, 판단된 비트 그룹 중 일부 비트 그룹 내의 모든 비트들 및 나머지 비트 그룹 내의 일부 비트들에 제로 비트들을 패딩할 수 있다.
이 경우, 패딩되는 비트 그룹의 쇼트닝 패턴은 하기의 표 9와 같이 정의될 수 있다. 이 경우, 제로 패딩부(213, 314)는 표 9에 기초하여 모드에 따라 쇼트닝 패턴을 결정할 수 있다.
Figure pat00083
여기에서, πs(j)는 j 번째로 패딩되는 비트 그룹의 인덱스이다. 즉, πs(j)는 j 번째가 되는 비트 그룹의 쇼트닝 패턴 오더(shortening pattern order)를 나타낸다. 그리고, Ninfo_group은 LDPC 정보어 비트들을 구성하는 복수의 비트 그룹의 수이다.
구체적으로, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여
Figure pat00084
,
Figure pat00085
,...,
Figure pat00086
을 비트 그룹 내의 모든 비트들이 제로 비트들로 패딩되는 비트 그룹으로 판단하고, 해당 비트 그룹의 모든 비트들에 제로 비트들을 패딩할 수 있다. 즉, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여 복수의 비트 그룹 중 πs(0) 번째 비트 그룹, πs(1) 번째 비트 그룹,..., πs(Npad-1) 번째 비트 그룹의 모든 비트들에 제로 비트들을 패딩할 수 있다.
이와 같이, Npad가 0이 아닌 경우, 제로 패딩부(213, 314)는 표 9에 기초하여 Npad 개의 비트 그룹의 리스트 즉,
Figure pat00087
,
Figure pat00088
,...,
Figure pat00089
을 판단하고, 판단된 비트 그룹 내의 모든 LDPC 정보어 비트들에 제로들을 패딩할 수 있다
다만, Npad가 0인 경우, 상술한 절차는 생략될 수 있다.
한편, 패딩되는 전체 제로 비트들의 수가 (Kldpc-Nouter)이고 Npad 개의 비트 그룹에 패딩된 제로 비트들의 수는 (360×Npad)라는 점에서, 제로 패딩부(213, 314)는 (Kldpc-Nouter-360×Npad) 개의 LDPC 정보어 비트들에 제로 비트들을 추가적으로 패딩할 수 있다.
이 경우, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여 제로 비트들이 추가적으로 패딩되는 비트 그룹을 판단하고, 판단된 비트 그룹의 앞 부분부터 제로 비트들을 추가적으로 패딩할 수 있다.
구체적으로, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여
Figure pat00090
를 제로 비트들이 추가적으로 패딩되는 비트 그룹인 것으로 판단하고,
Figure pat00091
의 앞 부분에 위치하는 (Kldpc-Nouter-360×Npad) 개의 비트들에 제로 비트들을 추가적으로 패딩할 수 있다. 이에 따라, πs(Npad) 번째 비트 그룹의 첫 번째 비트부터 (Kldpc-Nouter-360×Npad) 개의 제로 비트들이 패딩될 수 있다.
결국,
Figure pat00092
의 경우,
Figure pat00093
의 처음 부분에 위치한 (Kldpc-Nbch-360×Npad) 개의 LDPC 정보어 비트들에 제로들이 추가적으로 패딩될 수 있다.
한편, 상술한 예에서는
Figure pat00094
의 첫 번째 비트부터 (Kldpc-Nouter-360×Npad) 개의 제로 비트들이 패딩되는 것으로 설명하였으나 이는 일 예에 불과하며,
Figure pat00095
에서 제로 비트들이 패딩되는 위치는 변경될 수 있다. 예를 들어, (Kldpc-Nouter-360×Npad) 개의 제로 비트들은
Figure pat00096
의 중간 부분 또는 마지막 부분에 패딩되거나,
Figure pat00097
의 임의 위치에 패딩될 수도 있다.
이후, 제로 패딩부(213, 314)는 LDPC 정보어 비트들 중에서 패딩되지 않은 비트 위치에 BCH 인코딩된 비트들을 맵핑하여, LDPC 정보어 비트들을 구성할 수 있다.
이에 따라, Nouter 개의 BCH 인코딩된 비트들이 Kldpc 개의 LDPC 정보어 비트들 (i0,i1,...,
Figure pat00098
)에서 제로 비트들이 패딩되지 않은 비트 위치에 순차적으로 맵핑되어, Nouter 개의 BCH 인코딩된 비트들 및 (Kldpc-Nouter) 개의 정보어 비트들에 의해 Kldpc 개의 LDPC 정보어 비트들이 구성될 수 있다.
한편, 패딩된 제로 비트들은 수신 장치(200)로 전송되지 않는다. 이와 같이, 제로 비트들을 패딩하는 절차 또는 제로 비트들을 패딩하고 LDPC 인코딩 후 수신 장치(200)로 전송하지 않는 절차를 쇼트닝이라 할 수 있다.
LDPC 인코더(214, 315)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 LDPC 인코딩한다.
구체적으로, LDPC 인코더(214, 315)는 제로 패딩부(213, 314)에서 출력되는 LDPC 정보어 비트들을 LDPC 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들 및 LDPC 패리티 비트들로 구성된 LDPC 코드워드를 패리티 퍼뮤테이션부(215, 316)로 출력할 수 있다.
즉, 제로 패딩부(213)로부터 출력되는 Kldpc 개의 비트들은 Ksig 개의 L1 베이직 시그널링 비트들, Mouter(=Nouter-Ksig) 개의 BCH 패리티 체크 비트들 및 (Kldpc-Nouter) 개의 제로 패딩 비트들을 포함할 수 있으며, 이는 LDPC 인코더(214)를 위한 Kldpc 개의 LDPC 정보어 비트들 I=(i0,i1,...,
Figure pat00099
)을 구성할 수 있다.
또한, 제로 패딩부(314)로부터 출력되는 Kldpc 개의 비트들은 Ksig 개의 L1 디테일 시그널링 비트들, Mouter(=Nouter-Ksig) 개의 BCH 패리티 체크 비트들 및 (Kldpc-Nouter) 개의 제로 패딩 비트들을 포함할 수 있으며, 이는 LDPC 인코더(316)를 위한 Kldpc 개의 LDPC 정보어 비트들 I=(i0,i1,...,
Figure pat00100
)을 구성할 수 있다.
이 경우, LDPC 인코더(214, 315)는 Kldpc 개의 LDPC 정보어 비트들을 시스테매틱하게 LDPC 인코딩하여, Ninner 개의 비트들로 구성된 LDPC 코드워드 Λ=(c0,c1,...,
Figure pat00101
)=(i0,i1,...,
Figure pat00102
,p0,p1,...,
Figure pat00103
)를 생성할 수 있다.
한편, LDPC 인코더(214, 315)는 L1 베이직 모드들 및 L1 디테일 모드 1 및 2의 경우, L1 베이직 시그널링 및 L1 디테일 시그널링을 3/15의 코드 레이트로 인코딩하여 16200 개의 LDPC 코드워드 비트들을 생성할 수 있다. 이 경우, LDPC 인코더(214, 315)는 표 1에 기초하여 인코딩을 수행할 수 있다.
또한, LDPC 인코더(315)는 L1 디테일 모드 3,4,5,6 및 7의 경우, L1 디테일 시그널링을 6/15의 코드 레이트로 인코딩하여 16200 개의 LDPC 코드워드 비트들을 생성할 수 있다. 이 경우, LDPC 인코더(315)는 표 3에 기초하여 인코딩을 수행할 수 있다.
한편, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 코드 레이트 및 코드 길이는 표 5와 같고, LDPC 정보어 비트들의 수는 표 8과 같다.
패리티 퍼뮤테이션부(215, 316)는 패리티 퍼뮤테이션(parity permutation)을 수행한다. 즉, 패리티 퍼뮤테이션부(215, 316)는 LDPC 정보어 비트들을 제외하고, LDPC 패리티 비트들에 대해서만 퍼뮤테이션을 수행할 수 있다.
구체적으로, 패리티 퍼뮤테이션부(215, 316)는 LDPC 인코더(214, 315)로부터 출력되는 LDPC 코드워드 중에서 LDPC 패리티 비트들에 대해서만 퍼뮤테이션을 수행하고, 패리티 퍼뮤테이션된 LDPC 코드워드를 리피티션부(216, 317)로 출력할 수 있다. 한편, 패리티 퍼뮤테이션부(316)는 패리티 퍼뮤테이션된 LDPC 코드워드를 부가 패리티 생성부(319)로 출력할 수도 있다. 이 경우, 부가 패리티 생성부(319)는 패리티 퍼뮤테이션부(316)에서 출력되는 패리티 퍼뮤테이션된 LDPC 코드워드를 이용하여 부가 패리티 비트들을 생성할 수 있다.
이를 위해, 패리티 퍼뮤테이션부(215, 316)는 패리티 인터리버(미도시) 및 그룹-와이즈(group-wise) 인터리버(미도시)를 포함할 수 있다.
먼저, 패리티 인터리버(미도시)는 LDPC 코드워드를 구성하는 LDPC 정보어 비트들 및 LDPC 패리티 비트들 중에서 LDPC 패리티 비트들만을 인터리빙할 수 있다. 다만, 패리티 인터리버(미도시)는 L1 디테일 모드 3,4,5,6 및 7인 경우에만 패리티 인터리빙을 수행할 수 있다. 즉, L1 베이직 모드들 및 L1 디테일 모드 1, 2의 경우, LDPC 인코딩 과정의 일부로서 패리티 인터리빙이 포함되어 있다는 점에서, L1 베이직 모드들 및 L1 디테일 모드 1, 2인 경우, 패리티 인터리버(미도시)는 패리티 인터리빙을 수행하지 않을 수 있다.
한편, 패리티 인터리빙을 수행하는 모드의 경우, 패리티 인터리버(미도시)는 하기의 수학식 25에 기초하여 LDPC 패리티 비트들을 인터리빙할 수 있다.
Figure pat00104
구체적으로, 수학식 25에 따르면, LDPC 코드워드 (c0,c1,...,
Figure pat00105
)는 패리티 인터리버(미도시)에 의해 패리티 인터리빙되며, 패리티 인터리버(미도시)의 출력은 U=(u0,u1,...,
Figure pat00106
)로 나타내어질 수 있다.
한편, L1 베이직 모드들 및 L1 디테일 모드 1,2의 경우, 패리티 인터리버(미도시)는 이용되지 않는다는 점에서, 패리티 인터리버(미도시)의 출력 U=(u0,u1,...,
Figure pat00107
)은 하기의 수학식 26과 같이 나타내어질 수 있다.
Figure pat00108
한편, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)의 출력을 그룹-와이즈 인터리빙할 수 있다.
여기에서, 상술한 바와 같이, 패리티 인터리버(미도시)의 출력은 패리티 인터리버(미도시)에 의해 패리티 인터리빙된 LDPC 코드워드이거나, 패리티 인터리버(미도시)에 의해 패리티 인터리빙이 되지 않은 LDPC 코드워드가 될 수 있다.
이에 따라, 패리티 인터리빙이 수행된 경우, 그룹-와이즈 인터리버(미도시)는 패리티 인터리빙된 LDPC 코드워드를 그룹-와이즈 인터리빙하고, 패리티 인터리빙이 수행되지 않은 경우, 그룹-와이즈 인터리버(미도시)는 LDPC 코드워드를 그룹-와이즈 인터리빙할 수 있다.
구체적으로, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)의 출력을 비트 그룹 단위로 인터리빙할 수 있다.
이를 위해, 그룹 와이즈 인터리버(미도시)는 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 복수의 비트 그룹으로 구분할 수 있다. 이에 따라, 패리티 인터리버(미도시)에서 출력되는 LDPC 패리티 비트들은 복수의 비트 그룹으로 구분될 수 있다.
구체적으로, 그룹-와이즈 인터리버(미도시)는 하기의 수학식 27에 기초하여 패리티 인터리버(미도시)에서 출력되는 LDPC 인코딩된 비트들 (u0,u1,...,
Figure pat00109
)을 Ngroup(=Ninner/360) 개의 비트 그룹으로 나눌 수 있다.
Figure pat00110
여기에서, Xj는 j 번째 비트 그룹을 나타낸다.
도 13은 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 복수의 비트 그룹으로 구분하는 일 예를 나타낸다.
도 13을 참조하면, LDPC 코드워드는 Ngroup(=Ninner/360) 개의 비트 그룹으로 구분되며, 0≤j＜Ngroup에 대해 각 비트 그룹 Xj는 360 개의 비트들로 구성된다.
이에 따라, Kldpc 개의 비트들로 구성된 LDPC 정보어 비트들은 (Kldpc/360) 개의 비트 그룹으로 구분되고, Ninner-Kldpc 개의 비트들로 구성된 LDPC 패리티 비트들은 (Ninner-Kldpc)/360 개의 비트 그룹으로 구분될 수 있다.
그리고, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 그룹-와이즈 인터리빙한다.
이 경우, 그룹-와이즈 인터리버(미도시)는 LDPC 정보어 비트들에 대해서는 인터리빙을 수행하지 않고 LDPC 패리티 비트들에 대해서만 인터리빙을 수행하여, LDPC 패리티 비트들을 구성하는 복수의 비트 그룹의 순서를 변경할 수 있다.
이에 따라, LDPC 비트들 중 LDPC 정보어 비트들은 그룹-와이즈 인터리버(미도시)에 의해 인터리빙되지 않지만, LDPC 비트들 중 LDPC 패리티 비트들은 그룹-와이즈 인터리버(미도시)에 의해 인터리빙될 수 있다. 이 경우, LDPC 패리티 비트들은 그룹 단위로 인터리빙될 수 있다.
구체적으로, 그룹-와이즈 인터리버(미도시)는 하기의 수학식 28에 기초하여 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 그룹-와이즈 인터리빙할 수 있다.
Figure pat00111
여기에서, Yj는 그룹-와이즈 인터리빙된 j 번째 비트 그룹을 나타내고, πp(j)는 그룹-와이즈 인터리빙을 위한 퍼뮤테이션 오더(permutation order)를 나타낸다. 그리고, Xj는 그룹-와이즈 인터리빙 전의 j 번째 비트 그룹을 나타낸다.
한편, 퍼뮤테이션 오더는 하기의 표 10 및 표 11에 기초하여 정의될 수 있다. 여기에서, 표 10은 L1 베이직 모드들 및 L1 디테일 모드 1, 2에 대한 패리티 부분의 그룹-와이즈 인터리빙 패턴을 나타내고, 표 11은 L1 디테일 모드 3,4,5,6,7에 대한 패리티 부분의 그룹-와이즈 인터리빙 패턴을 나타낸다.
이 경우, 그룹-와이즈 인터리버(미도시)는 표 10 및 표 11에 기초하여 모드에 따라 그룹-와이즈 인터리빙 패턴을 결정할 수 있다.
Figure pat00112
Figure pat00113
이하에서는 L1 디테일 모드 2에 대한 그룹-와이즈 인터리빙 패턴을 일 예로, 그룹-와이즈 인터리버(미도시)의 동작에 대해 설명하도록 한다.
L1 디테일 모드 2의 경우, LDPC 인코더(315)는 3/15의 코드 레이트로 3240 개의 LDPC 정보어 비트들을 LDPC 인코딩하여 12960 개의 LDPC 패리티 비트들을 생성한다. 이 경우, LDPC 코드워드는 16200 개의 비트들로 구성될 수 있다.
한편, 각 비트 그룹은 360 개의 비트들로 구성되므로, 16200 개의 비트들로 구성된 LDPC 코드워드는 45 개의 비트 그룹으로 구분된다.
여기에서, LDPC 정보어 비트들은 3240 개이고, LDPC 패리티 비트들은 12960 개이므로, 0 번째 비트 그룹부터 8 번째 비트 그룹은 LDPC 정보어 비트들에 해당하고, 9 번째 비트 그룹부터 44 번째 비트 그룹은 LDPC 패리티 비트들에 해당한다.
이 경우, 패리티 인터리버(미도시)는 패리티 인터리빙을 수행하지 않고, 그룹-와이즈 인터리버(미도시)는 수학식 28 및 표 10에 기초하여, LDPC 정보어 비트들을 구성하는 비트 그룹 즉, 0 번째 비트 그룹부터 8 번째 비트 그룹은 인터리빙하지 않고, LDPC 패리티 비트들을 구성하는 비트 그룹 즉, 9 번째 비트 그룹부터 44 번째 비트 그룹에 대해서는 그룹 단위로 인터리빙하여, 9 번째 비트 그룹부터 44 번째 비트 그룹의 순서를 변경할 수 있다.
구체적으로, 표 10에서 L1 디테일 모드 2의 경우, 경우, 수학식 28은 Y0=X0, Y1=X1,..., Y7=X7, Y8=X8, Y9=Xπp(9)=X9, Y10=Xπp(10)=X31, Y11=Xπp(11)=X23,...,Y42=Xπp(42)=X28, Y43=Xπp(43)=X39, Y44=Xπp(44)=X42와 같이 나타낼 수 있다.
이에 따라, 그룹-와이즈 인터리버(미도시)는 LDPC 정보어 비트들을 포함하는 0 번째 비트 그룹부터 8 번째 비트 그룹의 순서를 변경하지 않지만, LDPC 패리티 비트들을 포함하는 9 번째 비트 그룹부터 44 번째 비트 그룹의 순서를 변경할 수 있다.
구체적으로, 그룹-와이즈 인터리버(미도시)는 9 번째 비트 그룹이 9 번째, 31 번째 비트 그룹이 10 번째, 23 번째 비트 그룹이 11 번째,..., 28 번째 비트 그룹이 42 번째, 39 번째 비트 그룹이 43 번째, 42 번째 비트 그룹이 44 번째가 되도록, 9 번째 비트 그룹부터 44 번째 비트 그룹까지 비트 그룹의 순서를 변경할 수 있다.
한편, 후술하는 바와 같이, 펑처링부(217, 318)는 마지막 패리티 비트부터 펑처링하기 때문에, 패리티 비트 그룹들은 패리티 퍼뮤테이션에 의해 펑처링 패턴의 역순으로 배열될 수 있다. 즉, 가장 먼저 펑처링되는 비트 그룹이 가장 마지막 비트 그룹에 위치하게 된다.
한편, 상술한 예에서는 패리티 비트들만을 인터리빙하는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 패리티 퍼뮤테이션부(215, 316)는 LDPC 정보어 비트들을 인터리빙할 수도 있다. 이 경우, 패리티 퍼뮤테이션부(215, 316)는 LDPC 정보어 비트들의 순서가 변경되지 않도록, identity로 LDPC 정보어 비트들을 인터리빙하고, 인터리빙 전과 동일한 순서를 갖는 LDPC 정보어 비트들을 출력할 수 있다.
리피티션부(216, 317)는 패리티 퍼뮤테이션된 LDPC 코드워드의 적어도 일부 비트들을 LDPC 정보어 비트들 다음 위치에 리피티션하고, 리피티션된 LDPC 코드워드(즉, 리피티션된 비트들을 포함하는 LDPC 코드워드 비트들을 의미하며, 리피티션 이후의 LDPC 코드워드라 할 수도 있다)를 펑처링부(217, 318)로 출력할 수 있다. 한편, 리피티션부(317)는 리피티션 이후의 LDPC 코드워드를 부가 패리티 생성부(319)로 출력할 수도 있다. 이 경우, 부가 패리티 생성부(319)는 리피티션 이후의 LDPC 코드워드를 이용하여 부가 패리티 비트들을 생성할 수 있다.
구체적으로, 리피티션부(216, 317)는 특정 수의 LDPC 패리티 비트들을 LDPC 정보어 비트들 이후에 리피티션할 수 있다. 즉, 리피티션부(216, 317)는 특정 수의 LDPC 패리티 비트들을 LDPC 정보어 비트들 이후에 부가할 수 있다. 이에 따라, 리피티션 비트들은 LDPC 코드워드 내에서 LDPC 정보어 비트들과 LDPC 패리티 비트들 사이에 위치하게 된다.
이에 따라, 리피티션 이후의 LDPC 코드워드 내에서 특정 수의 비트들은 반복되며, 수신 장치(200)로 추가적으로 전송될 수 있다는 점에서, 상술한 동작을 리피티션(repetition)이라 할 수 있다. 그리고, 리피티션 이후의 LDPC 코드워드에서 리피티션되는 비트들 즉, 리피티션에 따라 LDPC 정보어 비트들 이후에 부가되는 비트들을 리피티션 비트들(repetition bits)(또는, 리피티션된 비트들(repeated bits))이라 할 수 있다.
한편, 부가라는 것은 비트들이 반복되도록, LDPC 정보어 비트들과 LDPC 패리티 비트들 사이에 리피티션 비트들을 덧붙이는 것을 의미한다.
리피티션은 L1 베이직 모드 1 및 L1 디테일 모드 1에 대해서만 수행될 수 있으며, 다른 모드에 대해서는 수행되지 않을 수 있다. 이 경우, 리피티션부(216, 317)는 리피티션을 수행하지 않고, 패리티 퍼뮤테이션된 LDPC 코드워드를 펑처링부(217, 318)로 출력할 수 있다.
이하에서는 리피티션을 수행하는 방법에 대해 보다 구체적으로 설명하도록 한다.
리피티션부(216, 317)는 하기의 수학식 29에 기초하여 LDPC 코드워드 당 추가적으로 전송되는 비트들의 수 Nrepeat를 산출할 수 있다.
Figure pat00114
여기에서, C는 고정된 값(fixed number)을 가지며, D는 짝수(even integer)일 수 있다. 수학식 29를 참조하면, 리피티션되는 비트들의 수는 주어진 Nouter에 대해 C가 곱해지고 D가 더해짐에 따라 산출됨을 알 수 있다.
한편, 리피티션을 위한 파라미터 C, D는 하기의 표 12에 따라 선택될 수 있다. 즉, 리피티션부(216, 317)는 표 12에 기초하여, 모드에 따라 C, D를 결정할 수 있다.
Figure pat00115
그리고, 리피티션부(216, 317)는 Nrepeat 개의 LDPC 패리티 비트들을 리피티션할 수 있다.
구체적으로, 리피티션부(216, 317)는 Nrepeat≤Nldpc_parity인 경우, 도 14와 같이 패리티 퍼뮤테이션된 LDPC 패리티 비트들의 처음 Nrepeat 개의 비트들을 LDPC 정보어 비트들에 부가할 수 있다. 즉, 리피티션부(216, 317)는 패리티 퍼뮤테이션된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 Nrepeat 번째 LDPC 패리티 비트를 LDPC 정보어 비트들 이후에 부가할 수 있다.
한편, 리피티션부(216, 317)는 Nrepeat＞Nldpc_parity인 경우, 도 15와 같이 패리티 퍼뮤테이션된 Nldpc_parity 개의 LDPC 패리티 비트들을 LDPC 정보어 비트들에 부가하고, 패리티 퍼뮤테이션된 LDPC 패리티 비트들의 처음 Nrepeat-Nldpc_parity 개를 먼저 부가된 Nldpc_parity 개의 LDPC 패리티 비트들에 추가적으로 부가할 수 있다. 즉, 리피티션부(216, 317)는 패리티 퍼뮤테이션된 LDPC 패리티 비트들 전체를 LDPC 정보어 비트들 이후에 부가하고, 패리티 퍼뮤테이션된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 Nrepeat-Nldpc_parity 번째 LDPC 패리티 비트를 먼저 부가된 LDPC 패리티 비트들 이후에 추가적으로 부가할 수 있다.
이에 따라, L1 베이직 모드 1 및 L1 디테일 모드 1의 경우, 추가적인 Nrepeat 개의 비트들이 LDPC 코드워드 내에서 선택되어 전송될 수 있다.
펑처링부(217, 318)는 리피티션부(216, 317)에서 출력되는 LDPC 코드워드에 포함된 LDPC 패리티 비트들에서 일부 비트들을 펑처링하고, 펑처링된 LDPC 코드워드(즉, 펑처링된 비트들을 제외한 나머지 LDPC 코드워드 비트들로, 펑처링 이후의 LDPC 코드워드라 할 수도 있다)를 제로 제거부(218, 321)로 출력할 수 있다. 한편, 펑처링부(318)는 펑처링되는 LDPC 패리티 비트들에 대한 정보(가령, 펑처링되는 비트들의 개수 및 위치 등)를 부가 패리티 생성부(319)로 제공할 수 있다. 이 경우, 부가 패리티 생성부(319)는 이에 기초하여 부가 패리티 비트들을 생성할 수 있다.
이에 따라, 패리티 퍼뮤테이션 후, 일부 LDPC 패리티 비트들은 펑처링될 수 있다.
이 경우, 펑처링된 LDPC 패리티 비트들은 L1 시그널링 비트들을 전송하는 프레임에서 전송되지 않는다. 구체적으로, 펑처링된 LDPC 패리티 비트들은 L1 시그널링 비트들을 전송하는 현재 프레임에서 전송되지 않고, 경우에 따라, 현재 프레임 이전의 프레임에서 전송될 수 있으며, 이는 부가 패리티 생성부(319)와 관련하여 후술하기로 한다.
이를 위해, 펑처링부(217, 318)는 LDPC 코드워드 당 펑처링되는 LDPC 패리티 비트들의 수 및 하나의 코딩된 블록의 사이즈를 판단할 수 있다.
구체적으로, 펑처링부(217, 318)는 하기의 수학식 30에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수 Npunc_temp를 산출할 수 있다. 즉, 펑처링부(217, 318)는 주어진 Nouter에 대해, 하기의 수학식 30에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수 Npunc_temp를 산출할 수 있다.
Figure pat00116
수학식 30을 참조하면, 모드에 따라, 펑처링 비트들의 임시적인 사이즈는 쇼트닝 길이(shortening length)(즉, Kldpc-Nouter)에 기설정된 상수 A 값을 곱한 결과로부터 구한 정수에 정수형 상수(constant integer) B를 더함으로써 산출될 수 있다. 본 발명에서는 상수 A의 값은 쇼트닝되는 비트들의 수에 대한 펑처링되는 비트들의 수의 비율로 설정하였으나, 시스템의 요구 사항에 따라 다양하게 설정될 수 있음은 자명하다.
그리고, B 값은 쇼트닝 길이가 0인 경우에도 펑처링하는 길이를 의미하는 값으로, 펑처링 비트들의 최소 값을 나타낸다. 또한, A 및 B 값은 실제 전송되는 부호율을 조절하는 역할을 한다. 즉, A 및 B 값은 정보어 비트들의 길이 즉, L1 시그널링의 길이가 짧을 경우 또는 L1 시그널링의 길이가 길 경우를 대비하여, 실제 전송되는 부호율을 낮출 수 있도록 조절하는 역할을 한다.
한편, Kldpc, A 및 B는 하기의 표 13과 같다. 표 13은 펑처링을 위한 파라미터들을 나타낸다. 이에 따라, 펑처링부(217, 318)는 표 13에 기초하여, 모드에 따라 펑처링을 위한 파라미터를 결정할 수 있다.
Figure pat00117
한편, 펑처링부(217, 318)는 하기의 수학식 31에 기초하여 하나의 코딩된 블록의 임시적인 사이즈 NFEC_temp를 산출할 수 있다. 여기에서, 모드에 따른 LDPC 패리티 비트들의 수 Nldpc_parity는 표 13과 같다.
Figure pat00118
그리고, 펑처링부(217, 318)는 하기의 수학식 32에 기초하여 하나의 코딩된 블록의 사이즈 NFEC를 산출할 수 있다.
Figure pat00119
여기에서, ηMOD는 변조 차수이다. 일 예로, 모드에 따라 L1 베이직 시그널링 및 L1 디테일 시그널링이 QPSK, 16-QAM, 64-QAM 및 256-QAM으로 변조되는 경우, 표 13과 같이 ηMOD는 2,4,6,8이 될 수 있다. 한편, 수학식 32에 따르면, NFEC는 변조 차수의 정수 배가 될 수 있다.
그리고, 펑처링부(217, 318)는 하기의 수학식 33에 기초하여 펑처링되는 LDPC 패리티 비트들의 수 Npunc를 산출할 수 있다.
Figure pat00120
여기에서, Npunc는 0 또는 양의 정수이다. 그리고, NFEC는 각 정보어 블록 즉, Ksig 개의 정보어 비트들이 BCH 및 LDPC에 의해 인코딩된 후 얻어진 Nouter+Nldpc_parity 개의 비트들 중에서 Npunc 개의 펑처링되는 비트들을 제외한 수이다. 즉, NFEC는 리피티션 비트들을 제외하고 실제 전송되는 나머지 비트들의 수로 쇼트닝 및 펑처링이 적용된 LDPC 코드워드 비트들의 수라고 할 수 있다.
상술한 과정을 살펴보면, 펑처링부(217, 318)는 패딩되는 제로 비트들의 수 즉, 쇼트닝 길이에 A를 곱하고, 그 결과에 B를 더해 펑처링되는 LDPC 패리티 비트들의 임시적인 수 Npunc_temp를 산출하게 된다.
그리고, 펑처링부(217, 318)는 Npunc_temp에 기초하여 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들의 임시적인 수 NFEC_temp를 산출하게 된다.
구체적으로, LDPC 정보어 비트들은 LDPC 인코딩되고, LDPC 인코딩에 의해 생성된 LDPC 패리티 비트들이 LDPC 정보어 비트들에 부가되어 LDPC 코드워드를 구성한다. 여기에서, LDPC 정보어 비트들은 L1 베이직 시그널링 및 L1 디테일 시그널링이 BCH 인코딩된 BCH 인코딩된 비트들을 포함하며, 경우에 따라 패딩된 제로 비트들을 더 포함할 수 있다.
이 경우, 패딩된 제로 비트들은 LDPC 인코딩 후 수신 장치(200)로 전송되지 않는다는 점에서, 쇼트닝된 LDPC 코드워드 즉, 패딩된 제로 비트들을 제외한 LDPC 코드워드(즉, 쇼트닝 이후의 LDPC 코드워드)는 BCH 인코딩된 비트들 및 LDPC 패리티 비트들로 구성될 수 있다.
따라서, 펑처링부(217, 318)는 BCH 인코딩된 비트들의 수 및 LDPC 패리티 비트들의 수를 합한 값에 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 빼서, NFEC_temp를 산출하게 된다.
한편, 펑처링 및 쇼트닝된 LDPC 코드워드(즉, 펑처링된 비트들 및 쇼트닝된 비트들을 제외한 나머지 LDPC 코드워드 비트들로, 펑처링 및 쇼트닝 이후의 LDPC 코드워드라 할 수 있다)는 모드에 따라 QPSK, 16-QAM, 64-QAM, 및 256-QAM 등의 다양한 변조 방식을 통해 성상도 심볼들에 맵핑되고, 성상도 심볼들은 프레임을 통해 수신 장치(200)로 전송될 수 있다.
이에 따라, 펑처링부(217, 318)는 NFEC_temp에 기초하여 변조 차수의 정수 배가 되는 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들의 수 NFEC를 결정하고, NFEC이 되기 위해 쇼트닝 이후의 LDPC 코드워드 비트들에서 펑처링되어야 하는 비트들의 수 Npunc를 결정하게 된다.
한편, 제로 비트들이 패딩되지 않는 경우, LDPC 코드워드는 BCH 인코딩된 비트들 및 LDPC 패리티 비트들로 구성되며, 쇼트닝은 생략될 수 있다.
또한, L1 베이직 모드 1 및 L1 디테일 모드 1의 경우, 리피티션이 수행되어, 쇼트닝 및 펑처링 이후의 LDPC 코드워드 비트들의 수는 NFEC+Nrepeat과 같다.
한편, 펑처링부(217, 318)는 산출된 수만큼의 LDPC 패리티 비트들을 펑처링할 수 있다.
이 경우, 펑처링부(217, 318)는 전체 LDPC 코드워드의 마지막 Npunc 개의 비트들을 펑처링할 수 있다. 즉, 펑처링부(217, 318)는 마지막 LDPC 패리티 비트부터 Npunc 개의 비트들을 펑처링할 수 있다.
구체적으로, 리피티션이 수행되지 않은 경우, 패리티 퍼뮤테이션된 LDPC 코드워드는 인코딩에 의해 생성된 LDPC 패리티 비트들만을 포함하게 된다.
이 경우, 펑처링부(217, 318)는 패리티 퍼뮤테이션된 전체 LDPC 코드워드의 마지막 Npunc 개의 비트들을 펑처링할 수 있다. 이에 따라, 인코딩에 의해 생성된 LDPC 패리티 비트들 중 마지막 LDPC 패리티 비트부터 Npunc 개의 비트들이 펑처링될 수 있다.
한편, 리피티션이 수행된 경우, 패리티 퍼뮤테이션 및 리피티션 이후의 LDPC 코드워드는 리피티션된 LDPC 패리티 비트들 및 인코딩에 의해 생성된 LDPC 패리티 비트들을 포함하게 된다.
이 경우, 펑처링부(217, 318)는 도 16 및 도 17과 같이 패리티 퍼뮤테이션 및 리피티션이 수행된 전체 LDPC 코드워드의 마지막 Npunc 개의 비트들을 펑처링할 수 있다.
구체적으로, 리피티션된 LDPC 패리티 비트들은 LDPC 정보어 비트들과 인코딩에 의해 생성된 LDPC 패리티 비트들 사이에 위치하므로, 펑처링부(217, 318)는 인코딩에 의해 생성된 LDPC 패리티 비트들 중 마지막 LDPC 패리티 비트부터 Npunc 개의 비트들을 펑처링할 수 있다.
이와 같이, 펑처링부(217, 318)는 마지막 LDPC 패리티 비트들부터 Npunc 개의 비트들을 펑처링할 수 있다.
한편, Npunc는 0 또는 양의 정수이고, 리피티션은 L1 베이직 모드 1 및 L1 디테일 모드 1에 대해서만 적용될 수 있다.
한편, 상술한 예에서는 리피티션이 수행된 후 펑처링이 수행되는 것으로 설명하였으나, 이는 일 예에 불과하다. 경우에 따라, 펑처링이 수행된 후 리피티션이 수행될 수도 있다.
부가 패리티 생성부(319)는 LDPC 패리티 비트들에서 비트들을 선택하여 부가 패리티 비트들(additional parity(AP) bits)을 생성한다.
이 경우, 부가 패리티 비트들은 현재 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 LDPC 패리티 비트들 중에서 선택되어 현재 프레임 이전의 프레임 즉, 이전 프레임을 통해 수신 장치(200)로 전송될 수 있다.
구체적으로, L1 디테일 시그널링은 LDPC 인코딩되고, LDPC 인코딩에 의해 생성된 LDPC 패리티 비트들이 L1 디테일 시그널링에 부가되어 LDPC 코드워드를 구성한다.
그리고, LDPC 코드워드에 대해 펑처링 및 쇼트닝이 수행되고, 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 프레임에 맵핑되어 수신 장치(200)로 전송될 수 있다. 여기에서, 모드에 따라 리피티션이 수행된 경우, 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 리피티션된 LDPC 패리티 비트들을 포함할 수 있다.
이 경우, 각 프레임마다 그에 대응되는 L1 디테일 시그널링이 LDPC 패리티 비트들과 함께 각 프레임을 통해 수신 장치(200)로 전송될 수 있다. 예를 들어, i-1 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 i-1 번째 프레임에 맵핑되어 수신 장치(200)로 전송되고, i 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 i 번째 프레임에 맵핑되어 수신 장치(200)로 전송될 수 있다.
한편, 부가 패리티 생성부(319)는 i 번째 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
구체적으로, L1 디테일 시그널링이 LDPC 인코딩되어 생성된 LDPC 패리티 비트들에서 일부 비트들은 펑처링되어 수신 장치(200)로 전송되지 않는다. 이 경우, 부가 패리티 생성부(319)는 i 번째 프레임에서 전송되는 L1 디테일 시그널링이 LDPC 인코딩되어 생성된 LDPC 패리티 비트들 중 펑처링되는 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
또한, 부가 패리티 생성부(319)는 i 번째 프레임을 통해 수신 장치(200)로 전송되는 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
구체적으로, i 번째 프레임에 맵핑되는 펑처링 및 쇼트닝 이후의 LDPC 코드워드에 포함된 LDPC 패리티 비트들은 모드에 따라 인코딩에 의해 생성된 LDPC 패리티 비트들만으로 구성되거나, 인코딩에 의해 생성된 LDPC 패리티 비트들 및 리피티션된 LDPC 패리티 비트들로 구성될 수 있다.
이 경우, 부가 패리티 생성부(319)는 i 번째 프레임에 맵핑되는 펑처링 및 쇼트닝 이후의 LDPC 코드워드에 포함된 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
한편, 부가 패리티 비트들은 i 번째 프레임 이전의 프레임 즉, i-1 번째 프레임을 통해 수신 장치(200)로 전송될 수 있다.
즉, 송신 장치(100)는 i-1 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드뿐만 아니라, i 번째 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 부가 패리티 비트들을 i-1 번째 프레임을 통해 수신 장치(200)로 전송할 수 있다.
이 경우, 부가 패리티 비트들이 전송되는 프레임은 현재 프레임 이전의 프레임들 중 시간적으로 가장 근접한 이전 프레임이 될 수 있다.
예를 들어, 부가 패리티 비트들은 현재 프레임 이전의 프레임들 중 현재 프레임과 동일한 부트스트랩 메이저/마이너(major/minor) 버전을 가지며, 시간적으로 가장 근접한 이전 프레임에서 전송될 수 있다.
한편, 경우에 따라, 부가 패리티 생성부(319)는 부가 패리티 비트들을 생성하지 않을 수도 있다.
이 경우, 송신 장치(100)는 다음 프레임의 L1 디테일 시그널링에 대한 부가 패리티 비트들이 현재 프레임을 통해 전송되는지에 대한 정보를 현재 프레임을 통해 전송되는 L1 베이직 시그널링을 이용하여 수신 장치(200)로 전송할 수 있다.
예를 들어, 현재 프레임과 동일한 부트스트랩 메이저/마이너 버전을 갖는 다음 프레임의 L1 디테일 시그널링에 대한 부가 패리티 비트들의 사용은 현재 프레임의 L1 베이직 파라미터의 필드 L1B_L1_Detail_additional_parity_mode를 통해 시널링될 수 있다. 구체적으로, 현재 프레임의 L1 베이직 파라미터에서 L1B_L1_Detail_additional_parity_mode가 '00'으로 설정된 경우, 다음 프레임의 L1 디테일 시그널링에 대한 부가 패리티 비트들은 현재 프레임에서 전송되지 않는다.
이와 같이, L1 디테일 시그널링의 추가적인 강인함(robustness)을 증가시키기 위해, 부가 패리티 비트들은 현재 프레임의 L1 디테일 시그널링을 전송하는 현재 프레임 이전의 프레임에서 전송될 수 있다.
도 18은 i 번째 프레임의 L1 디테일 시그널링을 위한 부가 패리티 비트들이 i-1 번째 프레임의 프리앰블에서 전송되는 예를 나타낸다.
도 18의 경우, i 번째 프레임을 통해 전송되는 L1 디테일 시그널링이 세그먼테이션에 의해 M 개의 블록으로 세그먼트되고, 세그먼트된 각 블록이 FEC 인코딩된 경우를 나타낸다.
이에 따라, M 개의 LDPC 코드워드들 즉, LDPC 정보어 비트들 L1-D(i)_1 및 그에 대한 패리티 비트들(parity for L1-D(i)_1)을 포함하는 LDPC 코드워드,..., LDPC 정보어 비트들 L1-D(i)_M 및 그에 대한 패리티 비트들(parity for L1-D(i)_M)을 포함하는 LDPC 코드워드가 i 번째 프레임에 맵핑되어 수신 장치(200)로 전송된다.
이 경우, i 번째 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 부가 패리티 비트들이 i-1 번째 프레임을 통해 수신 장치(200)로 전송될 수 있다.
구체적으로, i 번째 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 부가 패리티 비트들 즉, AP for L1-D(i)_1,...AP for L1-D(i)_M이 i-1 번째 프레임의 프리앰블에 맵핑되어 수신 장치(200)로 전송될 수 있다. 이와 같은 부가 패리티 비트들의 사용 결과, L1 시그널링에 대한 다이버시티 게인(diversity gain)을 얻을 수 있게 된다.
이하에서는 부가 패리티 비트들을 생성하는 방법에 대해 설명하도록 한다.
부가 패리티 생성부(319)는 하기의 수학식 34에 기초하여 부가 패리티 비트들의 임시적인 수 NAP_temp를 산출한다.
Figure pat00121
여기에서,
Figure pat00122
이다.
그리고, K는 전송되는 코딩된 L1 디테일 시그널링 블록의 비트들(즉, 리피티션, 펑처링 및 제로 비트들이 제거된(즉, 쇼트닝된) 이후의 L1 디테일 시그널링 블록을 구성하는 비트들)의 총 수의 절반에 대한 부가 패리티 비트들의 수의 비율을 나타낸다.
이 경우, K는 L1 베이직 시그널링의 필드 L1B_L1_Detail_additional_parity_mode 필드에 대응된다. 여기에서, i 번째 프레임(즉, frame (#i))의 L1 디테일 시그널링과 관련된 L1B_L1_Detail_additional_parity_mode의 값은 i-1 번째 프레임(즉, frame (#i-1)에서 전송될 수 있다.
한편, 상술한 바와 같이, L1 디테일 모드 2,3,4,5,6 및 7의 경우, 리피티션이 수행되지 않는다는 점에서, 수학식 34에서 Nrepeat는 0이다.
그리고, 부가 패리티 생성부(319)는 하기의 수학식 35에 기초하여 부가 패리티 비트들의 수 NAP를 산출한다. 이에 따라, 부가 패리티 비트들의 수 NAP는 변조 차수의 정수 배가 될 수 있다.
Figure pat00123
여기에서,
Figure pat00124
는 x 보다 작거나 같은 최대 정수이다. 그리고, ηMOD는 변조 차수이다. 일 예로, 모드에 따라 L1 디테일 시그널링이 QPSK, 16-QAM, 64-QAM 및 256-QAM으로 변조되는 경우, ηMOD는 2,4,6,8이 될 수 있다.
이와 같이, 부가 패리티 비트들의 수는 현재 프레임에서 전송되는 비트들의 총 수에 기초하여 결정될 수 있다.
이후, 부가 패리티 생성부(319)는 LDPC 패리티 비트들에서 산출된 비트 수만큼을 선택하여 부가 패리티 비트들을 생성할 수 있다.
구체적으로, 부가 패리티 생성부(319)는 펑처링된 LDPC 패리티 비트들의 수가 부가 패리티 비트들의 수보다 크거나 같은 경우, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 산출된 수만큼의 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
한편, 부가 패리티 생성부(319)는 펑처링된 LDPC 패리티 비트들의 수가 부가 패리티 비트들의 수보다 작은 경우, 펑처링된 모든 LDPC 패리티 비트들을 먼저 선택하고, LDPC 코드워드에 포함된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 산출된 비트들의 수에서 펑처링된 LDPC 패리티 비트들의 수를 뺀 수만큼의 비트들을 추가적으로 선택하여 부가 패리티 비트들을 생성할 수 있다.
구체적으로, 리피티션이 수행되지 않은 경우, 리피티션 이후의 LDPC 코드워드에 포함된 LDPC 패리티 비트들은 인코딩에 의해 생성된 LDPC 패리티 비트들이다.
이 경우, 부가 패리티 생성부(319)는 펑처링된 모든 LDPC 패리티 비트들을 먼저 선택하고, 인코딩에 의해 생성된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 산출된 비트들의 수에서 펑처링된 LDPC 패리티 비트들의 수를 뺀 수만큼의 비트들을 추가적으로 선택하여 부가 패리티 비트들을 생성할 수 있다.
여기에서, 인코딩에 의해 생성된 LDPC 패리티 비트들은 펑처링되지 않는 LDPC 패리티 비트들 및 펑처링되는 LDPC 패리티 비트들로 구분된다. 이에 따라, 인코딩에 의해 생성된 LDPC 패리티 비트들 중 첫 번째 비트부터 비트들을 선택하는 경우, 펑처링되지 않는 LDPC 패리티 비트들 및 펑처링되는 LDPC 패리티 비트들 순으로 선택될 수 있다.
한편, 리피티션이 수행된 경우, 리피티션 이후의 LDPC 코드워드에 포함된 LDPC 패리티 비트들은 리피티션된 LDPC 패리티 비트들 및 인코딩에 의해 생성된 LDPC 패리티 비트들이다. 여기에서, 리피티션된 LDPC 패리티 비트들은 LDPC 정보어 비트들 및 인코딩에 의해 생성된 LDPC 패리티 비트들 사이에 위치하게 된다.
이 경우, 부가 패리티 생성부(319)는 펑처링된 모든 LDPC 패리티 비트들을 먼저 선택하고, 리피티션된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 산출된 비트들의 수에서 펑처링된 LDPC 패리티 비트들의 수를 뺀 수만큼의 비트들을 추가적으로 선택하여 부가 패리티 비트들을 생성할 수 있다.
여기에서, 리피티션된 LDPC 패리티 비트들 중 첫 번째 비트부터 비트들을 선택할 때, 리피티션 비트들 및 인코딩에 의해 생성된 LDPC 패리티 비트들 순으로 선택될 수 있다. 또한, 인코딩에 의해 생성된 LDPC 패리티 비트들 내에서는, 펑처링되지 않는 LDPC 패리티 비트들 및 펑처링되는 LDPC 패리티 비트들 순으로 비트들이 선택될 수 있다.
이하에서는 본 발명의 일 실시 예에 따른 부가 패리티 비트들을 생성하는 방법을 도 19 내지 도 21을 참조하여 보다 구체적으로 설명하도록 한다.
도 19 내지 도 21은 본 발명의 일 실시 예에 따라 리피티션이 수행된 경우 부가 패리티 비트들을 생성하는 방법을 설명하기 위한 도면들이다. 이 경우, 리피티션 이후의 LDPC 코드워드 V=(v0,v1,...,
Figure pat00125
)는 도 19와 같이 나타낼 수 있다.
먼저, NAP≤Npunc인 경우, 도 20과 같이, 부가 패리티 생성부(319)는 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 NAP 개의 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
이에 따라, 부가 패리티 비트들을 위해, 펑처링된 LDPC 패리티 비트들 (
Figure pat00126
,
Figure pat00127
,...,
Figure pat00128
)이 선택될 수 있다. 즉, 부가 패리티 생성부(319)는 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 NAP 개의 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.
한편, NAP＞Npunc인 경우, 도 21과 같이, 부가 패리티 생성부(319)는 모든 펑처링된 LDPC 패리티 비트들을 선택한다.
이에 따라, 부가 패리티 비트들을 위해, 모든 펑처링된 LDPC 패리티 비트들 (
Figure pat00129
,
Figure pat00130
,...,
Figure pat00131
)이 선택될 수 있다.
그리고, 부가 패리티 생성부(319)는 리피티션된 LDPC 패리티 비트들과 인코딩에 의해 생성된 LDPC 패리티 비트들을 포함하는 LDPC 패리티 비트들에서 처음 (NAP-Npunc) 개의 비트들을 추가적으로 선택할 수 있다.
즉, 리피티션된 LDPC 패리티 비트들과 인코딩에 의해 생성된 LDPC 패리티 비트들이 순차적으로 배열된다는 점에서, 부가 패리티 생성부(319)는 리티피션에 의해 부가된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 (NAP-Npunc) 개의 패리티 비트들을 추가적으로 선택할 수 있다.
이에 따라, 부가 패리티 비트들을 위해, LDPC 패리티 비트들 (
Figure pat00132
,
Figure pat00133
,...,
Figure pat00134
)이 추가적으로 선택될 수 있다.
이 경우, 부가 패리티 생성부(319)는 추가적으로 선택된 비트들을 이전에 선택된 비트들에 부가하여 부가 패리티 비트들을 생성할 수 있다. 즉, 도 21과 같이, 부가 패리티 생성부(319)는 추가적으로 선택된 LDPC 패리티 비트들을 펑처링된 LDPC 패리티 비트들에 부가하여 부가 패리티 비트들을 생성할 수 있다.
결국, 부가 패리티 비트들을 위해, (
Figure pat00135
,
Figure pat00136
,...,
Figure pat00137
,
Figure pat00138
,
Figure pat00139
,...,
Figure pat00140
)가 선택될 수 있다.
이와 같이, 펑처링된 비트들의 수가 부가 패리티 비트들의 수보다 크거나 같은 경우, 부가 패리티 비트들은 펑처링 오더에 기초하여 펑처링된 비트들 중에서 비트들을 선택함에 의해 생성될 수 있다. 반면, 그 외의 경우, 부가 패리티 비트들은 펑처링된 모든 비트들과 (NAP-Npunc) 개의 패리티 비트들을 선택함에 의해 생성될 수 있다.
한편, 리피티션이 수행되지 않는 경우 Nrepeat=0이라는 점에서, 리피티션이 수행되지 않는 경우에서 부가 패리티 비트들을 생성하는 방법은 도 19 내지 도 21에서 Nrepeat=0인 경우와 동일하다.
한편, 부가 패리티 비트들은 비트 인터리빙되고, 성상도에 맵핑될 수 있다. 이 경우, 부가 패리티 비트들에 대한 성상도는 현재 프레임에서 전송되는 리피티션, 펑처링 및 제로 비트들이 제거된 이후의 L1 디테일 시그널링 비트들에 대한 성상도와 동일한 방식으로 생성될 수 있다. 그리고, 도 18과 같이, 성상도에 맵핑된 이후, 부가 패리티 비트들은 현재 프레임의 L1 디테일 시그널링을 전송하는 현재 프레임 이전의 프레임에서 L1 디테일 시그널링 블록에 이후에 부가될 수 있다.
한편, 부가 패리티 생성부(319)는 부가 패리티 비트들을 비트 디먹스(323)로 출력할 수 있다.
한편, 퍼뮤테이션 오더를 정의하는 그룹-와이즈 인터리빙 패턴은 제1 패턴과 제2 패턴으로 구성될 수 있다.
구체적으로, 수학식 24의 B 값은 펑처링되는 LDPC 패리티 비트들의 최소 값을 나타낸다는 점에서, B 값에 따라 특정한 개수의 비트들은 입력 시그널링의 길이에 상관없이 항상 펑처링될 수 있다. 예를 들어, L1 디테일 모드 2의 경우, B=6036이고, 비트 그룹은 360 개의 비트들로 구성된다는 점에서, 쇼트닝 길이가 0인 경우에도 최소
Figure pat00141
개의 비트 그룹은 항상 펑처링된다.
이 경우, 펑처링은 마지막 LDPC 패리티 비트부터 수행된다는 점에서, 그룹-와이즈 인터리빙 후, LDPC 패리티 비트들을 구성하는 복수의 비트 그룹 중 마지막 비트 그룹부터 특정한 개수의 비트 그룹은 쇼트닝 길이에 상관없이 항상 펑처링될 수 있다.
예를 들어, L1 디테일 모드 2의 경우, 그룹-와이즈 인터리빙 후, LDPC 패리티 비트들을 구성하는 36 개의 비트 그룹 중에서 마지막 16 개의 비트 그룹은 항상 펑처링될 수 있다.
이에 따라, 퍼뮤테이션 오더를 정의하는 그룹-와이즈 인터리빙 패턴에서 일부 패턴은 항상 펑처링되는 비트 그룹을 나타내게 되므로, 그룹-와이즈 인터리빙 패턴은 두 개의 패턴으로 구분될 수 있다. 구체적으로, 그룹-인터리빙 패턴에서 항상 펑처링되는 비트 그룹을 제외한 나머지 비트 그룹을 정의하는 패턴을 제1 패턴이라하고, 항상 펑처링되는 비트 그룹을 정의하는 패턴을 제2 패턴이라 할 수 있다.
예를 들어, L1 디테일 모드 2의 경우 그룹-와이즈 인터리빙 패턴은 표 10과 같이 정의되므로, 그룹-와이즈 인터리빙 후 9 번째 비트 그룹부터 28 번째 비트 그룹에 위치하게 되는 그룹-와이즈 인터리빙 전의 비트 그룹의 인덱스를 나타내는 패턴 즉, Y9=Xπp(9)=X9, Y10=Xπp(10)=X31, Y11=Xπp(11)=X23,...,Y26=Xπp(26)=X17, Y27=Xπp(27)=X35, Y28=Xπp(28)=X21는 제1 패턴이 되고, 그룹-와이즈 인터리빙 후 29 번째 비트 그룹부터 44 번째 비트 그룹에 위치하게 되는 그룹-와이즈 인터리빙 전의 비트 그룹의 인덱스를 나타내는 패턴 즉, Y29=Xπp(29)=X20, Y30=Xπp(30)=X24, Y31=Xπp(31)=X44,...,Y42=Xπp(42)=X28, Y43=Xπp(43)=X39, Y44=Xπp(44)=X42는 제2 패턴이 될 수 있다.
한편, 상술한 바와 같이 제2 패턴은 현재 프레임에서 쇼트닝 길이에 상관없이 항상 펑처링되는 비트 그룹을 정의하고, 제1 패턴은 쇼트닝 길이가 길어짐에 따라 추가적으로 펑처링되는 비트 그룹을 정의하기 때문에, 결과적으로, 제1 패턴은 펑처링 이후 현재 프레임에서 전송되는 LDPC 패리티 비트들을 결정하기 위해 이용될 수 있다.
구체적으로, 펑처링되는 LDPC 패리티 비트들의 수에 따라, 항상 펑처링되는 LDPC 패리티 비트들에 추가로 더 많은 LDPC 패리티 비트들이 펑처링될 수 있다.
예를 들어, L1 디테일 모드 2의 경우, 펑처링되는 LDPC 패리티 비트들의 수가 7200인 경우, 20 개의 비트 그룹이 펑처링되어야 하므로, 항상 펑처링되는 16 개의 비트 그룹에 추가로 4 개의 비트 그룹이 더 펑처링되어야 한다.
이 경우, 추가로 펑처링되는 4 개의 비트 그룹은 그룹-와이즈 인터리빙 후 25 번째부터 28 번째에 위치하는 비트 그룹에 해당하며, 이들 비트 그룹은 제1 패턴에 따라 결정된다는 점에서 즉, 제1 패턴에 속하기 때문에, 제1 패턴은 펑처링되는 비트 그룹을 결정하는데 이용될 수 있다.
즉, 펑처링되는 LDPC 패리티 비트들의 최소 값 이상으로 LDPC 패리티 비트들이 펑처링되는 경우, 추가적으로 어떠한 비트 그룹이 펑처링되는지는 항상 펑처링되는 비트 그룹 다음에 어떠한 비트 그룹이 위치하느냐에 따라 결정된다. 이에 따라, 펑처링되는 방향을 기준으로, 항상 펑처링되는 비트 그룹 다음에 위치되는 비트 그룹을 정의하는 제1 패턴이 펑처링되는 비트 그룹을 결정하는 것으로 볼 수 있다.
즉, 상술한 예에서, 펑처링되는 LDPC 패리티 비트들의 수가 7200인 경우, 항상 펑처링되는 16 개의 비트 그룹에, 추가로 4 개의 비트 그룹 즉, 그룹-와이즈 인터리빙 후 28 번째, 27 번째, 26 번째 및 25 번째에 위치하는 비트 그룹이 더 펑처링된다. 여기에서, 그룹-와이즈 인터리빙 후 25 번째부터 28 번째에 위치되는 비트 그룹은 제1 패턴에 따라 결정된다.
결국, 제1 패턴은 펑처링되는 비트 그룹을 결정하는데 이용되는 것으로 볼 수 있다. 또한, 펑처링되는 LDPC 패리티 비트들을 제외한 나머지 LDPC 패리티 비트들이 현재 프레임을 통해 전송되므로, 제1 패턴은 현재 프레임에서 전송되는 비트 그룹을 결정하는데 이용되는 것으로 볼 수 있다.
한편, 제2 패턴은 이전 프레임에서 전송되는 부가 패리티 비트들을 결정하기 위해서만 이용될 수 있다.
구체적으로, 항상 펑처링되는 비트 그룹으로 결정된 비트 그룹은 항상 펑처링되어 현재 프레임에서 전송되지 않기 때문에 항상 펑처링되는 비트 그룹의 위치로 그룹-와이즈 인터리빙되기만 하면 되고, 항상 펑처링되는 비트 그룹들 내에서 어디에 위치하는지는 중요하지 않다.
예를 들어, L1 디테일 모드 2의 경우, 그룹-와이즈 인터리빙 전 20 번째, 24 번째, 44 번째,..., 28 번째, 39 번째 및 42 번째에 위치하는 비트 그룹들은 그룹-와이즈 인터리빙 후 29 번째 비트 그룹부터 44 번째 비트 그룹에 위치하기만 하면 되고, 해당 비트 그룹들 내에서 어디에 위치하는지는 중요하지 않다.
이와 같이, 펑처링 측면에서 보면, 항상 펑처링되는 비트 그룹들을 정의하는제2 패턴은 펑처링되는 비트 그룹을 식별하는데만 이용되게 된다. 이에 따라, 제2 패턴에서 비트 그룹 간 순서를 정의한 것은 펑처링 측면에서 무의미하므로, 결과적으로, 항상 펑처링되는 비트 그룹을 정의하는 제2 패턴은 펑처링에 이용되지 않는 것으로 볼 수 있다.
하지만, 부가 패리티 비트들 측면에서 보면, 항상 펑처링되는 비트 그룹으로 결정된 비트 그룹이 항상 펑처링되는 비트 그룹들 내에서 어디에 위치하는지가 중요하다.
구체적으로, 부가 패리티 비트들은 펑처링되는 LDPC 패리티 비트들 중 첫 번째 비트부터 특정한 수만큼의 비트들이 선택되어 생성된다는 점에서, 펑처링되는 LDPC 패리티 비트들의 수 및 부가 패리티 비트들의 수에 따라 항상 펑처링되는 비트 그룹들 중에서 적어도 일부 비트 그룹에 포함된 비트들이 부가 패리티 비트들로 선택될 수 있다.
즉, 부가 패리티 비트들이 제1 패턴에 따라 정의된 비트 그룹을 초과하여 선택되는 경우, 제2 패턴의 시작 부분부터 차례로 부가 패리티 비트들이 선택된다는 점에서, 제2 패턴에 속하는 비트 그룹들의 순서는 부가 패리티 선택 측면에서 중요한 의미를 갖게 된다. 이에 따라 항상 펑처링되는 비트 그룹을 정의하는 제2 패턴은 부가 패리티 비트들을 결정하는데 이용되는 것으로 볼 수 있다.
예를 들어, L1 디테일 모드 2의 경우, 전체 LDPC 패리티 비트들의 수는 12960이고, 항상 펑처링되는 비트 그룹의 개수는 16 개이다.
이 경우, 전체 LDPC 패리티 비트들에서 펑처링되는 LDPC 패리티 비트들의 수를 빼고 부가 패리티 비트들의 수를 합한 값이 7200을 초과하는지에 따라 부가 패리티 생성을 위해 제2 패턴이 이용될 수 있다. 여기에서, 7200은 LDPC 패리티 비트들을 구성하는 비트 그룹들 중에서 항상 펑처링되는 비트 그룹들을 제외한 나머지 비트 그룹들에 포함된 LDPC 패리티 비트들의 수이다. 즉, 7200=(36-16)×360이다.
구체적으로, 전체 LDPC 패리티 비트들에서 펑처링되는 LDPC 패리티 비트들의 수를 빼고 부가 패리티 비트들의 수를 합한 값이 7200 이하인 경우, 즉, 12960-Npunc+NAP≤7200인 경우, 부가 패리티 비트들은 제1 패턴에 기초하여 생성될 수 있다.
하지만, 전체 LDPC 패리티 비트들에서 펑처링되는 LDPC 패리티 비트들의 수를 빼고 부가 패리티 비트들의 수를 합한 값이 7200을 초과하는 경우, 즉, 12960-Npunc+NAP＞7200인 경우, 부가 패리티 비트들은 제1 패턴 및 제2 패턴에 기초하여 생성될 수 있다.
구체적으로, 12960-Npunc+NAP＞7200인 경우, 부가 패리티 비트들을 위해, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 28 번째에 위치하는 비트 그룹에 포함된 LDPC 패리티 비트들이 선택되고, 29 번째부터 특정한 위치에 위치하는 비트 그룹에 포함된 비트들이 선택될 수 있다.
여기에서, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트가 속하는 비트 그룹 및 특정한 위치의 비트 그룹(즉, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 순차적으로 선택하였을 때 마지막으로 선택되는 LDPC 패리티 비트들이 속하는 비트 그룹)은 펑처링되는 LDPC 패리티 비트들의 수 및 부가 패리티 비트들의 수에 따라 결정될 수 있다.
이 경우, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 28 번째에 위치하는 비트 그룹은 제1 패턴에 따라 결정되고, 29 번째부터 특정한 위치에 위치하는 비트 그룹은 제2 패턴에 따라 결정된다.
이에 따라, 부가 패리티 비트들은 제1 패턴 및 제2 패턴에 따라 결정된다.
이와 같이, 제1 패턴은 펑처링되는 LDPC 패리티 비트들뿐만 아니라 부가 패리티 비트들을 결정하는데 이용되지만, 제2 패턴은 오직 부가 패리티 비트들을 결정하는데만 이용될 수 있다.
한편, 상술한 예에서는 그룹-와이즈 인터리빙 패턴이 제1 패턴과 제2 패턴을 포함하는 것으로 설명하였으나, 이는 펑처링 및 부가 패리티 관점에서 설명의 편의를 위한 것일 뿐이다. 즉, 그룹-와이즈 인터리빙 패턴은 제1 패턴 및 제2 패턴으로 구분없이 하나의 패턴으로 볼 수도 있으며, 이 경우, 펑처링 및 부가 패리티 모두를 위해 하나의 패턴으로 그룹-와이즈 인터리빙이 수행되는 것으로 볼 수 있다.
한편, 상술한 예에서, 펑처링되는 LDPC 패리티 비트들의 수로 예로 든 값은 설명의 편의를 위한 일 예에 불과하다.
제로 제거부(218, 321)는 펑처링부(217, 318)에서 출력되는 LDPC 코드워드에서 제로 패딩부(213, 314)에 의해 패딩된 제로 비트들을 제거하고, 나머지 비트들을 비트 디먹스(219, 322)로 출력할 수 있다.
여기에서, 제거는 패딩된 제로 비트들을 제거하는 것뿐만 아니라, 패딩된 제로 비트들을 제거하지는 않지만 LDPC 코드워드에서 패딩된 제로 비트들을 제외하고 나머지 비트들만을 출력하는 것을 포함할 수 있다.
구체적으로, 제로 제거부(218, 321)는 제로 패딩부(213, 314)에 의해 패딩된 Kldpc-Nouter 개의 제로 비트들을 제거할 수 있다. 이에 따라, Kldpc-Nouter 개의 제로 패딩 비트들은 제거되고, 수신 장치(200)로 전송되지 않을 수 있다.
예를 들어, 도 22와 같이, LDPC 코드워드를 구성하는 복수의 비트 그룹 중 1 번째 비트 그룹, 4 번째 비트 그룹, 5 번째 비트 그룹, 7 번째 비트 그룹 및 8 번째 비트 그룹의 모든 비트들이 제로 비트들로 패딩되고, 2 번째 비트 그룹의 일부 비트들이 제로 비트들로 패딩된 경우를 가정한다.
이 경우, 제로 제거부(218, 321)는 1 번째 비트 그룹, 2 번째 비트 그룹, 4 번째 비트 그룹, 5 번째 비트 그룹, 7 번째 비트 그룹 및 8 번째 비트 그룹에 패딩된 제로 비트들을 제거할 수 있다.
이와 같이 제로 비트들이 제거되면, 도 22와 같이 Ksig 개의 정보어 비트들(즉, Ksig 개의 L1 베이직 시그널링 비트들 및 Ksig 개의 L1 디테일 시그널링 비트들), 168 개의 BCH 패리티 체크 비트들(즉, BCH FEC) 및 (Ninner-Kldpc-Npunc) 또는 (Ninner-Kldpc-Npunc+Npereat) 개의 패리티 비트들로 구성된 워드(word)가 남을 수 있다.
즉, 리피티션이 수행된 경우, 전체 LDPC 코드워드의 길이는 (NFEC+Nrepeat)가 된다. 여기에서, NFEC=Nouter+Nldpc_parity-Npunc이다. 다만, 리피티션이 수행되지 않는 모드의 경우, 전체 LDPC 코드워드의 길이는 NFEC가 된다.
비트 디먹스(219, 322)는 제로 제거부(218, 321)에서 출력되는 비트들을 인터리빙하고 인터리빙된 비트들을 디멀티플렉싱한 후, 이를 성상도 맵퍼(221, 324)로 출력할 수 있다.
이를 위해, 비트 디먹스(219, 322)는 블록 인터리버(미도시) 및 디멀티플렉서(미도시)를 포함할 수 있다.
먼저, 블록 인터리버(미도시)에서 수행되는 블록 인터리빙 스킴(scheme)은 도 23과 같다.
구체적으로, 제로 비트들이 제거된 이후의 NFEC 또는 (NFEC+Nrepeat) 길이의 비트들은 블록 인터리버(미도시)에 컬럼 와이즈하게 연속적으로(serially) 라이트될 수 있다. 여기에서, 블록 인터리버(미도시)의 컬럼의 수는 변조 차수와 동일하고, 로우의 수는 NFEC/ηMOD 또는 (NFEC+Nrepeat)/ηMOD이다.
그리고, 리드 동작에서, 하나의 성상도 심볼(constellation symbol)에 대한 비트들이 로우 와이즈하게 순차적으로(sequentially) 리드되어 디멀티플렉서(미도시)로 입력될 수 있다. 이러한 동작은 컬럼의 마지막 로우까지 계속될 수 있다.
즉, NFEC 또는 (NFEC+Nrepeat) 개의 비트들은 첫 번째 컬럼의 첫 번째 로우부터 컬럼 방향으로 복수의 컬럼에 라이트되고, 복수의 컬럼에 라이트된 비트들은 복수의 컬럼의 첫 번째 로우부터 마지막 로우까지 로우 방향으로 순차적으로 리드될 수 있다. 이때, 동일한 로우에서 리드된 비트들이 하나의 변조 심볼을 구성할 수 있다.
한편, 디멀티플렉서(미도시)는 블록 인터리버(미도시)에서 출력되는 비트들에 대한 디멀티플렉싱을 할 수 있다.
구체적으로, 디멀티플렉서(미도시)는 블록 인터리빙된 각 비트 그룹 즉, 블록 인터리버(미도시)의 동일한 로우에서 리드되어 출력되는 비트들을 성상도 맵핑 이전에 비트 그룹 내에서 비트-바이-비트(bit-by-bit)로 디멀티플렉싱할 수 있다.
이 경우, 변조 차수에 따라 2 개의 맵핑 룰이 존재할 수 있다.
구체적으로, QPSK의 경우, 성상도 심볼 내의 비트들의 신뢰도(reliability)가 동일하다는 점에서, 디멀티플렉서(미도시)는 비트 그룹에 대해 디멀티플렉싱 동작을 수행하지 않는다. 이에 따라, 블록 인터리버(미도시)로부터 리드되어 출력되는 비트 그룹은 디멀티플렉싱 동작 없이 QPSK 심볼에 맵핑될 수 있다.
하지만, 고차 변조(high order modulation)의 경우, 디멀티플렉서(미도시)는 하기의 수학식 36에 기초하여 블록 인터리버(미도시)로부터 리드되어 출력되는 비트 그룹에 대해 디멀티플렉싱을 수행할 수 있다. 즉, 비트 그룹은 하기의 수학식 36에 따라 QAM 심볼에 맵핑될 수 있다.
Figure pat00142
여기에서, %는 모듈로 연산이고, ηMOD는 변조 차수이다.
그리고, i는 블록 인터리버(미도시)의 로우 인덱스에 대응되는 비트 그룹 인덱스이다. 즉, QAM 심볼 각각에 맵핑되는 출력 비트 그룹 Sdemux_out(i)는 비트 그룹 인덱스 i에 따라 Sdemux_in(i)에서 시클릭 쉬프트될 수 있다.
한편, 도 24는 16-NUC(non uniform constellation) 즉, NUC 16-QAM 에 대한 비트 디멀플렉싱의 일 예를 나타낸다. 이러한 동작은 모든 비트 그룹들이 블록 인터리버(미도시)에서 리드될 때까지 계속될 수 있다.
한편, 비트 디먹스(323)는 부가 패리티 생성부(319)에서 출력되는 부가 패리티 비트들에 대해 비트 디먹스(219, 322)에서 수행한 동작과 동일한 동작을 수행하고, 블록 인터리빙 및 디멀플렉싱된 비트들을 성상도 맵퍼(325)로 출력할 수 있다.
성상도 맵퍼(221, 324, 325)는 비트 디먹스(219, 322, 323)에서 출력되는 비트들을 성상도 심볼들에 맵핑할 수 있다.
즉, 성상도 맵퍼(221, 324, 325)는 모드에 따라 Sdemux_out(i)을 성상도를 이용하여 셀 워드(cell word)에 맵핑할 수 있다. 여기에서, Sdemux_out(i)는 변조 차수와 동일한 수의 비트들로 구성될 수 있다.
구체적으로, 성상도 맵퍼(221, 324, 325)는 비트 디먹스(219, 322, 323)에서 출력되는 비트들을 모드에 따라 QPSK, 16-QAM, 64-QAM 및 256-QAM 등의 변조 방식을 이용하여 성상도 심볼들에 맵핑할 수 있다.
이 경우, 성상도 맵퍼(221, 324, 325)는 NUC을 이용할 수 있다. 즉, 성상도 맵퍼(221, 324, 325)는 NUC 16-QAM, NUC 64-QAM 및 NUC 256-QAM을 이용할 수 있다. 한편, 모드에 따라 L1 베이직 시그널링 및 L1 디테일 시그널링에 적용되는 변조 방식은 표 5와 같다.
한편, 송신 장치(100)는 성상도 심볼들을 프레임에 맵핑하여 수신 장치(200)로 전송할 수 있다.
구체적으로, 송신 장치(100)는 성상도 맵퍼(221, 324)에서 출력되는 L1 베이직 시그널링 및 L1 디테일 시그널링 각각에 대응되는 성상도 심볼들 및 성상도 맵퍼(325)에서 출력되는 부가 패리티 비트들에 대응되는 성상도 심볼들을 프레임의 프리앰블 심볼에 맵핑할 수 있다.
이 경우, 송신 장치(100)는 현재 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 부가 패리티 비트들을 해당 프레임 이전의 프레임에 맵핑할 수 있다.
즉, 송신 장치(100)는 i-1 번째 프레임에 대응되는 L1 베이직 시그널링을 포함하는 LDPC 코드워드 비트들을 i-1 번째 프레임에 맵핑하고, i-1 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 LDPC 코드워드 비트들을 i-1 번째 프레임에 맵핑하고, i 번째 프레임에 대응되는 L1 디테일 시그널링에 기초하여 생성된 LDPC 패리티 비트들에서 선택되어 생성된 부가 패리티 비트들을 i-1 번째 프레임에 추가로 맵핑하여 수신 장치(200)로 전송할 수 있다.
뿐만 아니라, 송신 장치(100)는 L1 시그널링 외에도 데이터를 프레임의 데이터 심볼에 맵핑하고, L1 시그널링 및 데이터를 포함하는 프레임을 수신 장치(200)로 전송할 수 있다.
이 경우, L1 시그널링들은 데이터에 대한 시그널링 정보를 포함한다는 점에서, 각 데이터에 맵핑된 데이터에 대한 시그널링을 해당 프레임의 프리앰블에 맵핑할 수 있다. 예를 들어, 송신 장치(100)는 i 번째 프레임에 맵핑된 데이터에 대한 시그널링 정보를 포함하는 L1 시그널링을 i 번째 프레임에 맵핑할 수 있다.
이에 따라, 수신 장치(200)는 프레임으로부터 획득한 시그널링을 이용하여 해당 프레임으로부터 데이터를 획득하여 처리할 수 있게 된다.
도 25 및 도 26은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도들이다.
구체적으로, 도 25와 같이, 수신 장치(200)는 L1 베이직 시그널링을 처리하기 위해, 성상도 디맵퍼(2510), 먹스(2520), LLR 인서터(2530), LLR 컴바이너(2540), 패리티 디퍼뮤테이션부(2550), LDPC 디코더(2560), 제로 제거부(2570), BCH 디코더(2580) 및 디스크램블러(2590)를 포함할 수 있다.
또한, 도 26과 같이, 수신 장치(200)는 L1 디테일 시그널링을 처리하기 위해, 성상도 디맵퍼(2611, 2612), 먹스(2621, 2622), LLR 인서터(2630), LLR 컴바이너(2640), 패리티 디퍼뮤테이션부(2650), LDPC 디코더(2660), 제로 제거부(2670), BCH 디코더(2680), 디스크램블러(2690) 및 디세그먼테이션부(2695)를 포함할 수 있다.
여기에서, 도 25 및 도 26에 도시된 구성요소는, 도 9 및 도 10에 도시된 구성요소에 대응되는 기능을 수행하는 구성요소로서, 이는 일 예일 뿐이고 경우에 따라 일부는 생략 또는 변경될 수 있고, 다른 구성요소가 더 추가될 수도 있다.
수신 장치(200)는 프레임의 부트스트랩을 이용하여 프레임의 동기를 획득하고, 부트스트랩에 포함된 L1 베이직 시그널링을 처리하기 위한 정보를 이용하여 프레임의 프리앰블로부터 L1 베이직 시그널링을 수신할 수 있다.
그리고, 수신 장치(200)는 L1 베이직 시그널링에 포함된 L1 디테일 시그널링을 처리하기 위한 정보를 이용하여 프리앰블로부터 L1 디테일 시그널링을 수신하고, L1 디테일 시그널링을 이용하여 프레임의 데이터 심볼로부터 사용자가 필요로 하는 방송 데이터를 수신할 수 있다.
이에 따라, 수신 장치(200)는 송신 장치(100)에서 L1 베이직 시그널링 및 L1 디테일 시그널링을 처리한 모드를 판단하고, 판단된 모드에 따라 송신 장치(100)로부터 수신된 신호를 처리하여 L1 베이직 시그널링 및 L1 디테일 시그널링을 수신할 수 있다. 이를 위해, 수신 장치(200)는 송신 장치(100)가 모드에 따라 시그널링을 처리하기 위해 이용한 파리미터에 대한 정보를 기저장하고 있을 수 있다.
이와 같이, 프리앰블로부터 L1 베이직 시그널링 및 L1 디테일 시그널링을 순차적으로 획득하나, 도 25 및 도 26을 설명함에 있어, 설명의 편의를 위해 공통적인 기능을 수행하는 구성요소에 대해서는 함께 설명하도록 한다.
성상도 디맵퍼(2510, 2611, 2612)는 송신 장치(100)로부터 수신된 신호를 복조한다.
구체적으로, 성상도 디맵퍼(2510, 2611, 2612)는 송신 장치(100)의 성상도 맵퍼(221, 324, 325)에 대응되는 구성요소로, 송신 장치(100)로부터 수신된 신호를 복조하여, 송신 장치(100)에서 전송한 비트들에 대응되는 값들을 생성할 수 있다.
즉, 상술한 바와 같이, 송신 장치(100)는 프레임의 프리앰블에 L1 베이직 시그널링을 포함하는 LDPC 코드워드 및 L1 디테일 시그널링을 포함하는 LDPC 코드워드를 맵핑하여 수신 장치(200)로 전송한다. 또한, 경우에 따라, 송신 장치(100)는 프레임의 프리앰블에 부가 패리티 비트들을 맵핑하여 수신 장치(200)로 전송할 수 있다.
이에 따라, 성상도 디맵퍼(2510, 2611)는 L1 베이직 시그널링을 포함하는 LDPC 코드워드 비트들 및 L1 디테일 시그널링을 포함하는 LDPC 코드워드 비트들에 대응되는 값들을 생성할 수 있다. 그리고, 성상도 디맵퍼(2612)는 부가 패리티 비트들에 대응되는 값들을 생성할 수 있다.
이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 L1 베이직 시그널링, L1 디테일 시그널링 및 부가 패리티 비트들을 변조한 변조 방식에 대한 정보를 기저장할 수 있다. 이에 따라, 성상도 디맵퍼(2510, 2611, 2612)는 모드에 따라 송신 장치(100)로부터 수신된 신호를 복조하여, LDPC 코드워드 비트들 및 부가 패리티 비트들에 대응되는 값들을 생성할 수 있다.
한편, 송신 장치(100)에서 전송한 비트들에 대응되는 값은 통상적으로 수신된 비트가 0일 확률과 1일 확률에 기초하여 계산되는 값으로서 각각의 확률 자체를 각 비트에 대응되는 값으로 사용할 수도 있으며, 다른 일 예로서 LR (Likelihood Ratio) LLR(Log Likelihood Ratio) 값일 수도 있다.
구체적으로, LR 값은 송신 장치(100)에서 전송한 비트가 0일 확률과 1일 확률의 비율을 의미하며, LLR 값은 송신 장치(100)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다.
한편, 상술한 예에서는 LR 값 또는 LLR 값을 이용하는 것으로 설명하였으나, 이는 일 예이고, 수신된 신호 자체를 이용할 수도 있다.
먹스(2520, 2621, 2622)는 성상도 디맵퍼(2510, 2611, 2612)로부터 출력되는 LLR 값에 대한 멀티플렉싱을 수행한다.
구체적으로, 먹스(2520, 2621, 2622)는 송신 장치(100)의 비트 디먹스(219, 322, 323)에 대응되는 구성요소로, 비트 디먹스(219, 322, 323)에 대응되는 동작을 수행할 수 있다.
이를 위해, 수신 장치(200)는 송신 장치(100)가 디멀티플렉싱 및 블록 인터리빙을 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 먹스(2520, 2621, 2622)는 셀 워드에 대응되는 LLR 값에 대해 비트 디먹스(219, 322, 323)에서 수행된 디멀티플렉싱 및 블록 인터리빙 동작을 역으로 수행하여, 셀 워드에 대응되는 LLR 값을 비트 단위로 멀티플렉싱할 수 있다.
LLR 인서터(2530, 2630)는 먹스(2520, 2621)로부터 출력되는 LLR 값에 펑처링 및 쇼트닝 비트에 대한 LLR 값을 삽입할 수 있다. 이 경우, LLR 인서터(2530, 2630)는 먹스(2520, 2621)로부터 출력되는 LLR 값들의 사이 또는 맨 앞 또는 맨 뒤에 미리 약속된 LLR 값들을 삽입할 수 있다.
구체적으로, LLR 인서터(2530, 2630)는 송신 장치(100)의 제로 제거부(218, 321) 및 펑처링부(217, 318)에 대응되는 구성요소로, 제로 제거부(218, 321) 및 펑처링부(217, 318)에 대응되는 동작을 수행할 수 있다.
먼저, LLR 인서터(2530, 2630)는 LDPC 코드워드에서 제로 비트들이 패딩되었던 위치에 제로 비트들에 대응되는 LLR 값을 삽입할 수 있다. 이 경우, 패딩되었던 제로 비트들 즉, 쇼트닝된 제로 비트들에 대응되는 LLR 값은 ∞ 또는 -∞가 될 수 있다. 하지만, ∞ 또는 -∞는 이론적인 값이며, 실질적으로는 수신 장치(200)에서 이용되는 LLR 값의 최대 값 또는 최소 값이 될 수 있다.
이를 위해, 수신 장치(200)는 송신 장치(100)가 모드에 따라 제로 비트들을 패딩하기 위해 이용하였던 파라미터 및/또는 패턴에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, LLR 인서터(2530, 2630)는 모드에 따라 LDPC 코드워드에서 제로 비트들이 패딩되었던 위치를 판단하고, 해당 위치에 쇼트닝된 제로 비트들에 대응되는 LLR 값을 삽입할 수 있다.
또한, LLR 인서터(2530, 2630)는 LDPC 코드워드에서 펑처링된 비트들의 위치에 펑처링된 비트들에 대응되는 LLR 값을 삽입할 수 있다. 이 경우, 펑처링된 비트들에 대응되는 LLR 값은 0이 될 수 있다.
이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 펑처링을 위해 이용한 파라미터 및/또는 패턴에 대한 정보를 기저장할 수 있다. 이에 따라, LLR 인서터(2530, 2630)는 모드에 따라 펑처링되는 LDPC 패리티 비트들의 길이를 판단하고, LDPC 패리티 비트들이 펑처링된 위치에 그에 대응되는 LLR 값을 삽입할 수 있다.
한편, 부가 패리티 비트들 중 펑처링 비트들에서 선택된 부가 패리티 비트들의 경우, LLR 인서터(2630)는 펑처링된 비트에 대한 LLR 값 '0'이 아닌 수신된 부가 패리티 비트들에 대응되는 LLR 값을 펑처링된 비트들의 위치에 인서트할 수 있다.
LLR 컴바이너(2540, 2640)는 LLR 인서터(2530, 2630) 및 먹스(2622)에서 출력되는 LLR 값을 컴바인 즉, 합산할 수 있다. 다만, LLR 컴바이너(2540, 2640)는 특정 비트들에 대해 LLR 값을 보다 좋은 값으로 갱신해 주는 역할을 하지만, LLR 컴바이너(2540, 2640)가 없이 수신된 LLR 값들로부터 복호가 가능할 수도 있기 때문에 경우에 따라서는 생략도 가능하다.
구체적으로, LLR 컴바이너(2540)는 송신 장치(100)의 리피티션부(216)에 대응되는 구성요소로, 리피티션부(216)에 대응되는 동작을 수행할 수 있다. 또는, LLR 컴바이너(2640)는 송신 장치(100)의 리피티션부(317) 및 부가 패리티 생성부(319)에 대응되는 구성요소로, 리피티션부(317) 및 부가 패리티 생성부(319)에 대응되는 동작을 수행할 수 있다.
먼저, LLR 컴바이너(2540, 2640)는 리피티션된 비트들에 대응되는 LLR 값을 다른 LLR 값과 컴바인할 수 있다. 여기에서, 다른 LLR 값은 송신 장치(100)에서 리피티션된 비트들 생성에 기초가 된 비트들 즉, 리피티션 대상으로 선택되었던 LDPC 패리티 비트들에 대한 LLR 값일 수 있다.
즉, 상술한 바와 같이, 송신 장치(100)는 LDPC 패리티 비트들에서 비트들을 선택하고, 이들을 LDPC 정보어 비트들 및 LDPC 패리티 비트들 사이에서 리피티션시켜 수신 장치(200)로 전송하게 된다.
이에 따라, LDPC 패리티 비트들에 대한 LLR 값은 리피티션된 LDPC 패리티 비트들에 대한 LLR 값 및 리피티션되지 않은 LDPC 패리티 비트들 즉, 인코딩에 의해 생성된 LDPC 패리티 비트들에 대한 LLR 값으로 구성될 수 있다. 따라서, LLR 컴바이너(2540, 2640)는 동일한 LDPC 패리티 비트들에 LLR 값들을 컴바인할 수 있다.
이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 리피티션을 위해 이용한 파라미터 및/또는 패턴에 대한 정보를 기저장할 수 있다. 이에 따라, LLR 컴바이너(2540, 2640)는 리피티션된 LDPC 패리티 비트들의 길이를 판단하고, 리피티션의 기초가 된 비트들의 위치를 판단하고, 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 리피티션의 기초가 된 LDPC 패리티 비트들에 대한 LLR 값과 컴바인할 수 있다.
예를 들어, 도 27 및 도 28과 같이, LLR 컴바이너(2540, 2640)는 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 리피티션의 기초가 된 LDPC 패리티 비트들에 대한 LLR 값과 컴바인할 수 있다.
한편, LLR 컴바이너(2540, 2640)는 LDPC 패리티 비트들이 n 번 리피티션된 경우, 동일한 위치의 비트들에 대한 LLR 값을 n 번 이하로 컴바인할 수 있다.
예를 들어, 도 27은 펑처링된 비트들을 제외하고 LDPC 패리티 비트들의 일부가 1 번 리피티션된 경우이다. 이 경우, LLR 컴바이너(2540, 2640)는 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 LDPC 패리티 비트들에 대한 LLR 값에 컴바인하여 출력하거나, 이들을 컴바인하지 않고 수신된 리피티션된 LDPC 패리티 비트들에 대한 LLR 값 또는 수신된 LDPC 패리티 비트들에 대한 LLR 값을 출력할 수 있다.
다른 예로, 도 28은 펑처링되지 않고 전송된 LDPC 패리티 비트들 중 일부가 2 번 리피티션되고, 나머지 부분이 1 번 리피티션되고, 펑처링된 LDPC 패리티 비트들이 1 번 리피티션된 경우이다.
이 경우, LLR 컴바이너(2540, 2640)는 1 번 리피티션된 경우는 상술한 바와 동일한 방식으로 처리할 수 있다. 다만, LLR 컴바이너(2540, 2640)는 2 번 리피티션된 부분에 대해서는 다음과 처리할 수 있다. 이 경우, 2 번 리피티션된 LDPC 패리티 비트들 중 하나를 제1 리피티션된 LDPC 패리티 비트들이라 하고, 나머지 하나를 제1 리피티션된 LDPC 패리티 비트들이라 한다.
구체적으로, LLR 컴바이너(2540, 2640)는 제1 리피티션된 LDPC 패리티 비트들 및 제2 리피티션된 LDPC 패리티 비트들 각각에 대한 LLR 값을 LDPC 패리티 비트들에 대한 LLR 값과 컴바인하여 출력할 수 있다. 또는, LLR 컴바이너(2540, 2640)는 제1 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 LDPC 패리티 비트들에 대한 LLR 값과 컴바인하여 출력하거나, 제2 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 LDPC 패리티 비트들에 대한 LLR 값과 컴바인하여 출력하거나, 제1 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 제2 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 컴바인하여 출력할 수 있다. 또는, LLR 컴바이너(2540, 2640)는 별도의 컴바인 없이, 제1 리피티션된 LDPC 패리티 비트들에 대한 LLR 값, 제2 리피티션된 LDPC 패리티 비트들 또는 LDPC 패리티 비트들을 출력할 수 있다.
또한, LLR 컴바이너(2640)는 부가 패리티 비트들에 대응되는 LLR 값을 다른 LLR 값과 컴바인할 수 있다. 여기에서, 다른 LLR 값은 송신 장치(100)에서 부가 패리티 비트들 생성에 기초가 된 LDPC 패리티 비트들 즉, 부가 패리티 비트들 생성을 위해 선택되었던 LDPC 패리티 비트들에 대한 LLR 값일 수 있다.
즉, 상술한 바와 같이, 송신 장치(100)는 현재 프레임에서 전송되는 L1 디테일 시그널링에 대한 부가 패리티 비트들을 이전 프레임에 맵핑하여 수신 장치(200)로 전송할 수 있다.
이 경우, 부가 패리티 비트들은 펑처링되어 현재 프레임에서 전송되지 않는 LDPC 패리티 비트들을 포함하고, 경우에 따라, 현재 프레임에서 전송되는 LDPC 패리티 비트들을 더 포함할 수 있다.
이에 따라, LLR 컴바이너(2640)는 현재 프레임을 통해 수신된 부가 패리티 비트들에 대한 LLR 값을 다음 프레임을 통해 수신되는 LDPC 코드워드에서 펑처링된 LDPC 패리티 비트들의 위치에 삽입된 LLR 값 및 다음 프레임을 통해 수신되는 LDPC 패리티 비트들에 대한 LLR 값과 컴바인할 수 있다.
이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 부가 패리티 비트들 생성을 위해 이용한 파라미터 및/또는 패턴에 대한 정보를 기저장할 수 있다. 이에 따라, LLR 컴바이너(2640)는 부가 패리티 비트들의 길이를 판단하고, 부가 패리티 비트들 생성에 기초가 된 LDPC 패리티 비트들의 위치를 판단하고, 부가 패리티 비트들에 대한 LLR 값을 부가 패리티 비트들의 생성에 기초가 된 LDPC 패리티 비트들에 대한 LLR 값과 컴바인할 수 있다.
패리티 디퍼뮤테이션부(2550, 2650)는 LLR 컴바이너(2540, 2640)에서 출력되는 LLR 값을 디퍼뮤테이션할 수 있다.
구체적으로, 패리티 디퍼뮤테이션부(2550, 2650)는 송신 장치(100)의 패리티 퍼뮤테이션부(215, 316)에 대응되는 구성요소로, 패리티 퍼뮤테이션부(215, 316)에 대응되는 동작을 수행할 수 있다.
이를 위해, 수신 장치(200)는 송신 장치(100)가 모드에 따라 그룹-와이즈 인터리빙 및 패리티 인터리빙을 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 패리티 디퍼뮤테이션부(2550, 2650)는 LDPC 코드워드 비트들에 대응되는 LLR 값에 대해 패리티 퍼뮤테이션부(215, 316)에서 수행된 그룹-와이즈 인터리빙 및 패리티 인터리빙 동작을 역으로 수행하여 즉, 그룹-와이즈 디인터리빙 및 패리티 디인터리빙 동작을 수행하여, LDPC 코드워드 비트들에 대응되는 LLR 값을 패리티 디퍼뮤테이션할 수 있다.
LDPC 디코더(2560, 2660)는 패리티 디퍼뮤테이션부(2550, 2650)에서 출력되는 LLR 값에 기초하여 LDPC 디코딩을 수행할 수 있다.
구체적으로, LDPC 디코더(2560, 2660)는 송신 장치(100)의 LDPC 인코더(214, 315)에 대응되는 구성요소로, LDPC 인코더(214, 315)에 대응되는 동작을 수행할 수 있다.
이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 LDPC 인코딩을 수행하기 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, LDPC 디코더(2560, 2660)는 모드에 따라 패리티 디퍼뮤테이션부(2550, 2650)에서 출력되는 LLR 값에 기초하여 LDPC 디코딩을 수행할 수 있다.
예를 들어, LDPC 디코더(2560, 2660)는 합곱 알고리즘(sum-product algorithm)에 기반한 반복 복호 방식(iterative decoding)에 기초하여 패리티 디퍼뮤테이션부(2550, 2650)에서 출력되는 LLR 값에 기초하여 LDPC 디코딩을 수행하고, LDPC 디코딩에 따라 에러가 정정된 비트들을 출력할 수 있다.
제로 제거부(2570, 2670)는 LDPC 디코더(2560, 2660)에서 출력되는 비트들에서 제로 비트들을 제거할 수 있다.
구체적으로, 제로 제거부(2570, 2670)는 송신 장치(100)의 제로 패딩부(213, 314)에 대응되는 구성요소로, 제로 패딩부(213, 314)에 대응되는 동작을 수행할 수 있다.
이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 제로 비트들을 패딩하기 위해 이용하였던 파라미터 및/또는 패턴에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 제로 제거부(2570, 2670)는 LDPC 디코더(2560, 2660)에서 출력되는 비트들에서 제로 패딩부(213, 314)에서 패딩되었던 제로 비트들을 제거할 수 있다.
BCH 디코더(2580, 2680)는 제로 제거부(2570, 2670)에서 출력되는 비트들을 BCH 디코딩할 수 있다.
구체적으로, BCH 디코더(2580, 2680)는 송신 장치(100)의 BCH 인코더(212, 313)에 대응되는 구성요소로, BCH 인코더(212, 313)에 대응되는 동작을 수행할 수 있다.
이를 위해, 수신 장치(200)는 BCH 인코딩을 수행하기 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, BCH 디코더(2580, 2680)는 제로 제거부(2570, 2670)에서 출력되는 비트들을 BCH 디코딩하여 에러를 정정하고, 에러가 정정된 비트들을 출력할 수 있다.
디스크램블러(2590, 2690)는 BCH 디코더(2580, 2680)에서 출력되는 비트들을 디스크램블링할 수 있다.
구체적으로, 디스크램블러(2590, 2690)는 송신 장치(100)의 스크램블러(211, 312)에 대응되는 구성요소로, 스크램블러(211, 312)에 대응되는 동작을 수행할 수 있다.
이를 위해, 수신 장치(200)는 송신 장치(100)가 스크램블링을 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 디스크램블러(2590, 2690)는 BCH 디코더(2580, 2680)에서 출력되는 비트들을 디스크램블하여 출력할 수 있다.
이에 따라, 송신 장치(100)에서 전송하였던 L1 베이직 시그널링이 복원될 수 있다. 그리고, 송신 장치(100)에서 L1 디테일 시그널링에 대한 세그먼테이션이 수행되지 않는 경우, 송신 장치(100)에서 전송하였던 L1 디테일 시그널링 또한 복원될 수 있다.
다만, 송신 장치(100)에서 L1 디테일 시그널링에 대한 세그먼테이션을 수행한 경우, 디세그먼테이션부(2695)는 디스크램블러(2690)에서 출력되는 비트들을 디세그먼테이션할 수 있다.
구체적으로, 디세그먼테이션부(2695)는 송신 장치(100)의 세그먼테이션부(311)에 대응되는 구성요소로, 세그먼테이션부(311)에 대응되는 동작을 수행할 수 있다.
이를 위해, 수신 장치(200)는 송신 장치(100)가 세그먼테이션을 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 디세그먼테이션부(2695)는 디스크램블러(2690)에서 출력되는 비트들 즉, L1 디테일 시그널링에 대한 세그먼트들을 결합하여, 세그먼테이션 전의 L1 디테일 시그널링을 복원할 수 있다.
한편, L1 시그널링의 길이에 대한 정보는 도 29와 같이 제공된다. 이에 따라, 수신 장치(200)는 L1 디테일 시그널링에 대한 길이 및 부가 패리티에 대한 길이를 산출할 수 있다.
도 29를 참조하면, L1 베이직 시그널링은 L1 Detail total cells의 정보를 제공한다는 점에서, 수신 장치(200)는 L1 디테일 시그널링에 대한 길이 및 부가 패리티 비트들의 길이를 산출해야 한다.
구체적으로, L1 베이직 시그널링의 L1B_L1_Detail_additional_parity_mode가 0이 아닐 경우, 주어진 L1B_L1_Detail_total_cells의 정보는 total cell 길이(=NL1 _detail_total_cells)를 나타내므로, 수신 장치(200)는 하기의 수학식 37 내지 40에 기초하여 L1 디테일 시그널링에 대한 길이 NL1 _detail_cells 및 부가 패리티에 대한 길이 NAP_total_cells를 산출할 수 있다.
Figure pat00143
Figure pat00144
Figure pat00145
이 경우, 수학식 37 내지 수학식 39에 기초하여 L1 베이직 시그널링의 L1B_L1_Detail_total_cells의 정보로부터 얻을 수 있는 NL1 _detail_total_cells 값과 NFEC, NL1D _ FECFRAME 및 변조 차수(ηMOD)에 기초하여 NAP_total_cells 값을 구할 수 있다. 그 일 예로서 다음과 같은 수학식 40을 통해 NAP_total_cells 을 계산할 수 있다.
Figure pat00146
한편, L1 베이직 시그널링 필드의 syntax 및 field semantics는 하기의 표 14과 같다.
Figure pat00147
그러므로, 수신 장치(200)는 수신된 L1 디테일 셀들 중에서 NAP_total_cells 셀로 전송되는 부가 패리티 비트들을 기반으로 다음 프레임에서 부가 패리티 비트들에 대한 수신기 동작을 수행할 수 있다.
도 30은 본 발명의 일 실시 예에 따른 송신 장치의 부가 패리티 생성 방법을 설명하기 위한 흐름도이다.
먼저, 입력 비트들을 인코딩하여 패리티 비트들을 생성한다(S2810).
이후, 패리티 비트들을 인터리빙하고 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹들을 제1 패턴 및 제2 패턴을 포함하는 그룹-와이즈 인터리빙 패턴에 기초하여 그룹-와이즈 인터리빙하여 패리티 퍼뮤테이션을 수행한다(S2820).
그리고, 패리티 퍼뮤테이션된 패리티 비트들에서 일부 비트들을 펑처링하고(S2830), 펑처링된 패리티 비트들에서 적어도 일부 비트들을 선택하여 이전 프레임에서 전송되는 부가 패리티 비트들을 생성한다(S2840).
여기에서, 부가 패리티 비트들은 제1 패턴 및 상기 제2 패턴에 따라 결정되며, 제1 패턴은 펑처링 이후 현재 프레임에서 전송되는 패리티 비트들을 결정하기 위해 이용되는 패턴이고, 제2 패턴은 이전 프레임에서 전송되는 부가 패리티 비트들을 결정하기 위해서만 이용되는 패턴이다.
구체적으로, 제2 패턴은 복수의 비트 그룹들 중에서 항상 펑처링되는 비트 그룹들을 나타내며, 부가 패리티 비트들은 제2 패턴에 따라 결정된 항상 펑처링되는 비트 그룹들의 순서에 따라, 항상 펑처링되는 비트 그룹들에 포함된 비트들 중에서 적어도 일부 비트들을 선택되어 생성될 수 있다.
여기에서, S2820 단계는 수학식 11에 기초하여 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹들을 그룹-와이즈 인터리빙할 수 있다. 이 경우, 제2 패턴에 대한 퍼뮤테이션 오더는 표 4에 기초하여 결정될 수 있다.
한편, S2810 단계는 6/15의 코드 레이트로 6480 개의 입력 비트들을 인코딩하여 9720 개의 패리티 비트들을 생성할 수 있다. 이 경우, 일부의 패리티 비트들이 펑처링된 LDPC 코드워드는 QPSK로 성상도 심볼들에 맵핑되어 수신 장치로 전송될 수 있다.
한편, 부가 패리티 비트들을 생성하는 구체적인 방법에 대해서는 상술한 바 있다.
한편, 본 발명에 따른 펑처링 방법을 순차적으로 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.
비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.
또한, 송신 장치 및 수신 장치에 대해 도시한 상술한 블록도에서는 버스(bus)를 미도시하였으나, 송신 장치 및 수신 장치에서 각 구성요소 간의 통신은 버스를 통해 이루어질 수도 있다. 또한, 각 장치에는 상술한 다양한 동작을 수행하는 CPU, 마이크로 프로세서 등과 같은 프로세서가 더 포함될 수도 있으며, 각 장치에는 상술한 다양한 동작을 수행하기 위한 메모리가 더 포함될 수도 있다.
또한, 본 발명의 실시 예에서 "모듈", "유닛", "부(part)" 등과 같은 용어는 적어도 하나의 기능이나 동작을 수행하는 구성요소를 지칭하기 위한 용어이며, 이러한 구성요소는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. 또한, 복수의 "모듈", "유닛", "부(part)" 등은 각각이 개별적인 특정한 하드웨어로 구현될 필요가 있는 경우를 제외하고는, 적어도 하나의 모듈이나 칩으로 일체화되어 적어도 하나의 프로세서(미도시)로 구현될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100 : 송신 장치 110 : LDPC 인코더
120 : 패리티 퍼뮤테이션부 130 : 펑처링부
140 : 부가 패리티 생성부

Claims (10)

  1. 송신 장치에 있어서,
    입력 비트들을 인코딩하여 패리티 비트들을 생성하는 LDPC(Low density parity check) 인코더;
    상기 패리티 비트들을 인터리빙하고, 상기 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹을 제1 패턴 및 제2 패턴을 포함하는 그룹-와이즈 인터리빙 패턴에 기초하여 그룹-와이즈 인터리빙하여 패리티 퍼뮤테이션을 수행하는 패리티 퍼뮤테이션부;
    상기 패리티 퍼뮤테이션된 패리티 비트들에서 일부 비트들을 펑처링하는 펑처링부; 및,
    상기 펑처링된 패리티 비트들에서 적어도 일부 비트들을 선택하여, 이전 프레임에서 전송되는 부가 패리티 비트들을 생성하는 부가 패리티 생성부;를 포함하며,
    상기 부가 패리티 비트들은, 상기 제1 패턴 및 상기 제2 패턴에 따라 결정되며,
    상기 제1 패턴은, 상기 펑처링 이후 현재 프레임에서 전송되는 패리티 비트들을 결정하기 위해 이용되는 패턴이고, 상기 제2 패턴은, 상기 이전 프레임에서 전송되는 부가 패리티 비트들을 결정하기 위해서만 이용되는 패턴인, 송신 장치.
  2. 제1항에 있어서,
    상기 제2 패턴은, 상기 복수의 비트 그룹 중에서 항상 펑처링되는 비트 그룹들을 나타내며,
    상기 부가 패리티 비트들은,
    상기 제2 패턴에 따라 결정된 항상 펑처링되는 비트 그룹들의 순서에 따라, 상기 항상 펑처링되는 비트 그룹들에 포함된 비트들 중에서 적어도 일부 비트들을 선택되어 생성되는 것을 특징으로 하는 송신 장치.
  3. 제1항에 있어서,
    상기 패리티 퍼뮤테이션부는,
    하기와 같은 수학식에 기초하여 상기 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹들을 그룹-와이즈 인터리빙하며,
    Figure pat00148

    여기에서, Xj는 상기 입력 비트들 및 상기 패리티 비트들을 포함하는 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 j 번째 비트 그룹, Yj는 그룹-와이즈 인터리빙된 j 번째 비트 그룹, Kldpc는 상기 입력 비트들의 수, Ngroup은 상기 LDPC 코드워드를 구성하는 복수의 그룹의 수 및 πp(j)는 상기 그룹-와이즈 인터리빙을 위한 퍼뮤테이션 오더(permutation order)이고,
    상기 제2 패턴에 대한 퍼뮤테이션 오더는, 하기와 같은 테이블에 기초하여 결정되는 것을 특징으로 하는 송신 장치:
    Figure pat00149
  4. 제1항에 있어서,
    상기 LDPC 인코더는,
    6/15의 코드 레이트로 6480 개의 상기 입력 비트들을 인코딩하여 9720 개의 상기 패리티 비트들을 생성하는 것을 특징으로 하는 송신 장치.
  5. 제4항에 있어서,
    상기 일부의 패리티 비트들이 펑처링된 LDPC 코드워드는, QPSK로 성상도 심볼들에 맵핑되어 수신 장치로 전송되는 것을 특징으로 하는 송신 장치.
  6. 송신 장치의 부가 패리티 생성 방법에 있어서,
    입력 비트들을 인코딩하여 패리티 비트들을 생성하는 단계;
    상기 패리티 비트들을 인터리빙하고, 상기 인터리빙된 패리티 비트들을 구성하는 복수의 비트 그룹을 제1 패턴 및 제2 패턴을 포함하는 그룹-와이즈 인터리빙 패턴에 기초하여 그룹-와이즈 인터리빙하여 패리티 퍼뮤테이션을 수행하는 단계;
    상기 패리티 퍼뮤테이션된 패리티 비트들에서 일부 비트들을 펑처링하는 단계; 및,
    상기 펑처링된 패리티 비트들에서 적어도 일부 비트들을 선택하여, 이전 프레임에서 전송되는 부가 패리티 비트들을 생성하는 단계;를 포함하며,
    상기 부가 패리티 비트들은, 상기 제1 패턴 및 상기 제2 패턴에 따라 결정되며,
    상기 제1 패턴은, 상기 펑처링 이후 현재 프레임에서 전송되는 패리티 비트들을 결정하기 위해 이용되는 패턴이고, 상기 제2 패턴은, 상기 이전 프레임에서 전송되는 부가 패리티 비트들을 결정하기 위해서만 이용되는 패턴인, 부가 패리티 생성 방법.
  7. 제6항에 있어서,
    상기 제2 패턴은, 상기 복수의 비트 그룹 중에서 항상 펑처링되는 비트 그룹들을 나타내며,
    상기 부가 패리티 비트들은,
    상기 제2 패턴에 따라 결정된 항상 펑처링되는 비트 그룹들의 순서에 따라, 상기 항상 펑처링되는 비트 그룹들에 포함된 비트들 중에서 적어도 일부 비트들을 선택되어 생성되는 것을 특징으로 하는 부가 패리티 생성 방법.
  8. 제6항에 있어서,
    상기 패리티 퍼뮤테이션을 수행하는 단계는,
    하기와 같은 수학식에 기초하여 상기 패리티 비트들을 구성하는 복수의 비트 그룹들을 그룹-와이즈 인터리빙하며,
    Figure pat00150

    여기에서, Xj는 상기 입력 비트들 및 상기 패리티 비트들을 포함하는 LDPC 코드워드를 구성하는 복수의 비트 그룹들 중 j 번째 비트 그룹, Yj는 그룹-와이즈 인터리빙된 j 번째 비트 그룹, Kldpc는 상기 입력 비트들의 수, Ngroup은 상기 LDPC 코드워드를 구성하는 복수의 그룹의 수 및 πp(j)는 상기 그룹-와이즈 인터리빙을 위한 퍼뮤테이션 오더(permutation order)이고,
    상기 제2 패턴에 대한 퍼뮤테이션 오더는, 하기와 같은 테이블에 기초하여 결정되는 것을 특징으로 하는 부가 패리티 생성 방법:
    Figure pat00151
  9. 제6항에 있어서,
    상기 패리티 비트들을 생성하는 단계는,
    6/15의 코드 레이트로 6480 개의 상기 입력 비트들을 인코딩하여 9720 개의 상기 패리티 비트들을 생성하는 것을 특징으로 하는 부가 패리티 생성 방법.
  10. 제9항에 있어서,
    상기 일부의 패리티 비트들이 펑처링된 LDPC 코드워드는, QPSK로 성상도 심볼들에 맵핑되어 수신 장치로 전송되는 것을 특징으로 하는 부가 패리티 생성 방법.
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