JPWO2006027838A1 - 誤り訂正符号化装置および誤り訂正復号装置 - Google Patents
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Abstract
Description
その後、縦8並列、横239時点を1つの単位として、RS(Reed Solomon)符号により符号化する。この符号化処理は16並列で実施され、符号化後は横255時点の系列になる。この、縦128並列、横255時点の符号語系列全体を1単位としたものをFECフレームと称する。
RS符号化後、128並列のFECフレームをFEC多重化回路により直列の順序で出力・送信される符号語系列へ変換する。この変換は、深さ128のデインタリーブ処理とみなすことができる。
このことによって、符号化処理の単位の大きさによる制約を受けずに符号化処理を行うことができるので、バーストエラーの訂正能力を向上させることができる。
このことによって、符号化処理の単位の大きさによる制約を受けずに符号化処理を行うことができるので、バーストエラーの訂正能力を向上させることができる。
実施の形態1.
図1は、この発明の実施の形態1による、誤り訂正符号化装置10の構成を示すブロック図である。図に示すように、誤り訂正符号化装置10は、第1の多重分離回路(フレーム生成部)11、第1の速度変換回路(フレーム生成部)12、第1のオーバヘッド(OH)挿入回路(フレーム生成部)13、第1のインタリーブ回路(第1のインタリーブ部)14、第1のFEC符号化回路(第1の符号化部)15、第1のデインタリーブ回路(第1のデインタリーブ部)16、第1の多重化回路(多重化部)17を備えている。
また、図2は、誤り訂正符号化装置10に対応する誤り訂正復号装置20の構成を示すブロック図である。図に示すように、誤り訂正復号装置20は、第2の多重分離回路(多重分離部)21、第2のインタリーブ回路(第2のインタリーブ部)22、第1のFEC復号回路(第1の復号部)23、第2のデインタリーブ回路(第2のデインタリーブ部)24、第1のOH除去回路(情報系列生成部)25、第2の速度変換回路(情報系列生成部)26、第2の多重化回路(情報系列生成部)27を備えている。
図3は、誤り訂正符号化装置10および誤り訂正復号装置20で使用するFECフレームの構成の例を示す図である。
実施の形態1では、FECフレームに、単一FECフレームバッファ61を設定する。単一FECフレームバッファ61は、行数(row)m=128ビット、列数(column)n=255ビットで構成され、図中、矢印で示した順序に従ってバッファリングするための仮想領域である。また、単一FECフレームバッファ61は、オーバヘッド用領域62(0列目)、情報系列領域63(1〜238列目)、パリティ系列領域64(239〜254列目)から構成される。
単一FECフレームバッファ61においては、各列の行を8ビット毎に分割し、8ビット単位でガロア体GF(28)の1シンボルに割り当てられる。すなわち、各列は16シンボルに分割される。
図4は、実施の形態1による、インタリーブの方法を説明する図である。ここでは、ブロックインタリーブを行うフレーム数の単位fを4に設定している。fの数値には特に規定はないが、fを大きくすると、バーストエラーの訂正能力が上がる一方、処理遅延量やメモリ量が増加するというデメリットもあるので、他に通信システム上の制約等も含め総合的に判断した上でfを決定する。
図中左側(before)はブロックインタリーブを行う前の状態であり、4つの単一FECフレームバッファ61が並んでいる。この4つの単一FECフレームバッファ61について、オーバヘッド用領域62、情報系列領域63、およびパリティ系列領域64それぞれをインタリーブする。図中右側(after)はブロックインタリーブ後の状態であり、各列16シンボルを1単位として、ブロックインタリーブ前に左→右方向に並んでいた系列を上→下の順序に並び替えバッファリングする。この仮想領域のことを便宜的にインタリーブ後複数フレームバッファと呼ぶこととする。なお、これら複数フレームバッファは、インタリーブ方法の説明のために便宜的に用いている要素であり、実装方法に制限を課すものではない。
ここで、i(0〜1019)は、4つの単一FECフレームバッファ61の各列に一意に割り当てた番号であり、ブロックインタリーブ後の各列のアドレスを表す。addr_bf(i)(0〜1019)はiに相当する列のブロックインタリーブ前のアドレス、frame_af(i)(0〜3)は列iの属するフレーム番号、frame_bf(i)(0〜3)はiに相当する列のブロックインタリーブ前のフレーム番号、col_af(i)(0〜255)はiが属する単一FECフレームバッファ61中でのiの列番号、col_bf(i)(0〜255)はiに相当する列のブロックインタリーブ前の単一FECフレームバッファ61中での列番号である。
まず、frame_af(i)、col_af(i)を式(1)、(2)により求める。
frame_af(i)=[i/255] (1)
col_af(i)=i mod 255 (2)
ここで、[x]はxを越えない最大整数を表す。
また、「a mod b」は、aをbで割ったときの剰余を表す。
1.col_af(i)<239の場合
frame_bf(i)、col_bf(i)を式(3)、(4)により求める。
frame_bf(i)=[(col_af(i)×4+frame_af(i))/239] (3)
col_bf(i)=(col_af(i)×4+frame_af(i))mod239 (4)
また、addr_bf(i)を式(5)により求める。
addr_bf(i)=frame_bf(i)×255+col_bf(i) (5)
frame_bf(i)=[(col_af(i)−239)/4] (6)
col_bf(i)={(col_af(i)−239)mod4}×4+frame_af(i)+239 (7)
また、addr_bf(i)を式(5)により求める。
条件1:後述する第1のFEC符号化回路15において、符号化の結果をパリティ系列領域64に上書きする場合。
条件2:第1の速度変換回路12において挿入するダミーデータが、インタリーブ処理単位毎(縦128ビット横1ビット)で同一の値の場合。
実施の形態1では、誤り訂正符号として、ブロック符号の一種である、符号長n=255シンボル、情報長k=239シンボル、1シンボルあたりのビット数p=8のRS符号を用いるものとする。以下、この符号をRS(255,239)と記す。なお、誤り訂正符号はこれ以外でも、FECフレームに適用可能なパラメータであれば利用することができる。
第1のFEC符号化回路15は、まずインタリーブ後の複数フレームバッファにおいて、127行目と128行目を分割、255行目と256行目を分割、というように、それらを複数の単一FECフレームバッファ61に分割する。これらの単一FECフレームバッファ61は、インタリーブ処理前の単一FECフレームバッファ61とバッファの形状は同一であるが、ビットの並び順が異なっている。次に、単一FECフレームバッファ61ごとに、RS(255,239)符号化処理を実施する。これにより生成したパリティ系列は、それぞれのパリティ系列領域64にバッファリングする。
なお、第1のインタリーブ回路14における処理前のインタリーブ前複数フレームバッファと第1のデインタリーブ回路16における処理後のインタリーブ前複数フレームバッファが、実装上同一のメモリ領域を共有するようにしてもよい。この場合には、オーバヘッド用領域62および情報系列領域63のデータについてはメモリ領域の更新をする必要はない。
誤り訂正復号装置20に、2元の量子化受信系列が直列の順序で入力されると、第2の多重分離回路21において、m並列の系列に変換される。具体的には、入力された受信系列を図3に示す単一FECフレームバッファ61に、図中の矢印の方向にバッファリングし、m並列の系列として出力する。
第2のインタリーブ回路22は、例えば複数FECフレームバッファに対応する1つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルはブロックインタリーブの変換方法に相当し、メモリ領域への入力アドレスと出力アドレスを制御することによりインタリーブ処理を実現する。
第2の多重化回路27は、m並列の推定符号語系列を直列の系列に変換する。この処理は、図3の単一FECフレームバッファ61において、m並列の推定符号語系列を入力順に左→右へ並べていき、1FECフレーム分たまった時点で、上→下、左→右の順序で直列の系列として出力することにより行う。
図6は、この発明の実施の形態2による誤り訂正符号化装置40の構成を示すブロック図である。図1と同一の符号は相当する構成要素を表している。図に示すように、誤り訂正符号化装置40は、第1−1のインタリーブ回路(第1のインタリーブ部)41、第1−2のインタリーブ回路(第3のインタリーブ部)42、第2のFEC符号化回路(第1の符号化部)43、第1−2のデインタリーブ回路(第3のデインタリーブ部)44、第1−1のデインタリーブ回路(第1のデインタリーブ部)45、第3のFEC符号化回路(第2の符号化部)46を備えている。
また、図7は、この発明の実施の形態2による誤り訂正復号装置50の構成を示すブロック図である。図2と同一の符号は相当する構成要素を表している。図に示すように、誤り訂正復号装置50は、第3のFEC復号回路(第2の復号部)51、第2−1のインタリーブ回路(第2のインタリーブ部)52、第2−2のインタリーブ回路(第4のインタリーブ部)53、第2のFEC復号回路(第1の復号部)54、第2−2のデインタリーブ回路(第4のデインタリーブ部)55、第2−1のデインタリーブ回路(第2のデインタリーブ部)56を備えている。
図8は、誤り訂正符号化装置40および誤り訂正復号装置50で使用するFECフレームの構成の例を示す図である。実施の形態2では、誤り訂正符号として、ブロック符号の一種である、符号長n0=239シンボル、情報長k0=233シンボル、1シンボルあたりのビット数p0=8のRS符号を外符号として用いるものとする。以下、この符号をRS(239,233)と記す。また、符号長n1=144ビット、情報長k1=128ビットのBCH符号(BCH(144,128))と符号長n2=256ビット、情報長k2=239ビットのBCH符号(BCH(256,239))との2次元符号化による積符号を内符号として用いるものとする。
このFECフレームの構成の例では、行数m’(=k1)ビット、列数n’(=k0−1)ビットで並び替えられた情報系列を、行数m(=n1)ビット、列数n(=n2)ビットの符号語系列に符号化する。
なお、誤り訂正符号は、これ以外にも外符号と内符号との連接化がなされており、FECフレームに適用可能なパラメータであれば利用することができる。
ここで、i(0〜1023)は、4つの単一FECフレームバッファ61の各列に一意に割り当てた番号であり、ブロックインタリーブ後の各列のアドレスを表す。addr_bf(i)(0〜1023)はiに相当する列のブロックインタリーブ前のアドレス、frame_af(i)(0〜3)は列iの属するフレーム番号、frame_bf(i)(0〜3)はiに相当する列のブロックインタリーブ前のフレーム番号、col_af(i)(0〜255)はiが属する単一FECフレームバッファ61中でのiの列番号、col_bf(i)(0〜255)はiに相当する列のブロックインタリーブ前の単一FECフレームバッファ61中での列番号である。
まず、frame_af(i)、col_af(i)を式(8)、(9)により求める。
frame_af(i)=[i/256] (8)
col_af(i)=i mod 256 (9)
ここで、[x]はxを越えない最大整数を表す。
また、「a mod b」は、aをbで割ったときの剰余を表す。
1.col_af(i)<233の場合
frame_bf(i)、col_bf(i)を式(10)、(11)により求める。
frame_bf(i)=[(col_af(i)×4+frame_af(i))/233] (10)
col_bf(i)=(col_af(i)×4+frame_af(i))mod233 (11)
また、addr_bf(i)を式(12)により求める。
addr_bf(i)=frame_bf(i)×256+col_bf(i) (12)
2.233≦col_af(i)<239の場合
addr_bf(i)を図9により求める。
3.239≦col_af(i)の場合
addr_bf(i)を式(13)により求める。
addr_bf(i)=i (13)
図10は、2回目のインタリーブの方法の例を示す図である。第1−2のインタリーブ回路42へのRSシンボルの入力順を0,1,2,...とすると、第2のFEC符号化回路43において、図に示すように、RS code No.0:0,31,46,61,...,3721,p7,p22,...,p82、RS code No.1:1,16,47,62,...,3722,p8,p23,...,p83のように斜め方向に符号化される。第1−2のデインタリーブ回路44からの出力時には各RSシンボルの位置は不変であり、0,1,2,...,3728,p0,p1,...,p95の順で出力される。
また、第1−2のインタリーブ回路42および第1−2のデインタリーブ回路44のメモリ領域であるが、論理的にはRAM(Random Access Memory)による構成の他に、FIFO(First−In First−Out)による構成も可能である。FIFOによる構成では、第2のFEC符号化回路43への入出力アドレス(RSシンボルの行番号)をクロックごとにシフトさせればよい。また、実装上確保すべきメモリ領域としては、必ずしも複数FECフレームバッファに対応する分である必要はない。単一FECフレームバッファ分のメモリ領域とメモリアクセス制御で実装は可能である。
第1−1のデインタリーブ回路45は、例えば複数FECフレームバッファに対応する1つまたは複数のメモリ領域と、そのメモリ領域への入力端子、出力端子、およびアドレステーブルによって構成することができる。アドレステーブルによってメモリ領域への入力アドレスと出力アドレスを制御し、入力アドレスと出力アドレスを第1−1のインタリーブ回路41とは逆にして、RS符号語系列をメモリ領域に書き込む。
第3のFEC符号化回路46は、第1−1のデインタリーブ回路45で処理されたインタリーブ前複数フレームバッファに含まれる系列を、単一FECフレームバッファ61ごとに内符号の積符号にて符号化する。
誤り訂正復号装置50に、送信シンボル1ビットあたりqビットに量子化された量子化受信系列がq並列の順序で入力されると、第2の多重分離回路21において、m×q並列の系列に変換される。具体的には、入力された量子化受信系列を図8に示す単一FECフレームバッファ(行数144ビット、列数256ビット)において、送信シンボル1ビットあたりqビットを割り当てて、図中の上→下、左→右の方向へバッファリングし、m×q並列の系列として出力する。
第3のFEC復号回路51において、受信系列を単一FECフレーム毎に内符号の積符号に対する復号処理を実施する。この復号処理では、限界距離復号や、一般化最小距離復号、軟判定繰り返し復号など、さまざまな積符号に対する復号方法を適用することが可能である。
第2−2のインタリーブ回路53は、第2−1のインタリーブ回路52でインタリーブされた系列を、第2のFEC復号回路54に入力する前に、さらにRSシンボル単位で順序を変換する。この変換は、単一FECフレームバッファ61毎に行う。ここでのインタリーブは、第1−2のインタリーブ回路42と同様に行う。
第2のFEC復号回路54は、第2−2のインタリーブ回路53から出力される復号対象の系列に対して、外符号RS(239,233)の復号処理をm’/p0並列で実施する。
また、第2−2のインタリーブ回路53および第2−2のデインタリーブ回路55のメモリ領域であるが、論理的にはRAMによる構成の他に、FIFOによる構成も可能である。FIFOによる構成では、第2のFEC復号回路54への入出力アドレス(RSシンボルの行番号)をクロックごとにシフトさせればよい。また、実装上確保すべきメモリ領域としては、必ずしも複数FECフレームバッファに対応する分である必要はない。単一FECフレームバッファ分のメモリ領域とメモリアクセス制御で実装は可能である。
Claims (8)
- 入力された情報系列データを、符号化を行う単位に相当するフレームバッファ上にバッファリングするフレーム生成部と、
2つ以上の上記フレームバッファ内で、上記情報系列データを並べ替える第1のインタリーブ部と、
上記第1のインタリーブ部により並べ替えられた情報系列データを上記フレームバッファ単位で符号化し、生成した誤り訂正符号をそのフレームバッファにバッファリングする第1の符号化部と、
上記第1の符号化部で符号化されたフレームバッファ上の符号語系列データを上記第1のインタリーブ部と逆の手順により並べ替える第1のデインタリーブ部と、
上記第1のデインタリーブ部により並べ替えられた符号語系列データを伝送情報として出力する多重化部を備えた誤り訂正符号化装置。 - 上記第1のインタリーブ部は、上記フレームバッファの行方向にバッファリングされている情報系列データを2つ以上のフレームバッファにまたがる列方向に並べ替えることを特徴とする請求項1記載の誤り訂正符号化装置。
- 上記第1のデインタリーブ部により並べ替えられた符号語系列データを上記フレームバッファ単位で符号化し、生成した誤り訂正符号を上記第1の符号化部が生成した誤り訂正符号と連接してそのフレームバッファにバッファリングする第2の符号化部を備え、
多重化部は、上記第2の符号化部で符号化された符号語系列データを伝送情報として出力することを特徴とする請求項1記載の誤り訂正符号化装置。 - 上記第1のインタリーブ部により並べ替えられた情報系列データを単一のフレームバッファ内で並べ替える第3のインタリーブ部と、
上記第1の符号化部で符号化されたフレームバッファ上の符号語系列データを上記第3のインタリーブ部と逆の手順により並べ替える第3のデインタリーブ部を備え、
上記第1の符号化部は、上記第3のインタリーブ部により並べ替えられた情報系列データを上記フレームバッファ単位で符号化し、生成した誤り訂正符号をそのフレームバッファにバッファリングすることを特徴とする請求項3記載の誤り訂正符号化装置。 - 上記第3のインタリーブ部は、上記フレームバッファ上の情報系列データを、斜め方向の順序で上記第1の符号化部に供給することを特徴とする請求項4記載の誤り訂正符号化装置。
- 請求項1に記載の誤り訂正符号化装置から伝送された受信系列データを、符号化を行う単位に相当するフレームバッファ上にバッファリングする多重分離部と、
2つ以上の上記フレームバッファ内で、上記受信系列データを並べ替える第2のインタリーブ部と、
上記第2のインタリーブ部により並べ替えられた受信系列データを上記フレームバッファ単位で復号する第1の復号部と、
上記第1の復号部で復号されたフレームバッファ上の推定符号語系列データを上記第2のインタリーブ部と逆の手順により並べ替える第2のデインタリーブ部と、
上記第2のデインタリーブ部により並べ替えられた推定符号語系列データを推定情報系列データとして出力する情報系列生成部を備えた誤り訂正復号装置。 - 上記多重分離部によってバッファリングされた受信系列データを上記フレームバッファ単位で復号する第2の復号部を備え、
上記第2のインタリーブ部は、上記第2の復号部で復号された推定符号語系列データを2つ以上の上記フレームバッファ内で並べ替えることを特徴とする請求項6記載の誤り訂正復号装置。 - 上記第2のインタリーブ部により並べ替えられた推定符号語系列データを単一のフレームバッファ内で並べ替える第4のインタリーブ部と、
上記第1の復号部で復号されたフレームバッファ上の推定符号語系列データを上記第4のインタリーブ部と逆の手順により並べ替える第4のデインタリーブ部を備え、
上記第1の復号部は、上記第4のインタリーブ部により並べ替えられた推定符号語系列データを上記フレームバッファ単位で復号することを特徴とする請求項7記載の誤り訂正復号装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2004/013145 WO2006027838A1 (ja) | 2004-09-09 | 2004-09-09 | 誤り訂正符号化装置および誤り訂正復号装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006027838A1 true JPWO2006027838A1 (ja) | 2008-05-08 |
JP4376905B2 JP4376905B2 (ja) | 2009-12-02 |
Family
ID=36036134
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006534949A Active JP4376905B2 (ja) | 2004-09-09 | 2004-09-09 | 誤り訂正符号化装置および誤り訂正復号装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7895498B2 (ja) |
EP (1) | EP1788710A4 (ja) |
JP (1) | JP4376905B2 (ja) |
WO (1) | WO2006027838A1 (ja) |
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---|---|---|---|---|
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-
2004
- 2004-09-09 WO PCT/JP2004/013145 patent/WO2006027838A1/ja active Application Filing
- 2004-09-09 US US11/662,085 patent/US7895498B2/en active Active
- 2004-09-09 JP JP2006534949A patent/JP4376905B2/ja active Active
- 2004-09-09 EP EP04787808A patent/EP1788710A4/en not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
WO2006027838A1 (ja) | 2006-03-16 |
US20080092009A1 (en) | 2008-04-17 |
EP1788710A4 (en) | 2007-10-10 |
US7895498B2 (en) | 2011-02-22 |
JP4376905B2 (ja) | 2009-12-02 |
EP1788710A1 (en) | 2007-05-23 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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