JP4829376B2 - 情報処理装置および情報処理方法 - Google Patents
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Description
誤り検出と誤り訂正との少なくとも一方を行う誤り制御を実現するための情報処理装置であって、
情報ビット列を取得する情報ビット列取得部と、
前記情報ビット列に基づき、所定の符号を用いた符号化により、前記情報ビット列全体の誤り制御を実行可能な冗長ビット列を生成し、前記情報ビット列と前記冗長ビット列とを含む符号語を生成する符号化部と、を備え、
前記符号化部は、前記冗長ビット列に含まれる少なくとも1つのビットのそれぞれが、前記情報ビット列を複数に分割した分割情報ビット列の1つに対するパリティビットとしても機能するように、前記冗長ビット列を生成し、
各前記分割情報ビット列は、前記情報ビット列における連続した複数のビットにより構成されるビット列である。
前記符号化部は、前記冗長ビット列に含まれる少なくとも(t+1)個のビットが前記分割情報ビット列のパリティビットとして機能するように、前記冗長ビット列を生成するとしてもよい。
前記符号語を、複数の連続する単位転送に分けて所定の転送先に転送する転送部を備え、
前記転送部は、前記分割情報ビット列と当該分割情報ビット列に対するパリティビットとして機能するビットとを1つの単位転送として転送するとしてもよい。
誤り検出と誤り訂正との少なくとも一方を行う誤り制御を実現するための情報処理装置であって、
情報ビット列と、所定の符号を用いた符号化により生成された前記情報ビット列全体の誤り制御を実行可能な冗長ビット列であって、前記情報ビット列を複数に分割した分割情報ビット列の少なくとも1つに対するパリティビットとしても機能するビットを有する冗長ビット列と、を含む符号語を取得する符号語取得部と、
前記符号語に基づき復号を行う復号部と、を備え、
前記復号部は、前記冗長ビット列に基づき前記情報ビット列全体における誤り制御を行うと共に、前記冗長ビット列の有するパリティビットとしても機能するビットに基づき前記分割情報ビット列における誤り検出を行い、
各前記分割情報ビット列は、前記情報ビット列における連続した複数のビットにより構成されるビット列である。
A.第1実施例:
B.第2実施例:
C.変形例:
図1は、本発明の第1実施例としてのネットワーク中継装置100の構成を概略的に示す説明図である。ネットワーク中継装置100は、ネットワーク上において、ホスト間で伝送される情報(データ)の中継を行う装置である。本実施例のネットワーク中継装置100は、「フレーム」または「フレームデータ」と呼ばれるデータをOSI参照モデルにおける第3層(レイヤ3)で中継する、いわゆる「スイッチ」である。
p=PiT (1)
p0=P1,1×i0+P1,2×i1+・・・+P1,134×i133 (2)
ただし、加算記号「+」は、排他的論理和を表す。
情報ビット列iの第0要素i0から第34要素i34までの35ビットのビット列により構成された分割情報ビット列と、当該分割情報ビット列に対するパリティビットとして機能する冗長ビット列pの第7要素p7と、の合計36ビットのデータが転送される。第2単位転送および第3単位転送についても同様に、35ビットの分割情報ビット列と、当該分割情報ビット列に対するパリティビットとしての冗長ビット列pの1つの要素とが転送される。最後に、第4単位転送として、情報ビット列iの残りの要素(第105要素i105から第133要素i133までの29ビットの分割情報ビット列)と、冗長ビット列pの残りの要素(第0要素p0から第6要素p6までの7ビットのビット列)と、の合計36ビットのデータが転送される。
s=HyT (3)
図9は、本発明の第2実施例としてのネットワーク中継装置100aの構成を概略的に示す説明図である。第2実施例のネットワーク中継装置100aは、ネットワークインタフェース140aが、2つのフレームバッファ220(FBxおよびFBy)を有している点が、図1に示した第1実施例におけるネットワーク中継装置100と異なっている。ネットワーク中継装置100aのその他の構成は、第1実施例におけるネットワーク中継装置100と同様である。
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
上記各実施例のネットワーク中継装置100の構成は、あくまで一例であり、ネットワーク中継装置100の構成を他の構成とすることも可能である。また、本発明は、ネットワーク中継装置100におけるデータ伝送に限らず、誤り制御を伴うデータ伝送一般に適用可能である。
上記各実施例における情報ビット列iおよび冗長ビット列pの構成、符号化の方法、冗長ビット生成行列Pおよび検査行列Hの構成、データ伝送の態様等は、あくまで一例であり、これらの構成および対応は、種々変形可能である。例えば、上記各実施例では、1ビット誤り訂正・2ビット誤り検出可能な符号を採用しているが、誤り訂正・検出能力のより高い符号を採用してもよい。具体的には、t(tは1以上の整数)重誤り検出可能な符号を採用する場合には、ECC用データが、(t+1)個以上の分割情報ビット列に対するパリティビットを含むように符号化を行えばよい。
上記各実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよく、逆に、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよい。
110…主制御部
120…内部メモリ
130…ルーティング処理部
140…ネットワークインタフェース
150…バス
210…フレームバッファコントローラ
212…ECC処理部
214…符号化部
216…復号部
218…バス
220…フレームバッファ
230…ポート
310…リンク
Claims (10)
- 誤り検出と誤り訂正との少なくとも一方を行う誤り制御を実現するための情報処理装置であって、
情報ビット列を取得する情報ビット列取得部と、
前記情報ビット列に基づき、所定の符号を用いた符号化により、前記情報ビット列全体の誤り制御を実行可能な冗長ビット列を生成し、前記情報ビット列と前記冗長ビット列とを含む符号語を生成する符号化部と、を備え、
前記符号化部は、前記冗長ビット列に含まれる少なくとも1つのビットのそれぞれが、前記情報ビット列を複数に分割した分割情報ビット列の1つに対するパリティビットとしても機能するように、前記冗長ビット列を生成し、
各前記分割情報ビット列は、前記情報ビット列における連続した複数のビットにより構成されるビット列である、情報処理装置。 - 請求項1記載の情報処理装置であって、
前記所定の符号は、t(tは1以上の整数)重誤りを検出可能な符号であり、
前記符号化部は、前記冗長ビット列に含まれる少なくとも(t+1)個のビットが前記分割情報ビット列のパリティビットとして機能するように、前記冗長ビット列を生成する、情報処理装置。 - 請求項1または請求項2のいずれかに記載の情報処理装置であって、さらに、
前記符号語を、複数の連続する単位転送に分けて所定の転送先に転送する転送部を備え、
前記転送部は、前記分割情報ビット列と当該分割情報ビット列に対するパリティビットとして機能するビットとを1つの単位転送として転送する、情報処理装置。 - 請求項3記載の情報処理装置であって、
前記転送部は、前記符号語を、複数の転送先に分けて転送する、情報処理装置。 - 請求項4記載の情報処理装置であって、
前記分割情報ビット列のパリティビットによるパリティエラーの組み合わせにより、前記複数の転送先のうち故障の発生している転送先を判断することを特徴とする、情報処理装置。 - 誤り検出と誤り訂正との少なくとも一方を行う誤り制御を実現するための情報処理装置であって、
情報ビット列と、所定の符号を用いた符号化により生成された前記情報ビット列全体の誤り制御を実行可能な冗長ビット列であって、前記情報ビット列を複数に分割した分割情報ビット列の少なくとも1つに対するパリティビットとしても機能するビットを有する冗長ビット列と、を含む符号語を取得する符号語取得部と、
前記符号語に基づき復号を行う復号部と、を備え、
前記復号部は、前記冗長ビット列に基づき前記情報ビット列全体における誤り制御を行うと共に、前記冗長ビット列の有するパリティビットとしても機能するビットに基づき前記分割情報ビット列における誤り検出を行い、
各前記分割情報ビット列は、前記情報ビット列における連続した複数のビットにより構成されるビット列である、情報処理装置。 - 誤り検出と誤り訂正との少なくとも一方を行う誤り制御を実現するための情報処理方法であって、
(a)情報ビット列を取得する工程と、
(b)前記情報ビット列に基づき、所定の符号を用いた符号化により、前記情報ビット列全体の誤り制御を実行可能な冗長ビット列を生成し、前記情報ビット列と前記冗長ビット列とを含む符号語を生成する工程と、を備え、
前記工程(b)は、前記冗長ビット列に含まれる少なくとも1つのビットのそれぞれが、前記情報ビット列を複数に分割した分割情報ビット列の1つに対するパリティビットとしても機能するように、前記冗長ビット列を生成する工程であり、
各前記分割情報ビット列は、前記情報ビット列における連続した複数のビットにより構成されるビット列である、情報処理方法。 - 誤り検出と誤り訂正との少なくとも一方を行う誤り制御を実現するための情報処理方法であって、
(a)情報ビット列と、所定の符号を用いた符号化により生成された前記情報ビット列全体の誤り制御を実行可能な冗長ビット列であって、前記情報ビット列を複数に分割した分割情報ビット列の少なくとも1つに対するパリティビットとしても機能するビットを有する冗長ビット列と、を含む符号語を取得する工程と、
(b)前記符号語に基づき復号を行う工程と、を備え、
前記工程(b)は、前記冗長ビット列に基づき前記情報ビット列全体における誤り制御を行うと共に、前記冗長ビット列の有するパリティビットとしても機能するビットに基づき前記分割情報ビット列における誤り検出を行う工程であり、
各前記分割情報ビット列は、前記情報ビット列における連続した複数のビットにより構成されるビット列である、情報処理方法。 - 誤り検出と誤り訂正との少なくとも一方を行う誤り制御を実現するための情報処理プログラムであって、
情報ビット列を取得する情報ビット列取得機能と、
前記情報ビット列に基づき、所定の符号を用いた符号化により、前記情報ビット列全体の誤り制御を実行可能な冗長ビット列を生成し、前記情報ビット列と前記冗長ビット列とを含む符号語を生成する符号化機能と、を、コンピュータに実現させることを特徴とし、
前記符号化機能は、前記冗長ビット列に含まれる少なくとも1つのビットのそれぞれが、前記情報ビット列を複数に分割した分割情報ビット列の1つに対するパリティビットとしても機能するように、前記冗長ビット列を生成する機能であり、
各前記分割情報ビット列は、前記情報ビット列における連続した複数のビットにより構成されるビット列である、情報処理プログラム。 - 誤り検出と誤り訂正との少なくとも一方を行う誤り制御を実現するための情報処理プログラムであって、
情報ビット列と、所定の符号を用いた符号化により生成された前記情報ビット列全体の誤り制御を実行可能な冗長ビット列であって、前記情報ビット列を複数に分割した分割情報ビット列の少なくとも1つに対するパリティビットとしても機能するビットを有する冗長ビット列と、を含む符号語を取得する符号語取得機能と、
前記符号語に基づき復号を行う復号機能と、を、コンピュータに実現させることを特徴とし、
前記復号機能は、前記冗長ビット列に基づき前記情報ビット列全体における誤り制御を行うと共に、前記冗長ビット列の有するパリティビットとしても機能するビットに基づき前記分割情報ビット列における誤り検出を行う機能であり、
各前記分割情報ビット列は、前記情報ビット列における連続した複数のビットにより構成されるビット列である、情報処理プログラム。
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