JPH11184674A - レジスタファイル - Google Patents

Abstract

(57)【要約】 【課題】 ワード数の増大に伴うビットライン負荷によ
る遅延の影響を抑制することにより読出アクセス時間の
短縮をはかるとともにデータバス幅の拡大にも対応でき
るようにするほか、読出用デコーダのゲート段数を削減
できるようにしてデータ読出時のデコード処理を高速化
し、ロジック全体の性能向上を実現する。 【解決手段】 レジスタアレイ11を複数のバンク11-1〜
11-4に分割し、各バンク11-1〜11-4にセンスアンプ14-1
〜14-4をそなえ、読出アドレスの一部ビットの解読結果
に対応するワードを選択して各バンクのレジスタアレイ
から読み出すデコーダ17Ｘ-1〜17Ｘ-4，17Ｙ-1〜17Ｙ-
4，17Ｚ-1〜17Ｚ-4と、読出アドレスの残りビットの解
読結果に対応するバンクを特定するデコーダ18Ｘ〜18Ｚ
と、デコーダ18Ｘ〜18Ｚにより特定されたバンクからの
ワードを選択して読出ポート12Ｘ〜12Ｚへ出力するマル
チプレクサ19Ｘ〜19Ｚとをそなえる。

Description

【発明の詳細な説明】

【０００１】（目次） 発明の属する技術分野 従来の技術（図７，図８） 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 〔Ａ〕第１実施形態の説明（図１） 〔Ｂ〕第２実施形態の説明（図２） 〔Ｃ〕第３実施形態の説明（図３〜図６） 〔Ｄ〕その他 発明の効果

【０００２】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ，ＣＰＵといった処理装置内に設けられ、計算の中間
結果や定数などを格納する複数のレジスタアレイから成
るレジスタファイルに関し、特に、複数の読出ポートお
よび複数の書込ポートを有し、これらのポートにより複
数の読出アクセスおよび複数の書込アクセスを独立に且
つ同時に処理することのできる、マルチポート構成のレ
ジスタファイルに関する。

【０００３】

【従来の技術】図７に示すように、一般的なマルチポー
ト構成のレジスタファイル１００は、ワード幅ｎ（ワー
ド数；例えばｎ＝３２，６４，１２８，…）のレジスタ
アレイ１０１を有して構成され、各レジスタアレイ１０
１は、ビット幅ｍ（ビット数；例えばｍ＝１６，３２，
…）のワードを格納できるようになっている。即ち、レ
ジスタファイル１００の本体（レジスタ部分）は、セル
アレイをｍ×ｎの矩形状に配置して構成されている。

【０００４】また、レジスタファイル１００は、３つの
読出ポート１１０Ｘ〜１１０Ｚおよび４つの書込ポート
１２０Ａ〜１２０Ｄを有し、これらのポート１１０Ｘ〜
１１０Ｚおよび１２０Ａ〜１２０Ｄにより、３つの読出
アクセスおよび４つの書込アクセスを独立に且つ同時に
処理可能に構成されている。そして、レジスタファイル
１００には、読出ポート１１０Ｘ〜１１０Ｚから読み出
すワードを選択すべく外部から入力される読出アドレス
Ｒｘ〜Ｒｚをそれぞれ解読する読出デコーダ１３０Ｘ〜
１３０Ｚがそなえられている。これらの読出デコーダ１
３０Ｘ〜１３０Ｚは、それぞれ、解読の結果特定したレ
ジスタアレイ１０１を読出状態に切り換え、そのレジス
タアレイ１０１に保存されているデータ（ワード）を読
出ポート１１０Ｘ〜１１０Ｚへ送り出している。

【０００５】なお、読出ポート１１０Ｘ〜１１０Ｚのそ
れぞれには、センスアンプ（読取増幅器）１１１がそな
えられており、各レジスタアレイ１０１から読み出され
図示省略のビットライン（データライン）を通じてセン
スアンプ１１１に送られた信号は、このセンスアンプ１
１１により、ディジタル処理可能なレベルまで増幅され
るようになっている。

【０００６】また、レジスタファイル１００には、書込
ポート１２０Ａ〜１２０Ｄから入力されたデータの書込
先レジスタアレイ１０１を指定すべく外部から入力され
る書込アドレスＷａ〜Ｗｄをそれぞれ解読する書込デコ
ーダ１４０Ａ〜１４０Ｄがそなえられている。これらの
書込デコーダ１４０Ａ〜１４０Ｄは、それぞれ、解読の
結果、特定したレジスタアレイ１０１を書込状態に切り
換え、そのレジスタアレイ１０１に書込ポート１２０Ａ
〜１２０Ｄからのデータを保存している。

【０００７】ところで、レジスタファイルを組み込まれ
るマイクロプロセッサ等の処理装置に求められる性能は
年々高くなり、動作周波数および取扱データ量は増加の
一途をたどり、それに伴いレジスタファイルの容量も大
きくなりつつある。しかし、図７に示すような構成のレ
ジスタファイル１００において、取扱データ量を増大さ
せるべくレジスタアレイ１０１の数を例えば１０２８ワ
ードまで増やした場合、読出アクセス時に、各レジスタ
アレイ１０１から各読出ポート１１０Ｘ〜１１０Ｚまで
のビットライン負荷による遅延が問題になってくる。

【０００８】つまり、各読出ポート１１０Ｘ〜１１０Ｚ
におけるセンスアンプ１１１に近いレジスタアレイ１０
１については遅延の問題は生じないが、図７における書
込ポート１２０Ａ〜１２０Ｄ側のレジスタアレイ１０１
については、センスアンプ１１１までの物理的距離（ビ
ットラインの長さ）がかなり長くなる。このため、レジ
スタアレイ１０１に微弱なレベルで保存されている信号
を、ビットラインを通じてセンスアンプ１１１へ送り、
このセンスアンプ１１１で増幅して次段のフリップフロ
ップ等へ送り出すためにかなりの時間がかかり、その遅
延がネックとなってロジック全体の性能低下をも招くお
それがある。

【０００９】そこで、図８に示すような、COLUMN-ROW読
出／書込方式を採用したレジスタファイル２００も用い
られている。この図８に示すレジスタファイル２００
も、図７に示したレジスタファイル１００と同様、ビッ
ト幅ｍのレジスタアレイ２０１をｎ個有しているが、レ
ジスタファイル２００では、レジスタアレイ２０１を横
方向（図８の左右方向）に４つ並べることにより、レジ
スタファイル２００のワード幅を、レジスタファイル１
００のワード幅の４分の１（ｎ／４）としている。レジ
スタファイル２００の本体（レジスタ部分）は、セルア
レイを（ｍ×４）×（ｎ／４）の矩形状に配置して構成
されている。つまり、レジスタファイル２００は、横方
向にビット幅ｍの４つの行（COLUMN）に分割されるとと
もに、縦方向（図８の上下方向）にｎ／４の列（ROW)に
分割されている。

【００１０】また、レジスタファイル２００は、３つの
読出ポート２１０Ｘ〜２１０Ｚおよび４つの書込ポート
２２０Ａ〜２２０Ｄを有し、これらのポート２１０Ｘ〜
２１０Ｚおよび２２０Ａ〜２２０Ｄにより、３つの読出
アクセスおよび４つの書込アクセスを独立に且つ同時に
処理可能に構成されている。そして、レジスタファイル
２００には、読出ポート２１０Ｘ〜２１０Ｚから読み出
すワードを選択すべく外部から入力される読出アドレス
Ｒｘ〜Ｒｚ（例えばｎ＝３２の場合、５ビットのアドレ
ス情報）をそれぞれ解読する列デコーダ(ROWDECODER）
２３０Ｘ〜２３０Ｚおよび行デコーダ(COLUMN DECODER)
２３１Ｘ〜２３１Ｚがそなえられるとともに、４→１マ
ルチプレクサ(4 TO 1 MULTIPLEXER)２３２Ｘ〜２３２Ｚ
がそなえられている。

【００１１】列デコーダ２３０Ｘ〜２３０Ｚは、それぞ
れ、読出アドレスＲｘ〜Ｒｚのうちの上位ビット（例え
ば上位３ビット）に基づいてｎ／４列の中から１つの列
を特定し、その列における４つのレジスタアレイ２０１
を読出状態に切り換え、それらのレジスタアレイ２０１
に保存されているデータ（ワード）を４→１マルチプレ
クサ２３２Ｘ〜２３２Ｚへ送り出している。

【００１２】行デコーダ２３１Ｘ〜２３１Ｚは、それぞ
れ、読出アドレスＲｘ〜Ｒｚのうちの下位ビット（例え
ば下位２ビット）に基づいて４つの行の中から１つの行
を特定して、４→１マルチプレクサ２３２Ｘ〜２３２Ｚ
へ４ビットの行指示情報を送出している。４→１マルチ
プレクサ２３２Ｘ〜２３２Ｚは、それぞれ、行デコーダ
２３１Ｘ〜２３１Ｚからの行指示情報に応じた行部分を
開放し、その行からのデータを読出ポート２１０Ｘ〜２
１０Ｚへ送り出している。

【００１３】なお、読出ポート２１０Ｘ〜２１０Ｚのそ
れぞれにも、前述と同様のセンスアンプ（読取増幅器）
２１１がそなえられており、各レジスタアレイ２０１か
ら読み出され図示省略のビットライン（データライン）
を通じてセンスアンプ２１１に送られた信号は、このセ
ンスアンプ２１１により、ディジタル処理可能なレベル
まで増幅されるようになっている。

【００１４】また、レジスタファイル２００には、書込
ポート２２０Ａ〜２２０Ｄから入力されたデータの書込
先レジスタアレイ２０１を指定すべく外部から入力され
る書込アドレスＷａ〜Ｗｄをそれぞれ解読する書込デコ
ーダ２４０Ａ〜２４０Ｄがそなえられている。これらの
書込デコーダ２４０Ａ〜２４０Ｄは、それぞれ、解読の
結果、特定したレジスタアレイ２０１（所定の行で所定
の列にあるレジスタアレイ２０１）を書込状態に切り換
え、そのレジスタアレイ２０１に書込ポート２２０Ａ〜
２２０Ｄからのデータを保存している。

【００１５】上述のようなレジスタファイル２００で
は、各レジスタアレイ２０１からセンスアンプ２１１ま
での物理的距離を、最長でも、図７に示したレジスタフ
ァイル１００の最長距離の４分の１にすることができ
る。レジスタファイル２００において例えば１０２８ワ
ード分のレジスタアレイ２０１をそなえる場合、レジス
タファイル２００のワード幅は、見かけ上、２５６ワー
ドであり、各レジスタアレイ２０１からセンスアンプ２
１１までの物理的距離は、最長で２５６ワード分とな
る。

【００１６】従って、取扱データ量を増大させるべくレ
ジスタアレイ２０１の数を増やした場合であっても、レ
ジスタファイル２００では、前述したような読出アクセ
ス時におけるビットライン負荷による遅延の問題は解消
されることになる。

【００１７】

【発明が解決しようとする課題】しかしながら、図８に
示すレジスタファイル２００では、ワード幅を４分の１
に減少させることができるが、ビット幅は逆に４倍に増
加してしまう。近年の高性能マイクロプロセッサでは、
性能向上の一環としてデータバス幅（１ワード分のビッ
ト数）を大きくする傾向にある（例えば６４ビットや１
２８ビット）。それに伴い、図８に示すレジスタファイ
ル２００では、ビット幅が極めて増大するため（例えば
２５６ビットや１０２４ビット）、今度は、デコーダ２
３０Ｘ〜２３０Ｚから各セルアレイへ至るデコードライ
ンが長くなってしまい、それによる遅延が性能低下の要
因になるという課題がある。

【００１８】上述のごとく、図７に示すレジスタファイ
ル１００では、１つの読出ポート１１０Ｘ〜Ｚに１つの
センスアンプ１１１がそなえられておらず、ワード幅が
増大した場合には、ビットライン負荷による遅延が性能
低下の要因になる。一方、図８に示すレジスタファイル
２００では、ビットライン負荷による遅延の問題は解消
できても、デコードラインによる遅延が性能低下の要因
になる。いずれにしても、ワード数の増大に伴って、ビ
ットラインやデコードラインが長くなり遅延時間が増大
するため、高速アクセスを実現するのは困難になりつつ
ある。

【００１９】また、図７に示すレジスタファイル１００
において、読出アドレスＲｘ〜Ｒｚが例えば５ビットの
データである場合、実装では、各読出デコーダ１３０Ｘ
〜１３０Ｚは、３入力のＮＡＮＤゲートおよび２入力の
ＮＡＮＤゲートと、これら２つのＮＡＮＤゲートの出力
を入力されるＮＯＲゲートとの２段で構成されることが
ほとんどである。当然、読出アドレスＲｘ〜Ｒｚのビッ
ト数が増大すると、各読出デコーダ１３０Ｘ〜１３０Ｚ
は、より多くの段数のゲートで構成されることになる。

【００２０】しかし、読出デコーダ１３０Ｘ〜１３０Ｚ
を構成するゲート段数が多くなると、読出デコーダ１３
０Ｘ〜１３０Ｚのサイズが大きくなるだけでなく、デー
タ読出時のデコード処理に要する時間が増大し性能低下
の要因になってしまう。従って、読出デコーダ１３０Ｘ
〜１３０Ｚのゲート段数を減らし、データ読出時のデコ
ード処理を高速化することが望まれている。

【００２１】本発明は、このような課題に鑑み創案され
たもので、ワード数の増大に伴うビットライン負荷によ
る遅延の影響を抑制することにより読出アクセス時間の
短縮をはかるとともにデータバス幅の拡大にも対応でき
るようにするほか、読出用デコーダのゲート段数を削減
できるようにしてデータ読出時のデコード処理を高速化
し、ロジック全体の性能向上を実現した、レジスタファ
イルを提供することを目的とする。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、本発明のレジスタファイル（請求項１）は、複数の
レジスタアレイを有するとともに、読出ポートおよび書
込ポートを有し、これらのポートにより複数の読出アク
セスおよび複数の書込アクセスを独立に且つ同時に処理
可能な、マルチポート構成のものであって、複数のレジ
スタアレイを所定数のワード毎に複数のバンクに分割
し、これらのバンクのそれぞれにセンスアンプをそなえ
るとともに、読み出すべきワードを指定するアドレスの
一部ビットを解読しその解読結果に対応するワードを選
択して各バンクのレジスタアレイから読み出すバンク内
ワード選択用デコーダと、前記アドレスの残りビットを
解読しその解読結果に対応するバンクを特定するバンク
選択用デコーダと、バンク内ワード選択用デコーダによ
り選択されセンスアンプにより増幅されたワードを複数
のバンクから入力されバンク数分のワードの中からバン
ク選択用デコーダにより特定されたバンクからのワード
を選択して読出ポートへ出力するマルチプレクサとをそ
なえたことを特徴としている。

【００２３】上述のごとくバンク毎にセンスアンプをそ
なえることにより、ワード数が増大しても各レジスタア
レイからセンスアンプへ至るビットラインを短くするこ
とができ、ワード数の増大に伴うビットライン負荷によ
る遅延の影響を抑制できるほか、ビット幅（データバス
幅）を拡大してもデコードラインの延長に伴う遅延時間
の影響を抑制できる。また、読出用デコーダを、バンク
内ワード選択用デコーダとバンク選択用デコーダとの２
つに分割して構成することにより、デコーダにおけるゲ
ート段数やゲート数を削減することができる。

【００２４】なお、バンク内ワード選択用デコーダを、
複数のバンクにより共用してもよく（請求項２）、これ
によりゲート数を削減することができる。また、この場
合、バンク内ワード選択用デコーダからの信号を反転・
増幅する第１インバータをそなえるとともに、この第１
インバータからの信号を反転・増幅してデコードライン
へ出力する第２インバータをバンク毎にそなえてもよく
（請求項３）、これにより、ゲート段数やゲート数の増
加を最小限に抑えながら、バンク内ワード選択用デコー
ダから各バンクのデコードラインへ至る信号を確実に増
幅することができる。

【００２５】さらに、書込ポートから入力されるワード
をそのまま読出ポートへ出力するためのバイパスライン
をそなえるとともに、マルチプレクサが、バイパスライ
ンのからのワードを選択して読出ポートへ出力するバイ
パス選択回路としての機能を有するように構成してもよ
く（請求項４）、この場合、読出アドレスと書込アドレ
スとが一致した場合にマルチプレクサをバイパス選択回
路として機能させるバイパス制御回路をそなえる（請求
項５）。

【００２６】上述のようなマルチプレクサのバイパス選
択回路としての機能を用いることにより、例えばパイプ
ライン方式で演算処理を並列的に行なう際に、ある演算
結果を、所定のレジスタアレイにワードとして書き込む
と同時に、他の演算処理のオペランドとして直ちに用い
ることが可能になる。

【００２７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 〔Ａ〕第１実施形態の説明 図１は本発明の第１実施形態としてのレジスタファイル
の構成を示すブロック図であり、この図１に示すよう
に、第１実施形態のレジスタファイル１０は、ビット幅
ｍのワードを格納可能なｎ×４個のレジスタアレイ１１
をそなえて構成されるとともに、３つの読出ポート１２
Ｘ〜１２Ｚおよび４つの書込ポート１３Ａ〜１３Ｄを有
し、これらのポート１２Ｘ〜１２Ｚおよび１３Ａ〜１３
Ｄにより、３つの読出アクセスおよび４つの書込アクセ
スを独立に且つ同時に処理可能に構成されている。

【００２８】また、本実施形態において、レジスタアレ
イ１１は、ｎワード（所定数）毎に４つのバンク１１−
１〜１１−４に分割され、これらのバンク１１−１〜１
１−４のそれぞれに、センスアンプ（ＳＡ，読取増幅
器）１４−１〜１４−４が独立してそなえられている。
つまり、各バンク１１−１〜１１−４は、セルアレイを
ｍ×ｎの矩形状に配置して構成され、各バンク１１−１
〜１１−４におけるレジスタアレイ１１から読み出され
図示省略のビットライン（データライン）を通じてセン
スアンプ１１に送られた信号は、このセンスアンプ１１
により、ディジタル処理可能なレベルまで増幅されるよ
うになっている。

【００２９】レジスタファイル１０には、書込ポート１
３Ａ〜１３Ｄから入力されたデータの書込先レジスタア
レイ１１を指定すべく外部から入力される書込アドレス
Ｗａ〜Ｗｄをそれぞれ解読する書込用デコーダ１５Ａ〜
１５Ｄがそなえられている。これらの書込デコーダ１５
Ａ〜１５Ｄは、それぞれ、解読の結果、特定したレジス
タアレイ１１を書込状態に切り換え、そのレジスタアレ
イ１１に書込ポート１３Ａ〜１３Ｄからのデータを保存
している。

【００３０】そして、本実施形態のレジスタファイル１
０には、読出ポート１２Ｘ〜１２Ｚのそれぞれに対応し
て、読出アドレスバッファ１６Ｘ，１６Ｙ，１６Ｚと、
バンク内ワード選択用デコーダ１７Ｘ−１〜１７Ｘ−
４，１７Ｙ−１〜１７Ｙ−４，１７Ｚ−１〜１７Ｚ−４
と、バンク選択用デコーダ１８Ｘ，１８Ｙ，１８Ｚと、
マルチプレクサ（ＭＵＸ）１９Ｘ，１９Ｙ，１９Ｚとが
そなえられている。

【００３１】なお、本実施形態において、“Ｘ”，
“Ｙ”，“Ｚ”を付された符号は、それぞれ読出ポート
１２Ｘ，１２Ｙ，１２Ｚに対応してそなえられたもので
あることを示し、“−１”，“−２”，“−３”，“−
４”を付された符号は、それぞれバンク１１−１，１１
−２，１１−３，１１−４に対応してそなえられたもの
であることを示している。

【００３２】ここで、読出アドレスバッファ１６Ｘ，１
６Ｙ，１６Ｚは、それぞれ、読出ポート１２Ｘ〜１２Ｚ
から読み出すべきワードを選択すべく外部から入力され
る読出アドレスＲｘ，Ｒｙ，Ｒｚを保持するものであ
る。バンク内ワード選択用デコーダ１７Ｘ−１〜１７Ｘ
−４，１７Ｙ−１〜１７Ｙ−４，１７Ｚ−１〜１７Ｚ−
４およびバンク選択用デコーダ１８Ｘ〜１８Ｚは、それ
ぞれ、バッファ１６Ｘ〜１６Ｚに保持されている読出ア
ドレスＲｘ〜Ｒｚを解読する読出用デコーダとして機能
するものである。

【００３３】バンク内ワード選択用デコーダ１７Ｘ−１
〜１７Ｘ−４，１７Ｙ−１〜１７Ｙ−４，１７Ｚ−１〜
１７Ｚ−４は、それぞれ、バッファ１６Ｘ〜１６Ｚに保
持されている読出アドレスの上位ビットを解読し、その
解読結果に対応するワードを選択して各バンク１１−１
〜１１−４のレジスタアレイ１１から読み出すものであ
る。

【００３４】バンク選択用デコーダ１８Ｘ〜１８Ｚは、
それぞれ、バッファ１６Ｘ〜１６Ｚに保持されている読
出アドレスの下位ビットを解読し、その解読結果に対応
するバンクをバンク１１−１〜１１−４の中から特定す
るものである。また、マルチプレクサ１９Ｘ〜１９Ｚ
は、それぞれ、バンク内ワード選択用デコーダ１８Ｘ〜
１８Ｚにより選択されセンスアンプ１４−１〜１４−４
により増幅されたワードを４つのバンク１１−１〜１１
−４から入力され、これら４つのワードの中からバンク
選択用デコーダ１８Ｘ〜１８Ｚにより特定されたバンク
からのワードを選択して読出ポート１２Ｘ〜１２Ｚへ出
力するものである。

【００３５】なお、バッファ１６Ｘからのアドレスバス
は２つに分割され、上位ビット側のアドレスバスはバン
ク内ワード選択用デコーダ１７Ｘ−１〜１７Ｘ−４に接
続され、下位ビット側のアドレスバスはバンク選択用デ
コーダ１８Ｘに接続されている。図１においては、バッ
ファ１６Ｙとバンク内ワード選択用デコーダ１７Ｙ−１
〜１７Ｙ−４およびバンク選択用デコーダ１８Ｙとの間
のバス配線の図示を省略するとともに、バッファ１６Ｚ
とバンク内ワード選択用デコーダ１７Ｚ−１〜１７Ｚ−
４およびバンク選択用デコーダ１８Ｚとの間のバス配線
の図示を省略しているが、これらの配線は、図１中に図
示するバッファ１６Ｘとバンク内ワード選択用デコーダ
１７Ｘ−１〜１７Ｘ−４およびバンク選択用デコーダ１
８Ｘとの間のバス配線と同様である。

【００３６】上述のごとく構成された本発明の第１実施
形態としてのレジスタファイル１０では、書込ポート１
３Ａ〜１３Ｄから入力されたデータは、それぞれ、書込
アドレスＷａ〜Ｗｄに応じて、書込デコーダ１５Ａ〜１
５Ｄによりｎ×４個のレジスタアレイ１１のうちの一つ
に書き込まれる。一方、レジスタファイル１０における
あるレジスタアレイ１１に書き込まれたワード（デー
タ）を、例えば読出ポート１２Ｘから読み出す場合に
は、まず、そのワードを指定する読出アドレスＲｘをバ
ッファ１６Ｘに設定する。

【００３７】読出アドレスＲｘの上位ビットは、バンク
内ワード選択用デコーダ１７Ｘ−１〜１７Ｘ−４へ入力
されてこれらのデコーダ１７Ｘ−１〜１７Ｘ−４でそれ
ぞれ解読され、その解読結果に対応するワードが、選択
されて各バンク１１−１〜１１−４のレジスタアレイ１
１から読み出される。読み出されたワード（信号）は、
バンク１１−１〜１１−４毎のセンスアンプ１４−１〜
１４−４によりディジタル処理可能なレベルまで増幅さ
れてから、マルチプレクサ１９Ｘへ出力される。

【００３８】このとき、レジスタアレイ１１からセンス
アンプ１４−１〜１４−４へ至るビットライン（図示省
略）は、図７に示すごとくセンスアンプを１つの読出ポ
ートに対して１個そなえた場合に比べ大幅に短くするこ
とができ、ビットライン負荷による遅延の影響を抑制で
きる。なお、センスアンプ１４−１〜１４−４から各マ
ルチプレクサ１９Ｘ〜１９Ｚへ至るラインは長くなる
が、これらのライン上の信号は、センスアンプ１４−１
〜１４−４により所定レベルに増幅されているので、こ
れらのラインの配線長による遅延およびノイズの影響は
ほとんど問題にならない。

【００３９】また、読出アドレスＲｘの下位ビットは、
バンク選択用デコーダ１８Ｘへ入力されてこのデコーダ
１８Ｘで解読され、その解読結果に対応するバンクがバ
ンク１１−１〜１１−４の中から特定される。そして、
バンク選択用デコーダ１８Ｘ〜１８Ｚで特定されたバン
クからのワードが、マルチプレクサ１９Ｘにより、バン
ク１１−１〜１１−４からの４つのワードの中から選択
され、読出ポート１２Ｘへ出力される。

【００４０】本実施形態では、上述のごとくアドレスバ
スを上位，下位の２つのバスに分け、例えば上位ビット
をバンク内ワード選択に用いてバンク毎にデータを読み
出し、下位ビットを用いてバンク数分のデータから所望
のデータ出力を得ている。これにより、読出用デコーダ
におけるゲート段数を削減でき、デコード時間を短縮で
きる。

【００４１】より具体的に説明すると、読出アドレスＲ
ｘ〜Ｒｚが例えば５ビットのデータで、上位３ビットを
バンク内ワード選択に用い、下位２ビットをバンク選択
に用いた場合、バンク内ワード選択用デコーダ１７Ｘ−
１〜１７Ｘ−４，１７Ｙ−１〜１７Ｙ−４，１７Ｚ−１
〜１７Ｚ−４は、それぞれ、３入力のゲートを１段だけ
そなえて構成され、バンク選択用デコーダ１８Ｘ〜１８
Ｚは、それぞれ、２入力ゲートを１段だけそなえて構成
されることになる。従って、図７により説明した例より
もゲート段数を１段削減できるとともに、ゲート数も削
減でき、ひいてはデコード処理を高速化することができ
る。

【００４２】なお、上記説明では、読出ポート１２Ｘか
らデータを読み出す場合についてのみ説明したが、読出
ポート１２Ｙ，１２Ｚからのデータ読出も上述と同様に
して行なわれる。このように、本発明の第１実施形態と
してのレジスタファイル１０によれば、センスアンプ１
４−１〜１４−４をバンク１１−１〜１１−４のそれぞ
れに独立してそなえることにより、ワード数が増大して
も各レジスタアレイ１１からセンスアンプ１４−１〜１
４−４へ至るビットラインを短くできるので、ワード数
の増大に伴うビットライン負荷による遅延の影響が抑制
されて読出アクセス時間が大幅に短縮される。

【００４３】また、レジスタファイル１０では、ビット
幅（データバス幅）を拡大しても、図８に示したレジス
タファイル２００のようにデコードラインの延長に伴う
遅延時間の影響を大きく受けることはないので、データ
バス幅の拡大に確実に対応することができる。さらに、
アドレスバスを２つに分割し、読出用デコーダを、バン
ク内ワード選択用デコーダ１７Ｘ−１〜１７Ｘ−４，１
７Ｙ−１〜１７Ｙ−４，１７Ｚ−１〜１７Ｚ−４とバン
ク選択用デコーダ１８Ｘ〜１８Ｚとの２つに分割して構
成することにより、読出用デコーダにおけるゲート段数
やゲート数を削減できるので、データ読出時のデコード
処理が高速化される。

【００４４】従って、ロジック全体の性能が大幅に向上
する。 〔Ｂ〕第２実施形態の説明 図２は本発明の第２実施形態としてのレジスタファイル
の構成を示すブロック図であり、この図２に示すよう
に、第２実施形態のレジスタファイル２０は、第１実施
形態のレジスタファイル１０とほぼ同様に構成されてい
る。図２中、既述の符号と同一の符号は同一部分もしく
はほぼ同一部分を示しているので、その説明は省略す
る。

【００４５】第１実施形態のレジスタファイル１０で
は、バンク内ワード選択用デコーダ１７Ｘ−１〜１７Ｘ
−４，１７Ｙ−１〜１７Ｙ−４，１７Ｚ−１〜１７Ｚ−
４が読出ポート毎に且つバンク毎にそなえられている。
これに対し、第２実施形態のレジスタファイル２０で
は、第１実施形態のものと同じ機能を有するバンク内ワ
ード選択用デコーダ１７Ｘ，１７Ｙ，１７Ｚが、読出ポ
ート１２Ｘ，１２Ｙ，１２Ｚのそれぞれに対応してそな
えられているが、これらのデコーダ１７Ｘ〜１７Ｚは、
いずれも４つのバンク１１−１〜１１−４により共用さ
れている。これにより、第２実施形態のレジスタファイ
ル２０では、読取用デコーダのゲート数をさらに削減す
ることができる。

【００４６】このようにデコーダ１７Ｘ〜１７Ｚを４つ
のバンク１１−１〜１１−４によって共用化した場合、
デコーダ１７Ｘ〜１７Ｚの解読結果（ワード選択信号）
を、広範囲に配置されたバンク１１−１〜１１−４へ送
出しなければならないため、本実施形態では、各デコー
ダ１７Ｘ〜１７Ｚと４つのバンク１１−１〜１１−４と
の間に、増幅機能を果たす第１インバータ２１および第
２インバータ２２−１〜２２−４がそなえられている。
なお、図２では、デコーダ１７Ｘと４つのバンク１１−
１〜１１−４との間におけるインバータ２１および２２
−１〜２２−４のみを図示しているが、デコーダ１７
Ｙ，１７Ｚと４つのバンク１１−１〜１１−４との間に
もインバータ２１および２２−１〜２２−４が同様にそ
なえられている。

【００４７】第１インバータ２１は、デコーダ１７Ｘ
（１７Ｙ，１７Ｚ）からの信号を反転・増幅するもので
あり、第２インバータ２２−１〜２２−４は、それぞ
れ、第１インバータ２１からの信号を反転・増幅して、
バンク１１−１〜１１−４のデコードラインへ出力する
ものである。通常、信号の増幅を行なうバッファは２つ
のインバータを１組として構成されているが、図２に示
すように、１段目のインバータ２１を共用し、２段目の
インバータ２２−１〜２２−４をバンク毎にそなえるこ
とにより、ゲート段数やゲート数の増加を最小限に抑え
ながら、バンク内ワード選択用デコーダ１７Ｘ〜１７Ｚ
から各バンク１１−１〜１１−４のデコードラインへ至
る信号を確実に増幅することができる。

【００４８】上述の構成により、第２実施形態のレジス
タファイル２０では、第１実施形態のレジスタファイル
１０と同様にして、データの書込／読出が行なわれる。
ただし、データの読出に際して、読出アドレスＲｘ〜Ｒ
ｚの上位ビットは、それぞれ、バンク内ワード選択用デ
コーダ１７Ｘ〜１７Ｚへ入力されてこれらのデコーダ１
７Ｘ〜１７Ｚでそれぞれ解読される。そして、その解読
結果は、第１インバータ２１および第２インバータ２２
−１〜２２−４により増幅されて、各バンク１１−１〜
１１−４のデコードラインへ送られ、その解読結果に対
応するワードが、選択されて各バンク１１−１〜１１−
４のレジスタアレイ１１から読み出される。

【００４９】このように、本発明の第２実施形態として
のレジスタファイル２０によれば、前述した第１実施形
態のレジスタファイル１０と同様の作用効果が得られる
ほか、バンク内ワード選択用デコーダ１７Ｘ〜１７Ｚを
４つのバンク１１−１〜１１−４により共用することに
より、ゲート数が大幅に削減され読出用デコーダを簡素
化かつ小型化できるとともに読出用デコーダによる消費
電力を低減できるほか、データ読出時のデコード処理の
高速化にも寄与する。

【００５０】このとき、第１インバータ２１および第２
インバータ２２−１〜２２−４により、ゲート段数の増
加を最小限に抑えながらバンク内ワード選択用デコーダ
１７Ｘ〜１７Ｚから各バンク１１−１〜１１−４のデコ
ードラインへ至る信号を確実に増幅でき、これらのイン
バータ２１および２２−１〜２２−４のバッファリング
により負荷分散を実現でき読出アクセス時間の短縮に寄
与している。

【００５１】〔Ｃ〕第３実施形態の説明 図３は本発明の第３実施形態としてのレジスタファイル
の構成を示すブロック図であり、この図３に示すよう
に、第３実施形態のレジスタファイル３０は、第２実施
形態のレジスタファイル２０とほぼ同様に構成されてい
る。図３中、既述の符号と同一の符号は同一部分もしく
はほぼ同一部分を示しているので、その説明は省略す
る。

【００５２】この第３実施形態のレジスタファイル３０
では、４つの書込ポート１３Ａ〜１３Ｄから入力される
ワードをそのまま読出ポート１２Ｘ〜１２Ｚへ出力する
ためのバイパスライン３１Ａ〜３１Ｄが、書込ポート１
３Ａ〜１３Ｄと各マルチプレクサ１９Ｘ〜１９Ｚとの間
にそなえられている。また、第３実施形態におけるマル
チプレクサ１９Ｘ〜１９Ｚは、それぞれ、４つのバイパ
スライン３１Ａ〜３１Ｄのいずれかからのワードを選択
して読出ポート１２Ｘ〜１２Ｚへ出力するバイパス選択
回路としての機能を有するように構成されている。その
詳細な構成については、図５を参照しながら後述する。

【００５３】さらに、レジスタファイル３０には、読出
アドレスＲｘ〜Ｒｚのいずれかが書込アドレスＷａ〜Ｗ
ｄのいずれかと一致した場合に、マルチプレクサ１９Ｘ
〜１９Ｚをバイパス選択回路として機能させるバイパス
制御回路３２Ｘ〜３２Ｚがそなえられている。ここで、
バイパス制御回路３２Ｘの詳細構成を図４により説明す
る。この図４に示すように、バイパス制御回路３２Ｘ
は、４つの比較器３３Ａ，３３Ｂ，３３Ｃ，３３ＤとＮ
ＯＴ入力端子付きＡＮＤゲート３４とから構成されてい
る。

【００５４】４つの比較器３３Ａ，３３Ｂ，３３Ｃ，３
３Ｄは、それぞれ、読出アドレスＲｘと４つの書込アド
レスＷａ〜Ｗｄとを比較し、一致した場合に“０”から
“１”に立ち上がる信号“BYPASS A”〜“BYPASS D”を
出力するものである。また、ＮＯＴ入力端子付きＡＮＤ
ゲート３４は、比較器３３Ａ〜３３Ｄからの４つの信号
“BYPASS A”〜“BYPASS D”をＮＯＴ入力端子により反
転入力され、これらの反転信号の論理積を信号“NON-BY
PASS”を出力するものである。

【００５５】なお、バイパス制御回路３２Ｙや３２Ｚ
は、４つの書込アドレスＷａ〜Ｗｄと比較する読出アド
レスがそれぞれＲｙ，Ｒｚとなるだけで、バイパス制御
回路３２Ｘと同様に構成される。一方、図３に示すよう
に、レジスタファイル３０において、バンク選択用デコ
ーダ１８Ｘ〜１８Ｚとマルチプレクサ１９Ｘ〜１９Ｚと
の間には、ＡＮＤゲート３５Ｘ，３５Ｙ，３５Ｚがそれ
ぞれそなえられている。これらのＡＮＤゲート３５Ｘ〜
３５Ｚは、それぞれ、バンク選択用デコーダ１８Ｘ〜１
８Ｚからの解読結果とバイパス制御回路３２Ｘ〜３２Ｚ
からの信号“NON-BYPASS”との論理積をバンク選択信号
（ここでは４ビットの信号）としてマルチプレクサ１９
Ｘ〜１９Ｚへ出力するものである。

【００５６】そして、第３実施形態におけるマルチプレ
クサ１９Ｘ〜１９Ｚは、図５に示すごとく、８個のスイ
ッチング素子３６Ａ，３６Ｂ，３６Ｃ，３６Ｄ，３６−
１，３６−２，３６−３，３６−４を有して構成されて
いる。スイッチング素子３６Ａ〜３６Ｄの入力側は、そ
れぞれ、バイパスライン３１Ａ〜３１Ｄを介して書込ポ
ート１３Ａ〜１３Ｄに接続されるとともに、スイッチン
グ素子３６−１〜３６−４の入力側は、それぞれ、バン
ク１１−１〜１１−４（センスアンプ１４−１〜１４−
４）に接続されている。

【００５７】また、これらのスイッチング素子３６Ａ〜
３６Ｄおよび３６−１〜３６−４の出力側は、ワイヤー
ドＯＲされて、読出ポート１２Ｘ（１２Ｙ，１２Ｚ）に
接続されている。スイッチング素子３６Ａ〜３６Ｄは、
それぞれ、信号“BYPASS A”〜“BYPASSD”が立ち上が
った場合に開放され、書込ポート１３Ａ〜１３Ｄに入力
されたワードをそのまま読出ポート１２Ｘ（１２Ｙ，１
２Ｚ）へ出力するものである。また、スイッチング素子
３６−１〜３６−４は、それぞれ、バンク選択信号が立
ち上がった場合に開放され、バンク１１−１〜１１−４
から読み出されたワードを読出ポート１２Ｘ（１２Ｙ，
１２Ｚ）へ出力するものである。

【００５８】上述の構成により、第３実施形態のレジス
タファイル３０では、第２実施形態のレジスタファイル
２０と同様にして、データの書込／読出が行なわれる。
ただし、通常のデータ読出を行なう場合（バイパス不要
の場合）には、バイパス選択回路３２Ｘ〜３２Ｚにおい
て信号“BYPASS A”〜“BYPASS D”が全て“０”とな
り、ＡＮＤゲート３４からの信号“NON-BYPASS”は
“１”となる。従って、バンク選択用デコーダ１８Ｘ〜
１８Ｚの解読結果は、それぞれ、ＡＮＤゲート３５Ｘ〜
３５Ｚを通過し、バンク選択信号としてマルチプレクサ
１９Ｘ〜１９Ｚへ入力される。そして、マルチプレクサ
１９Ｘ〜１９Ｚのスイッチング素子３６−１〜３６−４
のいずれかを開放することにより、バンク選択用デコー
ダ１８Ｘ〜１８Ｚで特定されたバンクからのワードが、
バンク１１−１〜１１−４からの４つのワードの中から
選択され、読出ポート１２Ｘへ出力される。

【００５９】ところで、図６に示すように、例えば２つ
の演算器（ＡＬＵ：Arithmetic andLogic Unit)４０，
４１をそなえパイプライン方式で並列的に演算処理を行
なうシステムに、レジスタファイル３０をそなえた場合
について考える。図６に示すシステムでは、演算器４
０，４１による演算結果はレジスタファイル３０に書き
込まれるとともに、演算器４０，４１による演算に用い
られるオペランドはレジスタファイル３０から読み出さ
れている。

【００６０】このとき、演算器４０が演算Ａ＋Ｂ＝Ｃを
実行し、演算器４１が演算Ｃ＋Ｄ＝Ｅを実行する場合、
演算効率を向上させるためには、オペランドＣをできる
だけ早く演算器４１に提供する必要がある。演算器４０
による演算結果Ｃを、レジスタファイル３０に一旦書き
込んだ後、レジスタファイル３０から演算器４１へ読み
出していたのでは、演算器４１では待ち時間が発生し演
算速度が遅くなる。そこで、演算器４０による演算結果
Ｃを、レジスタファイル３０に書き込むと同時に、図６
に示すようなバイパスライン４２により演算器４１へオ
ペランドとして送出できるようにすることが望まれてい
る。

【００６１】第３実施形態のレジスタファイル３０で
は、上述のようなレジスタファイル３０のバイパスが必
要になる場合、読出アドレスＲｘ〜Ｒｚのいずれかが書
込アドレスＷａ〜Ｗｄのいずれかと一致することにな
り、バイパス制御回路３２Ｘ〜３２Ｚにおける比較器３
３Ａ〜３３Ｄからの信号“BYPASS A”〜“BYPASS D”の
いずれかが“１”に立ち上がる。

【００６２】例えば、読出アドレスＲｘと書込アドレス
Ｗｃとが一致した場合、バイパス制御回路３２Ｘにおけ
る比較器３３Ｃからの信号“BYPASS C”が“１”に立ち
上がる。これにより、ＡＮＤゲート３４からの信号“NO
N-BYPASS”が“０”になってバンク選択用デコーダ１８
Ｘからの解読結果はＡＮＤゲート３５Ｘを通過できなく
なる一方、“１”に立ち上がった信号“BYPASS C”は、
マルチプレクサ１９Ｘにおけるスイッチング素子３６Ｃ
を開放し、書込ポート１３Ｃに入力されたワードは、バ
イパスライン３１Ｃおよびスイッチング素子３６Ｃを通
じて読出ポート１２Ｘからそのまま出力されることにな
る。

【００６３】このように、本発明の第３実施形態として
のレジスタファイル３０によれば、前述した第１実施形
態のレジスタファイル１０や第２実施形態のレジスタフ
ァイル２０と同様の作用効果が得られるほか、例えばパ
イプライン方式で演算処理を並列的に行なう際に、ある
演算結果を、所定のレジスタアレイ１１にワードとして
書き込むと同時に、他の演算処理のオペランドとして直
ちに用いることが可能になる。つまり、マルチプレクサ
１９Ｘ〜１９Ｚをバイパス選択回路として兼用すること
ができ、演算器を成す回路の規模を縮小でき、ひいては
論理段数の低減や読出アクセス時間の短縮にも寄与す
る。

【００６４】〔Ｄ〕その他 なお、上述した各実施形態では、３つの読出ポート１２
Ｘ〜１２Ｚおよび４つの書込ポート１３Ａ〜１３Ｄをそ
なえ、レジスタアレイ１１を４つのバンク１１−１〜１
１−４に分割した場合について説明したが、本発明は、
これに限定されるものではなく、本発明の趣旨を逸脱し
ない範囲で種々変形して実施することができる。

【００６５】

【発明の効果】以上詳述したように、本発明のレジスタ
ファイルによれば、以下のような効果ないし利点を得る
ことができる。 （１）ワード数が増大しても各レジスタアレイからセン
スアンプへ至るビットラインを短くできるので、ワード
数の増大に伴うビットライン負荷による遅延の影響が抑
制されて読出アクセス時間が大幅に短縮される。また、
ビット幅を拡大してもデコードラインの延長に伴う遅延
時間の影響を受けることはないので、データバス幅の拡
大に確実に対応することができる。さらに、読出用デコ
ーダにおけるゲート段数やゲート数を削減できるので、
データ読出時のデコード処理が高速化される。従って、
ロジック全体の性能が大幅に向上する（請求項１）。

【００６６】（２）バンク内ワード選択用デコーダを複
数のバンクにより共用することにより、ゲート数が大幅
に削減され読出用デコーダを簡素化かつ小型化できると
ともに読出用デコーダによる消費電力を低減できるほ
か、データ読出時のデコード処理の高速化にも寄与する
（請求項２）。このとき、バンク内ワード選択用デコー
ダの出力側に第１インバータをそなえるとともに各バン
クのデコードラインの入力側に第２インバータをそなえ
ることにより、ゲート段数やゲート数の増加を最小限に
抑えながらバンク内ワード選択用デコーダから各バンク
のデコードラインへ至る信号を確実に増幅できるほか、
インバータのバッファリングにより負荷分散を実現でき
読出アクセス時間の短縮に寄与する（請求項３）。

【００６７】（３）マルチプレクサがバイパス選択回路
としての機能も兼ねることにより、演算器を成す回路の
規模を縮小でき、ひいては論理段数の低減や読出アクセ
ス時間の短縮に寄与する（請求項４，５）。

【図面の簡単な説明】

【図１】本発明の第１実施形態としてのレジスタファイ
ルの構成を示すブロック図である。

【図２】本発明の第２実施形態としてのレジスタファイ
ルの構成を示すブロック図である。

【図３】本発明の第３実施形態としてのレジスタファイ
ルの構成を示すブロック図である。

【図４】第３実施形態におけるバイパスコントローラの
構成を示すブロック図である。

【図５】第３実施形態におけるマルチプレクサの構成を
示すブロック図である。

【図６】レジスタファイルをバイパスする必要性を説明
すべく、パイプライン方式の演算器の構成を示す図であ
る。

【図７】一般的なマルチポート構成のレジスタファイル
を示すブロック図である。

【図８】COLUMN-ROW読出／書込方式を採用したレジスタ
ファイルの構成を示すブロック図である。

【符号の説明】

１０，２０，３０ レジスタファイル １１ レジスタアレイ １１−１〜１１−４ バンク １２Ｘ，１２Ｙ，１２Ｚ 読出ポート １３Ａ，１３Ｂ，１３Ｃ，１３Ｄ 書込ポート １４−１〜１４−４ センスアンプ（ＳＡ，読取増幅
器） １５Ａ，１５Ｂ，１５Ｃ，１５Ｄ 書込用デコーダ １６Ｘ，１６Ｙ，１６Ｚ 読出アドレスバッファ １７Ｘ，１７Ｙ，１７Ｚ，１７Ｘ−１〜１７Ｘ−４，１
７Ｙ−１〜１７Ｙ−４，１７Ｚ−１〜１７Ｚ−４ バン
ク内ワード選択用デコーダ（読出用デコーダ） １８Ｘ，１８Ｙ，１８Ｚ バンク選択用デコーダ（読出
用デコーダ） １９Ｘ，１９Ｙ，１９Ｚ マルチプレクサ（ＭＵＸ） ２１ 第１インバータ ２２−１〜２２−４ 第２インバータ ３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ バイパスライン ３２Ｘ，３２Ｙ，３２Ｚ バイパス制御回路 ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ 比較器 ３４ ＮＯＴ入力端子付きＡＮＤゲート ３５Ｘ，３５Ｙ，３５Ｚ ＡＮＤゲート ３６Ａ，３６Ｂ，３６Ｃ，３６Ｄ，３６−１，３６−
２，３６−３，３６−４スイッチング素子 ４０，４１ 演算器（ＡＬＵ） ４２ バイパスライン

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のレジスタアレイを有するととも
   に、読出ポートおよび書込ポートを有し、これらのポー
   トにより複数の読出アクセスおよび複数の書込アクセス
   を独立に且つ同時に処理可能な、マルチポート構成のレ
   ジスタファイルにおいて、 該複数のレジスタアレイを所定数のワード毎に複数のバ
   ンクに分割し、 該複数のバンクのそれぞれにセンスアンプをそなえると
   ともに、 読み出すべきワードを指定するアドレスの一部ビットを
   解読し、その解読結果に対応するワードを選択して各バ
   ンクのレジスタアレイから読み出すバンク内ワード選択
   用デコーダと、 前記アドレスの残りビットを解読し、その解読結果に対
   応するバンクを特定するバンク選択用デコーダと、 該バンク内ワード選択用デコーダにより選択され該セン
   スアンプにより増幅されたワードを該複数のバンクから
   入力され、バンク数分のワードの中から、該バンク選択
   用デコーダにより特定されたバンクからのワードを選択
   して該読出ポートへ出力するマルチプレクサとをそなえ
   たことを特徴とする、レジスタファイル。
2. 【請求項２】 該バンク内ワード選択用デコーダが、該
   複数のバンクにより共用されていることを特徴とする、
   請求項１記載のレジスタファイル。
3. 【請求項３】 該バンク内ワード選択用デコーダからの
   信号を反転・増幅する第１インバータをそなえるととも
   に、 該第１インバータからの信号を反転・増幅してデコード
   ラインへ出力する第２インバータを該バンク毎にそなえ
   たことを特徴とする、請求項２記載のレジスタファイ
   ル。
4. 【請求項４】 該書込ポートから入力されるワードをそ
   のまま該読出ポートへ出力するためのバイパスラインを
   そなえるとともに、 該マルチプレクサが、該バイパスラインからのワードを
   選択して該読出ポートへ出力するバイパス選択回路とし
   ての機能を有していることを特徴とする、請求項１〜請
   求項３のいずれかに記載のレジスタファイル。
5. 【請求項５】 読出アドレスと書込アドレスとが一致し
   た場合に該マルチプレクサを該バイパス選択回路として
   機能させるバイパス制御回路をそなえたことを特徴とす
   る、請求項４記載のレジスタファイル。