JPH05204600A - 演算回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】基本回路だけで最小規模の演算処理を実現で
き、あるいは基本回路を組み合せることによって演算規
模の変更に容易に対応できる演算回路を実現する。 【構成】メモリＢ２と、所定のタイミング信号に従って
選択された第１のバス群１５上のデータをメモリＢ２に
書き込む第１の選択回路Ｂ１と、所定のタイミング信号
に従って選択された第２のバス群２９上にメモリＢ２内
のデータを読み出す第２の選択回路Ｂ３−ｉと、バス群
２９上に読み出されたデータに基づいて所定の演算処理
を実行する演算手段Ｂ４とを１組にして基本回路１０を
構成し基本回路１０の入出力端子をマスクレイアウトパ
ターンの周辺部に配置し、複数の基本回路１０を近接配
置することにより、隣接基本ブロック間の端子同士を接
続するようにしたマスクレイアウトパターンを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、数値演算向けの例えば
ベクトル演算機能を有する演算回路に関し、特に開発期
間の短縮化や演算規模の変更容易化を意図した演算回路
に関する。

【０００２】

【従来の技術】例えば、ベクトルレジスタやベクトル演
算器等の回路要素を含み、各要素間のデータ転送を制御
しながら定められた演算処理（例えばｎ段のパイプライ
ンベクトル演算処理）を実行する演算回路では、その処
理内容に応じてデータ転送回路や転送制御回路等の最適
設計が行われる。

【０００３】

【発明が解決しようとする課題】ところで、かかる従来
の演算回路にあっては、処理内容ごとに最適設計を行う
構成であり、一品、一様で作られるために、開発期間が
相当に長く、また、演算規模の変更（例えばパイプライ
ン段数の変更）にも容易に対応できないといった問題点
があった。

【０００４】そこで、本発明は、基本回路だけで最小規
模の演算処理を実現でき、あるいは基本回路を組み合せ
ることによって演算規模の変更に容易に対応できる演算
回路の実現を目的とする。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するために、メモリＢ２と、第１のバス群１５を所定
のタイミング信号に従って選択し、当該選択バス群上の
データを前記メモリに書き込む第１の選択回路Ｂ１と、
第２のバス群２９を所定のタイミング信号に従って選択
し、当該選択バス群上に前記メモリ内のデータを読み出
す第２の選択回路Ｂ３−ｉと、該第２のバス群上に読み
出されたデータに基づいて所定の演算処理を実行する演
算手段Ｂ４と、を備える演算回路であって、前記メモ
リ、第１の選択回路、第２の選択回路、及び、演算手段
をそれぞれブロック化し、且つ、当該４つのブロックを
１組にして基本回路１０を構成したことを特徴とする。

【０００６】また、第１のバス群（１５）、第１の選択
回路（Ｂ１）、第２のバス群（２９）、第２の選択回路
（Ｂ３−ｉ）及び演算手段（Ｂ４）を含む基本ブロック
の入出力端子をマスクレイアウトパターンの周辺部に配
置し、複数の基本ブロックを近接配置することにより、
隣接基本ブロック間の端子同士を接続するようにしたマ
スクレイアウトパターンを有することを特徴とする。

【０００７】

【作用】本発明では、最小規模の演算処理に必要な回路
要素を含む基本回路が２つ以上並べられ、且つ、隣接す
る基本回路間の第１のバス群同士及び第２のバス群同士
が繋げられることにより、当該基本回路の数に応じた演
算規模が得られる。

【０００８】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は本発明に係る演算回路の一実施例を
示す図であり、４段のパイプラインベクトル演算器への
適用例である。図１において、１０は４つのブロック
「Ｂ１」、「Ｂ２」、「Ｂ３−ｉ」及び「Ｂ４」からな
る基本回路である。なお、Ｂ３−ｉのｉはパイプライン
段（以下、バンク）を表しており、ここでは４段のパイ
プラインであるから、ｉは０，１，２，３の何れかであ
る。

【０００９】左から１番目のブロックＢ１は、発明の要
旨に記載の第１の選択回路として機能するブロックであ
り、１１〜１４までの４つのバス線（各バス線は例えば
６４ビット幅）からなる第１のバス群１５と、バス線ご
とのセレクタ１６〜１９とを備える。なお、セレクタ上
に記載した符号Ｓ０、Ｓ１、Ｓ２、Ｓ３は、発明の要旨
に記載の所定のタイミング信号に相当するパイプライン
サイクル（図３参照）であり、例えばセレクタ１６はサ
イクルＳ３の期間でバス線１１を選択し、その選択バス
線１１上のデータを左から２番目のブロックＢ２内のメ
モリユニット２０に書き込む。

【００１０】ここで、図２はメモリユニット２０の一例
の構成図である。２０ａは６４ビットライトデータ（Ｗ
Ｄ０−６３）の半分（ＷＤ０−３１／ＷＤ３２−６３）
を選択するライトセレクタ、２０ｂ、２０ｃはそれぞれ
２５６×４バイトの容量を持つメモリであり、上側のメ
モリ２０ｂは、ライトポート（Ｗ−ｐｏｒｔ）から３２
ビットデータ（Ｄ３２−６３）を読み込むことができ、
且つ、２つのリードポート（Ｒ−ｐｏｒｔ＃０／Ｒ−ｐ
ｏｒｔ＃１）からそれぞれ３２ビットデータ（Ｄ３２−
６３）を読み出すことができるものである。また、下側
のメモリ２０ｃも同様に、ライトポート（Ｗ−ｐｏｒ
ｔ）から３２ビットデータ（Ｄ０−３１）を読み込むこ
とができ、且つ、２つのリードポート（Ｒ−ｐｏｒｔ＃
０／Ｒ−ｐｏｒｔ＃１）からそれぞれ３２ビットデータ
（Ｄ０−３１）を読み出すことができるものである。２
０ｄ、２０ｅはこれら２つのメモリ２０ｂ、２０ｃの読
み出しアドレスを発生するリードデコータ、２０ｆはこ
れら２つのメモリ２０ｂ、２０ｃの書き込みアドレスを
発生するライトデコータ、２０ｇ、２０ｈは２つのメモ
リ２０ｂ、２０ｃから読み出された３２ビットデータを
選択するリードセレクタであり、メモリユニット２０か
らは、上記２つのリードポート（Ｒ−ｐｏｒｔ＃０／Ｒ
−ｐｏｒｔ＃１）ごとの６４ビットデータ（Ｒ＃０／Ｒ
＃１）が２系統で出力される。上記２つのメモリ２０
ｂ、２０ｃは、３２ビットのデータと６４ビットのデー
タを切り換えて記憶することができる。６４ビットのデ
ータ記憶は、アドレス（８ビット）の最下位ビットの状
態（“０”／“１”）に応じてライトセレクタ２０ａを
切り換えることにより実現できる。例えば、最下位ビッ
トが“０”のときにライトセレクタ２０ａでＷＤ０−３
１を選択させると、下側のメモリ２０ｃにこのデータ
（ＷＤ０−３１）が記憶され、上側のメモリ２０ｂの記
憶データ（ＷＤ３２−６３）と合わせて６４ビットのデ
ータを記憶できる。一方、３２ビットのデータ記憶は、
アドレス最下位ビットの状態に応じて上側のメモリ２０
ｂと下側のメモリ２０ｃにデータを振り分ける。なお、
２つのリードセレクタ２０ｇ、２０ｈは、アドレスの最
下位ビットの状態が“０”のときに、互いに異なるリー
ドポートを選択する。すなわち、Ｄ０−３１、Ｄ３２−
６３を選択する。

【００１１】左から３番目のブロックＢ３−ｉは、発明
の要旨に記載の第２の選択回路として機能するブロック
であり、２１〜２８までの８つのバス線（各バス線は例
えば６４ビット幅）からなる第２のバス群２９と、バス
線ごとのセレクタ３０〜３８とを備える。なお、セレク
タ上に記載した符号Ｓ０、Ｓ１、Ｓ２、Ｓ３は、ブロッ
クＢ１と同様に、発明の要旨に記載の所定のタイミング
信号に相当するパイプラインサイクル（図３参照）であ
り、例えばセレクタ３０はＳ０サイクルでバス線２１を
選択し、その選択バス線２１上にメモリユニット２０内
のデータを読み出す。

【００１２】右端のブロックＢ４は、第２のバス群２９
上に読み出されたデータを取り込むと共に、これをベク
トル演算する演算ユニット３８を含み、演算結果は、左
端のブロックＢ１のバス線１４上に出力される。ここ
で、ブロックＢ３−ｉ内のセレクタ３０〜３７の特定の
２つ（図では３２及び３３）と演算ユニット３８との間
がバス線３９、４０によって接続されており、特定のセ
レクタは、当該基本回路１０に割り当てられたバンク
（パイプライン段）によって決まる。

【００１３】すなわち、図３は４段のパイプライン処理
のサイクルチャートであり、各バンクＶ０〜Ｖ３は、書
き込み（Ｗ）、読み出し（Ｒ）、第１処理（Ｅ１）及び
第２処理（Ｅ２）を順次に実行するが、例えば、基本回
路１０をＶ０とすると、このＶ０の読み出し（Ｒ）サイ
クルはＳ１であるから、Ｓ１サイクルでメモリブロック
２０内のデータを読み出すセレクタ３２、３３が、演算
ユニット３８に接続される。なお、基本ブロック１０を
Ｖ１とすると、このＶ１の読み出し（Ｒ）サイクルはＳ
２であるから、Ｓ２サイクルでメモリブロック２０内の
データを読み出すセレクタ３４、３５が、演算ユニット
３８に接続される。または、Ｖ２とすると（Ｓ３）、セ
レクタ３６、３７が演算ユニット３８に接続され、ある
いは、Ｖ３とすると（Ｓ０）、セレクタ３０、３１が演
算ユニット３８に接続される。

【００１４】図４は、４段のパイプラインベクトル演算
器のレイアウト図であり、各バンクＶ０〜Ｖ３は、それ
ぞれ４つのブロック「Ｂ１」、「Ｂ２」、「Ｂ３−ｉ」
及び「Ｂ４」の繰返し、すなわち基本回路１０の繰返し
で構成される。ブロック境界の丸印（○）は各バス線の
切口を表しており、基本回路内のバス線同士や隣接する
基本回路間のバス線同士が、当該丸印の箇所で接続され
る。

【００１５】このような構成によれば、パイプラインサ
イクル（Ｓ０〜Ｓ３）ごとに、各バンクで書き込み
（Ｗ）、読み出し（Ｒ）、第１処理（Ｅ１）及び第２処
理（Ｅ２）が順次に実行される。例えば、Ｖ０（図１）
では、 Ｓ０サイクル；第１バス群１５のバス線１４を選択し、
その選択バス線１４上のデータをメモリユニット２０に
書き込み（Ｗ）、 Ｓ１サイクル；第２バス群２９のバス線２３、２４を選
択し、その選択バス線２３、２４上にメモリユニット２
０内のデータを読み出す（Ｒ）、 Ｓ２及びＳ３サイクル；そして、選択バス線２３、２４
上のデータを演算ユニット３８に取込み、所定の演算処
理を実行した後、第１のバス群１５のバス線１４に出力
する、といった一連の流れになる。なお、ここでは、バ
ンク間のデータ転送の説明を省略している。

【００１６】以上述べたように、本実施例では、最小規
模の演算処理（例えば１つのバンク相当の演算規模）に
必要な４つのブロックで基本回路１０を構成し、さら
に、この基本回路１０を組み合せ可能に構成している。
したがって、基本回路の組み合せ数を選択するだけで、
求められる演算規模を実現できるから、開発期間を大幅
に短縮化できると共に、演算規模の変更に容易に対応す
ることができるという特有の効果が得られる。

【００１７】

【発明の効果】本発明によれば、基本回路だけで最小規
模の演算処理を実行できると共に、基本回路を組み合せ
ることによって様々な演算規模を容易に実現することが
できる。

【図面の簡単な説明】

【図１】一実施例の基本回路の構成図である。

【図２】一実施例のメモリユニットの構成図である。

【図３】４段パイプラインベクトル演算回路のサイクル
チャートである。

【図４】一実施例の基本回路を用いた４段パイプライン
ベクトル演算回路のレイアウト図である。

【符号の説明】

１０：基本回路 １５：第１のバス群 ２９：第２のバス群 Ｂ１：第１の選択回路 Ｂ２：メモリ Ｂ３−ｉ：第２の選択回路 Ｂ４：演算手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】メモリ（Ｂ２）と、 第１のバス群（１５）を所定のタイミング信号に従って
   選択し、当該選択バス群上のデータを前記メモリに書き
   込む第１の選択回路（Ｂ１）と、 第２のバス群（２９）を所定のタイミング信号に従って
   選択し、当該選択バス群上に前記メモリ内のデータを読
   み出す第２の選択回路（Ｂ３−ｉ）と、 該第２のバス群上に読み出されたデータに基づいて所定
   の演算処理を実行する演算手段（Ｂ４）と、を備える演
   算回路であって、 前記メモリ、第１の選択回路、第２の選択回路、及び、
   演算手段をそれぞれブロック化し、 且つ、当該４つのブロックを１組にして基本回路（１
   ０）を構成したことを特徴とする演算回路。
2. 【請求項２】第１のバス群（１５）、第１の選択回路
   （Ｂ１）、第２のバス群（２９）、第２の選択回路（Ｂ
   ３−ｉ）及び演算手段（Ｂ４）を含む基本ブロックの入
   出力端子をマスクレイアウトパターンの周辺部に配置
   し、複数の基本ブロックを近接配置することにより、隣
   接基本ブロック間の端子同士を接続するようにしたマス
   クレイアウトパターンを有することを特徴とする演算回
   路。