JPH03130859A - メモリ転送回路 - Google Patents
メモリ転送回路Info
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- JPH03130859A JPH03130859A JP27007289A JP27007289A JPH03130859A JP H03130859 A JPH03130859 A JP H03130859A JP 27007289 A JP27007289 A JP 27007289A JP 27007289 A JP27007289 A JP 27007289A JP H03130859 A JPH03130859 A JP H03130859A
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- 230000008707 rearrangement Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- OFCCYDUUBNUJIB-UHFFFAOYSA-N n,n-diethylcarbamoyl chloride Chemical compound CCN(CC)C(Cl)=O OFCCYDUUBNUJIB-UHFFFAOYSA-N 0.000 description 3
- -1 DBCB Chemical compound 0.000 description 2
- WHHGLZMJPXIBIX-UHFFFAOYSA-N decabromodiphenyl ether Chemical compound BrC1=C(Br)C(Br)=C(Br)C(Br)=C1OC1=C(Br)C(Br)=C(Br)C(Br)=C1Br WHHGLZMJPXIBIX-UHFFFAOYSA-N 0.000 description 2
- 102100040577 Dermatan-sulfate epimerase-like protein Human genes 0.000 description 1
- 101000816741 Homo sapiens Dermatan-sulfate epimerase-like protein Proteins 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データメモリに対してデータ列内容の読み出
しの管理を行うメモリ転送回路に関するものである。
しの管理を行うメモリ転送回路に関するものである。
−ＩＩにデータメモリの転送開始アドレスがメモリアレ
イ幅の整数倍でない位置から開始している場合には、Ｍ
ＰＵやＤＭＡでアドレスを判別して。
イ幅の整数倍でない位置から開始している場合には、Ｍ
ＰＵやＤＭＡでアドレスを判別して。
（１）メモリアレイ幅に達しないデータ分をまず転送し
。
。
（２）残りをメモリアレイ幅単位で転送する形での２回
に分割して転送する必要があった。
に分割して転送する必要があった。
このために転送サイクルが２種類になり、全てを同し転
送サイズのブロンク転送にすることができず１転送効率
が低下するという欠点を有していた。また、ＭＰｔＪで
プログラム転送する際にはプログラムで開始アドレスを
判別して別処理を行なわなければならないために処理効
率が低下するという欠点も有していた。
送サイズのブロンク転送にすることができず１転送効率
が低下するという欠点を有していた。また、ＭＰｔＪで
プログラム転送する際にはプログラムで開始アドレスを
判別して別処理を行なわなければならないために処理効
率が低下するという欠点も有していた。
本発明の目的は、データメモリに格納されたブタ領域か
らデータを読み出すに当って、データの転送開始アドレ
スがメモリアレイ幅の整数倍でないところから開始して
いる場合に、２回に読み出しを分割して転送しなければ
ならない効率の悪さを解決するメモリ転送回路を提供す
ることにある。
らデータを読み出すに当って、データの転送開始アドレ
スがメモリアレイ幅の整数倍でないところから開始して
いる場合に、２回に読み出しを分割して転送しなければ
ならない効率の悪さを解決するメモリ転送回路を提供す
ることにある。
本発明は、外部とのアクセス幅がＷのメモリアレイを、
内部で独立にアクセス可能なメモリバンクに分割し。
内部で独立にアクセス可能なメモリバンクに分割し。
メモリバンクのアクセス幅ＭをＭ＝Ｗ／ｎ（Ｍ；整数、
ｎ；整数）となるよう構威し 転送開始アドレスにより転送パターンを判別してデータ
の並べ替えの制御を行なう転送パターン制御回路と メモリバンク単位のアドレス算出回路とメモリバンクの
各データを相互に入れ換えるデータスイッチ回路と から構成される。
ｎ；整数）となるよう構威し 転送開始アドレスにより転送パターンを判別してデータ
の並べ替えの制御を行なう転送パターン制御回路と メモリバンク単位のアドレス算出回路とメモリバンクの
各データを相互に入れ換えるデータスイッチ回路と から構成される。
本発明では、アクセス幅Ｗのメモリアレイをアクセス幅
Ｍの複数のメモリバンクに分割し５各メモリバンクが独
自のアドレスでアクセス可能な構成にする６本発明の構
成を使う場合には、まず転送開始アドレスを転送開始レ
ジスタに設定する。
Ｍの複数のメモリバンクに分割し５各メモリバンクが独
自のアドレスでアクセス可能な構成にする６本発明の構
成を使う場合には、まず転送開始アドレスを転送開始レ
ジスタに設定する。
設定されたアドレス値の下位ｂ ｉ ｔ （１ａｇｓ
Ｗ／Ｍ）にもとづき転送パターン制御回路は開始アドレ
スがメモリアレイのアクセス幅のどの部分からはじまる
かを判定し２判定結果にもとづいてメモリバンクに対し
て各列の並べ替え指示のための信号、およびメモリバン
クのアドレスの減算指示のための信号を出力する。各メ
モリバンクは、アドレスの上位ｂｉｔと転送パターン制
？Ｈ回路からの減算指示の信号とにもとづき、メモリバ
ンク内のアドレスを算出し、このアドレスのデータを読
みだす、各バンクから読みだされたデータはデータスイ
ッチ回路において、転送パターン制御回路からの並べ替
え指示の信号にもとづき、データの並べ替えを行なう、
外部からはデータスイッチ回路の出力データを読みだす
ことで常にアクセス幅Ｍの転送が行える。
Ｗ／Ｍ）にもとづき転送パターン制御回路は開始アドレ
スがメモリアレイのアクセス幅のどの部分からはじまる
かを判定し２判定結果にもとづいてメモリバンクに対し
て各列の並べ替え指示のための信号、およびメモリバン
クのアドレスの減算指示のための信号を出力する。各メ
モリバンクは、アドレスの上位ｂｉｔと転送パターン制
？Ｈ回路からの減算指示の信号とにもとづき、メモリバ
ンク内のアドレスを算出し、このアドレスのデータを読
みだす、各バンクから読みだされたデータはデータスイ
ッチ回路において、転送パターン制御回路からの並べ替
え指示の信号にもとづき、データの並べ替えを行なう、
外部からはデータスイッチ回路の出力データを読みだす
ことで常にアクセス幅Ｍの転送が行える。
〔実施例）
以下図面を参照して実施例を説明する。
第１図は本発明の一実施例構成を示す０図示の場合、メ
モリアレイのデータのアクセス幅を３２ｂ ｉ ｔ、各
メモリバンクのデータ幅を８ｂｉｔとして示している。
モリアレイのデータのアクセス幅を３２ｂ ｉ ｔ、各
メモリバンクのデータ幅を８ｂｉｔとして示している。
図中の符号１．２．３．４が各メモリバンクを示し、各
メモリバンクはデータ幅が８ｂｉｔで５１２バイトのア
ドレス範囲をアクセスできるものとしている。５は、各
メモリバンクからのデータ出力を切り替えるデータスイ
ッチ回路であり各メモリバンクのアドレスはアドレス算
出回路６゜７’、８．９によって与えられる。
メモリバンクはデータ幅が８ｂｉｔで５１２バイトのア
ドレス範囲をアクセスできるものとしている。５は、各
メモリバンクからのデータ出力を切り替えるデータスイ
ッチ回路であり各メモリバンクのアドレスはアドレス算
出回路６゜７’、８．９によって与えられる。
メモリアレイからデータを読みだし転送する場合には、
まずメモリアレイ内の転造開始アドレス（ａ＠〜ａｌｌ
の１２ｂｉｔ）を転送開始レジスタ１１に設定し、この
なかの下位アドレスａｌｌ＋ａ、にもとづいて転送パタ
ーン制御回路１０によりデータ出力の並べ替え信号ＤＳ
ＥＬＯ，ＤＳＢＬｌと各メモリバンクのアドレスを減算
するための減算指示信号ＤＥＣＡ、ＤＢＣＢ、ＤＥＣＣ
ＤＥＣＤとを出力し、並べ替え信号ＤＳＥＬＯ。
まずメモリアレイ内の転造開始アドレス（ａ＠〜ａｌｌ
の１２ｂｉｔ）を転送開始レジスタ１１に設定し、この
なかの下位アドレスａｌｌ＋ａ、にもとづいて転送パタ
ーン制御回路１０によりデータ出力の並べ替え信号ＤＳ
ＥＬＯ，ＤＳＢＬｌと各メモリバンクのアドレスを減算
するための減算指示信号ＤＥＣＡ、ＤＢＣＢ、ＤＥＣＣ
ＤＥＣＤとを出力し、並べ替え信号ＤＳＥＬＯ。
ＤＳＥＬ １がデータスイッチ回路５に入力されデータ
の入れ替えパターンを制御し、減算指示信号ＤＥＣＡ、
ＤＥＣＢ、ＤＥＣＣ，ＤＥＣＤがそれぞれのメモリバン
クのアドレス算出回路６．７８．９に入力され、それぞ
れのバンクのアドレスが算出される。
の入れ替えパターンを制御し、減算指示信号ＤＥＣＡ、
ＤＥＣＢ、ＤＥＣＣ，ＤＥＣＤがそれぞれのメモリバン
クのアドレス算出回路６．７８．９に入力され、それぞ
れのバンクのアドレスが算出される。
第２図は転送パターン制御回路の論理を説明する説明図
である。第２図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）
が転送開始アドレスのパターンの種類とその時の列の並
べ替え方法と列アドレスの減算とについて示したもので
ある。例えば第２図（ａ）の場合には図示左の状態から
図示布の状態への如く並べ替えられるものであるが、こ
の場合には下位アドレスａ（１，ａｌが（００）であっ
て並べ替えの必要がない。また第２図（ｂ）の場合には
下位アドレスａｌ＋ａＯが（Ｏｌ）であってＡ列のアド
レスを一■した形に並べ替えられる。これをまとめたの
が第２図（ｅ）である、転送開始アドレスの下位アドレ
スａｏ、ａｌ が入力されると、値に応して並べ替え信
号ＤＳＥＬＩ、ＤＳＥＬＯ及びアドレス減算指示信号Ｄ
ＥＣＡ、Ｂ、Ｃ，Ｄが出力される。転送パターン制御回
路１０はゲートの組合せまたはＲＯＭにより簡単に実現
可能なものである。
である。第２図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）
が転送開始アドレスのパターンの種類とその時の列の並
べ替え方法と列アドレスの減算とについて示したもので
ある。例えば第２図（ａ）の場合には図示左の状態から
図示布の状態への如く並べ替えられるものであるが、こ
の場合には下位アドレスａ（１，ａｌが（００）であっ
て並べ替えの必要がない。また第２図（ｂ）の場合には
下位アドレスａｌ＋ａＯが（Ｏｌ）であってＡ列のアド
レスを一■した形に並べ替えられる。これをまとめたの
が第２図（ｅ）である、転送開始アドレスの下位アドレ
スａｏ、ａｌ が入力されると、値に応して並べ替え信
号ＤＳＥＬＩ、ＤＳＥＬＯ及びアドレス減算指示信号Ｄ
ＥＣＡ、Ｂ、Ｃ，Ｄが出力される。転送パターン制御回
路１０はゲートの組合せまたはＲＯＭにより簡単に実現
可能なものである。
第３図は具体的な例を説明する図である。データ幅３２
ｂｉｔ、５１２ワード（１ワード：３２ｂｉｔ）のメモ
リアレイのなかで（イ）で示すように１０１（ｈｅχ）
が開始アドレスであるときの動作を説明する。まず開始
アドレス１０１（ｈｅχ）を開始アドレスレジスタにセ
ットすることで、下位アドレスａｌ、ａＯはＯｌと定ま
り、転送パターン制御回路１０において、第２図（ｅ）
の論理値表によりＤＳＥＬ１＝Ｏ，ＤＳＥＬＯ＝１、Ｄ
ＥＣＡ＝１．ＤＢＣＢ＝０．ＤＥＣＣ＝Ｏ。
ｂｉｔ、５１２ワード（１ワード：３２ｂｉｔ）のメモ
リアレイのなかで（イ）で示すように１０１（ｈｅχ）
が開始アドレスであるときの動作を説明する。まず開始
アドレス１０１（ｈｅχ）を開始アドレスレジスタにセ
ットすることで、下位アドレスａｌ、ａＯはＯｌと定ま
り、転送パターン制御回路１０において、第２図（ｅ）
の論理値表によりＤＳＥＬ１＝Ｏ，ＤＳＥＬＯ＝１、Ｄ
ＥＣＡ＝１．ＤＢＣＢ＝０．ＤＥＣＣ＝Ｏ。
ＤＢＣＤ＝０の各データが定まり、転送時には（ロ）の
ようなデータ配列となり、３２ｂｉｔのデータ幅で転送
される。
ようなデータ配列となり、３２ｂｉｔのデータ幅で転送
される。
なお、上記のような転送をすることで転送の最終には余
分なデータも転送されることがあるが転送先にあらかし
め有効なデータ長を転送しておくことで、余分なデータ
かどうかの判別を転送先で行なうことができる。
分なデータも転送されることがあるが転送先にあらかし
め有効なデータ長を転送しておくことで、余分なデータ
かどうかの判別を転送先で行なうことができる。
以上説明したように１本発明によれば、データメモリに
格納されたデータ領域からデータを読みだす場合におい
て、データの転送開始アドレスがメモリアレイ幅の整数
倍でない部分から開始していても、簡単に並べ替えがで
き１メモリアレイの幅でブロンク転送することができる
ため、以前のように転送を２種類に分割して転送効率が
悪いという欠点を解決することができる。
格納されたデータ領域からデータを読みだす場合におい
て、データの転送開始アドレスがメモリアレイ幅の整数
倍でない部分から開始していても、簡単に並べ替えがで
き１メモリアレイの幅でブロンク転送することができる
ため、以前のように転送を２種類に分割して転送効率が
悪いという欠点を解決することができる。
またバイト単位の処理が基本のプロトコル処理を３２ｂ
ｉｔ等のワードマシンで処理する場合において、受信し
たバケットからバイト単位のヘッダを取り除き、残りの
コンテンツ部分だけを転送するときには、コンテンツの
転送開始アドレスがワードの途中ではしまる場合があり
１本回路を用いることで高速な転送を行なうことができ
る。
ｉｔ等のワードマシンで処理する場合において、受信し
たバケットからバイト単位のヘッダを取り除き、残りの
コンテンツ部分だけを転送するときには、コンテンツの
転送開始アドレスがワードの途中ではしまる場合があり
１本回路を用いることで高速な転送を行なうことができ
る。
第１図は本発明の一実施例ｉｔ戒図。
第２図は本発明で使用する転送パターン制御回路の論理
を説明する説明図。 第３図は本発明のメモリ転送回路の操作の例を説明する
図である。 １ないし４は夫々メモリバンク、５はデータスインチ回
路、６ないし９は夫々アドレス算出回路１０は転送パタ
ーン制御回路、１１は転送開始レジスタを表わす。
を説明する説明図。 第３図は本発明のメモリ転送回路の操作の例を説明する
図である。 １ないし４は夫々メモリバンク、５はデータスインチ回
路、６ないし９は夫々アドレス算出回路１０は転送パタ
ーン制御回路、１１は転送開始レジスタを表わす。
Claims (1)
- 【特許請求の範囲】 外部からデータを読み出し可能なメモリから成るアクセ
ス幅がＷであるメモリアレイにおいて、メモリアレイか
ら外部に対する転送開始アドレスＳが必ずしもＷの整数
倍でない場合、 メモリアレイを内部で独立にアクセス可能な幅Ｍ（Ｍ＝
Ｗ／ｎ、条件として、Ｍ：整数、ｎ：整数であること）
のメモリバンクに分割して構成し、転送開始アドレスに
より転送パターンを判別してデータの並べ替えのための
制御指示を行なう転送パターン制御回路と メモリバンク単位対応にもうけたアドレス算出回路と メモリバンクの各データを相互に入れ換えるデータスイ
ッチ回路とをそなえ、 外部に対して転送を行う際にアクセス幅Ｗで転送を行う
ようにした ことを特徴とするメモリ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27007289A JPH03130859A (ja) | 1989-10-17 | 1989-10-17 | メモリ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27007289A JPH03130859A (ja) | 1989-10-17 | 1989-10-17 | メモリ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03130859A true JPH03130859A (ja) | 1991-06-04 |
Family
ID=17481134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27007289A Pending JPH03130859A (ja) | 1989-10-17 | 1989-10-17 | メモリ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03130859A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5580004A (en) * | 1993-02-26 | 1996-12-03 | Kabushiki Kaisha Komatsu Seisakusho | Self-propelled crushing machine |
| US5716014A (en) * | 1993-08-13 | 1998-02-10 | Komatsu Ltd. | Self-advancing crushing machine |
| JP2009237790A (ja) * | 2008-03-26 | 2009-10-15 | Yamaha Corp | Ｄｍａコントローラ |
-
1989
- 1989-10-17 JP JP27007289A patent/JPH03130859A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5580004A (en) * | 1993-02-26 | 1996-12-03 | Kabushiki Kaisha Komatsu Seisakusho | Self-propelled crushing machine |
| US5716014A (en) * | 1993-08-13 | 1998-02-10 | Komatsu Ltd. | Self-advancing crushing machine |
| JP2009237790A (ja) * | 2008-03-26 | 2009-10-15 | Yamaha Corp | Ｄｍａコントローラ |
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