JPH04130549A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、任意のビット位置から１ワード分のデータを
アクセスするメモリ装置に関する。

従来の技術 メモリ装置において、１ワードとは１番地の長さを言う
。１ワードの長さは命令の種類や数値語の内容によって
は変化しない固定語長であり、例えば４ピントマイクロ
コンピユータの場合、４ビットが１ワードである。この
場合、メモリ１番地の長さが４ビットであるから、任意
のビット位置から１ワード分のデータをアクセスする組
合せは、１番地あたり４通り存在することになる。第９
図はこのことを示す図である。図において、０〜３ビッ
トまでが１番地、４〜７までが次の番地に相当する。１
番地において任意のビットから１ワード分のデータをア
クセスする組合わせは■０ビットから１ワード分、■１
ビットから１ワード分、■２ピントから１ワード分、■
３ビットから１ワード分、の４通りがある。

以上は、１ワードが４ピントの場合の例であるが、１ワ
ードが８ビット、１２ビットのメモリ装置においては、
任意のビットから１ワード分のデータをアクセスする組
合わせは１番地当たり、８通りないしは１２通り存在す
る。

ところで、従来、任意のビット位置から１ワード分をア
クセスする技術として特開昭６０−２４５０６２に記載
の「データ転送装置」がある。

第８図はこの従来例の構成を示したものであり、８１は
転送元メモリ、８２と８３は連続する２ワードのデータ
を格納する入カバソファ、８４はこの連続したワードの
うちの１ワード分のデータを選択するバレルシフタ、８
５は出カバソファ、８６はビット制御部である。

この構成の動作について説明する。最初のサイクルでは
ビット制御部８６が先頭番地を指定し、入力バッファ８
２に転送元メモリ８１の先頭ワードデータを転送する。

次のサイクルでビット制御部８６は先頭番地＋１を指定
し、入カバソファ８３に転送元メモリ８１の次のワード
データを転送する。２ワード分のデータが入力バッファ
８２．８３にそろったところで、ビット制御部８６がバ
レルシフタ８４にシフトするビット数を示す。バレルシ
フタ８４は示されたビット位置から１ワード分のデータ
を入力バッファ８２．８３から抜き出し出力バッファ８
５へ出力する。

発明が解決しようとする課題 以上の動作によって任意のビット位置から１ワード分の
データの読出しができるのであるが、この従来手段にお
いては１ワードのデータの読出しにメモリアクセスを２
回行わねばならず、高速化が賭しいと云う問題がある。

そこで本発明は、前記メモリアクセス１回のみで任意ビ
ット位置から１ワードをアクセスし、柔軟なビット列交
換操作を行うメモリ装置を実現することを目的とする。

課題を解決するための手段 上記目的を構成するため本発明のメモリ装置は、２１１
ビットのワード単位でアクセス可能な２ｎビットのメモ
リと、アクセスしようとするデータの先頭ビットアドレ
スを格納するアドレスレジスタと、アドレスレジスタの
出力に基づき、メモリに対して前記先頭アドレスを含み
１ワード分のビットアドレスを選択するアドレス選択手
段と、選択された１ワード分のビットアドレスを用いて
前記メモリにアクセスするアクセス手段とから成ること
を特徴としている。

ここで、メモリのビットアドレスが２ｎビットずつｍ個
の組に分割されており、前記アドレス選択手段は、アク
セスしようとするデータの先頭ビットアドレスが含まれ
る組を指定する組指定手段と、組指定手段で指定された
組のビット群からアクセスしようとするデータの先頭ビ
ットアドレスを特定する先頭ビットアドレス特定手段と
、前記組指定手段で指定された組とその次の組との２組
のビットアドレスから、アクセスしようとするデータの
先頭ビットアドレスを先頭ビットとして■ワード分のビ
ットアドレス指定する１ワード長指定手段とから構成と
することができる。

更に、上記目的を達成するために本発明のメモリ装置は
、２ｎビットのワード単位でアクセスする２′ビットの
メモリと、前記メモリのビット位置を格納するｍビット
長のアドレスレジスタと、前記アドレスレジスタの下位
ｎビットをデコードし最上位ビットから教えて前記アド
レスレジスタの下位ｎビットが示すビット数だけ０の値
とし、残り最下位ビットまでを１の値として２ｎビット
長の信号を出力する第１のアドレス選択手段と、前記ア
ドレスレジスタの上位ｍ　−ｎビットをデコードし最上
位ビットからのビット位置ｉ　　（ｉ＝０．１゜・・・
、　２ｎ−”−１）において前記アドレスレジスタの上
位ｍ−ｎビットが示すビット位置のみ１の値と残りのビ
ットを０として２ｍ−７ビット長の信号を出力する第２
のアドレス選択手段と、前記第２のアドレス選択手段の
出力のビット位Ｗ、ｉ単位にビットｉとピッ）　ｉ−１
の論理和を求めてそれぞれ２ｎビット長に拡大して出力
する第３のアドレス選択手段と、前記第１のアドレス選
択手段の出力と前記第３のアドレス選択手段の出力の論
理積をそれぞれ行ない２１１ビット長の信号を２ｍ−７
個出力する第４のアドレス選択手段と、前記第２のアド
レス選択手段の出力のビット位置ｉに対する前記第４の
アドレス選択手段の出力と前記第２のアドレス選択手段
の出力のピッ）ｉ−１との排他的論理和をそれぞれ行な
い出力を前記ビット位置ｉに対する前記メモリのワード
位置にアオドレス線として出力する第５のアドレス選択
手段で構成したことを特徴としている。

ここで、前記記載のメモリと、請求項（３）記載のアド
レスレジスタと、２ｎビット長のデータレジスタと、入
出力データの直通か交換の選択する２入力２出力スイッ
チを２ｔｌ−１個用いた１段の２ｎ入力２ｎ出力の回路
網をｎ段縦続使用し全体で２進ｎキユーブ網となるよう
にそれぞれの前記回路網間の接続を行い前記メモリから
２ｎビット長のデータを前記回路網の１段目に入力し前
記回路網のｎ段目の２ｎビット長のデータの出力を前記
データレジスタに出力するデータ選択手段と、前記デー
タ選択手段の出力の最上位ビットから数えたビット位置
が前記データ選択手段の入力のビット位置より前記アド
レスレジスタの下位ｎビットが示すビット数分最上位゛
ビット方向へ回転した関係となるように前記ｎ・ｌｌｍ
−１個のそれぞれの２入力２出力スイッチのデータの直
通か交換を操作するｎ・２ａ−１個の信号を前記アドレ
スレジスタの下位ｎビットをデコードして得るデコード
手段で構成することができる。

作用 本発明によれば、前記のように任意ビット位置から１ワ
ード長だけのデータに対するビットアドレスを生成し１
ワード長のデータを得、そのデータのビットシャフルを
行うことにより結果を得る。

従って、１回の処理にデータ線を１回しか使わず、連続
してメモリアクセスすることができる。

実施例 以下、本発明の実施例を図面を用いて詳細に説明する。

まず最初に、第１の実施例のメモリ装置を説明する。第
１図は本発明の第１の実施例を示すメモリ装置の構成図
である。

第１図において、１はワード内のビット位置をデコード
するアドレス選択手段、２はワード位置をデコードする
アドレス選択手段、３はアドレス選択手段２が出力する
ワード位置を拡張するアドレス選択手段、４はアドレス
選択手段１の出力とアドレス選択手段３の出力を組み合
わせるアドレス選択手段、５はアドレス選択手段４の出
力のワード境界を調整しビットアドレスを選択する出力
を発するアドレス選択手段、６は例えば１ワード２２（
ｎ＝２）ビット単位でデータをアクセスできる２ｎ（ｍ
＝８）ビット容量のメモリである。このメモリ６のビッ
トアドレスは２２ビットを１組として２Ｂ−２〜２６組
に分割され、各組毎にアドレス選択手段３．４．５のブ
ロックが接続されている。７は８ビット長のアドレスレ
ジスタである。このアドレスレジスタ７には図示しない
制御装置から、メモリアクセスしようとするデータの先
頭アドレスを示す２進数が格納される。メモリ６の容量
が２ｎ（＝２５６）ビットであるので、アドレスレジス
タ７には８ビットの２進数が格納される。

前記アドレス選択手段１はアドレスレジスタ７の下位２
ピントをデコードし、第２図に示す表に基づいて４本の
出力ｖＡ（０〜３）から２進数信号を出力する。第２図
の表から理解されるようにアドレス選択手段１は、アド
レスレジスタ７の下位２ビットが示すビット数だけ、４
本の出力線（０〜３）のうち０番から数えた出力線の信
号をＯとし、残りを１とする動作を行う。

アドレス選択手段２はアドレスレジスタ７の下位２ビッ
トを除く上位６ビットをデコードし、２６本の出力線の
うち所定の１本の出力を１とし、残りをＯとする動作を
行う。ここで、所定の１本とは、２６本の出力線のうち
Ｏ番目の出力線から数えた数が、アドレスレジスタ７の
上位６ビットが示す数（１０進数）より１多い数に相当
する出力線をいう。例えば、上位６ビットがｏｏｏｏｏ
ｏ”なら、このビットが示す値はＯであるから、１本口
の出力＆Ｉ（０番）の出力が１”となり他は０″となる
。上位６ビットが“００００１０”であると、このビッ
トが示す値は２なので、０番の出力線から３木目の出力
線の出力が“１”となり、他は“０”となる。第３図は
アドレス選択手段２の上記した入力ビットと出力の関係
を表している。

アドレス選択手段３は、メモリ６のビットアドレスを分
割した数と同数のオア素子から構成されている。そして
、各オア素子の入力回路には、左端からの素子数と同じ
番数のアドレス選択手段２の出力線とそれより１つ前の
番数の出力線が接続されている。このように各オア素子
にはアドレス選択手段２の２本の出力が入力されるので
、選択するアドレスを２組まで拡張する働きがある。

アドレス選択手段４は、２２個のアンド素子を１ブロツ
クとし、これをメモリ６のビットアドレス分割組数と同
数備えた構成である。各ブロックのアンド素子は対応す
るブロックのオア素子３の出力とアドレス選択手段１の
出力との論理積をとるよう接続されている。

アドレス選択手段５は、４個の排他的論理和素子（以下
ＥＸＯＲという。）を１ブロツクとし、これをメモリ６
ビットアドレスの分割組数と同数備えた構成である。各
ブロックのＥＸＯＲの入力には対応するブロックの（ア
ドレス選択手段４の）アンド素子の出力線と、そのブロ
ックと対応するアドレス選択手段２における出力線番号
より１少ない番号の出力線とが接続されている。各ＥＸ
ＯＲの出力線はメモリ６の各ビットに一対一の関係で接
続されている。

次に上記構成のメモリ装置において、任意のビット位置
から１ワード長アクセスする方法を説明する。例として
、アドレスレジスタ７の上位６ビットにワード位置の値
として２進数で°００００１０”を割り当て、下位２ビ
ットにワード内のピント位置の値として１０゛を割り当
てる。このアドレスレジスタ７の値’　００００１０１
０“から１ワードのデータ列をアクセスするものとする
。

アドレスレジスタ７の下位２ビット”１０゛がアドレス
選択手段１によってデコードされ、２番と３番の出力線
が１゛となり残りは０゛となる。

同様にして、アドレスレジスタ７の上位６ビツ）　’０
０００１０’がアドレス選択手段２によってデコードさ
れ、０番の出力線から数えて３番目のビット出力だけが
”１゛となり残りのビット出力は°０′となる。

アドレス選択手段２の出力によってアドレス選択手段３
の２番と３番の符号を付したオア素子の出力が１１１１
’となり、その他のオア素子の出力はｏｏｏｏ’となる
。なお、オア素子の出力を４ビットで表すのは、各オア
素子の出力が図かられかるように４本に分岐されている
からである。

アドレス選択手段３の出力“１１１１”あるいは°００
００゛はアドレス選択手段４に入力され、アドレス選択
手段１の出力’００１１’とブロック単位に論理積がと
られ出力される。すなわち、アドレス選択手段４の符号
番号２番と３番のブロックの出力は、ともに００１１’
となり、その他のブロックの出力はｏｏｏｏ’となる。

最後に、アドレス選択手段４の出力はアドレス選択手段
５に入力され、そのブロック番号−１に対応するアドレ
ス選択手段２の番号のビット出力との排他的論理和をと
られ、対応するメモリ６のビットアドレス線に出力され
る。例えば、アドレス選択手段５の符号番号２番のブロ
ックの入力は００１１’と°０′であり、その両者の排
他的論理和の結果’００１１’がメモリ６のビットアド
レス８から１１のビットアドレス線に出力される。また
、アドレス選択手段５の符号番号３番のブロックの入力
は’００１１’と１゛であり、その両者の排他的論理和
の結果’１１００’がメモリ６のビットアドレス１２が
ら１５のアドレス線に出力される。そして、アドレス選
択手段５のその他のブロックの入力は００００”と０“
であり、その両者の排他的論理和の結果“ｏｏｏｏ”が
対応するメモリ６のビットアドレスのアドレス線に出力
される。

結果的に、メモリ６のビットアドレス１０から１３の１
ワード長のアドレス線が選択される。以上によって、従
来２回のアクセスで任意ビット位置の１ワードを得る方
法に比べて、１回のアクセスでメモリ６の任意ビット位
置から１ワードを得ることができるので高速である。

ところで、メモリ６は第４図に示すようにビットアドレ
スと接続された、例えばダイナミックメモリアレイ等の
ようなメモリ部６ａとこのメモリ部６ａの出力を４本の
データ線（０〜３）を通して読出す読出し部６ｂとから
成っている。なお、便宜上読出し部６ｂのデータ線（０
〜３）の端部にはデータバッファ１０を接続している。

メモリ６が上記の構成であるため、ビットアドレス１０
〜１３を選択した場合、データ線（θ〜３）にはデータ
バッファ１０のデータラ・ノチ状態から理解されるよう
に、ビットアドレスの順序と同じにはなっていない。（
簡単のため、データはビットアドレス番号で示している
。）この理由は、メモリ６のデータ線が１ワード４ビッ
ト単位のデータ幅なので、選択されたビットアドレス番
号を４で割った余りの数に相当するデータ線に選択され
たビットアドレスが指示するデータが出力されるためで
ある。なお、このような関係でデータが４本のデータ線
に出力されるということは、データバッファ１０のビッ
ト列がアドレスレジスタ７の下位２ビットに示された数
量だけ、ビット列回転した結果をとることを意味する。

従って、もし、データ線（０〜３）にビットアドレスと
同じ順序でデータを出力しようとするなら、アドレスレ
ジスタ７の下位２ビットに示された数量だけ、逆方向に
ビット列回転して出力すればよい。このようなビット列
回転は２進ｎキユーブ網によって可能である。

第５図はこのようなキューブ網の一例を示している。図
において、６は上記実施例と同じメモリ、７は上記実施
例と同じアドレスレジスタ、８はアドレスレジスタ７の
下位２ビットをデコードして第６図の表に示すようなビ
ット出力を発するデコーダ、９はビット列回転した結果
を格納する４ビット長のデータレジスタ、１０は前記実
施例によってアクセスされたデータを格納する４ビット
長のデータバッファ、１１はデータの交換を行う回路網
、１２１，１２２，１２３，１２４は２入力２出力のス
イッチ、１３はデータのビット列のシャフルを行うデー
タ選択手段である。

次に、上記構成の動作を説明する。例として、上記実施
例によってアクセスされたデータを扱うものとする。

今、アドレスレジスタ７の下位２ビットの内容は“１０
”なので２ビット分のビット列左回転が必要である。と
ころで、デコーダ８は第６図の表に従って°００１１”
　のビット出力を発し、これを２入力２出力スイツチ１
２１〜１２４に加える。２入力２出力スイツチ１２１〜
１２４はデコーダ８から　°０′が加えられると、第７
図（ａ）に示す直通操作を行ない、“１゛が加えられる
と第７図（ｂ）に示す交換操作を行うので、上記例の場
合、１２１と１２２のスイッチが直通操作、１２３と１
２４のスイッチが交換操作を行う。この結果、データレ
ジスタ９には［１０１１１２１３〕の順に並んだビット
列がデータ選択手段１３から出力される。以上によって
、メモリ６の任意ビット位置から取り込んだ１ワード分
のデータを整合することが可能となる。

なお、デコーダ８に新たな制御信号を加え、バイトスワ
ツピングやビット列逆順をおこなう操作信号を作ること
は容易に実行できる。

又、上記実施例では、メモリ６として１ワードが４ビッ
トのものを用いているが、１ワードが８ビット又は１２
ビットのものを用いることもできる。更にメモリ容量も
２８ビットに限らず、より大きな容量のものを用いるこ
ともできる。

発明の効果 ４゜ 以上の説明から明らかなように、本発明によれば１回の
メモリアクセスだけで任意ビット位置から１ワード取り
出すことができる。また、その１ワード内のビット列を
柔軟に交換並び替えできる。

従って、連続したメモリアクセスが行え従来の装置に比
べて２倍高速な動作が可能となり、その実用的効果は大
きい。

【図面の簡単な説明】

第１図は本発明の一実施例としてのメモリ装置の構成図
、第２図、第３図はアドレス選択手段１．２の入出力状
態を示す表、第４図はメモリ６の構成を示す図、第５図
は本発明の他の実施例を示す図、第６図はデコーダ８の
入出力状態を示す表、第７図（ａ）（ｂ）は２入力２出
カスインチの動作を説明する図、第８図は従来のメモリ
装置を示す構成図第９図は任意のビットから１ワード長
をアクセスする組合わせを示す図である。 １・・・ワード内のビット位置をデコードするアドレス
選択手段、 ２・・・ワード位置をデコードするアドレス選択手段、 ３・・・アドレス選択手段２が出力するワード位置を拡
張するアドレス選択手段、 ４・・・アドレス選択手段１の出力とアドレス選択手段
３の出力を組み合わせるアドレス選択手段、 ５・・・アドレス選択手段４の出力のワード境界を調！
ｌアドレス線を出力するアドレス選択手段、 ６・・・１ワード４ビット単位でデータをアクセスでき
る２５６ビット容量のメモリ、 ７・・・８ビット長のアドレスレジスタ、８・・・アド
レスレジスタ７の下位２ビットをデコードするデコーダ
、 ９・・・結果を格納する４ビット長のデータレジスタ、 ０・・・４ビット長のデータバッファ、１・・−データ
の交換を行う回路網、 ２１．１２２，１２３，１２４ ・・・２入力２出力のスイッチ、 ３・・・データのビット列のシャフルを行うデータ選択
手段である。

Claims (4)

【特許請求の範囲】
1. （１）２＾ｎビットのワード単位でアクセス可能な２＾
   ｍビットのメモリと、 アクセスしようとするデータの先頭ビットアドレスを格
   納するアドレスレジスタと、 アドレスレジスタの出力に基づき、メモリに対して前記
   先頭アドレスを含み１ワード分のビットアドレスを選択
   するアドレス選択手段と、 選択された１ワード分のビットアドレスを用いて前記メ
   モリにアクセスするアクセス手段と、から成ることを特
   徴とするメモリ装置。
2. （２）メモリのビットアドレスが２＾ｎビットずつｍ個
   の組に分割されており、前記アドレス選択手段は、アク
   セスしようとするデータの先頭ビットアドレスが含まれ
   る組を指定する組指定手段と、組指定手段で指定された
   組のビット群からアクセスしようとするデータの先頭ビ
   ットアドレスを特定する先頭ビットアドレス特定手段と
   、 前記組指定手段で指定された組とその次の組との２組の
   ビットアドレスから、アクセスしようとするデータの先
   頭ビットアドレスを先頭ビットとして１ワード分のビッ
   トアドレスを指定する１ワード長指定手段と、 から構成されることを特徴とする請求項第（１）項に記
   載のメモリ装置。
3. （３）２＾ｎビットのワード単位でアクセスする２＾ｍ
   ビットのメモリと、前記メモリのビット位置を格納する
   ｍビット長のアドレスレジスタと、前記アドレスレジス
   タの下位ｎビットをデコードし最上位ビットから数えて
   前記アドレスレジスタの下位ｎビットが示すビット数だ
   け０の値とし、残り最下位ビットまでを１の値として２
   ＾ｎビット長の信号を出力する第１のアドレス選択手段
   と、前記アドレスレジスタの上位ｍ−ｎビットをデコー
   ドし最上位ビットからのビット位置ｉ（ｉ＝０、１、・
   ・・、２＾ｍ＾−＾ｎ−１）において前記アドレスレジ
   スタの上位ｍ−ｎビットが示すビット位置のみ１の値と
   残りのビットを０として２＾ｍ＾−＾ｎビット長の信号
   を出力する第２のアドレス選択手段と、前記第２のアド
   レス選択手段の出力のビット位置単位ｉにビットｉとビ
   ットｉ−１の論理和を求めてそれぞれ２＾ｎビット長に
   拡大して出力する第３のアドレス選択手段と、前記第１
   のアドレス選択手段の出力と前記第３のアドレス選択手
   段の出力の論理積をそれぞれ行ない２＾ｎビット長の信
   号を２＾ｍ＾−＾ｎ個出力する第４のアドレス選択手段
   と、前記第２のアドレス選択手段の出力のビット位置ｉ
   に対する前記第４のアドレス選択手段の出力と前記第２
   のアドレス選択手段の出力のビットｉ−１との排他的論
   理和をそれぞれ行ない出力を前記ビット位置ｉに対する
   前記メモリのワード位置にアドレス線として出力する第
   ５のアドレス選択手段で構成するメモリ装置。
4. （４）請求項（３）記載のメモリと、請求項（３）記載
   のアドレスレジスタと、２＾ｎビット長のデータレジス
   タと、入出力データの直通か交換の選択する２入力２出
   力スイッチを２＾ｎ＾−＾１個用いた１段の２＾ｎ入力
   ２＾ｎ出力の回路網をｎ段縦続使用し全体で２進ｎキュ
   ーブ網となるようにそれぞれの前記回路網間の接続を行
   い前記メモリから２＾ｎビット長のデータを前記回路網
   の１段目に入力し前記回路網のｎ段目の２＾ｎビット長
   のデータの出力を前記データレジスタに出力するデータ
   選択手段と、前記データ選択手段の出力の最上位ビット
   から数えたビット位置が前記データ選択手段の入力のビ
   ット位置より前記アドレスレジスタの下位ｎビットが示
   すビット数分最上位ビット方向へ回転した関係となるよ
   うに前記ｎ・２＾ｎ＾−＾１個のそれぞれの２入力２出
   力スイッチのデータの直通か交換を操作するｎ・２＾ｎ
   ＾−＾１個の信号を前記アドレスレジスタの下位ｎビッ
   トをデコードして得るデコード手段で構成するメモリ装
   置。