JPH0758642A - 時間交換スイッチ - Google Patents
時間交換スイッチInfo
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- JPH0758642A JPH0758642A JP20352393A JP20352393A JPH0758642A JP H0758642 A JPH0758642 A JP H0758642A JP 20352393 A JP20352393 A JP 20352393A JP 20352393 A JP20352393 A JP 20352393A JP H0758642 A JPH0758642 A JP H0758642A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- selector
- address
- gray code
- address signal
- Prior art date
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- Withdrawn
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Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 本発明は、時間交換スイッチにおいて、シー
ケンシャルにデータ書き込み・データ読み出しする際
に、消費電力を少なくし、かつ、スイッチングノイズの
発生を少くする時間交換スイッチを提供することを目的
とする。 【構成】 時間交換スイッチ１０を、シーケンシャルア
ドレスを発生するシーケンシャルアドレス発生カウンタ
１と、シーケンシャルアドレスとランダム読み出しアド
レスとの一方を外部からの制御による選択するセレクタ
２と、セレクタ２の出力をナチュラルコードからグレイ
コードに変換するナチュラルグレイコード変換部３と、
入力データをセレクタ２の出力するグレイコードのアド
レス順に書き込み、また、グレイコードのアドレスの順
に書き込まれたデータの読み出しを行うＲＡＭ４とで構
成する。
ケンシャルにデータ書き込み・データ読み出しする際
に、消費電力を少なくし、かつ、スイッチングノイズの
発生を少くする時間交換スイッチを提供することを目的
とする。 【構成】 時間交換スイッチ１０を、シーケンシャルア
ドレスを発生するシーケンシャルアドレス発生カウンタ
１と、シーケンシャルアドレスとランダム読み出しアド
レスとの一方を外部からの制御による選択するセレクタ
２と、セレクタ２の出力をナチュラルコードからグレイ
コードに変換するナチュラルグレイコード変換部３と、
入力データをセレクタ２の出力するグレイコードのアド
レス順に書き込み、また、グレイコードのアドレスの順
に書き込まれたデータの読み出しを行うＲＡＭ４とで構
成する。
Description
【０００１】
【産業上の利用分野】本発明は、タイムスロット入れ替
え機能を有する時間交換スイッチにおいて、一時的にデ
ータを記憶するＲＡＭへアクセスする際のアドレス信号
の発生方法に関する。
え機能を有する時間交換スイッチにおいて、一時的にデ
ータを記憶するＲＡＭへアクセスする際のアドレス信号
の発生方法に関する。
【０００２】近年、各種データのＲＡＭへの記憶、及び
記憶したデータの読み出し等が多くの分野において行わ
れている。ここで、ＲＡＭへのアクセスにおいて、書き
込みアドレス・読み出しアドレスのそれぞれのアドレス
で複数ビットが同時に変化することが多いと、消費電力
が大きくなり、また、スイッチングノイズが発生して誤
動作を引き起こす可能性がある。
記憶したデータの読み出し等が多くの分野において行わ
れている。ここで、ＲＡＭへのアクセスにおいて、書き
込みアドレス・読み出しアドレスのそれぞれのアドレス
で複数ビットが同時に変化することが多いと、消費電力
が大きくなり、また、スイッチングノイズが発生して誤
動作を引き起こす可能性がある。
【０００３】消費電力を軽減させ、かつ、スイッチング
ノイズの発生を減少させるためには、ＲＡＭアクセスに
おいて、アドレスの複数ビットが同時に変化することを
できるだけ、少なくすることが要求されている。
ノイズの発生を減少させるためには、ＲＡＭアクセスに
おいて、アドレスの複数ビットが同時に変化することを
できるだけ、少なくすることが要求されている。
【０００４】
【従来の技術】図３，図９及び図１０を用いて、従来技
術について説明する。図３はタイムスロット入れ替えを
行う時間交換スイッチの原理を示し、図９，図１０はタ
イムスロット入れ替え機能を有する従来の時間交換スイ
ッチの構成図（その１），（その２）を示し、図９はＲ
ＡＭへのアクセスがシーケンシャル書き込み・ランダム
読み出しの場合の例で、図１０はＲＡＭへのアクセスが
ランダム書き込み・シーケンシャル読み出しの場合の例
である。
術について説明する。図３はタイムスロット入れ替えを
行う時間交換スイッチの原理を示し、図９，図１０はタ
イムスロット入れ替え機能を有する従来の時間交換スイ
ッチの構成図（その１），（その２）を示し、図９はＲ
ＡＭへのアクセスがシーケンシャル書き込み・ランダム
読み出しの場合の例で、図１０はＲＡＭへのアクセスが
ランダム書き込み・シーケンシャル読み出しの場合の例
である。
【０００５】なお、図中、１はＲＡＭ４へのアクセスす
る際のシーケンシャルアドレス発生カウンタ、２はシー
ケンシャルアドレスとランダムアドレスとを選択するセ
レクタ、４は一時的にデータを記憶しておくＲＡＭ、そ
して、１０は時間交換スイッチである。
る際のシーケンシャルアドレス発生カウンタ、２はシー
ケンシャルアドレスとランダムアドレスとを選択するセ
レクタ、４は一時的にデータを記憶しておくＲＡＭ、そ
して、１０は時間交換スイッチである。
【０００６】まず、図３を用いて、タイムスロット入れ
替えを行う時間交換スイッチの原理を説明する。図３の
例は、入力データをシーケンシャルにＲＡＭのアドレス
に書き込み、ＲＡＭに書き込まれたデータをランダムに
読み出す場合を示すものである。
替えを行う時間交換スイッチの原理を説明する。図３の
例は、入力データをシーケンシャルにＲＡＭのアドレス
に書き込み、ＲＡＭに書き込まれたデータをランダムに
読み出す場合を示すものである。
【０００７】外部からの書き込み制御信号により、入力
データＡ，Ｂ，Ｃ，Ｄは、それぞれ＃１，＃２，＃３，
＃４で示すシーケンシャルアドレス信号で、時間交換ス
イッチ１０に内蔵するＲＡＭの指定する格納場所に書き
込まれる。
データＡ，Ｂ，Ｃ，Ｄは、それぞれ＃１，＃２，＃３，
＃４で示すシーケンシャルアドレス信号で、時間交換ス
イッチ１０に内蔵するＲＡＭの指定する格納場所に書き
込まれる。
【０００８】そして、データの書き込みが終了すると、
図示しない外部からの書き込み制御信号に替わり、読み
出し制御信号が送られる。時間交換スイッチ１０は読み
出しアドレス信号を選択して、内部に書き込まれたデー
タＡ，Ｂ，Ｃ，Ｄを、選択した読み出しアドレス信号
「＃４，＃１，＃２，＃３」の順に読み出す。その結
果、読み出されたデータはＤ，Ａ，Ｂ，Ｃの順に出力さ
れる。
図示しない外部からの書き込み制御信号に替わり、読み
出し制御信号が送られる。時間交換スイッチ１０は読み
出しアドレス信号を選択して、内部に書き込まれたデー
タＡ，Ｂ，Ｃ，Ｄを、選択した読み出しアドレス信号
「＃４，＃１，＃２，＃３」の順に読み出す。その結
果、読み出されたデータはＤ，Ａ，Ｂ，Ｃの順に出力さ
れる。
【０００９】次に、図９のシーケンシャル書き込み・ラ
ンダム読み出しの場合の従来例を説明する。先ず、入力
データをＲＡＭ４にシーケンシャルに書き込むため、シ
ーケンシャルアドレス発生カウンタ１を動作させ、図示
しない書き込み・読み出し制御部から書き込み制御信号
がセレクタ２に送られ、セレクタ２はシーケンシャルア
ドレス発生カウンタ１を選択する。セレクタ２からはシ
ーケンシャルアドレス発生カウンタ１が送出するシーケ
ンシャルのアドレス信号がＲＡＭ４に順次送られる。Ｒ
ＡＭ４では、シーケンシャルに指定されたアドレスに順
次入力データが書き込まれる。
ンダム読み出しの場合の従来例を説明する。先ず、入力
データをＲＡＭ４にシーケンシャルに書き込むため、シ
ーケンシャルアドレス発生カウンタ１を動作させ、図示
しない書き込み・読み出し制御部から書き込み制御信号
がセレクタ２に送られ、セレクタ２はシーケンシャルア
ドレス発生カウンタ１を選択する。セレクタ２からはシ
ーケンシャルアドレス発生カウンタ１が送出するシーケ
ンシャルのアドレス信号がＲＡＭ４に順次送られる。Ｒ
ＡＭ４では、シーケンシャルに指定されたアドレスに順
次入力データが書き込まれる。
【００１０】次に、書き込まれたデータの読み出す場合
は、図示しない書き込み・読み出し制御部から読み出し
制御信号がセレクタ２に送られて来る。セレクタ２は図
示しない外部からのランダム読み出しアドレス側を選択
し、セレクタ２からＲＡＭ４へはランダム読み出しアド
レス信号が送られる。その結果、ＲＡＭ４に格納された
データが指定されたランダムアドレスの順に出力データ
として出力される。
は、図示しない書き込み・読み出し制御部から読み出し
制御信号がセレクタ２に送られて来る。セレクタ２は図
示しない外部からのランダム読み出しアドレス側を選択
し、セレクタ２からＲＡＭ４へはランダム読み出しアド
レス信号が送られる。その結果、ＲＡＭ４に格納された
データが指定されたランダムアドレスの順に出力データ
として出力される。
【００１１】また、図１０のランダム書き込み・シーケ
ンシャル読み出しの場合の例は、先ず、入力データをＲ
ＡＭ４にランダムに書き込むため、図示しない書き込み
・読み出し制御部から書き込み制御信号がセレクタ２に
送られ、セレクタ２は図示しない外部から送られて来る
ランダム書き込みアドレス側を選択する。そして、セレ
クタ２からはランダムアドレス信号がＲＡＭ４に順次送
られる。その結果、ＲＡＭ４ではランダムに指定された
アドレスに順次、入力データが書き込まれることにな
る。
ンシャル読み出しの場合の例は、先ず、入力データをＲ
ＡＭ４にランダムに書き込むため、図示しない書き込み
・読み出し制御部から書き込み制御信号がセレクタ２に
送られ、セレクタ２は図示しない外部から送られて来る
ランダム書き込みアドレス側を選択する。そして、セレ
クタ２からはランダムアドレス信号がＲＡＭ４に順次送
られる。その結果、ＲＡＭ４ではランダムに指定された
アドレスに順次、入力データが書き込まれることにな
る。
【００１２】次に、書き込まれたデータを読み出す場合
は、図示しない書き込み・読み出し制御部から読み出し
制御信号がセレクタ２に送れて来る。セレクタ２はシー
ケンシャルアドレス発生カウンタ１側を選択し、セレク
タ１２からＲＡＭ４へはシーケンシャルのアドレス信号
が送られる。その結果、ＲＡＭ４に格納されたデータが
指定されたシーケンシャルアドレスの順に出力データと
して出力される。
は、図示しない書き込み・読み出し制御部から読み出し
制御信号がセレクタ２に送れて来る。セレクタ２はシー
ケンシャルアドレス発生カウンタ１側を選択し、セレク
タ１２からＲＡＭ４へはシーケンシャルのアドレス信号
が送られる。その結果、ＲＡＭ４に格納されたデータが
指定されたシーケンシャルアドレスの順に出力データと
して出力される。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
時間交換スイッチにおいて、シーケンシャルにデータを
書き込んだり、シーケンシャルにデータを読み出しする
ときのＲＡＭアクセスは、シーケンシャルアドレス信号
を内部カウンタにより、ナチュラルコードで発生させて
いるため、信号によっては、アドレス信号の全ビットが
同時に変化する場合がある。
時間交換スイッチにおいて、シーケンシャルにデータを
書き込んだり、シーケンシャルにデータを読み出しする
ときのＲＡＭアクセスは、シーケンシャルアドレス信号
を内部カウンタにより、ナチュラルコードで発生させて
いるため、信号によっては、アドレス信号の全ビットが
同時に変化する場合がある。
【００１４】
【表１】
【００１５】例えば、アドレス信号が５ビットの場合を
例に説明すれば、表１のナチュラルコード信号列欄に示
すように、アドレスが１０進数で「１５」から「１６」
に変化するとき、及び「３１」から元の「０」に戻ると
きは、それぞれ「０１１１１」から「１００００」に、
「１１１１１」から「０００００」へと５ビット全てが
変化する。
例に説明すれば、表１のナチュラルコード信号列欄に示
すように、アドレスが１０進数で「１５」から「１６」
に変化するとき、及び「３１」から元の「０」に戻ると
きは、それぞれ「０１１１１」から「１００００」に、
「１１１１１」から「０００００」へと５ビット全てが
変化する。
【００１６】このように、同時に複数のビットが変化し
たときは消費電力が大きくなり、また、スイッチングノ
イズが発生して誤動作を引き起こす可能性であるといっ
た問題があった。
たときは消費電力が大きくなり、また、スイッチングノ
イズが発生して誤動作を引き起こす可能性であるといっ
た問題があった。
【００１７】本発明は、係る問題を解決するもので、時
間交換スイッチにおいて、シーケンシャルにデータ書き
込み・データ読み出しする際に、消費電力を少なくし、
かつ、スイッチングノイズの発生を少くする時間交換ス
イッチを提供することを目的とする。
間交換スイッチにおいて、シーケンシャルにデータ書き
込み・データ読み出しする際に、消費電力を少なくし、
かつ、スイッチングノイズの発生を少くする時間交換ス
イッチを提供することを目的とする。
【００１８】
【課題を解決するための手段】図１は本発明の第１の原
理構成図で、図２は本発明の第２の原理構成図である。
図中、図９，図１０と同じ符号は同じものを示し、３は
ナチュラルグレイコード変換部（以下、Ｎ−Ｇ変換部と
称する）である。
理構成図で、図２は本発明の第２の原理構成図である。
図中、図９，図１０と同じ符号は同じものを示し、３は
ナチュラルグレイコード変換部（以下、Ｎ−Ｇ変換部と
称する）である。
【００１９】本発明は、セレクタ２を介してＲＡＭ４に
送出するシーケンシャルアドレス発生カウンタ１の発生
するアドレス信号を用いて、該ＲＡＭ４のアドレスに、
入力データを一時的に書き込んで記憶し、また、該セレ
クタ２を介して、該ＲＡＭ４に送出するランダム読み出
しアドレス信号を用いて、該ＲＡＭ４に記憶したデータ
の読み出しを行うタイムスロット入替え機能を有する時
間交換スイッチにおいて、該セレクタ２と該ＲＡＭ４の
間に、Ｎ−Ｇ変換部３を設けることにより、目的を達成
することができる。
送出するシーケンシャルアドレス発生カウンタ１の発生
するアドレス信号を用いて、該ＲＡＭ４のアドレスに、
入力データを一時的に書き込んで記憶し、また、該セレ
クタ２を介して、該ＲＡＭ４に送出するランダム読み出
しアドレス信号を用いて、該ＲＡＭ４に記憶したデータ
の読み出しを行うタイムスロット入替え機能を有する時
間交換スイッチにおいて、該セレクタ２と該ＲＡＭ４の
間に、Ｎ−Ｇ変換部３を設けることにより、目的を達成
することができる。
【００２０】また、セレクタ２を介してＲＡＭ４に送出
するランダム書き込みアドレス信号を用いて、該ＲＡＭ
４のアドレスに、入力データを一時的に書き込んで記憶
し、また、該セレクタ２を介して、該ＲＡＭ４に送出す
るシーケンシャルアドレス発生カウンタ１の発生するア
ドレス信号を用いて、該ＲＡＭ４に記憶したデータの読
み出しを行うタイムスロット入替え機能を有する時間交
換スイッチにおいても、該セレクタ２と該ＲＡＭ４の間
に、Ｎ−Ｇ変換部３を設けることにより、目的を達成す
ることができる。
するランダム書き込みアドレス信号を用いて、該ＲＡＭ
４のアドレスに、入力データを一時的に書き込んで記憶
し、また、該セレクタ２を介して、該ＲＡＭ４に送出す
るシーケンシャルアドレス発生カウンタ１の発生するア
ドレス信号を用いて、該ＲＡＭ４に記憶したデータの読
み出しを行うタイムスロット入替え機能を有する時間交
換スイッチにおいても、該セレクタ２と該ＲＡＭ４の間
に、Ｎ−Ｇ変換部３を設けることにより、目的を達成す
ることができる。
【００２１】
【作用】本発明は、セレクタ２とＲＡＭ４の間に、Ｎ−
Ｇ変換部３を設けることにより、セレクタ２を介してＲ
ＡＭ４に送出するシーケンシャルアドレス発生カウンタ
１が発生するナチュラルコードのアドレス信号を、グレ
イコードのアドレス信号に変換することができる。
Ｇ変換部３を設けることにより、セレクタ２を介してＲ
ＡＭ４に送出するシーケンシャルアドレス発生カウンタ
１が発生するナチュラルコードのアドレス信号を、グレ
イコードのアドレス信号に変換することができる。
【００２２】また、シーケンシャルアドレス発生カウン
タ１が発生するナチュラルコードをグレイコードに変換
するのに対応して、ＲＡＭ４に送出する、ナチュラルコ
ードのランダム読み出しアドレス信号もＮ−Ｇ変換部３
を通すことにより、グレイコードのアドレス信号に変換
することができる。
タ１が発生するナチュラルコードをグレイコードに変換
するのに対応して、ＲＡＭ４に送出する、ナチュラルコ
ードのランダム読み出しアドレス信号もＮ−Ｇ変換部３
を通すことにより、グレイコードのアドレス信号に変換
することができる。
【００２３】グレイコードは、隣合う数字間で変化する
ビット数が最も小さくなるように設定されているので、
シーケンシャルに増減するアドレスをグレイコードに変
換することにより、変化ビット数を小さくすることがで
きる。
ビット数が最も小さくなるように設定されているので、
シーケンシャルに増減するアドレスをグレイコードに変
換することにより、変化ビット数を小さくすることがで
きる。
【００２４】
【実施例】図４はナチュラルグレイコード変換部の論理
式を説明する図で、図５はナチュラルグレイコード変換
部の１例を示す図である。また、図６はシーケンシャル
書き込み・ランダム読み出しを行う第１の実施例で、図
７はランダム書き込み・シーケンシャル読み出しを行う
第２の実施例で、図８は図６，図７の実施例共通の動作
タイムチャートである。
式を説明する図で、図５はナチュラルグレイコード変換
部の１例を示す図である。また、図６はシーケンシャル
書き込み・ランダム読み出しを行う第１の実施例で、図
７はランダム書き込み・シーケンシャル読み出しを行う
第２の実施例で、図８は図６，図７の実施例共通の動作
タイムチャートである。
【００２５】図６〜図８、及び表１を用いて、実施例を
説明する。図中、１１はシーケンシャルアドレス発生カ
ウンタ、１２，２２，２０はセレクタ、１３，２３はナ
チュラルグレイコード変換部（Ｎ−Ｇ変換部）、１４，
２４はＲＡＭで、また、３１〜３４は排他的論理和回路
（以下、ＥＯＲと称する）である。
説明する。図中、１１はシーケンシャルアドレス発生カ
ウンタ、１２，２２，２０はセレクタ、１３，２３はナ
チュラルグレイコード変換部（Ｎ−Ｇ変換部）、１４，
２４はＲＡＭで、また、３１〜３４は排他的論理和回路
（以下、ＥＯＲと称する）である。
【００２６】最初に、ナチュラルグレイコード変換部に
ついて、図４，図５と表１を用いて説明する。図４，図
５，表１はアドレス信号が５ビットの場合を示し、ナチ
ュラルコードの５ビットデータをグレイコードの５ビッ
トデータに変換するものである。
ついて、図４，図５と表１を用いて説明する。図４，図
５，表１はアドレス信号が５ビットの場合を示し、ナチ
ュラルコードの５ビットデータをグレイコードの５ビッ
トデータに変換するものである。
【００２７】変換方法を論理式で示すと、図４のＡ４〜
Ａ０の如き論理式になる。即ち、 （１）グレイコードのＡ４は、ナチュラルコードのａ４
と同じ． （２）グレイコードのＡ３はグレイコードのＡ４とａ３
のＥＯＲをとった値． （３）グレイコードのＡ２はグレイコードのＡ３とａ２
のＥＯＲをとった値． （４）グレイコードのＡ１はグレイコードのＡ２とａ１
のＥＯＲをとった値． （５）グレイコードのＡ０はグレイコードのＡ１とａ０
のＥＯＲをとった値． となる。
Ａ０の如き論理式になる。即ち、 （１）グレイコードのＡ４は、ナチュラルコードのａ４
と同じ． （２）グレイコードのＡ３はグレイコードのＡ４とａ３
のＥＯＲをとった値． （３）グレイコードのＡ２はグレイコードのＡ３とａ２
のＥＯＲをとった値． （４）グレイコードのＡ１はグレイコードのＡ２とａ１
のＥＯＲをとった値． （５）グレイコードのＡ０はグレイコードのＡ１とａ０
のＥＯＲをとった値． となる。
【００２８】また、これを回路図で示すと、図５の例の
ように、ＥＯＲ３１〜３４で構成する回路になり、例え
ば、ナチュラルコードでａ５〜ａ０の「０１１１１」
（１０進数で「１５」）が入力すると、出力Ａ４〜Ａ０
には「０１０１０」（１０進数で「１０」）が出力され
る。即ち、ナチュラルコードの１０進数で「１５」のア
ドレス信号は、グレイコードへの変換で１０進数の「１
０」に変換されるので、ＲＡＭのアドレス番号「１０」
がデータの書き込み・読み出しの対象となる。
ように、ＥＯＲ３１〜３４で構成する回路になり、例え
ば、ナチュラルコードでａ５〜ａ０の「０１１１１」
（１０進数で「１５」）が入力すると、出力Ａ４〜Ａ０
には「０１０１０」（１０進数で「１０」）が出力され
る。即ち、ナチュラルコードの１０進数で「１５」のア
ドレス信号は、グレイコードへの変換で１０進数の「１
０」に変換されるので、ＲＡＭのアドレス番号「１０」
がデータの書き込み・読み出しの対象となる。
【００２９】次に、図６の第１の実施例の構成と動作に
ついて説明する。セレクタ1 １２，セレクタ2 ２２に
は、交換スイッチに内蔵するシーケンシャルアドレス発
生カウンタ１１からのシーケンシャルアドレス信号と、
図示しない外部からのランダム読み出しアドレス信号が
送られる。
ついて説明する。セレクタ1 １２，セレクタ2 ２２に
は、交換スイッチに内蔵するシーケンシャルアドレス発
生カウンタ１１からのシーケンシャルアドレス信号と、
図示しない外部からのランダム読み出しアドレス信号が
送られる。
【００３０】一方、セレクタ1 １２，セレクタ2 ２２に
は、図示しない外部から書き込み・読み出し制御信号が
送られて来ており、セレクタ1 １２，セレクタ2 ２２の
一方がシーケンシャルアドレス発生カウンタ１１の出力
を選択しているときは、もう一方のセレクタ2 ２２，セ
レクタ1 １２はランダム読み出しアドレス信号を選択す
る。２つのセレクタ1 １２，セレクタ2 ２２の出力は、
それぞれＮ−Ｇ変換部 1 １３，Ｎ−Ｇ変換部2 ２３に接
続されており、例えば、Ｎ−Ｇ変換部1 １３が入力デー
タを書き込みするためのナチュラルコードであるシーケ
ンシャルアドレス信号をグレイコードに変換している時
間帯には、Ｎ−Ｇ変換部2 ２３はＲＡＭ 2 ２４に書き込
まれているデータを読み出すためのナチュラルコードで
あるランダムアドレス信号をグレイコードに変換してい
る。
は、図示しない外部から書き込み・読み出し制御信号が
送られて来ており、セレクタ1 １２，セレクタ2 ２２の
一方がシーケンシャルアドレス発生カウンタ１１の出力
を選択しているときは、もう一方のセレクタ2 ２２，セ
レクタ1 １２はランダム読み出しアドレス信号を選択す
る。２つのセレクタ1 １２，セレクタ2 ２２の出力は、
それぞれＮ−Ｇ変換部 1 １３，Ｎ−Ｇ変換部2 ２３に接
続されており、例えば、Ｎ−Ｇ変換部1 １３が入力デー
タを書き込みするためのナチュラルコードであるシーケ
ンシャルアドレス信号をグレイコードに変換している時
間帯には、Ｎ−Ｇ変換部2 ２３はＲＡＭ 2 ２４に書き込
まれているデータを読み出すためのナチュラルコードで
あるランダムアドレス信号をグレイコードに変換してい
る。
【００３１】そして、Ｎ−Ｇ変換部1 １３，Ｎ−Ｇ変換
部2 ２３の出力は、それぞれＲＡＭ 1 １４，ＲＡＭ2 ２
４の入力の一方に接続されている。また、ＲＡＭ1 １
４，ＲＡＭ2 ２４のそれぞれもう一方の入力には、入力
データが入力しており、図８に示すように一方のＲＡＭ
がデータの書き込みを行っているときは、もう一方のＲ
ＡＭはデータの読み出しを行うように制御される。
部2 ２３の出力は、それぞれＲＡＭ 1 １４，ＲＡＭ2 ２
４の入力の一方に接続されている。また、ＲＡＭ1 １
４，ＲＡＭ2 ２４のそれぞれもう一方の入力には、入力
データが入力しており、図８に示すように一方のＲＡＭ
がデータの書き込みを行っているときは、もう一方のＲ
ＡＭはデータの読み出しを行うように制御される。
【００３２】このように、上から下へシーケンシャルに
増加するナチュラルコードのアドレス信号をＮ−Ｇ変換
部１３，２３を通すことにより、データの書き込みは表
１のグレイコード信号列欄に示す順序のアドレスに書き
込みが行われるので、ビットの変化数をナチュラルコー
ドの場合に比較して大幅に減少することができる。
増加するナチュラルコードのアドレス信号をＮ−Ｇ変換
部１３，２３を通すことにより、データの書き込みは表
１のグレイコード信号列欄に示す順序のアドレスに書き
込みが行われるので、ビットの変化数をナチュラルコー
ドの場合に比較して大幅に減少することができる。
【００３３】一方、ランダム読み出しの場合は、読み出
すアドレスの順序は不定であるため、ビットの変化数を
減少させることはできなく、表１とは関係ない。そし
て、２つのＲＡＭ1 １４，ＲＡＭ2 ２４からの出力はセ
レクタ3 ２０に送られ、セレクタ3 ２０は図示しない外
部からの制御信号により、データの読み出しを行ってい
るＲＡＭ側を選択し、読み出されたデータを出力する。
すアドレスの順序は不定であるため、ビットの変化数を
減少させることはできなく、表１とは関係ない。そし
て、２つのＲＡＭ1 １４，ＲＡＭ2 ２４からの出力はセ
レクタ3 ２０に送られ、セレクタ3 ２０は図示しない外
部からの制御信号により、データの読み出しを行ってい
るＲＡＭ側を選択し、読み出されたデータを出力する。
【００３４】図７のランダム書き込み・ナチュラル読み
出しの第２の実施例の場合は、図６の第１の実施例とは
書き込みと読み出しが逆になっているだけで、動作とし
ては、全く同じであるので、説明は割愛するが、データ
の読み出しがシーケンシャルであるので、例えば、アド
レス信号が５ビットの場合であれば、表１のグレイコー
ド信号列欄に示す順序のアドレスから読み出しが行わ
れ、ビットの変化数を従来のナチュラルコードの場合に
比較して、大幅に減少することができる。
出しの第２の実施例の場合は、図６の第１の実施例とは
書き込みと読み出しが逆になっているだけで、動作とし
ては、全く同じであるので、説明は割愛するが、データ
の読み出しがシーケンシャルであるので、例えば、アド
レス信号が５ビットの場合であれば、表１のグレイコー
ド信号列欄に示す順序のアドレスから読み出しが行わ
れ、ビットの変化数を従来のナチュラルコードの場合に
比較して、大幅に減少することができる。
【００３５】
【発明の効果】以上説明したように、本発明の時間交換
スイッチを用いることにより、ＲＡＭへのシーケンシャ
ルアクセスアドレスにおいて、ナチュラルコードをグレ
イコードに変換させた後にＲＡＭへアクセスするので、
同時に変化するビット数を減らすことができ、同時スイ
ッチングノイズを緩和し、消費電力を低減させることが
可能となる。また、アドレスのビット数が多い程、この
効果は大きい。
スイッチを用いることにより、ＲＡＭへのシーケンシャ
ルアクセスアドレスにおいて、ナチュラルコードをグレ
イコードに変換させた後にＲＡＭへアクセスするので、
同時に変化するビット数を減らすことができ、同時スイ
ッチングノイズを緩和し、消費電力を低減させることが
可能となる。また、アドレスのビット数が多い程、この
効果は大きい。
【図１】本発明の第１の原理構成図である。
【図２】本発明の第２の原理構成図である。
【図３】タイムスロット入れ替えを行う時間交換スイッ
チの原理を説明する図である。
チの原理を説明する図である。
【図４】ナチュラルグレイコード変換部の論理式を説明
する図である。
する図である。
【図５】ナチュラルグレイコード変換部の１例を示す図
である。
である。
【図６】第１の実施例を示す図である。
【図７】第２の実施例を示す図である。
【図８】図６，図７の実施例の動作タイムチャートであ
る。
る。
【図９】従来の時間交換スイッチの構成図例（その１）
である。
である。
【図１０】従来の時間交換スイッチの構成図例（その
２）である。
２）である。
１，１１ シーケンシャルアドレス発生カウンタ ２，１２，２０，２４ セレクタ ３，１３、２３ ナチュラルグレイコード変換部（Ｎ
−Ｇ変換部） ４，１４，２４ ＲＡＭ １０ 時間交換スイッチ ３１〜３４ 排他的論理和回路（ＥＯＲ）
−Ｇ変換部） ４，１４，２４ ＲＡＭ １０ 時間交換スイッチ ３１〜３４ 排他的論理和回路（ＥＯＲ）
Claims (2)
- 【請求項１】 セレクタ（２）を介してＲＡＭ（４）に
送出するシーケンシャルアドレス発生カウンタ（１）の
発生するアドレス信号を用いて、該ＲＡＭ（４）のアド
レスに、入力データを一時的に書き込んで記憶し、ま
た、該セレクタ（２）を介して、該ＲＡＭ（４）に送出
するランダム読み出しアドレス信号を用いて、該ＲＡＭ
（４）に記憶したデータの読み出しを行うタイムスロッ
ト入替え機能を有する時間交換スイッチにおいて、 該セレクタ（２）と該ＲＡＭ（４）の間に、ナチュラル
グレイコード変換部（３）を設けたことを特徴とする時
間交換スイッチ。 - 【請求項２】 セレクタ（２）を介してＲＡＭ（４）に
送出するランダム書き込みアドレス信号を用いて、該Ｒ
ＡＭ（４）のアドレスに、入力データを一時的に書き込
んで記憶し、また、該セレクタ（２）を介して、該ＲＡ
Ｍ（４）に送出するシーケンシャルアドレス発生カウン
タ（１）の発生するアドレス信号を用いて、該ＲＡＭ
（４）に記憶したデータの読み出しを行うタイムスロッ
ト入替え機能を有する時間交換スイッチにおいて、 該セレクタ（２）と該ＲＡＭ（４）の間に、ナチュラル
グレイコード変換部（３）を設けたことを特徴とする時
間交換スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20352393A JPH0758642A (ja) | 1993-08-18 | 1993-08-18 | 時間交換スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20352393A JPH0758642A (ja) | 1993-08-18 | 1993-08-18 | 時間交換スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758642A true JPH0758642A (ja) | 1995-03-03 |
Family
ID=16475564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20352393A Withdrawn JPH0758642A (ja) | 1993-08-18 | 1993-08-18 | 時間交換スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758642A (ja) |
-
1993
- 1993-08-18 JP JP20352393A patent/JPH0758642A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |